專利名稱：延遲調(diào)整裝置、半導(dǎo)體器件以及延遲調(diào)整方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器和存儲(chǔ)器控制器之間的延遲調(diào)整，并且尤其涉及DDR SDRAM(雙 數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)和存儲(chǔ)器控制器之間的延遲調(diào)整。
背景技術(shù)：
DDR SDRAM是包括高速傳輸功能的存儲(chǔ)器。尤其地，DDRSDRAM能夠在時(shí)鐘信號(hào)的 上升和下降邊緣上讀取和寫入數(shù)據(jù)用于電路之間的同步。也就是說，DDR SDRAM以外部時(shí) 鐘的兩倍的頻率輸入和輸出數(shù)據(jù)。因此，與SDR SDRAM相比，DDR SDRAM具有較窄的數(shù)據(jù)寬 度(確定的數(shù)據(jù)的寬度)，以該寬度能夠可靠地讀取數(shù)據(jù)。還必須通知正確地讀取從DDR SDRAM輸出的數(shù)據(jù)的時(shí)序。因此，DDRSDRAM使用數(shù)據(jù)選通信號(hào)(DQS)。數(shù)據(jù)選通信號(hào)是通 知傳輸數(shù)據(jù)的時(shí)序的信號(hào)。具體地，DDR SDRAM同時(shí)輸出數(shù)據(jù)信號(hào)(DQ)和數(shù)據(jù)選通信號(hào)。 請(qǐng)求數(shù)據(jù)傳輸?shù)恼?qǐng)求器響應(yīng)于讀取命令的發(fā)布接收數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)。請(qǐng)求器根據(jù) 數(shù)據(jù)選通信號(hào)從數(shù)據(jù)信號(hào)獲取數(shù)據(jù)。為了進(jìn)行此操作，采用存儲(chǔ)器控制器。存儲(chǔ)器控制器 被放置在存儲(chǔ)器和請(qǐng)求器之間，并且包括控制存儲(chǔ)器存取的操作的常規(guī)功能。
當(dāng)請(qǐng)求器發(fā)布讀取命令給存儲(chǔ)器時(shí)，取決于存儲(chǔ)器和存儲(chǔ)器控制器之間的線的長(zhǎng) 度發(fā)生數(shù)據(jù)到達(dá)請(qǐng)求器的時(shí)間(飛行(flight)時(shí)間)的差。這使得請(qǐng)求器很難確定獲取 數(shù)據(jù)的時(shí)序。尤其在DDR SDRAM中，獲得較高的讀取操作速度，所以不能夠忽略關(guān)于操作時(shí) 鐘周期的存儲(chǔ)器和存儲(chǔ)器控制器之間的飛行時(shí)間。 結(jié)果，必須提供具有其中考慮飛行時(shí)間的延遲確定接收數(shù)據(jù)選通信號(hào)的時(shí)序的構(gòu) 造的存儲(chǔ)器控制器。飛行時(shí)間取決于諸如存儲(chǔ)器和存儲(chǔ)器控制器之間的線的長(zhǎng)度的實(shí)施條 件而變化。為此，在設(shè)計(jì)存儲(chǔ)器控制器的處理中沒有唯一地確定接收時(shí)序。必須在存儲(chǔ)器 控制器中集成用于處理飛行時(shí)間的特定范圍的功能(例如，電路)。 例如，日本未經(jīng)審查的專利申請(qǐng)公開No. 2005-276396公布在裝置的初始化時(shí)使 用期望值調(diào)整延遲時(shí)間的技術(shù)。在該技術(shù)中，在存儲(chǔ)器中形成校準(zhǔn)圖案，并且在裝置的初始 化時(shí)使用形成的圖案作為期望值執(zhí)行通過/失敗確定。然后，基于確定結(jié)果調(diào)整要優(yōu)化的 延遲時(shí)間。圖6是示出在日本未經(jīng)審查的專利申請(qǐng)公開No. 2005-276396中公布的存儲(chǔ)器 接口控制電路的構(gòu)造的電路圖。 在日本未經(jīng)審查的專利申請(qǐng)公開No. 2005-276396中公布的電路是執(zhí)行如下所述 的功能的電路。電路在其內(nèi)部生成獲取DQS的時(shí)序，實(shí)際上對(duì)DRAM執(zhí)行讀取和寫入操作， 并且為了確認(rèn)獲取的數(shù)據(jù)是否正確而檢查期望值。在重復(fù)生成獲取DQS的時(shí)序同時(shí)逐漸地 移位獲取DQS的時(shí)序之后電路選址最佳的時(shí)序。 日本未經(jīng)審查的專利申請(qǐng)公開No. 2003-223786公布了合并了比較器以檢測(cè)前導(dǎo) (preamble)的開始點(diǎn)的時(shí)序的電路。前導(dǎo)的開始點(diǎn)的時(shí)序表示從阻抗?fàn)顟B(tài)到低電平狀態(tài) 的改變。圖7示出在日本未經(jīng)審查的專利申請(qǐng)公開No. 2003-223786中公布的數(shù)據(jù)選通接 收器。此外，日本未經(jīng)審查的專利申請(qǐng)公開No. 2008-103013公布了消除由在數(shù)據(jù)選通信號(hào) 的延遲中的變化引起的不穩(wěn)定的操作的技術(shù)。圖8是示出在日本未經(jīng)審查的專利申請(qǐng)公開
5No. 2008-103013中公布的存儲(chǔ)器讀取控制器的構(gòu)造的圖。當(dāng)讀取請(qǐng)求信號(hào)變成有效時(shí)存儲(chǔ) 器讀取控制器控制上拉電路lis上拉數(shù)據(jù)選通信號(hào)。在接收前導(dǎo)之后，信號(hào)從高電平變成 低電平。通過控制電路14s的使能信號(hào)使得DQS的輸入有效。然后，在按照突發(fā)長(zhǎng)度的數(shù) 目計(jì)數(shù)DQS信號(hào)的邊緣之后通過控制電路14s的使能信號(hào)使DQS的輸入無效。
在日本未經(jīng)審查的專利申請(qǐng)公開No. 2005-276396中公布的電路要求電路初步將 校準(zhǔn)圖案寫入存儲(chǔ)器，并且比較電路比較從存儲(chǔ)器讀取的數(shù)據(jù)，導(dǎo)致電路尺寸的增加。
因?yàn)殡娐沸枰惶砑佑杏糜谡?qǐng)求獨(dú)立的第2個(gè)Vref的比較器和電壓電源，所以在 日本未經(jīng)審查的專利申請(qǐng)公開No. 2003-223786中公布的控制電路的尺寸變大。在日本未 經(jīng)審查的專利申請(qǐng)公開NO. 2003-223786和2008-103013中公布的控制電路還檢測(cè)獲取DQS 信號(hào)的時(shí)序，但是不識(shí)別飛行時(shí)間。在其中不識(shí)別飛行時(shí)間的構(gòu)造中，為了將數(shù)據(jù)傳輸?shù)胶?級(jí)電路(請(qǐng)求器)必須重置時(shí)鐘。在這些情況下，例如，控制電路使用FIFO，這導(dǎo)致電路尺 寸的增加。 如上所述，由于飛行時(shí)間取決于線長(zhǎng)度而變化，所以在設(shè)計(jì)階段不能夠計(jì)算存儲(chǔ) 器和存儲(chǔ)器控制器之間的飛行時(shí)間。因此，存儲(chǔ)器控制器要求電路調(diào)整飛行時(shí)間。

發(fā)明內(nèi)容
本發(fā)明人已經(jīng)發(fā)現(xiàn)用于調(diào)整飛行時(shí)間的電路的尺寸被增加的問題。 本發(fā)明的實(shí)施例的第一示例性方面是延遲調(diào)整裝置，該延遲調(diào)整裝置被連接到存
儲(chǔ)器，并且利用從存儲(chǔ)器輸出的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)獲取數(shù)據(jù)，該延遲調(diào)整裝置包括
數(shù)據(jù)獲取單元，該數(shù)據(jù)獲取單元接收數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)，并且根據(jù)數(shù)據(jù)選通信號(hào)輸
出數(shù)據(jù)信號(hào)的數(shù)據(jù)值；和控制單元，該控制單元將讀取命令發(fā)布給存儲(chǔ)器，響應(yīng)于讀取命
令獲取數(shù)據(jù)選通信號(hào)的值以計(jì)算飛行時(shí)間，并且基于飛行時(shí)間控制數(shù)據(jù)選通信號(hào)的有效時(shí)
段?？刂茊卧l(fā)布讀取命令，響應(yīng)于讀取信號(hào)獲取多個(gè)數(shù)據(jù)選通信號(hào)的值，并且然后使用多
個(gè)數(shù)據(jù)選通信號(hào)的值計(jì)算飛行時(shí)間。飛行時(shí)間的使用使得能夠精確地預(yù)測(cè)數(shù)據(jù)獲取單元處
的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)的到達(dá)時(shí)間。因此，實(shí)現(xiàn)了使用數(shù)據(jù)選通信號(hào)估計(jì)飛行時(shí)間的
電路。結(jié)果，期望的是，與使用數(shù)據(jù)信號(hào)估計(jì)飛行時(shí)間的電路相比較，電路尺寸被縮小。 本發(fā)明的實(shí)施例的第二示例性方面是半導(dǎo)體器件，其包括如上所述的延遲調(diào)整
裝置；和處理單元，該處理單元處理從延遲調(diào)整裝置輸出的數(shù)據(jù)值。使用如上所述的延遲調(diào)
整裝置，期待的是，減少半導(dǎo)體器件的整個(gè)電路的尺寸。當(dāng)處理單元使用的內(nèi)部時(shí)鐘信號(hào)用
于延遲調(diào)整裝置時(shí)，還能夠與內(nèi)部時(shí)鐘信號(hào)同步地獲取數(shù)據(jù)信號(hào)的數(shù)據(jù)值。 本發(fā)明的實(shí)施例的第三示例性方面是延遲調(diào)整裝置的延遲調(diào)整方法，該延遲調(diào)整
裝置被連接至存儲(chǔ)器并且響應(yīng)于讀取命令使用從存儲(chǔ)器輸出的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)
調(diào)整獲取數(shù)據(jù)的時(shí)序，該延遲調(diào)整方法包括將讀取命令發(fā)布給存儲(chǔ)器；根據(jù)讀取命令在
不同的時(shí)序獲取數(shù)據(jù)選通信號(hào)的值；使用獲取的多個(gè)數(shù)據(jù)選通信號(hào)的值計(jì)算飛行時(shí)間；并
且基于飛行時(shí)間控制數(shù)據(jù)選通信號(hào)的有效時(shí)段。 根據(jù)本發(fā)明的示例性方面，能夠減少用于調(diào)整飛行時(shí)間的電路的尺寸。這使得能 夠減少芯片尺寸，從而使得能夠減少成本。


結(jié)合附圖，根據(jù)某些示例性實(shí)施例的以下描述，以上和其它示例性方面、優(yōu)點(diǎn)和特 征將更加明顯，其中 圖1是根據(jù)本發(fā)明的第一示例性實(shí)施例的延遲調(diào)整裝置的構(gòu)造的示例的框圖；
圖2是示出合并圖1中所示的延遲調(diào)整電路的半導(dǎo)體器件和DDRSDRAM的構(gòu)造的 示例的框圖； 圖3是示出數(shù)據(jù)選通信號(hào)的示例性波形的圖； 圖4是用于解釋通過選通值獲取電路獲取的選通數(shù)據(jù)信號(hào)的值與延遲量之間的 示例性關(guān)系的示意圖； 圖5是示出在正常模式下發(fā)布讀取命令之后獲得的信號(hào)值的時(shí)序圖； 圖6是示出在日本未經(jīng)審查的專利申請(qǐng)公開No. 2005-276396中公布的存儲(chǔ)器接
口控制電路的構(gòu)造的電路圖； 圖7是示出在日本未經(jīng)審查的專利申請(qǐng)公開No. 2003-223786中公布的數(shù)據(jù)選通 接收器的電路圖；以及 圖8是示出在日本未經(jīng)審查的專利申請(qǐng)公開No. 2008-103013中公布的存儲(chǔ)器讀 取控制器的構(gòu)造的圖。
具體實(shí)施例方式
在下文中將會(huì)參考附圖描述本發(fā)明的示例性實(shí)施例。下面的描述和附圖被適當(dāng)?shù)?縮短并且簡(jiǎn)化以闡明解釋。在附圖中，通過相同的附圖標(biāo)記表示具有相同的構(gòu)造或者功能 的元件和相應(yīng)的部件，并且省略其描述。 在下面的示例性實(shí)施例中，DDR SDRAM被用作示例性存儲(chǔ)器。延遲調(diào)整裝置使用 從DDR SDRAM輸出的數(shù)據(jù)選通信號(hào)計(jì)算飛行時(shí)間，并且適當(dāng)?shù)卣{(diào)整從數(shù)據(jù)信號(hào)獲取數(shù)據(jù)值 的時(shí)序。將會(huì)通過使用延遲調(diào)整電路作為延遲調(diào)整裝置的示例描述下面的示例性實(shí)施例。 發(fā)布存儲(chǔ)器存取請(qǐng)求(例如，讀取命令)的裝置(電路)還被稱為請(qǐng)求器、處理電路、或者 內(nèi)部電路。假定請(qǐng)求器通過存儲(chǔ)器控制器存取存儲(chǔ)器。例如，存儲(chǔ)器控制器是具有控制存 儲(chǔ)器存取的功能的裝置(電路)。根據(jù)本示例性實(shí)施例的延遲調(diào)整裝置可以實(shí)現(xiàn)存儲(chǔ)器控 制器的部分功能。 DDR SDRAM響應(yīng)于讀取命令輸出數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)。數(shù)據(jù)信號(hào)(在下文中 還被稱為"DQ")是響應(yīng)于讀取命令傳輸數(shù)據(jù)的信號(hào)。數(shù)據(jù)選通信號(hào)(在下文中還被稱為 "DQS")是通知傳輸數(shù)據(jù)的時(shí)序的信號(hào)，并且其被從存儲(chǔ)器與數(shù)據(jù)信號(hào)一起輸出。
[第一示例性實(shí)施例] 圖1是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的延遲調(diào)整裝置(延遲調(diào)整電路)的 構(gòu)造的示例的框圖。延遲調(diào)整電路1包括數(shù)據(jù)獲取單元10和控制單元20。
數(shù)據(jù)獲取單元10從DDR SDRAM接收數(shù)據(jù)選通信號(hào)和數(shù)據(jù)信號(hào)，并且根據(jù)數(shù)據(jù)選通 信號(hào)輸出數(shù)據(jù)信號(hào)的數(shù)據(jù)值?？刂茊卧?0控制用于數(shù)據(jù)獲取單元10輸出數(shù)據(jù)值的時(shí)序。 具體地，數(shù)據(jù)獲取單元10被控制為使得控制單元20調(diào)整數(shù)據(jù)選通信號(hào)的有效時(shí)段。
控制單元20使用數(shù)據(jù)選通信號(hào)計(jì)算飛行數(shù)據(jù)。具體地，控制單元20將讀取命令 發(fā)布給DDR SDRAM，并且獲取數(shù)據(jù)選通信號(hào)的值(在下文中還被稱為"選通值")。然后控制單元20使用如此獲得的數(shù)據(jù)選通信號(hào)的值計(jì)算飛行時(shí)間?？刂茊卧?0還基于計(jì)算的飛行 時(shí)間控制數(shù)據(jù)選通信號(hào)的有效時(shí)段。即，控制單元20向數(shù)據(jù)獲取單元10通知數(shù)據(jù)選通信 號(hào)的有效時(shí)段從而根據(jù)數(shù)據(jù)選通信號(hào)控制數(shù)據(jù)獲取單元IO輸出數(shù)據(jù)值的時(shí)序。稍后將會(huì) 描述控制單元20和數(shù)據(jù)獲取單元10的詳細(xì)情況。圖2是示出合并圖1中所示的延遲調(diào)整 電路1的半導(dǎo)體器件8和DDR SDRAM 9的構(gòu)造的示例的框圖。半導(dǎo)體器件8包括延遲調(diào)整 電路1和處理電路7。符號(hào)A至H表示圖2中的信號(hào)并且稍后在圖5的描述中使用。在圖 2中省略了對(duì)本發(fā)明沒有關(guān)系的存儲(chǔ)器控制器的元件。 處理電路7發(fā)布命令，從DDR SDRAM 9讀取想要的數(shù)據(jù)，并且使用讀取的數(shù)據(jù)。因 為處理單元7通過發(fā)布讀取命令請(qǐng)求DDR SDRAM9發(fā)送數(shù)據(jù)，所以處理單元7還被稱為請(qǐng)求 器。處理單元7包括觸發(fā)器71。觸發(fā)器71根據(jù)通過處理電路7使用的內(nèi)部時(shí)鐘信號(hào)從延 遲調(diào)整電路l獲取數(shù)據(jù)值。在處理單元7的處理中使用輸出的數(shù)據(jù)值。因?yàn)樘幚砣Q于處 理電路7的功能，省略了處理的詳細(xì)情況和示例性附圖。 處理電路7將模式分配信息輸出至延遲調(diào)整電路1。模式分配信息分配調(diào)整模式 或者正常模式。調(diào)整模式是用于計(jì)算飛行時(shí)間的模式。正常模式是用于執(zhí)行由處理單元 7發(fā)布的命令的模式。處理電路7還輸出內(nèi)部時(shí)鐘信號(hào)和DQS有效信號(hào)(DQS掩碼信號(hào))。 DQS有效信號(hào)是下述信號(hào)，其響應(yīng)于發(fā)布讀取命令將時(shí)序延遲了在設(shè)計(jì)中可測(cè)量的延遲時(shí) 段，從而使能數(shù)據(jù)選通信號(hào)。 延遲調(diào)整電路1將從DDR DRAM 9讀取的數(shù)據(jù)輸出至處理電路7中。延遲調(diào)整電路 1還計(jì)算飛行時(shí)間并且調(diào)整獲取數(shù)據(jù)值的時(shí)序。延遲調(diào)整電路1在調(diào)整模式和正常模式下進(jìn) 行操作。在調(diào)整模式中，延遲調(diào)整電路l計(jì)算飛行時(shí)間。在正常模式下，延遲調(diào)整電路l控制 從數(shù)據(jù)信號(hào)獲取數(shù)據(jù)值的時(shí)序和將獲取的數(shù)據(jù)值輸出至處理電路7的時(shí)序中的至少一個(gè)。
另外，為了解釋這些關(guān)系，圖2示出合并圖1中所示的延遲調(diào)整電路1的半導(dǎo)體器 件和DDR SDRAM的存儲(chǔ)器的構(gòu)造的示例。合并在半導(dǎo)體器件8中的處理電路7是示例，并 且因此不限于圖2的構(gòu)造，并且可以具有不同的連接或者其它的組件。
接下來，將會(huì)參考圖1和圖2描述被包括在延遲調(diào)整電路1中的控制單元20和數(shù) 據(jù)獲取單元10的詳細(xì)情況。 數(shù)據(jù)獲取單元10包括緩沖器(第一緩沖器)11、緩沖器(第二緩沖器)12、掩碼電 路(掩碼單元)13、延遲電路(DDL，選通信號(hào)延遲單元)14、觸發(fā)器(數(shù)據(jù)值獲取單元)15、 以及可變延遲電路(延遲單元)16?？刂茊卧?0包括調(diào)整電路(調(diào)整單元、校準(zhǔn)電路)21、 有效信號(hào)輸出電路(有效信號(hào)輸出單元、延遲調(diào)整電路)22、選通值獲取電路(選通值獲取 單元)23、開關(guān)24和25、緩沖器(第三緩沖器)26、以及緩沖器(第四緩沖器)27。
緩沖器11是接收數(shù)據(jù)信號(hào)的輸入緩沖器。緩沖器12是接收數(shù)據(jù)選通信號(hào)的輸入 緩沖器。 掩碼電路13在數(shù)據(jù)選通信號(hào)的有效時(shí)段期間輸出數(shù)據(jù)選通信號(hào)并且在數(shù)據(jù)選通 信號(hào)的無效時(shí)段期間掩碼數(shù)據(jù)選通信號(hào)。具體地，掩碼電路13接收來自于緩沖器12的數(shù) 據(jù)選通信號(hào)和來自于有效信號(hào)輸出電路22的有效信號(hào)，并且然后輸出有效信號(hào)和數(shù)據(jù)選 通信號(hào)的邏輯AND。有效信號(hào)是表示數(shù)據(jù)選通信號(hào)的有效時(shí)段的信號(hào)。例如，有效信號(hào)的高 電平表示有效時(shí)段。掩碼電路13根據(jù)有效信號(hào)使能(使有效)數(shù)據(jù)選通信號(hào)。控制電路 20生成有效信號(hào)。也就是說，掩碼電路13響應(yīng)于來自于控制電路20的指令使能數(shù)據(jù)選通
8信號(hào)。 例如，延遲電路14將數(shù)據(jù)選通信號(hào)的相位移位了時(shí)鐘的半個(gè)周期。以相同的相位 輸出數(shù)據(jù)選通信號(hào)和數(shù)據(jù)信號(hào)。因此，根據(jù)數(shù)據(jù)選通信號(hào)從數(shù)據(jù)信號(hào)獲取數(shù)據(jù)值的時(shí)序是 不可靠的(即，不存在窗口)。為此，延遲電路14執(zhí)行控制以移位數(shù)據(jù)選通信號(hào)。
觸發(fā)器15根據(jù)從延遲電路14輸出的數(shù)據(jù)選通信號(hào)從數(shù)據(jù)信號(hào)獲取數(shù)據(jù)值。
可變延遲電路16響應(yīng)于來自于控制電路20的指令延遲數(shù)據(jù)值的輸出。結(jié)果，根 據(jù)由處理電路7使用的內(nèi)部時(shí)鐘信號(hào)能夠可靠地獲取數(shù)據(jù)值。 調(diào)整電路21計(jì)算飛行時(shí)間，并且然后控制數(shù)據(jù)選通信號(hào)的有效時(shí)段。具體地，調(diào) 整電路21在調(diào)整模式下計(jì)算飛行時(shí)間，并且在正常模式下使用計(jì)算的飛行時(shí)間控制數(shù)據(jù) 選通信號(hào)的有效時(shí)段。調(diào)整電路21從處理電路7接收模式分配信息，并且然后通過開關(guān)25 和26的使用基于分配信息執(zhí)行在調(diào)整模式和正常模式之間的切換。 在調(diào)整模式下，調(diào)整電路21輸出調(diào)整有效信號(hào)替代從處理電路7輸出的DQS有效 信號(hào)。調(diào)整有效信號(hào)是表示當(dāng)有效信號(hào)輸出電路22輸出有效信號(hào)時(shí)的時(shí)序的信號(hào)。在這 里，例如，有效信號(hào)是表示當(dāng)選通值獲取電路23獲取數(shù)據(jù)選通信號(hào)的值時(shí)的時(shí)序的信號(hào)。 調(diào)整電路21還將讀取命令發(fā)布給DDR SDRAM 9。 當(dāng)計(jì)算飛行時(shí)間時(shí)，調(diào)整電路21發(fā)布讀取命令，并且向有效信號(hào)輸出電路22指示 輸出有效信號(hào)的時(shí)序。這時(shí)，調(diào)整電路21指示在不同的時(shí)序輸出有效信號(hào)。具體地，調(diào)整電 路21將延遲量(延遲時(shí)間)輸出至有效信號(hào)輸出電路22。然后，調(diào)整電路21發(fā)布多條讀 取命令，并且改變延遲量使得在不同的時(shí)序輸出有效信號(hào)。因此，獲取數(shù)據(jù)選通信號(hào)的值， 并且使用獲取的值計(jì)算飛行時(shí)間。另外，可以響應(yīng)于一條讀取命令的發(fā)布在不同的時(shí)序輸 出有效信號(hào)，并且然后可以獲取數(shù)據(jù)選通信號(hào)的多個(gè)值。 在正常模式下，當(dāng)使用飛行時(shí)間控制數(shù)據(jù)選通信號(hào)的有效時(shí)段時(shí)，調(diào)整電路21將 基于飛行時(shí)間計(jì)算的延遲量輸出至有效信號(hào)輸出電路22。結(jié)果，有效信號(hào)輸出電路22將使 能有效信號(hào)的時(shí)序延遲了在設(shè)計(jì)中可測(cè)量的并且由處理電路7指定的延遲時(shí)間和飛行時(shí) 間。因此，在當(dāng)數(shù)據(jù)信號(hào)實(shí)際到達(dá)數(shù)據(jù)獲取單元10時(shí)使能數(shù)據(jù)選通信號(hào)，并且因此能夠可 靠地獲取數(shù)據(jù)。 有效信號(hào)輸出電路22通過開關(guān)25接收DQS有效信號(hào)和調(diào)整有效信號(hào)中的一個(gè)作 為有效信號(hào)。在由調(diào)整電路21通知的時(shí)間(延遲量)流逝之后有效信號(hào)輸出電路22輸出 有效信號(hào)。有效信號(hào)被輸出至掩碼電路13和選通值獲取電路23。 選通值獲取電路23根據(jù)有效信號(hào)獲取數(shù)據(jù)選通信號(hào)的值。也就是說，在使能有效 信號(hào)時(shí)的時(shí)序選通值獲取電路23將數(shù)據(jù)選通信號(hào)的值獲取到觸發(fā)器。數(shù)據(jù)選通信號(hào)的獲 取的值被輸出至調(diào)整電路21。 開關(guān)24是根據(jù)模式分配信息選擇由處理電路7發(fā)布的命令或者由調(diào)整電路21發(fā) 布的讀取命令的開關(guān)。開關(guān)25是根據(jù)模式分配信息選擇從處理電路7輸出的有效信號(hào)或 者從調(diào)整電路21輸出的有效信號(hào)的開關(guān)。在這里假定開關(guān)24和25在正常模式下選擇從 處理電路7輸出的信號(hào)，并且在調(diào)整模式下選擇從調(diào)整電路21輸出的信號(hào)。
緩沖器26是將通過開關(guān)24選擇的命令輸出至DDR SDRAM 9的輸出緩沖器。緩沖 器27是將內(nèi)部時(shí)鐘信號(hào)輸出至DDR SDRAM 9的輸出緩沖器。 飛行時(shí)間是由從存儲(chǔ)器控制器到DDR SDRAM 9以及從DDRSDRAM 9到存儲(chǔ)器控制器的線引起的延遲時(shí)間。在圖2中，飛行時(shí)間是半導(dǎo)體器件8和DDR SDRAM 9之間的信號(hào) 的傳輸時(shí)間。即，由于在設(shè)計(jì)階段定義在半導(dǎo)體器件8中引起的延遲，所以在半導(dǎo)體器件8 中引起的延遲時(shí)間是可計(jì)算的(即，在設(shè)計(jì)中可測(cè)量的延遲時(shí)間)。然而，半導(dǎo)體器件8和 DDR SDRAM 9之間的延遲時(shí)間取決于其間的線長(zhǎng)而變化。線長(zhǎng)隨著合并半導(dǎo)體器件8的裝 置而變化，因此在設(shè)計(jì)階段不能夠計(jì)算延遲時(shí)間。因此，延遲調(diào)整電路1需要計(jì)算延遲時(shí) 間。 延遲調(diào)整電路1使用與由處理電路7使用的內(nèi)部時(shí)鐘信號(hào)同步的時(shí)鐘信號(hào)。因 此，調(diào)整電路21基于內(nèi)部時(shí)鐘信號(hào)進(jìn)行操作。圖l和圖2示出內(nèi)部時(shí)間信號(hào)被從處理電路 7提供給調(diào)整電路21和DDRSDRAM 9。 根據(jù)圖1中所示的延遲調(diào)整電路1的構(gòu)造，控制單元20執(zhí)行如下所述的功能?？?制單元20輸出調(diào)整有效信號(hào)作為來自于有效信號(hào)輸出電路22的有效信號(hào)。通過將給定延 遲添加至內(nèi)部時(shí)鐘信號(hào)獲得調(diào)整有效信號(hào)?？刂齐娐?0還包括觸發(fā)器(選通值獲取電路 23)，該觸發(fā)器在當(dāng)有效信號(hào)輸出電路22輸出有效信號(hào)時(shí)的時(shí)序獲取數(shù)據(jù)選通信號(hào)。然后， 控制單元20輸出信號(hào)以控制位于觸發(fā)器15和觸發(fā)器71之間的可變延遲電路16。觸發(fā)器 15根據(jù)數(shù)據(jù)選通信號(hào)獲取數(shù)據(jù)信號(hào)的數(shù)據(jù)值。觸發(fā)器71基于內(nèi)部時(shí)鐘信號(hào)進(jìn)行操作。
接下來，將會(huì)描述延遲調(diào)整電路1的操作。在調(diào)整模式下，即，在執(zhí)行校準(zhǔn)時(shí)，調(diào)整 電路21將讀取命令發(fā)布給DDR SDRAM 9。響應(yīng)于讀取命令，在計(jì)算的時(shí)間流逝之后，將DQ 和DQS從DDR SDRAM9傳輸。計(jì)算的時(shí)間是在設(shè)計(jì)中可測(cè)量的并且初步設(shè)置的多個(gè)時(shí)鐘和 安裝板的飛行時(shí)間的總和。這時(shí)，DQS和內(nèi)部時(shí)鐘信號(hào)之間的相位關(guān)系不清楚，但是數(shù)據(jù)選 通信號(hào)返回穩(wěn)定的波形。 在這里，將會(huì)參考圖3描述數(shù)據(jù)選通信號(hào)的波形。數(shù)據(jù)選通信號(hào)形成Hi-z狀態(tài) (讀取前導(dǎo))、前導(dǎo)、有效數(shù)據(jù)的時(shí)段、后同步、以及Hi-z狀態(tài)中的波形。數(shù)據(jù)選通信號(hào)在接 收讀取命令之前保持高阻抗?fàn)顟B(tài)(Hi-z狀態(tài))。在接收讀取命令時(shí)，選通信號(hào)從高阻抗?fàn)顟B(tài) 變成低電平。前導(dǎo)是第一低電平時(shí)段。在第一數(shù)據(jù)被輸出之前大約一個(gè)時(shí)鐘出現(xiàn)該前導(dǎo)。 有效數(shù)據(jù)時(shí)段是用于傳輸數(shù)據(jù)的時(shí)段，并且當(dāng)有效數(shù)據(jù)存在時(shí)執(zhí)行切換(toggle)。后同步 是繼最后的數(shù)據(jù)邊緣之后的時(shí)段，并且然后狀態(tài)再次變成高阻抗?fàn)顟B(tài)。
在讀取命令的發(fā)布之后流逝了在設(shè)計(jì)中可測(cè)量的延遲時(shí)間和飛行時(shí)間之后數(shù)據(jù) 選通信號(hào)到達(dá)輸入緩沖器12。讀取延遲是在設(shè)計(jì)中可測(cè)量的(可計(jì)算的)時(shí)間。處理電 路7和調(diào)整電路21預(yù)先存儲(chǔ)讀取延遲時(shí)段。在下文中，在設(shè)計(jì)中可測(cè)量的并且在讀取命令 發(fā)布時(shí)出現(xiàn)的延遲時(shí)間也被稱為"讀取延遲"。如上所示，飛行時(shí)間取決于線長(zhǎng)等等而變化。 因此調(diào)整電路21計(jì)算飛行時(shí)間。在本示例性實(shí)施例中，例如，調(diào)整電路21通過檢測(cè)數(shù)據(jù)選 通信號(hào)的前導(dǎo)時(shí)段計(jì)算飛行時(shí)間。關(guān)于數(shù)據(jù)選通信號(hào)，在前導(dǎo)時(shí)段中的選通值中的變化是 數(shù)據(jù)傳輸時(shí)段中的變化的兩倍。為此，通過檢測(cè)前導(dǎo)的選通值中的變化能夠可靠地認(rèn)出傳 輸時(shí)段的開始。期待的是，使用前導(dǎo)計(jì)算飛行時(shí)間。 將會(huì)描述示例性操作。處理電路7在調(diào)整飛行時(shí)間的時(shí)序?qū)⒛Ｊ椒峙湫畔⒎峙浣o 調(diào)整模式，并且然后將模式分配信息輸出至調(diào)整電路21。調(diào)整電路21根據(jù)模式分配信息將 開關(guān)24和25切換為調(diào)整模式。調(diào)整電路21將讀取命令輸入至開關(guān)24，并且將調(diào)整有效 信號(hào)輸入至開關(guān)25。調(diào)整電路21還指定延遲量以將其通知給有效信號(hào)輸出電路20。選通 值獲取電路23根據(jù)從有效信號(hào)輸出電路22輸出的有效信號(hào)獲取數(shù)據(jù)選通信號(hào)的值(選通值)。這時(shí)，調(diào)整電路21控制有效信號(hào)輸出電路22輸出值信號(hào)的時(shí)序。具體地，有效信號(hào) 輸出電路22取決于從調(diào)整電路21通知的延遲量延遲調(diào)整有效信號(hào)，并且輸出延遲的調(diào)整 有效信號(hào)作為有效信號(hào)。調(diào)整電路21重復(fù)處理以發(fā)布讀取命令并且獲得數(shù)據(jù)選通信號(hào)的 值同時(shí)在調(diào)整模式下改變延遲量。為了檢測(cè)當(dāng)前導(dǎo)實(shí)際上被加載在緩沖器ll中時(shí)的時(shí)序 調(diào)整電路21計(jì)算延遲量以預(yù)測(cè)前導(dǎo)的出現(xiàn)并且然后獲得多個(gè)選通值。
將會(huì)參考圖4描述通過選通值獲取電路23獲取的數(shù)據(jù)選通信號(hào)的值與延遲量之 間的關(guān)系。圖4示出其中在I至IV的時(shí)序通過使用五個(gè)延遲量檢測(cè)前導(dǎo)時(shí)段的示例。數(shù)據(jù)
選通信號(hào)的值在時(shí)序i和v處于高電平(i)，并且在時(shí)序n、ni、以及iv處于低電平(o)。
因此，調(diào)整電路21檢測(cè)在時(shí)序III和時(shí)序IV之間的時(shí)段對(duì)應(yīng)于前導(dǎo)時(shí)段。
如圖1和圖2中所示，處理電路7的內(nèi)部時(shí)鐘信號(hào)被輸出至DDRSDRAM 9。盡管從 處理電路7或者調(diào)整電路21輸出讀取命令，但是兩個(gè)電路根據(jù)內(nèi)部時(shí)鐘信號(hào)進(jìn)行操作。DDR SDRAM 9根據(jù)內(nèi)部時(shí)鐘信號(hào)生成數(shù)據(jù)選通信號(hào)和數(shù)據(jù)信號(hào)，并且然后輸出這些信號(hào)。因此， 在與內(nèi)部時(shí)鐘信號(hào)相對(duì)應(yīng)的時(shí)序數(shù)據(jù)選通信號(hào)的值發(fā)生變化。因此，調(diào)整電路21能夠通過 檢測(cè)數(shù)據(jù)選通信號(hào)的位置檢測(cè)數(shù)據(jù)選通信號(hào)和內(nèi)部時(shí)鐘信號(hào)之間的相位關(guān)系。也就是說， 調(diào)整電路21能夠計(jì)算數(shù)據(jù)選通信號(hào)和內(nèi)部時(shí)鐘信號(hào)之間的相位差。調(diào)整電路21存儲(chǔ)表示 少于一個(gè)時(shí)鐘的時(shí)段的信息作為相位差。在相位差等于或者多于一個(gè)時(shí)鐘的情況下，調(diào)整 電路21將表示與相位差相對(duì)應(yīng)的時(shí)鐘的數(shù)目的信息作為相位差信息輸出至處理電路7。
如上所述，在控制單元20中，選通值獲取電路23使用經(jīng)過有效信號(hào)輸出電路22 的有效信號(hào)獲取數(shù)據(jù)選通信號(hào)的選通值。調(diào)整電路21重復(fù)發(fā)布讀取命令以及獲取選通值 同時(shí)改變延遲量。因此，當(dāng)獲取數(shù)據(jù)選通信號(hào)時(shí)調(diào)整電路21能夠確定數(shù)據(jù)選通信號(hào)和內(nèi)部 時(shí)鐘信號(hào)之間的相位關(guān)系。結(jié)果，調(diào)整電路21基于相位關(guān)系獲得飛行時(shí)間。
以該方式，調(diào)整電路21獲得在內(nèi)部時(shí)鐘信號(hào)和數(shù)據(jù)選通信號(hào)之間的相位差。為了 在正常模式下延遲有效信號(hào)的輸出調(diào)整電路21向有效信號(hào)電路22通知飛行時(shí)間作為延遲 量。有效信號(hào)輸出電路22使用通知的延遲量延遲輸出從處理電路7輸出的DQS有效信號(hào) 的時(shí)序。然后有效信號(hào)輸出電路22將被延遲了讀取延遲和飛行時(shí)間的DQS有效信號(hào)作為 有效信號(hào)輸出至掩碼電路13。 在當(dāng)在數(shù)據(jù)選通信號(hào)的時(shí)序獲取的數(shù)據(jù)值被傳輸?shù)絻?nèi)部時(shí)鐘時(shí)出現(xiàn)相位差。還能 夠通過獲得數(shù)據(jù)選通信號(hào)和內(nèi)部時(shí)鐘信號(hào)之間的相位關(guān)系計(jì)算相位差。為了根據(jù)內(nèi)部時(shí)鐘 信號(hào)獲取由觸發(fā)器15保持的數(shù)據(jù)值，必須考慮競(jìng)爭(zhēng)(racing)的出現(xiàn)。調(diào)整電路21基于數(shù) 據(jù)選通信號(hào)和內(nèi)部時(shí)鐘信號(hào)之間的相位關(guān)系延遲輸出從觸發(fā)器15輸出的數(shù)據(jù)值。具體地， 調(diào)整電路21向可變延遲電路16通知用于基于相位關(guān)系計(jì)算的數(shù)據(jù)值的延遲量?？勺冄舆t 電路16將輸出從觸發(fā)器15輸出的數(shù)據(jù)值延遲通知的用于數(shù)據(jù)值的延遲量，并且將其輸出 至觸發(fā)器71。因此，觸發(fā)器71能夠根據(jù)內(nèi)部時(shí)鐘信號(hào)可靠地獲取數(shù)據(jù)值。因此，為了防止 競(jìng)爭(zhēng)的出現(xiàn)調(diào)整電路21和可變延遲電路16執(zhí)行控制使得適當(dāng)?shù)难舆t量被添加至數(shù)據(jù)值。 然后，數(shù)據(jù)值能夠被可靠地傳輸?shù)絻?nèi)部時(shí)鐘。 圖5是示出在正常模式下發(fā)布讀取命令之后獲得的信號(hào)值的時(shí)序圖。圖5中的符 號(hào)"A"至"H"對(duì)應(yīng)于表示圖2中的信號(hào)的符號(hào)"A"至"H"。 DDR SDRAM還被稱為DRAM。在 下文中，通過A至H表示的信號(hào)被分別稱為信號(hào)A至H。從圖5中的底部開始在第一行和第 二行中示出內(nèi)部時(shí)鐘信號(hào)。在第二行中示出從DDR SDRAM 9輸出的數(shù)據(jù)信號(hào)。數(shù)據(jù)信號(hào)是被延遲了到DDR SDRAM 9的飛行時(shí)間和讀取延遲的信號(hào)。飛行時(shí)間是從通過緩沖器26的命令的發(fā)布到DDR SDRAM 9的飛行時(shí)間和從DDR SDRAM 9到緩沖器11的飛行時(shí)間的總和。
緩沖器11接收被延遲了讀取延遲和飛行時(shí)間的數(shù)據(jù)信號(hào)(信號(hào)A)。緩沖器12還接收被延遲了讀取延遲和飛行時(shí)間的數(shù)據(jù)選通信號(hào)(信號(hào)B)。有效信號(hào)輸出電路22輸出通過將從處理電路7輸出的有效信號(hào)延遲了讀取延遲和飛行時(shí)間獲得的有效信號(hào)(信號(hào)C)。 掩碼電路13輸出數(shù)據(jù)選通信號(hào)(信號(hào)B)和有效信號(hào)(信號(hào)C)的邏輯AND(與)信號(hào)(信號(hào)D)。延遲電路14輸出其相位相對(duì)于信號(hào)D的相位被移位了 90度的信號(hào)E。觸發(fā)器15輸出通過根據(jù)信號(hào)E獲取信號(hào)A獲得的信號(hào)F。在這樣的情況下，信號(hào)E是通過由被延遲了飛行時(shí)間的有效信號(hào)(信號(hào)C)激活數(shù)據(jù)選通信號(hào)(信號(hào)B)獲得的信號(hào)。這使得觸發(fā)器15能夠考慮與飛行數(shù)據(jù)相對(duì)應(yīng)的延遲獲取數(shù)據(jù)值。 可變延遲電路16將信號(hào)F延遲與由調(diào)整電路21通知的延遲量相對(duì)應(yīng)的時(shí)間，并且輸出被延遲的信號(hào)F作為信號(hào)G。根據(jù)內(nèi)部時(shí)鐘信號(hào)可變延遲電路16調(diào)整輸出信號(hào)G的時(shí)序使得觸發(fā)器71能夠容易地獲取數(shù)據(jù)值。觸發(fā)器71根據(jù)內(nèi)部時(shí)鐘信號(hào)從信號(hào)G獲取數(shù)據(jù)值并且輸出信號(hào)H。 如圖5中所示，數(shù)據(jù)選通信號(hào)(信號(hào)B)與內(nèi)部時(shí)鐘信號(hào)不同步。因此，根據(jù)數(shù)據(jù)選通信號(hào)從數(shù)據(jù)信號(hào)獲取數(shù)據(jù)值的信號(hào)F也與內(nèi)部時(shí)鐘信號(hào)不同步。為此，可變延遲電路16延遲信號(hào)F以移位相位使得觸發(fā)器71能夠容易地根據(jù)內(nèi)部時(shí)鐘信號(hào)捕獲數(shù)據(jù)值。S卩，延遲調(diào)整電路1調(diào)整在數(shù)據(jù)選通信號(hào)和內(nèi)部時(shí)鐘信號(hào)之間的相位關(guān)系中的移位的相位差。因?yàn)檠舆t調(diào)整電路1(調(diào)整電路21)識(shí)別出相位差，所以調(diào)整是可能的。這樣，延遲調(diào)整電路1調(diào)整信號(hào)F的輸出以避免競(jìng)爭(zhēng)。這些調(diào)整功能消除對(duì)于FIFO的需要，從而使得能夠在最短的時(shí)間段內(nèi)將數(shù)據(jù)從調(diào)整電路1傳輸?shù)教幚黼娐?。 如上所示，根據(jù)本示例性實(shí)施例，能夠使用數(shù)據(jù)選通信號(hào)估計(jì)飛行時(shí)間。這時(shí)，與日本未經(jīng)審查的專利申請(qǐng)公開No. 2005-276396的技術(shù)相比較能夠減少電路尺寸。該技術(shù)將數(shù)據(jù)寫入DDR SDRAM 9，讀取被寫入的數(shù)據(jù)，并且然后確定讀取的數(shù)據(jù)的值是否正確。然后，使用確定結(jié)果檢測(cè)與處理單元7的相關(guān)關(guān)系，從而估計(jì)飛行時(shí)間。因此，該技術(shù)要求用于將數(shù)據(jù)寫入DDR SDRAM 9的電路、用于讀取數(shù)據(jù)的電路、以及用于將數(shù)據(jù)與期望值進(jìn)行比較的電路，導(dǎo)致電路尺寸的增加。另一方面，在沒有使用數(shù)據(jù)信號(hào)的值的情況下本示例性實(shí)施例的電路計(jì)算飛行時(shí)間，這消除了對(duì)于用于讀取數(shù)據(jù)的電路和用于將數(shù)據(jù)與期望值進(jìn)行比較的電路的需要。結(jié)果，能夠減少用于計(jì)算飛行時(shí)間的電路的尺寸。 而且，不存在對(duì)于數(shù)據(jù)的期望值(校準(zhǔn)圖案)的需要。即，不需要將數(shù)據(jù)寫入DDRSDRAM 9。因此，處理電路7能夠使延遲調(diào)整電路1切換到調(diào)整模式，并且使控制單元20在沒有對(duì)DDR SDRAM 9進(jìn)行存取的時(shí)段中計(jì)算飛行時(shí)間。因此，本示例性實(shí)施例的電路能夠不僅在初始時(shí)段而且在正常操作時(shí)段的期間通過使調(diào)整電路進(jìn)行操作執(zhí)行時(shí)序的精細(xì)調(diào)整。結(jié)果，本示例性實(shí)施例的電路能夠處理由于操作期間的環(huán)境變化引起的飛行時(shí)間的變化。在日本未經(jīng)審查的專利申請(qǐng)公開No. 2005-276396的技術(shù)中，例如，在操作期間調(diào)整飛行時(shí)間的情況下關(guān)閉電源以重新啟動(dòng)。在本示例性實(shí)施例中，能夠在沒有關(guān)閉裝置的電源的情況下在操作期間調(diào)整飛行時(shí)間以適應(yīng)環(huán)境變化。 在計(jì)算飛行時(shí)間的情況下延遲調(diào)整電路1使用處理電路7的內(nèi)部時(shí)鐘信號(hào)。這使得延遲調(diào)整電路1能夠獲得內(nèi)部時(shí)鐘信號(hào)和數(shù)據(jù)選通信號(hào)之間的相位關(guān)系。因此，延遲調(diào)整電路1能夠使用內(nèi)部時(shí)鐘信號(hào)和數(shù)據(jù)選通信號(hào)之間的相位差執(zhí)行控制使得內(nèi)部時(shí)鐘能夠容易地捕獲從數(shù)據(jù)信號(hào)獲得的數(shù)據(jù)值。也就是說，延遲調(diào)整電路1基于飛行時(shí)間控制用于可變延遲電路16的數(shù)據(jù)值的延遲量。這使得延遲調(diào)整電路1能夠?qū)?shù)據(jù)以最小的延遲量傳輸?shù)絻?nèi)部時(shí)鐘。另一方面，如果內(nèi)部時(shí)鐘信號(hào)和飛行時(shí)間之間的相位關(guān)系不清楚，那么內(nèi)部時(shí)鐘信號(hào)被視為異步時(shí)鐘信號(hào)，因此FIFO是必要的。FIFO同步具有對(duì)內(nèi)部時(shí)鐘信號(hào)的未知的相位關(guān)系的信號(hào)。因此，可能出現(xiàn)另外的延遲量，或者可能增加電路尺寸。本示例性實(shí)施例的電路不要求FIFO,從而防止電路尺寸中的增加和由于FIFO導(dǎo)致的延遲。
延遲調(diào)整電路1生成具有飛行時(shí)間的有效信號(hào)。具體地，因?yàn)檠舆t調(diào)整電路1識(shí)別出飛行時(shí)間，并且從而能夠在從處理電路7發(fā)布讀取命令之后控制用于有效信號(hào)輸出電路22輸出有效信號(hào)的時(shí)序。更加具體地，延遲調(diào)整電路l能夠根據(jù)將數(shù)據(jù)選通信號(hào)輸入到緩沖器12中的時(shí)序控制有效信號(hào)輸出電路22和掩碼電路13。因此，數(shù)據(jù)獲取單元10能夠可靠地獲取數(shù)據(jù)選通信號(hào)。 合并了本示例性實(shí)施例的半導(dǎo)體器件能夠在沒有限制安裝板的飛行時(shí)間的情況下執(zhí)行操作以存取DDR SDRAM。與現(xiàn)有技術(shù)相比較，本示例性實(shí)施例的延遲調(diào)整電路使得能夠減少與飛行時(shí)間相對(duì)應(yīng)的電路尺寸，導(dǎo)致半導(dǎo)體器件的芯片尺寸的減少。因此，能夠減少成本。 此外，本示例性實(shí)施例的電路上拉數(shù)據(jù)選通信號(hào)以可靠地檢測(cè)前導(dǎo)時(shí)段。例如，不同于日本未經(jīng)審查的專利申請(qǐng)公開No. 2003-223786，這消除了設(shè)置用于區(qū)別高阻抗?fàn)顟B(tài)與低電平的第二 Vref的電壓的需要。結(jié)果，在本示例性實(shí)施例中能夠消除這些處理所要求的電路。[其它的示例性實(shí)施例] 盡管使用DDR SDRAM作為存儲(chǔ)器的示例描述了上述示例性實(shí)施例，但是存儲(chǔ)器不限于DDR SDRAM。本發(fā)明還可以應(yīng)用于像DDRSDRAM—樣響應(yīng)于讀取命令的發(fā)布輸出數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)的任何存儲(chǔ)器。 上述示例性實(shí)施例示出在其上安裝了延遲調(diào)整裝置(延遲調(diào)整電路)和處理電路7的一個(gè)半導(dǎo)體器件(一個(gè)芯片)的示例。半導(dǎo)體器件的構(gòu)造不限于此。在一個(gè)半導(dǎo)體器件上安裝什么種類的功能(電路)是設(shè)計(jì)問題，所以本發(fā)明不限于上述示例性實(shí)施例。
盡管使用電路作為延遲調(diào)整裝置描述了上述示例性實(shí)施例，但是實(shí)現(xiàn)延遲調(diào)整裝置的裝置不限于電路(硬件)。例如，可以通過硬件、固件、軟件、或者它們的組合來實(shí)現(xiàn)。例如，還可以通過程序執(zhí)行一部分功能?？梢詫⒋鎯?chǔ)在存儲(chǔ)區(qū)域中的程序加載在存儲(chǔ)器(RAM :隨機(jī)存取存儲(chǔ)器)中以由CPU(中央處理單元)來執(zhí)行。 上述示例性實(shí)施例描述了延遲調(diào)整電路1接收由處理電路7使用的時(shí)鐘信號(hào)并且使用接收到的時(shí)鐘信號(hào)的情況。在使用不同于由處理電路7使用的時(shí)鐘信號(hào)的時(shí)鐘信號(hào)的情況下，優(yōu)選的是，包括調(diào)整可變延遲電路16中的延遲時(shí)間的功能以根據(jù)由處理電路7使用的時(shí)鐘信號(hào)輸出數(shù)據(jù)值。優(yōu)選的是，實(shí)現(xiàn)在比使用FIFO的情況下更小的電路尺寸中實(shí)現(xiàn)的功能。還優(yōu)選的是，與使用FIFO的情況相比較實(shí)現(xiàn)縮短將數(shù)據(jù)值輸出至處理電路7的時(shí)段的功能。 盡管上述示例性實(shí)施例描述了調(diào)整電路21檢測(cè)前導(dǎo)時(shí)段以計(jì)算飛行時(shí)間的示例，但是調(diào)整電路21可以使用數(shù)據(jù)傳輸時(shí)段計(jì)算飛行時(shí)間。預(yù)先定義數(shù)據(jù)傳輸時(shí)段期間的切換的數(shù)目。調(diào)整電路21還可以使用利用切換的數(shù)目檢測(cè)到的數(shù)據(jù)選通信號(hào)的波形中的變化計(jì)算飛行時(shí)間。 盡管上述示例性實(shí)施例描述了其中處理電路7包括觸發(fā)器71的構(gòu)造示例，但是數(shù)據(jù)獲取單元10可以包括具有類似功能的觸發(fā)器。在這樣的情況下，數(shù)據(jù)獲取單元10將與內(nèi)部時(shí)鐘信號(hào)同步的數(shù)據(jù)值輸出至處理電路7。 本領(lǐng)域的技術(shù)人員能夠根據(jù)需要組合上述實(shí)施例中的每一個(gè)。 雖然已經(jīng)按照若干示例性實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將理解本
發(fā)明可以在所附的權(quán)利要求的精神和范圍內(nèi)進(jìn)行各種修改的實(shí)踐，并且本發(fā)明并不限于上
述的示例。 此外，權(quán)利要求的范圍不受到上述的示例性實(shí)施例的限制。 此外，應(yīng)當(dāng)注意的是，申請(qǐng)人意在涵蓋所有權(quán)利要求要素的等同形式，即使在后期的審查過程中對(duì)權(quán)利要求進(jìn)行過修改亦是如此。
權(quán)利要求
一種延遲調(diào)整裝置，所述延遲調(diào)整裝置被連接至存儲(chǔ)器，并且利用從所述存儲(chǔ)器輸出的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)調(diào)整獲取數(shù)據(jù)的時(shí)序，所述延遲調(diào)整裝置包括數(shù)據(jù)獲取單元，所述數(shù)據(jù)獲取單元接收所述數(shù)據(jù)信號(hào)和所述數(shù)據(jù)選通信號(hào)，并且根據(jù)所述數(shù)據(jù)選通信號(hào)輸出所述數(shù)據(jù)信號(hào)的數(shù)據(jù)值；和控制單元，所述控制單元將讀取命令發(fā)布給所述存儲(chǔ)器，響應(yīng)于所述讀取命令獲取所述數(shù)據(jù)選通信號(hào)的值以計(jì)算飛行時(shí)間，并且基于所述飛行時(shí)間控制所述數(shù)據(jù)選通信號(hào)的有效時(shí)段。
2. 根據(jù)權(quán)利要求1所述的延遲調(diào)整裝置，其中所述控制單元包括有效信號(hào)輸出單元，所述有效信號(hào)輸出單元輸出有效信號(hào)以表示所述數(shù)據(jù)選通信號(hào)的有效時(shí)段；選通值獲取單元，所述選通值獲取單元根據(jù)所述有效信號(hào)獲取所述數(shù)據(jù)選通信號(hào)的值；以及調(diào)整單元，所述調(diào)整單元發(fā)布所述讀取命令，向所述有效信號(hào)輸出單元指示輸出所述有效信號(hào)的時(shí)序，從所述選通獲取單元獲取所述數(shù)據(jù)選通信號(hào)的值，并且使用獲取的值計(jì)算所述飛行時(shí)間。
3. 根據(jù)權(quán)利要求2所述的延遲調(diào)整裝置，其中所述調(diào)整單元在發(fā)布所述讀取命令之后使所述有效信號(hào)輸出單元在不同的時(shí)序輸出所述有效信號(hào)以從所述選通值獲取單元獲取所述數(shù)據(jù)選通信號(hào)的多個(gè)值，并且將所述數(shù)據(jù)選通信號(hào)的給定波形與所述數(shù)據(jù)選通信號(hào)的多個(gè)值中的變化進(jìn)行比較以計(jì)算所述飛行時(shí)間。
4. 根據(jù)權(quán)利要求2所述的延遲調(diào)整裝置，其中所述調(diào)整單元根據(jù)內(nèi)部時(shí)鐘信號(hào)指示所述有效信號(hào)輸出單元輸出所述有效信號(hào)的時(shí)序，并且使用所述內(nèi)部時(shí)鐘信號(hào)和所述數(shù)據(jù)選通信號(hào)之間的相位差計(jì)算所述飛行時(shí)間。
5. 根據(jù)權(quán)利要求3所述的延遲調(diào)整裝置，其中所述調(diào)整單元根據(jù)內(nèi)部時(shí)鐘信號(hào)指示所述有效信號(hào)輸出單元輸出所述有效信號(hào)的時(shí)序，并且使用所述內(nèi)部時(shí)鐘信號(hào)和所述數(shù)據(jù)選通信號(hào)之間的相位差計(jì)算所述飛行時(shí)間。
6. 根據(jù)權(quán)利要求4所述的延遲調(diào)整裝置，其中所述調(diào)整單元使用由請(qǐng)求器使用的請(qǐng)求器時(shí)鐘信號(hào)作為所述內(nèi)部時(shí)鐘信號(hào)。
7. 根據(jù)權(quán)利要求5所述的延遲調(diào)整裝置，其中所述調(diào)整單元使用由請(qǐng)求器使用的請(qǐng)求器時(shí)鐘信號(hào)作為所述內(nèi)部時(shí)鐘信號(hào)。
8. 根據(jù)權(quán)利要求6所述的延遲調(diào)整裝置，其中所述數(shù)據(jù)獲取單元包括掩碼單元，所述掩碼單元根據(jù)所述有效信號(hào)使能所述數(shù)據(jù)選通信號(hào)，并且輸出使能的信號(hào)；數(shù)據(jù)值獲取單元，所述數(shù)據(jù)值獲取單元利用從所述掩碼單元輸出的所述信號(hào)從所述數(shù)據(jù)信號(hào)獲取數(shù)據(jù)值；以及延遲單元，所述延遲單元根據(jù)所述請(qǐng)求器時(shí)鐘信號(hào)延遲獲取的數(shù)據(jù)值。
9. 根據(jù)權(quán)利要求7所述的延遲調(diào)整裝置，其中所述數(shù)據(jù)獲取單元包括掩碼單元，所述掩碼單元根據(jù)所述有效信號(hào)使能所述數(shù)據(jù)選通信號(hào)，并且輸出使能的信號(hào)；數(shù)據(jù)值獲取單元，所述數(shù)據(jù)值獲取單元利用從所述掩碼單元輸出的所述信號(hào)從所述數(shù)據(jù)信號(hào)獲取數(shù)據(jù)值；以及延遲單元，所述延遲單元根據(jù)所述請(qǐng)求器時(shí)鐘信號(hào)延遲獲取的數(shù)據(jù)值。
10. 根據(jù)權(quán)利要求8所述的延遲調(diào)整裝置，其中所述控制單元包括用于通過所述請(qǐng)求器發(fā)布所述讀取命令的正常模式和用于通過本身發(fā)布所述讀取命令以計(jì)算所述飛行時(shí)間的調(diào)整模式，在所述正常模式中，基于計(jì)算的飛行時(shí)間，所述調(diào)整單元向所述有效信號(hào)輸出單元通知在從所述請(qǐng)求器發(fā)布所述讀取命令之后到輸出所述有效信號(hào)為止生成的延遲時(shí)間，所述有效信號(hào)輸出單元在從所述讀取命令的發(fā)布開始的延遲時(shí)間之后輸出所述有效信號(hào)，并且所述掩碼單元利用所述有效信號(hào)使能所述數(shù)據(jù)選通信號(hào)。
11. 根據(jù)權(quán)利要求9所述的延遲調(diào)整裝置，其中所述控制單元包括用于通過所述請(qǐng)求器發(fā)布所述讀取命令的正常模式和用于通過本身發(fā)布所述讀取命令以計(jì)算所述飛行時(shí)間的調(diào)整模式，在所述正常模式中，基于計(jì)算的飛行時(shí)間，所述調(diào)整單元向所述有效信號(hào)輸出單元通知在從所述請(qǐng)求器發(fā)布所述讀取命令之后到輸出所述有效信號(hào)為止生成的延遲時(shí)間，所述有效信號(hào)輸出單元在從所述讀取命令的發(fā)布開始的延遲時(shí)間之后輸出所述有效信號(hào)，并且所述掩碼單元利用所述有效信號(hào)使能所述數(shù)據(jù)選通信號(hào)。
12. 根據(jù)權(quán)利要求IO所述的延遲調(diào)整裝置，其中所述數(shù)據(jù)選通信號(hào)包括用于通過所述數(shù)據(jù)信號(hào)傳輸數(shù)據(jù)的數(shù)據(jù)傳輸時(shí)段和在所述數(shù)據(jù)傳輸時(shí)段之前的前導(dǎo)，在所述調(diào)整模式中，所述調(diào)整單元響應(yīng)于由本身發(fā)布的所述讀取命令向所述有效信號(hào)輸出單元通知獲取所述數(shù)據(jù)選通信號(hào)所需要的時(shí)間作為所述延遲時(shí)間，重復(fù)所述讀取命令的發(fā)布和所述延遲時(shí)間的通知以在多個(gè)時(shí)序獲取所述數(shù)據(jù)選通信號(hào)的值，并且檢測(cè)所述數(shù)據(jù)選通信號(hào)的前導(dǎo)時(shí)段以計(jì)算所述飛行時(shí)間。
13. 根據(jù)權(quán)利要求12所述的延遲調(diào)整裝置，其中通過當(dāng)發(fā)布所述讀取命令時(shí)上拉所述數(shù)據(jù)選通信號(hào)，所述調(diào)整單元使所述數(shù)據(jù)選通信號(hào)達(dá)到高于高阻抗?fàn)顟B(tài)的電平。
14. 根據(jù)權(quán)利要求1所述的延遲調(diào)整裝置，其中所述存儲(chǔ)器是DDRSDRAM(雙數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)。
15. —種半導(dǎo)體器件，包括根據(jù)權(quán)利要求1所述的延遲調(diào)整裝置；禾口處理電路，所述處理電路處理從所述延遲調(diào)整裝置輸出的數(shù)據(jù)值。
16. 根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其中所述處理電路將本身使用的內(nèi)部時(shí)鐘信號(hào)輸出至所述延遲調(diào)整裝置，并且所述延遲調(diào)整裝置根據(jù)所述內(nèi)部時(shí)鐘信號(hào)獲取所述數(shù)據(jù)選通信號(hào)的值。
17. 根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中所述處理電路和所述延遲調(diào)整裝置中的一個(gè)進(jìn)一步包括觸發(fā)器，所述觸發(fā)器根據(jù)所述內(nèi)部時(shí)鐘信號(hào)獲取從所述數(shù)據(jù)獲取單元輸出的所述數(shù)據(jù)值。
18. 根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中所述半導(dǎo)體器件包括用于通過所述處理電路發(fā)布讀取命令的正常模式和用于通過所述延遲調(diào)整裝置發(fā)布讀取命令以計(jì)算飛行時(shí)間的調(diào)整模式，所述處理電路向所述延遲調(diào)整裝置通知表示所述正常模式和所述調(diào)整模式中要被選擇的一個(gè)的模式分配信息，并且在接收表示所述調(diào)整模式的所述模式分配信息時(shí)，所述延遲調(diào)整裝置發(fā)布所述讀取命令并且計(jì)算所述飛行時(shí)間。
19. 一種延遲調(diào)整裝置的延遲調(diào)整方法，所述延遲調(diào)整裝置連接至存儲(chǔ)器并且響應(yīng)于讀取命令利用從所述存儲(chǔ)器輸出的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)調(diào)整獲取數(shù)據(jù)的時(shí)序，所述延遲調(diào)整方法包括將所述讀取命令發(fā)布給所述存儲(chǔ)器；根據(jù)所述讀取命令在不同的時(shí)序獲取所述數(shù)據(jù)選通信號(hào)的值；使用獲取的多個(gè)數(shù)據(jù)選通信號(hào)的值計(jì)算飛行時(shí)間；以及基于所述飛行時(shí)間控制所述數(shù)據(jù)選通信號(hào)的有效時(shí)段。
全文摘要
本發(fā)明涉及延遲調(diào)整裝置、半導(dǎo)體器件以及延遲調(diào)整方法。提供的延遲調(diào)整裝置有助于減少調(diào)整飛行時(shí)間的電路的尺寸。延遲調(diào)整裝置被連接至存儲(chǔ)器，并且利用從存儲(chǔ)器輸出的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)調(diào)整獲取數(shù)據(jù)的時(shí)序。延遲調(diào)整裝置包括數(shù)據(jù)獲取單元，該數(shù)據(jù)獲取單元接收數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)，并且根據(jù)數(shù)據(jù)選通信號(hào)輸出數(shù)據(jù)信號(hào)的數(shù)據(jù)值；和控制單元，該控制單元將讀取命令發(fā)布給存儲(chǔ)器，計(jì)算飛行時(shí)間，并且基于飛行時(shí)間控制數(shù)據(jù)選通信號(hào)的有效時(shí)段。
文檔編號(hào)G11C11/4063GK101763890SQ200910222839
公開日2010年6月30日 申請(qǐng)日期2009年11月19日 優(yōu)先權(quán)日2008年11月19日
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