專利名稱：在存儲器裝置的編程期間的電荷損失補償?shù)闹谱鞣椒?br> 技術(shù)領(lǐng)域：
本發(fā)明大體上涉及存儲器裝置，且特定來說，本發(fā)明涉及非易失性存儲器裝置。
背景技術(shù)：
通常將存儲器裝置提供為計算機或其它電子裝置中的內(nèi)部半導(dǎo)體集成電路。存在 許多不同類型的存儲器，其包括隨機存取存儲器(RAM)、只讀存儲器(ROM)、動態(tài)隨機存取 存儲器(DRAM)、靜態(tài)RAM(SRAM)、同步動態(tài)RAM(SDRAM)和快閃存儲器?？扉W存儲器裝置已發(fā)展為用于大范圍電子應(yīng)用的非易失性存儲器的流行來源?？?閃存儲器裝置通常使用允許高存儲器密度、高可靠性和低功率消耗的單晶體管存儲器單 元?？扉W存儲器的共同用途包括個人計算機、個人數(shù)字助理(PDA)、數(shù)字相機和蜂窩式電話。 程序代碼和例如基本輸入/輸出系統(tǒng)(BIOS)等系統(tǒng)數(shù)據(jù)通常存儲于快閃存儲器裝置中以 用于個人計算機系統(tǒng)。在快閃存儲器單元的典型現(xiàn)有技術(shù)編程操作期間，通過在大于預(yù)定編程電壓(例 如，大致16V)的初始電壓處開始的一系列遞增電壓編程脈沖對耦合到待編程的選定存儲 器單元的選定字線進行偏置。編程脈沖增大一電荷電平，進而在存儲器單元的浮動?xùn)艠O上 增大單元的閾值電壓Vt。在每一編程脈沖之后，以O(shè)V的字線電壓來執(zhí)行驗證操作以確定單 元的閾值電壓是否已增大至所要編程電平。在編程之后，浮動?xùn)艠O可立即經(jīng)受在離子植入時出現(xiàn)的多種形式的電荷損失，離 子植入可造成浮動?xùn)艠O的數(shù)據(jù)保存特性的缺陷。這些缺陷包括單一位電荷損失、固有電荷 損失和快速電荷損失。單一位電荷損失是顯示出電子漏泄的有缺陷存儲器單元的結(jié)果。此漏泄可通過電 壓或高溫應(yīng)力而得以加速且造成不良的數(shù)據(jù)保存。固有電荷損失是在編程脈沖之后的來自離隧道氧化物最近的浮動?xùn)艠O的電子的 立即漏泄。經(jīng)捕獲的電荷初始使單元Vt表現(xiàn)為比編程浮動?xùn)艠O的電壓高。這些電子在編 程之后的漏泄接著造成閾值電壓的一次移位?？焖匐姾蓳p失還造成在編程脈沖之后的立即Vt移位?？焖匐姾蓳p失是在編程脈 沖之后在隧道氧化物層中所捕獲的電子移回溝道區(qū)域中的結(jié)果。在單元通過驗證操作時， 禁止單元進一步編程，且快速電荷損失開始。在編程操作已完成之后讀取單元時，單元具有 比在編程驗證操作期間所獲得的Vt低的Vt。此情形可需要Vt分布的增大以便適應(yīng)對于給 定狀態(tài)的所有可能的閾值電壓。圖1展示典型現(xiàn)有技術(shù)編程操作的Vwl對時間的曲線圖以及目標單元的伴隨的真 實和理想最小/最大閾值電壓。上部曲線圖100展示正作為字線電壓Vwl施加至目標單元 的遞增編程脈沖101的系列。在每一編程脈沖101之后，驗證脈沖102出現(xiàn)在Vvfy電平處。下部曲線圖110展示正經(jīng)編程的目標單元的所得Vt “分布”。頂部Vt曲線圖112、 116為分布的最大閾值電壓，且下部Vt曲線圖111、114為分布的最小閾值電壓，如圖2中所 說明。隨著第一曲線圖100的編程脈沖101施加至目標單元控制柵極，Vtlll、112大致增
4大至Vt vfy電平。一旦在此電平，目標單元便被驗證且被禁止進一步編程。展示理想Vt113、 115處于Vt處的電平。然而，目標單元的真實Vt 114、116幾乎在上一編程脈沖之后立即開 始減小。圖2說明根據(jù)圖1的Vt曲線圖的經(jīng)編程目標單元的典型現(xiàn)有技術(shù)Vt分布。在圖 2中，虛線200表示理想分布，而實線201表示真實分布。理想分布200的下部端205對應(yīng) 于圖1的下部理想Vt曲線圖113，且理想分布200的上部端210對應(yīng)于上部理想Vt曲線圖 115。類似地，真實分布201的下部端206對應(yīng)于下部真實Vt曲線圖114，且真實分布201 的上部端207對應(yīng)于上部真實Vt曲線圖116。在Vpgm vfy電壓處驗證理想分布200的下部端。在目標單元的編程操作和后續(xù)禁止 之后，分布在負方向上移位等于Vea的量且在下部Vt 206處結(jié)束。分布中的此移位將使在 真實下部Vt206處開始且延伸至理想上部Vt210的放大分布成為必要。在單電平單元(SLC)中，Vt分布放大對經(jīng)編程存儲器單元的讀取沒有多少影響。 然而，在多電平單元(MLC)存儲器單元中，狀態(tài)分布通常較緊密地隔開以便適合低供應(yīng)電 壓范圍內(nèi)的所有狀態(tài)。放大MLC裝置中的Vt分布可因此降低可編程至裝置中的狀態(tài)的數(shù) 目。另外，經(jīng)放大的Vt分布可重疊且在讀取不同狀態(tài)中導(dǎo)致錯誤。出于上文所陳述的原因且出于下文所陳述的所屬領(lǐng)域的技術(shù)人員在閱讀并理解 本說明書之后將顯而易見的其它原因，在此項技術(shù)中存在對減少存儲器裝置中的電荷損失 的需要。


圖1展示典型現(xiàn)有技術(shù)編程操作的Vwl對時間的曲線圖以及目標單元的伴隨的真 實和理想Vt。圖2展示根據(jù)圖1的已受快速電荷損失影響的典型現(xiàn)有技術(shù)Vt分布。圖3展示說明浮動?xùn)艠O存儲器裝置中的快速電荷損失的典型存儲器單元Vt對時 間的曲線圖。圖4展示用于降低存儲器裝置的快速電荷損失的編程方法的一個實施例的流程 圖。圖5A至圖5D展示VWpVt、Vbl和Vpgm rff對時間的多個曲線圖。圖6展示根據(jù)快速電荷損失補償實施例的編程操作的一個實施例的狀態(tài)圖。圖7展示可并入有本發(fā)明的快速電荷損失實施例的存儲器系統(tǒng)的一個實施例的 框圖。
具體實施例方式在本發(fā)明的以下詳細描述中，參考形成其一部分的隨附圖式，在隨附圖式中以說 明方式展示可實踐本發(fā)明的特定實施例。在所述圖式中，類似標號貫穿若干視圖描述大體 上類似的組件。足夠詳細地描述這些實施例以使得所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明。 在不脫離本發(fā)明的范圍的情況下可利用其它實施例且可進行結(jié)構(gòu)、邏輯和電改變。因此，以 下詳細描述不應(yīng)以限制意義加以理解，且本發(fā)明的范圍僅由所附的權(quán)利要求書及其均等物 界定。
圖3說明典型存儲器單元Vt對時間“t”的曲線圖。此曲線圖展示出現(xiàn)于典型浮 動?xùn)艠O(非易失性存儲器裝置)中的快速電荷損失(QCL)。此圖展示由編程驗證檢測的電 荷損失部分300以及對讀取裕量具有影響的殘余電荷損失301。如果假定編程脈沖在時間t = 0處結(jié)束，那么通過驗證操作所必需的Vt等于\0。 此Vt可歸因于QCL而衰減至不低于Vvd的值。QCL現(xiàn)象接著在大致t = t2#停止。單元的 電荷的衰減視從上一編程脈沖起所流逝的時間而定。如果存儲器單元在時間t = t0處被驗證為具有Vttl的Vt，且還在此時被禁止，那么 單元可歸因于QCL而具有等于AVt _ = Vto-Vqcl的最大Vt移位。如果編程驗證直至?xí)r間t2 才出現(xiàn)，那么由于QCL現(xiàn)象到此時間實質(zhì)上已完成，因此歸因于QCL的Vt移位可被檢測到 且由編程算法補償。如果在t =、處執(zhí)行編程驗證操作，那么經(jīng)受歸因于QCL的在Vttl電平以下的\移 位的單元不通過驗證操作。再次編程這些單元。相對于在時間、處具有Vt = VtJ(Vttl-Vtl) 的單元，最大不可檢測的負移位為Vtl-Vvd < Vto-Vqclo通過改變、，可通過測量編程算法結(jié) 束時的殘余分布移位對、而測量QCL對時間。在上一編程脈沖與編程驗證操作之間添加 固定等待時間周期降低了 QCL，但對存儲器性能產(chǎn)生負面影響。本發(fā)明的編程操作可通過在存儲器單元的上一成功編程脈沖與驗證鎖定之間使 用一個或一個以上額外編程脈沖而在對存儲器性能無影響的情況下提供經(jīng)降低的QCL。圖 4說明降低非易失性存儲器裝置中的QCL的編程方法的一個實施例的流程圖。將選定存儲器單元編程(401)至與所要狀態(tài)相關(guān)聯(lián)的目標Vt。對選定存儲器單元 執(zhí)行編程驗證操作(403)以確定其是否已達到目標Vt (405)。如果未達到目標Vt (405)，那 么重復(fù)編程/驗證。否則，禁止存儲器單元進一步編程(406)。在一個實施例中，通過以Vrc對耦合到存儲器單元的位線進行偏置而禁止存儲器 單元進一步編程。選定存儲器單元的控制柵極仍可經(jīng)受編程脈沖，但以禁止電壓進行偏置 的位線通過降低跨越存儲器單元的柵極_漏極電壓而禁止單元的任何進一步編程。施加至少一個連續(xù)編程脈沖(407)以將在同一字線上的其它單元(即，使其控制 柵極共同耦合的其它單元)作為目標單元進行編程，同時禁止選定存儲器單元。在至少一 個禁止編程脈沖之后，再次驗證選定存儲器單元(408)。如果編程驗證確定(409)選定單元 具有小于目標Vt的Vt(即，歸因于QCL而降低)，那么將另一編程脈沖施加(410)至選定存 儲器單元的字線(即，控制柵極)。以比選定存儲器單元的初始編程慢的速率來執(zhí)行此編程 操作。在一個實施例中，由位線偏置實現(xiàn)最終編程脈沖的較慢的編程速率?？梢越构?應(yīng)電壓OIa)與接地電位之間的電壓對耦合到選定存儲器單元的位線進行偏置。舉例而言， 可使用AVpgm電壓替代正常編程操作期間所使用的OV位線偏置。AVpgm電壓建立了在存儲 器單元通道與控制柵極之間的AVpgm的電壓差。如圖5Α中所說明的AVpgm電壓為連續(xù)遞增編程脈沖之間的階躍電壓。在無較高位 線偏置的情況下，由于自從上一未受禁止的編程脈沖以來至少兩個遞增編程脈沖已出現(xiàn)， 因此選定存儲器單元的控制柵極將受到比先前編程脈沖大2* Δ Vpgm的編程脈沖。Δ Vpgm位 線偏置減慢了選定存儲器單元的編程以便避免過編程(即，超過目標Vt)。在使用較慢編程速率的編程脈沖之后，執(zhí)行編程驗證操作(412)，且確定地禁止(即，鎖定)選定存儲器單元進一步編程(411)。僅擦除操作可解開編程鎖定。盡管在每一 編程脈沖之后自動執(zhí)行驗證操作(412)，但在此狀況下，在不評估編程驗證的情況下執(zhí)行鎖 定操作。在待編程的所有存儲器單元均已被鎖定以防止進一步編程之后，編程方法結(jié)束。如果選定存儲器單元已達到目標Vt (409)，那么執(zhí)行在不進行編程驗證評估的情 況下的鎖定(411)。在待編程的所有存儲器單元經(jīng)鎖定時，編程方法已完成。在一個實施例 中，在經(jīng)編程的上一存儲器單元的第一驗證通過之后使用額外虛擬編程脈沖。圖5A至圖5D說明字線電壓(Vwl)對時間(圖5A)、閾值電壓(Vt)對時間、位線電 壓(Vbl)對時間以及編程有效電壓(Vpgm rff)對時間的一組相關(guān)聯(lián)曲線圖。Vpgm rff電壓是存 儲器單元的柵極與溝道區(qū)之間的電壓差，且(因此)是正施加以編程選定的單元的有效電 壓。排列圖5A至圖5D的曲線圖，以使得大體上相同時間點在所有圖形化信號之間排 列成一行，以便說明編程脈沖和禁止電壓對選定存儲器單元的編程的影響。圖5A說明施加至選定字線(即，控制柵極)以便編程選定單元的遞增編程脈沖系 列。編程脈沖系列在最小編程電壓(例如，15V)處開始，且從先前編程脈沖增大階躍電壓 Δ Vpgm直至最大編程電壓(例如，20V)。在一個實施例中，AVpgm為0.5V。替代實施例可使 用其它階躍電壓。在每一編程脈沖之后，編程驗證脈沖以Vvfy電壓施加至字線(即，控制柵極)。此 電壓接通選定存儲器單元以確定是否已將選定單元編程至目標Vt。編程驗證操作包含接 通正編程的每一存儲器單元；以及將耦合到選定存儲器單元的位線上的所得電流與參考電 流進行比較。如果所得電流等于或大于參考電流，那么已達到目標Vt。驗證操作通過時的第一驗證脈沖510被說明為與圖5B的超出Vvt vfy電壓閾值的Vt 排列成一行。此為如下閾值超出所述閾值，即認為存儲器單元是被編程至其目標Vt。在此 點處，圖5C展示在整個編程過程中一直處在OV處的Vbl現(xiàn)處在Vrc處以便禁止選定存儲器單 元的進一步編程。圖5D說明存儲器單元上的編程有效電壓因每一編程脈沖而增大AVpgm。 然而，在Vbl電壓增大至V。。以便禁止選定存儲器單元的進一步編程時，有效編程電壓在禁止 周期520期間現(xiàn)為0V。圖5B另外展示在通過驗證操作510之后，Vt歸因于如先前所描述的快速電荷損失 而開始降低。在通過編程驗證510之后展示一個編程脈沖505。替代實施例可使用額外編 程脈沖。這些編程脈沖被施加至與正編程的選定存儲器單元在同一選定字線上的其它存儲 器單元(g卩，其控制柵極共同耦合的那些存儲器單元)。然而，歸因于Vbl處在禁止電壓(例 如，Vcc)處，選定存儲器單元未受影響，如圖5D中所說明。接著執(zhí)行另一驗證操作511以確定電荷損失的程度。由于Vt已轉(zhuǎn)回至Vt vfy閾值 以下，因此圖5B將此驗證操作展示為未通過。在此狀況下，另一編程脈沖在Vbl降低至AVpgm 電壓(如圖5C中所見)的同時被發(fā)出至選定存儲器單元。圖5D展示存儲器單元已經(jīng)受到 比上一編程脈沖530大AVpgm的編程電壓脈沖531，其使存儲器單元超過目標Vt。圖5A展示接著執(zhí)行另一驗證操作501。不評估此驗證501，且通過增大Vbl返回至 Vcc而鎖定選定存儲器單元不再進一步編程。圖5D展示忽略圖5A的剩余編程脈沖，且禁止 選定存儲器單元進一步編程。圖5B展示Vt再次經(jīng)受電荷損失，但Vt已從比先前成功編程 高的電壓開始，且因此，最終結(jié)果是經(jīng)編程的存儲器單元具有等于或大于目標Vt的Vt。在
7仍在使用額外編程脈沖500以編程其它存儲器單元時此編程完成，以使得不影響存儲器性 能。圖6說明用于如圖4和圖5A至圖5D中所說明的編程的方法的一個實施例的狀態(tài) 圖。過程在編程狀態(tài)600中開始，其中Vt低于目標值。在此狀態(tài)600中，選定存儲器單元 正接收編程脈沖，且編程驗證(PV)操作正出現(xiàn)。在此狀況下，將位線設(shè)定成0V，且Vt移位 等階躍電壓。當(dāng)PV未通過時，狀態(tài)保持為編程狀態(tài)600。在PV初始通過Vt目標值 之后，狀態(tài)移動至禁止狀態(tài)601。當(dāng)在禁止狀態(tài)601中時，以Vrc對位線進行偏置，且連接至選定存儲器單元的字線 正接收至少一個額外編程脈沖。由于禁止連接至位線的存儲器單元的串聯(lián)串，因此在此狀 態(tài)中的Vt保持在0V。然而，此禁止不必需為永久的。在位線被禁止時出現(xiàn)的額外編程脈沖之后，執(zhí)行另一編程驗證操作。如果此驗證 仍通過，那么狀態(tài)轉(zhuǎn)至鎖定狀態(tài)605。如果已將選定存儲器單元編程至足夠高的Vt以致快 速電荷損失不將Vt移位至低于目標Vt，那么驗證操作將通過。如果快速電荷損失不足以將 Vt移位至低于閾值，那么Vt也可已保持得高足以通過。如果在禁止狀態(tài)601中所執(zhí)行的編程驗證操作未通過，那么狀態(tài)移動至偏置 AVpgm狀態(tài)603。為了到達此狀態(tài)，選定存儲器單元在編程狀態(tài)600中時已通過先前驗證操 作，但在禁止狀態(tài)601中時未通過驗證操作。當(dāng)在Δ Vpgm中時，以V-階躍電壓(S卩，AVpgffl) 對位線進行偏置。還在此狀態(tài)603中，Vt遞增Δ V_。當(dāng)編程驗證操作未通過時，狀態(tài)保持 為偏置Δ 狀態(tài)603。在編程驗證操作通過時，編程方法移動至鎖定狀態(tài)605。當(dāng)在鎖定狀態(tài)605中時，以VCC對位線進行偏置，以便禁止選定字線上的選定存儲 器單元的進一步編程。因此，無論發(fā)出多少編程脈沖，Vt移位在此狀態(tài)605中為0。選定存 儲器單元保持在鎖定狀態(tài)605中，直到擦除選定單元為其一部分的存儲器塊為止。以上所描述的實施例可實施于可以任何位密度編程的非易失性存儲器裝置(例 如快閃存儲器裝置)中。舉例而言，存儲器裝置可具有存儲單一位(即，邏輯“1”或邏輯 “0”)的單電平單元(SLC) “與非(NAND) ”快閃存儲器陣列、存儲多個位(即，邏輯“10”) 的多電平單元(MLC) “與非”快閃存儲器陣列，或存儲器陣列可具有SLC與MLC存儲器單元 的組合。圖7說明存儲器裝置700的功能框圖。存儲器裝置700耦合到外部處理器710。 處理器710可為微處理器或某一其它類型的控制電路。存儲器裝置700和處理器710形成 存儲器系統(tǒng)720的部分。存儲器裝置700已經(jīng)簡化以集中于有助于理解本發(fā)明的存儲器的 特征。存儲器裝置700包括非易失性存儲器單元陣列730。存儲器陣列730以字線行和 位線列的組排列。在一個實施例中，存儲器陣列730的列包含存儲器單元的串聯(lián)串。如此 項技術(shù)中所熟知，單元至位線的連接決定陣列是“與非”(NAND)架構(gòu)、“與(AND)”架構(gòu)還是 “或非(NOR)”架構(gòu)。提供地址緩沖器電路740以鎖存經(jīng)由I/O電路760所提供的地址信號。地址信 號由行解碼器744和列解碼器746接收和解碼以存取存儲器陣列730。所屬領(lǐng)域的技術(shù)人 員將了解，通過本描述的益處，地址輸入連接的數(shù)目視存儲器陣列730的密度和架構(gòu)而定。 即，地址的數(shù)目隨著增大的存儲器單元數(shù)和增大的存儲器組與塊數(shù)而增大。
存儲器裝置700通過使用感測放大器電路750感測存儲器陣列列中的電壓或電流 改變來讀取存儲器陣列730中的數(shù)據(jù)。在一個實施例中，感測放大器電路750經(jīng)耦合以讀 取和鎖存來自存儲器陣列730的一行數(shù)據(jù)。包括數(shù)據(jù)輸入和輸出緩沖區(qū)電路760以用于經(jīng) 由多個數(shù)據(jù)連接762與控制器710的雙向數(shù)據(jù)通信以及地址通信。提供寫入電路755以將 數(shù)據(jù)寫入至存儲器陣列。存儲器控制電路770對控制連接772上所提供的來自處理器710的信號進行解 碼。這些信號用以控制對存儲器陣列730的操作，包括數(shù)據(jù)讀取、數(shù)據(jù)寫入(編程)和擦除 操作。存儲器控制器電路770可為產(chǎn)生存儲器控制信號的狀態(tài)機、定序器，或某一其它類型 的控制器。在一個實施例中，存儲器控制電路770經(jīng)配置以執(zhí)行本發(fā)明的實施例的編程方 法以便補償快速電荷損失。已簡化圖7中所說明的快閃存儲器裝置以促進對存儲器的特征的基本理解。所屬 領(lǐng)域的技術(shù)人員已知快閃存儲器的內(nèi)部電路和功能的較為詳細的理解。結(jié)論總之，一個或一個以上實施例提供對編程操作期間的存儲器裝置中的快速電荷損 失的補償。在一個此實施例中，在成功編程驗證操作之后禁止目標存儲器單元，同時發(fā)出至 少一個額外編程脈沖。接著對目標存儲器單元執(zhí)行編程驗證操作。如果目標存儲器單元未 通過驗證操作，那么接著針對最終編程脈沖以ΔVpsil對耦合到目標單元的位線進行偏置。位 線的Δ Vpgm偏置減慢目標單元Vt在編程期間的移動。替代實施例可使用其它方式以將目標 存儲器單元的編程減慢至比初始編程慢的速率。接著通過以V。。對位線進行偏置來鎖定目 標單元不再進一步編程。盡管本文中已說明和描述特定實施例，但一般所屬領(lǐng)域的技術(shù)人員將了解，經(jīng)計 算實現(xiàn)相同目的的任何布置可替代所展示的特定實施例。本發(fā)明的許多更改對于一般所屬 領(lǐng)域的技術(shù)人員將顯而易見。因此，本申請案既定涵蓋本發(fā)明的任何更改或變化。顯然希 望本發(fā)明僅受所附權(quán)利要求書及其均等物限制。
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權(quán)利要求
一種用于存儲器裝置中的快速電荷損失補償?shù)姆椒?，所述方法包含以編程脈沖對耦合到選定字線的選定存儲器單元進行偏置，直到所述選定存儲器單元通過第一編程驗證操作為止；響應(yīng)于所述選定存儲器單元未通過所述第一編程驗證操作之后的第二編程驗證操作，以額外編程脈沖對所述選定存儲器單元進行偏置，同時對耦合到所述選定存儲器單元的位線進行偏置以減慢所述選定存儲器單元的編程；以及在不評估響應(yīng)于最終編程脈沖的第三編程驗證操作的情況下以禁止電壓對所述位線進行偏置。
2.根據(jù)權(quán)利要求1所述的方法，且其進一步包括在所述第一編程驗證操作與所述第二 編程驗證操作之間禁止所述選定存儲器單元的編程，同時以額外編程脈沖對耦合到所述選 定字線的其它存儲器單元進行偏置。
3.根據(jù)權(quán)利要求1所述的方法，其中在不評估的情況下以所述禁止電壓對所述位線進 行偏置包含禁止所述選定存儲器單元的編程直到執(zhí)行后續(xù)擦除操作為止。
4.根據(jù)權(quán)利要求1所述的方法，其中以編程脈沖對所述選定存儲器單元進行偏置包含 以多個遞增脈沖對所述選定字線進行偏置，以使得每一后續(xù)脈沖在前一脈沖上增大AVpgm 的階躍電壓。
5.根據(jù)權(quán)利要求4所述的方法，其中以ΔVpgm對所述位線進行偏置以減慢所述選定存 儲器單元的編程。
6.根據(jù)權(quán)利要求1所述的方法，且其進一步包含以第一編程速率編程耦合到選定字線的選定存儲器單元；響應(yīng)于所述選定存儲器單元在所述編程期間通過第一編程驗證操作，禁止所述選定存 儲器單元的編程；繼續(xù)編程耦合到所述選定字線的額外存儲器單元，同時禁止所述選定存儲器單元；在所述第一編程驗證操作之后對所述選定存儲器單元執(zhí)行第二編程驗證操作；以及響應(yīng)于未通過所述第二編程驗證操作，以第二編程速率編程所述選定存儲器單元。
7.根據(jù)權(quán)利要求6所述的方法，其中所述第二編程速率比所述第一編程速率慢。
8.根據(jù)權(quán)利要求6所述的方法，其中響應(yīng)于對耦合到所述選定存儲器單元的位線的偏 置而確定所述第二編程速率。
9.根據(jù)權(quán)利要求6所述的方法，其中每一編程驗證操作包含驗證脈沖。
10.根據(jù)權(quán)利要求6所述的方法，且其進一步包括執(zhí)行最終編程驗證操作，其中不評估 所述最終編程驗證操作。
11.根據(jù)權(quán)利要求6所述的方法，且其進一步包含以O(shè)V對耦合到所述選定存儲器單元 的位線進行偏置，同時以多個編程脈沖對所述選定字線進行偏置。
12.根據(jù)權(quán)利要求11所述的方法，其中所述多個編程脈沖編程具有多個位的所述選定 存儲器單元。
13.根據(jù)權(quán)利要求6所述的方法，其中禁止所述選定存儲器單元的編程包含以\c對所 述位線進行偏置直到執(zhí)行后續(xù)擦除操作為止。
14.一種非易失性存儲器裝置，其包含存儲器陣列，其包含耦合到字線和位線的多個存儲器單元；以及存儲器控制器，其耦合到所述存儲器陣列用于控制所述存儲器陣列的操作，其中所述 存儲器控制器經(jīng)配置以執(zhí)行選定字線上的選定存儲器單元的編程操作，所述編程操作包 括以遞增編程脈沖對所述選定字線的偏置，直到所述選定存儲器單元通過第一編程驗證 操作為止；以至少一個編程脈沖對所述選定字線的偏置，同時禁止編程所述選定存儲器單 元；在所述選定存儲器單元未通過第二編程驗證操作時，以最終編程脈沖對所述選定存儲 器單元的偏置，同時以大于接地電位的電壓對耦合到所述選定存儲器單元的位線進行偏 置；以及在不評估所述最終編程脈沖之后的第三編程驗證操作的情況下以禁止電壓對所述 位線的偏置。
15.根據(jù)權(quán)利要求14所述的存儲器裝置，其中所述裝置為“與非”快閃存儲器裝置。
16.根據(jù)權(quán)利要求14所述的存儲器裝置，其中所述多個存儲器單元被配置為多電平單 元、單電平單元，或多電平單元與單電平單元的組合。
17.一種存儲器系統(tǒng)，其包含處理器，其用于控制所述存儲器系統(tǒng)的操作和產(chǎn)生存儲器信號；以及非易失性存儲器裝置，其耦合到所述處理器且響應(yīng)于所述存儲器信號而操作，所述存 儲器裝置包含存儲器陣列，其包含耦合到字線和位線的多個存儲器單元；以及存儲器控制器，其耦合到所述存儲器陣列用于控制所述存儲器陣列的操作，其中所述 存儲器控制器經(jīng)配置以以從先前編程脈沖增大一階躍電壓的編程脈沖對選定字線進行偏 置，直到選定存儲器單元通過第一編程驗證操作為止；禁止所述選定存儲器單元的編程，同 時繼續(xù)以至少一個編程脈沖對所述選定字線進行偏置；在所述選定存儲器單元未通過所 述第一編程驗證操作之后的第二編程驗證操作時，以最終編程脈沖對所述選定字線進行偏 置，同時以所述階躍電壓對耦合到所述選定存儲器單元的位線進行偏置，且其中在不評估 所述最終編程脈沖之后的第三編程驗證操作的情況下以禁止電壓對所述位線位線進行偏 置。
18.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述非易失性存儲器裝置為“與非”快閃存儲器 裝置或者“或非”快閃存儲器裝置中的一者。
19.根據(jù)權(quán)利要求17所述的系統(tǒng)，其中所述存儲器陣列包含單電平存儲器單元和多電 平存儲器單元兩者的組合。
全文摘要
經(jīng)由以階躍電壓遞增的多個編程脈沖來編程選定字線上的選定存儲器單元。在成功編程驗證操作之后，在正編程所述選定字線的其它存儲器單元同時，禁止所述選定存儲器單元的編程。對所述選定存儲器單元執(zhí)行另一編程驗證操作。如果所述編程驗證操作未通過，那么以所述階躍電壓對耦合到所述選定單元的位線進行偏置，且將最終編程脈沖發(fā)出到所述選定字線。接著在不評估所述最終編程驗證操作的情況下鎖定所述選定存儲器單元不再進一步編程。
文檔編號G11C16/34GK101960533SQ200980106435
公開日2011年1月26日 申請日期2009年2月17日 優(yōu)先權(quán)日2008年2月29日
發(fā)明者喬瓦尼·桑廷, 米凱萊·因卡爾納蒂, 維奧蘭特·莫斯基亞諾, 達尼洛·奧蘭迪 申請人:美光科技公司