專利名稱：可編程數(shù)字邏輯單元的本地校準的制作方法
技術領域：
本發(fā)明一般涉及包括可編程邏輯器件(PLD)的集成電路(IC)，該可編程邏輯器 件可被配置為減少性能變化性。
背景技術：
電子設計師不斷修改其設計以考慮設計方法和電子技術的變化。例如當從45nm 過渡到28nm時，所遇到的一個這種設計問題是節(jié)點之間的相對工藝變化性的增加。這個 變化性通常導致電路設計者對其設計增加額外的余量，以考慮工作環(huán)境的不確定性，例 如空間的晶體管變化、本地晶體管失配、VT偏斜以及層間互連變化。因此，由電連接的 數(shù)字邏輯單元所形成的IC (例如數(shù)字邏輯電路)的設計愈加受數(shù)字邏輯單元中固有的變化 影響，這種固有的變化是由影響IC性能的參數(shù)引起，例如由制造工藝的變化引起。當前的設計方法要求設計者對于每個數(shù)字邏輯單元(例如最基本的標準的兩個 晶體管CMOS反相器單元)意識并且考慮到工藝變化。工作電壓和/或地參考電壓的變 化導致該單元處理輸入信號以產生輸出信號所需時間的變化，例如以其延遲時間(也叫 做單元延遲)參數(shù)、上升時間參數(shù)和下降時間參數(shù)所指示的時間變化。單元延遲變化的增加引起最壞情況單元延遲比額定延遲明顯增加。在一些情況 下，最壞情況延遲可以明顯到致使傳統(tǒng)的邏輯設計方法無效。而且，標準邏輯單元通常被制造成具有標準的驅動強度。因此設計者通常限制 和/或調整其設計以利用所提供的標準驅動強度。正如這里所用的，被制造為具有強 處理的單元的上升或下降時間被限定為小于被制造為具有弱處理的單元的上升或下降時 間。改變單元以利用不同的驅動強度可能導致需要用新元件重新設計整個單元并且重新 制造該IC，這進一步增加研發(fā)時間和資源。解決這種性能變化問題的嘗試通常集中在利用數(shù)學模型和專門開發(fā)的算法來對 單元延遲或其他時序參數(shù)進行建模。在單元延遲的情況下，為了處理大量最壞情況延 遲，可以利用統(tǒng)計時序分析方法來將上升時間和下降時間建模為隨機變量。然后設計 者利用統(tǒng)計模型來檢查關鍵路徑并且收斂時序，而不是設計邏輯以滿足最壞情況上升時 間。專門開發(fā)的算法增加了該解決方案的復雜性，并且因此增加了分析該解決方案和開 發(fā)該IC產品所需要的時間。

發(fā)明內容
本發(fā)明的實施例包括用于校準集成電路(IC)的方法，該集成電路包括至少一個 可編程數(shù)字邏輯單元和相關的IC。本發(fā)明的實施例提供本地可校準的可編程數(shù)字邏輯單 元，該數(shù)字邏輯單元能夠解決例如由于工藝變化、電源電壓變化和環(huán)境變量(例如溫度) 而導致的電路性能變化性。如上所述，具有45nm和更小架構的可編程邏輯單元可以在時 序參數(shù)(例如單元延時(例如上升時間和/或下降時間))上表現(xiàn)出明顯的增加和變化， 這種增加和變化可以通過本發(fā)明的實施例進行補償。
根據本發(fā)明實施例的可編程數(shù)字邏輯單元通常提供多種不同的可訪問的電路配 置或電壓水平控制器，該電壓水平控制器可以包括電源電壓或背柵極電壓控制器。利用 參考裝置測量可以影響可編程數(shù)字邏輯單元的處理速度的至少一個電氣性能參數(shù)(例如 PMOS或NMOS強度)或可以影響該電氣性能參數(shù)的參數(shù)(例如所提供的電壓或溫度)， 以獲得校準數(shù)據。正如這里所用的，“參考裝置”是指在電氣上不耦合于來自其的測量 值提供校準數(shù)據的可編程數(shù)字邏輯單元的裝置或電路。參考裝置可以在或不在該IC上。 在參考裝置不在IC上的實施例中，參考裝置通常是晶圓上的測試結構，其中該IC和多個 其他IC形成在同一個晶圓上。校準數(shù)據用來對數(shù)字邏輯單元進行編程，例如通過從校準數(shù)據產生至少一個控 制信號，所述控制信號可操作來選擇多個不同的電路配置中的一個或由電壓水平控制器 輸出的電壓水平。由編程實現(xiàn)的選擇改變可編程數(shù)字邏輯單元的處理速度。改變可編程 數(shù)字邏輯單元的處理速度的選擇可以基于但不限于改變參數(shù)，所述參數(shù)包括單元延遲時 間、上升時間、下降時間、占空比誤差以及采樣保持時間(例如對于數(shù)模轉換器IC)。雖 然通常希望增加處理速度，但是本發(fā)明的實施例也包括選擇電路配置或電壓水平輸出減 小處理速度(例如為了節(jié)省功耗)?？删幊虜?shù)字邏輯單元可以體現(xiàn)為數(shù)字邏輯單元或可再編程(即連續(xù)地、周期性 地或非周期性地)數(shù)字邏輯單元。在可編程的實施例中，提供選擇性耦合電路，用于將 可編程調整電路選擇性地耦合于或選擇性地去耦于專用數(shù)字邏輯單元。正如這里所用的，“專用”數(shù)字邏輯單元是被配置為(其與可編程數(shù)字邏輯單元 的編程無關)為可編程數(shù)字邏輯電路提供至少一個輸入和至少一個輸出并且執(zhí)行至少一 種數(shù)字邏輯功能?？删幊陶{整電路和選擇性耦合電路可以用來補償能夠影響數(shù)字邏輯單 元的處理速度的變量，例如溫度、電源和工藝誘生器件、互連和/或寄生器件變化，其 中可編程調整電路在數(shù)字邏輯單元或晶體管級提供補償。選擇性編程可以基于多個熔絲或多個開關。例如，在這個實施例中，設置熔絲 的狀態(tài)(施加能量以熔斷某些熔絲并且使那些熔絲在電氣上斷開)或開關的狀態(tài)的步驟包 括編程。這種編程通常進行一次，例如當該IC與多個其他IC 一起處于晶圓形式時，在 晶圓測試時進行編程，或當該IC作為封裝的分立IC時，在封裝測試期間進行編程。在 另一個實施例中，IC被集成到包括工件(電子襯底，例如印制電路板)的電子組件中， 所述電子組件可以包括安裝在該工件上的一個或多個其他IC。在另一個可編程數(shù)字邏輯電路實施例中，在IC上設置存儲器電路，例如寄存 器，其能夠建立控制信號的使能狀態(tài)，以便為該數(shù)字邏輯單元有效地固定性能特性。因 此，當數(shù)字邏輯單元初始化時，可以根據存儲器中建立的設置來調節(jié)控制信號，得到該 數(shù)字邏輯電路的穩(wěn)定的或“靜態(tài)的”補償性能特性。如上面所述，在可再編程數(shù)字邏輯單元實施例中，可編程數(shù)字邏輯單元可以被 編程并且再編程多次，并且在一個實施例中，可以被認為是在工作期間連續(xù)地可編程。 在這個實施例中，可再編程的數(shù)字邏輯單元可操作來接收修改可編程調整電路的至少一 個控制信號，所述可編程調整電路通過例如改變其上升時間和/或下降時間以減少單元 延遲，來調整可再編程數(shù)字邏輯單元的處理速度。在另一個實施例中，當數(shù)字邏輯單元工作時，可以動態(tài)地調節(jié)由可編程單元形成的數(shù)字邏輯單元的離散可編程單元，這將按照期望動態(tài)地改變可編程數(shù)字邏輯單元的 性能特性。因此，使用根據本發(fā)明的實施例的可編程數(shù)字邏輯單元來設計數(shù)字邏輯電路 允許設計者將電路性能特性的精細控制運用到單元/晶體管級。


圖1是根據本發(fā)明的實施例的包括至少第一可編程數(shù)字邏輯單元的CMOS IC的 模塊級示意圖，該第一可編程數(shù)字邏輯單元包括第一專用數(shù)字邏輯單元、可編程調整電 路和用于將該可編程調整電路耦合于或去耦于該第一專用數(shù)字邏輯單元的電路。圖2是根據本發(fā)明的實施例的包括至少第一可再編程數(shù)字邏輯單元的CMOS IC 的模塊級示意圖，該第一可再編程數(shù)字邏輯單元包括第一專用數(shù)字邏輯單元、可編程調 整電路和用于將該可編程調整電路耦合于或去耦于該第一專用數(shù)字邏輯單元的電路。圖3示出了根據本發(fā)明的實施例的示例方法的步驟，該方法用于校準包括至少 一個可編程數(shù)字邏輯單元的IC，以改變該可編程數(shù)字邏輯單元的處理速度。圖4A是根據本發(fā)明的實施例的包括IC管芯和自校準系統(tǒng)的電子系統(tǒng)的模塊級示 意圖，該IC管芯包括多個可編程數(shù)字邏輯單元。圖4B是根據本發(fā)明的實施例的包括IC管芯的電子系統(tǒng)的模塊級示意圖，該IC 管芯包括多個可編程數(shù)字邏輯單元和位于該IC管芯上的自校準系統(tǒng)。圖4C是包括IC管芯的電子系統(tǒng)的模塊級示意圖，該IC管芯包括多個區(qū)域A、 B和N，每個區(qū)域包括多個可編程數(shù)字邏輯單元和自校準系統(tǒng)。圖5A是根據本發(fā)明的實施例的可編程數(shù)字邏輯單元的模塊級示意圖。圖5B是被制造為具有強處理拐角的常規(guī)數(shù)字邏輯單元、被制造為具有弱處理拐 角的專用數(shù)字邏輯單元以及根據本發(fā)明實施例的可編程數(shù)字邏輯單元的開關特性圖，所 述可編程數(shù)字邏輯單元具有受可編程調整電路調整的專用數(shù)字邏輯單元。圖6是根據本發(fā)明實施例的包括專用數(shù)字邏輯單元的可編程數(shù)字邏輯單元的模 塊級示意圖，所述專用數(shù)字邏輯單元具有包括N個反相器單元的可編程調整電路。圖7是根據本發(fā)明實施例的具有偏斜能力的可編程數(shù)字邏輯單元的模塊級示意 圖，所述可編程數(shù)字邏輯單元包括第一數(shù)字邏輯單元(反相器)和可編程調整電路，該第 一數(shù)字邏輯單元包括第一 PMOS和第一 NMOS晶體管，該可編程調整電路包括多個額外 的PMOS晶體管和多個額外的NMOS晶體管。圖8是根據本發(fā)明實施例的可編程數(shù)字邏輯單元的模塊級示意圖，其中可編程 調整電路包括電壓控制器，其用于控制被提供到該第一可編程數(shù)字邏輯單元的VDD的水 平。圖9是根據本發(fā)明實施例的可編程數(shù)字邏輯單元的模塊級示意圖，其中可編程 調整電路包括電壓控制器，其用于控制被提供到該第一可編程數(shù)字邏輯單元的VSS的水 平。圖10是根據本發(fā)明實施例的可編程數(shù)字邏輯單元的模塊級示意圖，其中可編程 調整電路包括電壓控制器，其用于控制背柵極電壓的水平。圖11是根據本發(fā)明的實施例的可編程數(shù)字邏輯單元的模塊級示意圖，所述可編 程數(shù)字邏輯單元包括實現(xiàn)串聯(lián)控制的可編程調整電路。
圖12示出根據本發(fā)明實施例的包括至少一個可編程邏輯單元的RS觸發(fā)器的示意 圖。
具體實施例方式圖1是根據本發(fā)明的實施例的包括至少一個可編程數(shù)字邏輯單元110(也稱為第 一可編程數(shù)字邏輯單元110)的CMOS IC 100的模塊級示意圖，該可編程數(shù)字邏輯單元包 括第一專用數(shù)字邏輯單元120、可編程調整電路140和用于將該可編程調整電路140耦合 于或去耦于150該第一專用數(shù)字邏輯單元120的電路。第一專用數(shù)字邏輯單元120包括 至少一個輸入節(jié)點131和反映數(shù)字邏輯功能的性能的至少一個輸出節(jié)點132。第一專用數(shù) 字邏輯單元120通常是包括多個晶體管的標準數(shù)字邏輯電路，所述多個晶體管包括至少 一個PMOS晶體管125和至少一個NMOS晶體管130，它們被配置為執(zhí)行至少一種數(shù)字 邏輯功能，例如圖1所示的示例標準CMOS反相器。更普遍地，第一專用數(shù)字邏輯單元 120通常提供布爾邏輯功能，例如但不限于NAND、AND、OR、NOR、XOR、XNOR或 反相器功能。第一可編程數(shù)字邏輯單元110包括調整電路140，示為熔絲150的、用于耦合或 去耦合150的電路將該調整電路140耦合到第一專用數(shù)字邏輯單元120的多個節(jié)點的至少 一個。如圖1所示的調整電路140包括第一和第二反相器，當兩者被編程(例如使熔絲 150導電)為有效時，該第一和第二反相器相對于第一專用數(shù)字邏輯單元120處于并聯(lián)狀 態(tài)。因此，根據熔絲150的編程情況，調整電路輸出132中所反映的第一可編程數(shù)字邏 輯單元110的操作是不同的，在編程之后，這改變了第一可編程數(shù)字邏輯單元110的處理 速度。正如上面所指出的，熔絲通?？梢员婚_關替換。通常，調整電路140中一個或多個反相器被編程為有效時的第一可編程數(shù)字邏 輯單元Iio的處理速度(例如單元延遲)小于調整電路140中沒有任何反相器被編程為有 效時的第一可編程數(shù)字邏輯單元的處理速度(例如單元延遲大約是第一專用數(shù)字邏輯單 元120單獨提供的單元延遲)。然而，如上面所描述的，本發(fā)明的實施例還包括進行編程 以降低第一可編程數(shù)字邏輯單元110與單獨的第一專用數(shù)字邏輯單元120相比時的速度。正如本領域已知的，熔絲(例如圖1所示的熔絲150)可以分為兩類激光熔絲 和電氣熔絲。激光熔絲被芯片外部激光束熔斷，該外部激光束照射特定的熔絲以供給足 夠的能量來熔斷該熔絲。對于激光熔絲，將激光束僅指向要被熔斷的熔絲，即本地解決 (addressingbylocation)。已知的電氣熔絲可以是導線類型或半導體層類型。對于導線類 型，相對低電阻的元件(例如導線)一旦高電流作用于這個元件，則永久地增加其電阻。 被作用的導線生成類似于傳統(tǒng)激光熔絲的開口。對于層類型熔絲，導電層之間的高電阻 層由于高電壓或連續(xù)電流而永久地降低其電阻，導致這層的擊穿。例如，絕緣體或介電 材料在某個電壓水平下開始擊穿并且永久地停留在損壞狀態(tài)，從而形成低電阻路徑。與 激光熔絲不同，不是僅通過本地解決來熔斷電氣熔絲。而是，通過訪問芯片的管腳或晶 圓的鍵合焊盤來熔斷電氣熔絲，并且在一些布置中，還與控制本地解決的電氣控制信號 一起來熔斷電氣熔絲。圖2是包括至少第一可再編程數(shù)字邏輯單元210的CMOS IC 200的模塊級示意
圖，該第一可再編程數(shù)字邏輯單元210包括第一專用數(shù)字邏輯單元120和可編程調整電路240。IC 200包括存儲編程信息的寄存器225，該編程信息允許輸出至少一個控制信號 250，該控制信號250用于對可編程調整電路240進行編程。所示的實施例中的選擇性耦 合電路包括開關245(例如晶體管開關)，用于根據本發(fā)明的實施例選擇性地將該控制信 號250耦合于或去耦于可編程調整電路240。可編程調整電路240被示出為包括至少一個調整輸入節(jié)點241和至少一個調整電 路輸出節(jié)點242。虛線示出可編程調整電路240的輸出242和第一專用數(shù)字邏輯單元120 的多個節(jié)點之間的許多可能的連接中的一些，例如可能通過開關連接來產生連接。在一 個實施例中，調整輸入節(jié)點241接收至少一個控制信號，該控制信號可操作來選擇反映 在調整電路輸出242處的不同的輸出狀態(tài)，其中不同輸出狀態(tài)中的每一個提供第一可編 程數(shù)字邏輯單元210的不同的處理速度。在一個簡化的示例中，在一種狀態(tài)(例如控制 信號250將可編程調整電路240斷開或不打開可編程調整電路240)，第一可再編程數(shù)字邏 輯單元210可以提供弱處理拐角特性(即導致較低的處理速度)，而在另一種狀態(tài)(控制 信號250打開調整電路240)，第一可再編程數(shù)字邏輯單元210可以提供強處理拐角特性 (即導致較快的處理速度)。在一個實施例中，以標準單元版圖實現(xiàn)第一可再編程數(shù)字邏輯單元210，其中正 如本領域熟知的，由跨越η-擴散帶(PMOS)和ρ-擴散帶(NMOS)的柵電極(例如硅化 多晶硅)“指”形成各個晶體管。在這種實施例中，第一專用數(shù)字邏輯單元120的所 有PMOS晶體管(包括PMOS 125)和可編程調整電路240的PMOS晶體管被形成在公 共的η-帶中，并且第一專用數(shù)字邏輯單元120和調整電路240的所有NMOS晶體管(包 括NMOS 130)被形成在公共的ρ-帶中。正如本領域已知的，單個指可以用來形成標準 CMOS反相器的各個晶體管的公共柵極?，F(xiàn)在參考圖3，為示例方法300示出了步驟，該方法用于根據本發(fā)明的實施例校 準包括至少一個可編程數(shù)字邏輯單元的IC，以改變該可編程數(shù)字邏輯單元的處理速度。 步驟301包括提供包括至少第一可編程數(shù)字邏輯單元的IC，該第一可編程數(shù)字邏輯單元 提供多個不同的可訪問電路結構或電壓水平控制器。步驟302包括利用參考裝置測量可以影響該可編程數(shù)字邏輯單元的處理速度的 至少一個電氣性能參數(shù)，或測量可以影響該電氣性能參數(shù)的至少一個參數(shù)，以此獲得校 準數(shù)據。該參考裝置可以在IC上，或不在IC上?？梢栽诰A測試期間在包括該IC和 多個其他IC的晶圓上進行該測量，或在封裝測試時進行。在晶圓測試實施例中，參考裝 置可以包括測試電路，因此該參考裝置不需要在該IC上。在封裝測試實施例中，參考裝 置通常被設置在該IC上。在另一個實施例中，IC也可以作為包括工件(例如PCB)的電 子組件的一部分被測量，該工件可以包括一個或多個其他IC。在一個實施例中，可編程數(shù)字邏輯單元可以包括第一專用數(shù)字邏輯單元，該第 一專用數(shù)字邏輯單元包括多個節(jié)點，該多個節(jié)點包括至少一個輸入節(jié)點和反映數(shù)字邏輯 功能的性能的至少一個輸出節(jié)點；可編程調整電路，該可編程調整電路包括至少一個調 整輸入和至少一個調整電路輸出；以及用于將調整輸入和調整電路輸出中的至少一個耦 合于或去耦于該第一專用數(shù)字邏輯單元的多個節(jié)點中的至少一個的電路。用于耦合或去 耦的電路可以包括耦合于調整輸入的第一熔絲或耦合于調整電路輸出的第二熔絲(例如 見圖1)。在這種包含熔絲的實施例中，編程可以包括施加能量以改變第一和/或第二熔絲的狀態(tài)。正如在本領域所已知的，工作溫度可以明顯地影響數(shù)字邏輯電路和相關IC的處 理速度。在一個實施例中，可以影響電氣性能的參數(shù)包括溫度。在這個實施例中，參考 裝置可以包括溫度傳感器，例如電阻溫度檢測器(RTD)或熱敏電阻器。溫度傳感器可以 形成在IC上。在本發(fā)明的其他實施例中，電氣性能參數(shù)或可以影響電氣性能參數(shù)的參數(shù) 可以包括至少一個處理強度參數(shù)、電源水平以及工藝誘生器件、互連和/或寄生器件變 化。可以收集并且暫時儲存和/或永久儲存所獲得的校準數(shù)據，以便用于編程步驟 (見下面描述的步驟304)，例如，用于如下面描述的確定控制設置/信號。在一個實施 例中，校準數(shù)據可以被存儲在一個或多個存儲元件中，例如寄存器。步驟303包括將校準數(shù)據與預定的限度或范圍進行比較的可選步驟。然而，本 發(fā)明的實施例不需要比較校準數(shù)據，例如對于連續(xù)進行或周期性進行(例如在固定的時 間周期過去之后重復)編程的本發(fā)明的實施例。在進行比較的實施例中，當確定校準數(shù) 據在預定的限度或范圍之外時，執(zhí)行步驟304，以提供處理速度調整，步驟304包括基于 該校準數(shù)據對可編程數(shù)字邏輯單元進行編程，以選擇多個不同電路配置中的第一個或由 電壓水平控制器輸出的電壓水平。在一個實施例中，編程減少了可編程數(shù)字邏輯單元的 單元延遲。在一個實施例中，該方法還包括利用該校準數(shù)據產生至少一個控制信號，并且 利用該控制信號進行該可編程數(shù)字邏輯單元的編程。在這個實施例中，可以通過利用控 制信號產生引擎(例如查找表、線性函數(shù)或非線性函數(shù))來將該校準數(shù)據或從其導出的參 數(shù)映射到控制信號，以此獲得控制信號。在這個實施例中，IC可以包括參考裝置，并且 可以在該IC的封裝測試期間進行測量和編程。在這個實施例中，控制信號可以用來在第 一時間對該可編程數(shù)字邏輯單元進行編程，并且在第一時間之后，在第二時間通過以下 步驟進行編程再次進行測量以獲得更新的校準數(shù)據，利用更新的校準數(shù)據產生至少一 個更新的控制信號，并且利用更新的控制信號對可編程數(shù)字邏輯單元進行編程。在一個實施例中，參考裝置可以包括延遲線，并且校準數(shù)據可以包括基于測試 信號穿越延遲線的時間的時基測量值。額定處理的時序可以是已知的或可以被測得。實 際時序和已知時序之間的差可以提供關于處理是弱或還是強的校準信息。在另一個實施例中，參考裝置可以包括與至少一個邏輯單元相關的振蕩器電 路，并且其中校準數(shù)據包括該振蕩電路的振蕩頻率的測量值。不同的處理拐角可以得到 不同的振蕩頻率。通過比較這些頻率，可以確定處理拐角。在又一個實施例中，參考裝置包括匹配該可編程數(shù)字邏輯單元的至少一個可編 程參考數(shù)字邏輯單元。正如這里所用的，當它們提供相同的電路元件和布置并且因此執(zhí) 行相同的數(shù)字邏輯功能時，可編程數(shù)字邏輯單元“匹配”。匹配的單元可以具有相同或 不同的幾何尺寸(尺寸)。然而，如果該匹配的單元具有相同的幾何尺寸，則校準通常比 較容易實現(xiàn)。在一個實施例中，可以通過連續(xù)或周期性地(例如利用計時器)測量參考 單元并且經由硬件和/或軟件(例如CPU/DSP/MSP430)讀取數(shù)據來產生校準數(shù)據。在 這個實施例中，可以通過迭代處理來產生控制信號，該迭代處理改變控制信號直到獲得 可編程參考數(shù)字邏輯單元的期望的處理速度。迭代處理可以包括嘗試誤差產生處理或基
10于例如最小均方法、最速下降法、遞歸最小二乘法、Newton-Raphson的算法驅動產生處理。在一個實施例中，參考裝置包括多個參考電路，每個參考電路形成在IC的多個 分開部分中，并且控制信號可以包括多個控制信號。在這個實施例中，多個控制信號中 的每一個可以用在IC的多個分開部分中的相應的一個中。例如，如果確定處理是弱的，則可以打開控制信號或對其進行相應的編程。如 果確定處理是強的，則可以關閉用于該單元的控制信號或對其進行相應的編程。如上所述，提供的校準可以是一次校準或可更新的校準，例如連續(xù)的、非周期 性的或周期性的校準。正如這里所用的，連續(xù)的自校準可以理解為包括間隔驅動的校 準。例如，可以每M秒進行測量，這里M是某個非零參數(shù)。因此，可以每M秒測量校 準數(shù)據并且如果確定其在預定限度或范圍之外，則可以每M秒進行控制信號的更新。在 一個實施例中，可以使校準通過濾波器以“平滑”測量和/或減慢控制信號的更新。例 如，可以每β M秒進行校準，這里β是非零參數(shù)。在一個實施例中，可以將校準應用到較高級，例如觸發(fā)器級，代替校準單個的 可編程數(shù)字邏輯單元。在這個實施例中，對觸發(fā)器的校準可以幫助補償多種參數(shù)的變 化，例如基于工藝、電壓和溫度的變化。在另一個實施例中，可以將校準應用到多個可 編程數(shù)字邏輯單元的子集。例如，對于已知對工藝、電壓和溫度變化不太敏感的單元， 可以可選地抑制校準。圖4Α是根本發(fā)明的實施例的包括IC管芯418和自校準系統(tǒng)415的電子系統(tǒng)405 的模塊級示意圖，該IC管芯418包括多個可編程數(shù)字邏輯單元411Α-Ε，該自校準系統(tǒng) 415響應于例如工藝變化性而提供本地自校準以改變IC 418的處理速度。可編程數(shù)字邏 輯單元411Α-Ε通常經由應用到編程輸入的編程(如可編程數(shù)字邏輯單元411Α-Ε的左側 的箭頭所示)，各自提供多種不同的可訪問的電路配置。在所示的實施例中，IC 418是 晶圓上許多IC管芯中的一個。自校準系統(tǒng)415包括在圖4Α中示為參考單元410的至少一個參考裝置、測量裝 置419和示為查找表412的處理裝置412，該參考單元在IC 418上，該測量裝置419用于 測量至少一個電氣性能參數(shù)或可以影響該數(shù)字邏輯單元的處理速度的至少一個參數(shù)，以 獲得校準數(shù)據416。正如上面所指出的，處理裝置412更通常的可以是實現(xiàn)合適算法(基 于例如最小均方法、最速下降法、遞歸最小二乘法、Newton-Raphson)的處理引擎。測 量裝置和查找表412兩者在圖4A中被示為不在IC 418上。諸如查找表412的處理裝置通 常包括相關的數(shù)據儲存，用于映射產生控制信號407的校準數(shù)據416，該控制信號407可 操作來選擇多個不同的可訪問的電路配置的第一個，其中該選擇改變可編程數(shù)字邏輯單 元41IA-F的處理速度。相同的控制信號407通常被施加于可編程數(shù)字邏輯單元41IA-F。 雖然控制信號通常被描述為電信號，但是控制信號也可以是非電信號，例如光或電磁信 號(這里控制信號信息在E或H場中可以被編碼)。系統(tǒng)405通常實現(xiàn)參考單元410的一次測試，并且利用從其導出的校準數(shù)據416 來設置要施加于可編程數(shù)字邏輯單元411A-E的控制信號407。測量裝置419將示為測試 信號414的測量信號施加到參考單元410，并且接收響應的測量值，該測量值包括示為校 準數(shù)據416的至少一個電氣性能參數(shù)。查找表412從測量裝置419接收校準數(shù)據416，并且從其產生施加于各可編程數(shù)字邏輯單元411A-E的控制信號/設置407?？刂菩盘?07 對可編程數(shù)字邏輯單元41IA-E進行編程以完成自校準，該自校準通過實現(xiàn)電路配置來執(zhí) 行，所述電路配置來自于通常改變可編程數(shù)字邏輯單元411A-E的處理速度的多個不同的 可訪問的電路配置。例如，控制信號407可以校準可編程單元411A-E，使弱處理拐角被 增強。在可編程數(shù)字邏輯單元411A-E包括用于編程的熔絲的實施例中，基于控制信號 407的編程可以包括施加能量以改變熔絲的狀態(tài)。圖4B是根據本發(fā)明的實施例的包括IC 438的電子系統(tǒng)420的模塊級示意圖，該 IC 438包括多個可編程數(shù)字邏輯單元431A-E和自校準系統(tǒng)435，它們都在IC 438上。自 校準系統(tǒng)435包括參考單元430和測量處理模塊440，該測量處理模塊440包括測量裝置 441和查找表442。測試信號444由測量裝置441施加于參考單元430，并且獲得校準數(shù) 據446并將其提供到輸出控制信號446的查找表442，該控制信號耦合于單元431A-E。 由于自校準系統(tǒng)435在IC 438上，IC 438提供了在工作期間獲得連續(xù)自校準的能力。圖4C是包括IC 452的電子系統(tǒng)450的模塊級示意圖，該IC 452包括多個區(qū)域 A、B和N，每個區(qū)域分別包括多個可編程數(shù)字邏輯單元453A-D、463A-D> 473A-D和 上面圖4B所描述的自校準系統(tǒng)435。在區(qū)域A中的自校準系統(tǒng)435提供控制信號446A， 在區(qū)域B中的自校準系統(tǒng)435提供控制信號446B，而在區(qū)域N中的自校準系統(tǒng)435提供 控制信號446N。IC 452可以用來使IC 452的N個區(qū)域中的可編程數(shù)字邏輯單元在工作 期間獨立地獲得連續(xù)校準。圖5A是根據本發(fā)明的實施例的可編程數(shù)字邏輯單元500的模塊級示意圖?？删?程數(shù)字邏輯單元500包括并聯(lián)連接的專用數(shù)字邏輯單元501和可編程調整電路502。專用 數(shù)字邏輯單元501被示為具有調整強度lx，而可編程調整電路502具有調整強度δ χ，這 里S是非零參數(shù)，其可以>1，=1或<1。例如，當可編程調整電路502被激活時， 具有可編程調整電路502 (其調整強度為0.5χ)的可編程數(shù)字邏輯單元500執(zhí)行的處理可以 被增加0.5χ(增加到1.5χ)。僅為了簡化和說明性目的，體現(xiàn)為兩個反相器的可編程數(shù)字 邏輯單元500被示為單個反相器，并且本發(fā)明的實施例可以利用多種其他邏輯單元，其 具有多種數(shù)目的多種模塊?？删幊陶{整電路502可以包括相對于專用數(shù)字邏輯單元501匹配的數(shù)字邏輯單 元。通常，匹配的數(shù)字邏輯單元502的幾何尺寸與專用數(shù)字邏輯單元501相比是不同的， 如在δ參數(shù)中所反映的。正如本領域已知的，標準單元設計提供的近距離(例如在可編 程調整電路502中的晶體管和專用數(shù)字邏輯單元501中的晶體管之間的間隔在Iym量級 或更小)改善了本質上相同的摻雜、刻蝕和光刻過程中的匹配。在一個實施例中，可編程數(shù)字邏輯被體現(xiàn)為標準單元設計。像標準CMOS反相 器一樣，在其輸入引線505處接收到輸入信號510后，可編程數(shù)字邏輯單元500可以產生 反相的輸出信號520。與標準CMOS反相器不同，可編程數(shù)字邏輯單元500是具有基于 控制信號530的存在或不存在或其水平而可調整的處理速度的可編程單元。例如，在一 種狀態(tài)中(控制信號530關閉)，單元500可以具有弱處理/拐角特性，而在另一種狀態(tài) 中(控制信號打開)，單元500可以具有強處理/拐角特性。可編程調整電路502的存在 允許對可編程數(shù)字邏輯單元500進行修改而不需要額外的制造或設計變化。因此，開發(fā) 包括根據本發(fā)明實施例的單元設計的IC的開發(fā)時間和開發(fā)成本可以減少。
圖5B是常規(guī)數(shù)字邏輯單元(例如被制造為具有強處理拐角570的專用數(shù)字邏輯 單元501、被制造為具有弱處理拐角565的專用數(shù)字邏輯單元501)和根據本發(fā)明實施例 的可編程數(shù)字邏輯單元500的開關特性圖，所述可編程數(shù)字邏輯單元500具有專用數(shù)字邏 輯單元501，該專用數(shù)字邏輯單元501具有弱處理拐角并且被可編程調整電路502調整以 提供類似于強處理拐角570的響應，示為“弱處理控制打開560”。根據本發(fā)明實施例 的、具有專用數(shù)字邏輯單元501 (其被制造為具有弱處理拐角并且被可編程調整電路502 調整)的可編程數(shù)字邏輯單元500的性能(響應560)可以被看作接近被制造為具有強處 理拐角的專用數(shù)字邏輯單元501的開關性能(響應570)。圖6是根據本發(fā)明實施例的包括專用數(shù)字邏輯單元(反相器)501的可編程數(shù)字 邏輯單元600的模塊級示意圖，該專用數(shù)字邏輯單元501具有包括N個反相器單元的可編 程調整電路602。N個反相器單元中的每一個可以包括在標準單元設計中的指。N個反相 器單元中各個的S參數(shù)可以是相同的或不同的。在一個實施例中，該δ參數(shù)是二進制權 重的?？刂菩盘柺緸?30。正如上面所指出的，使用反相器單元來演示本發(fā)明的實施例 僅是出于說明性目的，并且本發(fā)明的實施例可以使用多種數(shù)字邏輯單元，例如NAND、 XOR、OR 等。可以由控制信號630選擇性地激活可編程調整電路602的N個元件，例如使用已 知的尋址電路和方法。也就是，每次具有N個元件605的處理調整數(shù)字反相器單元執(zhí)行 處理以考慮動態(tài)工作條件時，可以激活可編程調整電路602的N個元件中的不同元件。 例如，可以激活所有的邏輯調整元件630以增加嚴重弱處理，而對于輕微弱處理，可以 激活N個邏輯調整元件中的僅單個元件，對于強處理，可以不激活N個邏輯調整元件中 的任一個。由于任何額外的調整強度超過達到期望的開關性能所需要的調整強度時通常 將增加功耗并且提供很少的性能提升，因此通常合適的是僅激活N個元件中相應的元件 以實現(xiàn)達到期望的開關性能所需要的最小調整強度增加。在一個實施例中，可編程調整電路602的N個元件可以被配置為使得N個元件 位于額定處理強度的中心。在N包括偶數(shù)目的情況下，額定處理強度可以僅激活N個元 件的一半。少于一半的邏輯調整元件可以用于強處理，并且多于一半的邏輯調整元件可 以用于弱處理。這個方法可以延伸到考慮N=奇數(shù)個元件和/或平衡技術，所述平衡技 術不基于二分之一來激活N個元件的數(shù)量。例如，對于N =10，設計可以被配置為對于 額定處理強度，激活6個邏輯元件以達到期望的單元處理速度。圖7是根據本發(fā)明實施例的具有偏斜能力的可編程數(shù)字邏輯單元700的模塊級示 意圖，該可編程數(shù)字邏輯單元700包括第一專用數(shù)字邏輯單元(反相器)120和可編程調 整電路702，該第一專用數(shù)字邏輯單元120包括第一 PMOS 125和第一 NMOS 130，該可 編程調整電路702包括多個額外的PMOS晶體管762和多個額外的NMOS晶體管764。 選擇性PMOS耦合電路780選擇性地將PMOS控制信號785耦合于第一 PMOS晶體管125 和多個額外的PMOS晶體管762的至少一部分，并且選擇性NMOS耦合電路760選擇性 地將NMOS控制信號765耦合于NMOS晶體管130和多個額外的NMOS晶體管764的至 少一部分。這里所用的偏斜是指打開可編程調整電路中不同數(shù)目的PMOS和NMOS晶體 管。因此，打開更多的PMOS器件(與NMOS器件相比)以補償弱PMOS拐角(或相 反)的技術通?？梢员粦糜诜聪嗥髟推渌麛?shù)字邏輯單元。獨立控制激活PMOS晶體管和NMOS晶體管允許較精細水平的控制。例如，如果PMOS是弱的而NMOS是強 的，則將由PMOS控制信號785經由選擇性PMOS耦合電路780激活從125、762中選定 的更多PMOS晶體管，使得到的上升時間匹配由NMOS晶體管130、764中選定的晶體管 設置的下降時間。圖8是根據本發(fā)明的實施例的可編程數(shù)字邏輯單元800的模塊級示意圖，其中 可編程調整電路包括電壓控制器810，其用于控制被提供到第一專用數(shù)字邏輯單元120的 VDD的水平。如圖8所示，電壓控制器810接收示為VDD的高電源電壓，并且基于接 收到的控制信號830控制VDD的水平以提供VDD’，該VDD，被提供到PMOS 125的 漏極。VDD，可以高于或低于VDD。例如，當處理是弱時，VDD，可以大于VDD， 以改進數(shù)字邏輯單元的處理速度(例如上升時間)。相反，當處理是強時，VDD’可以 小于VDD而不降低數(shù)字邏輯單元的處理速度。與上面所述的其他可編程數(shù)字邏輯單元不 同，可編程數(shù)字邏輯單元800被配置為利用電壓調整器來調整第一專用數(shù)字邏輯單元120 的動態(tài)性能，而不是利用包括邏輯調整元件的可編程調整電路。然而，應指出，本發(fā)明 的實施例包括可編程數(shù)字邏輯單元，該可編程數(shù)字邏輯單元包括調整該可編程數(shù)字邏輯 單元的處理速度的電壓調整器以及包括邏輯調整元件的調整電路。圖9是根據本發(fā)明的實施例的可編程數(shù)字邏輯單元900的模塊級示意圖，其中可 編程調整電路包括電壓控制器910，其用于控制被提供到第一可編程數(shù)字邏輯單元900的 VSS的水平。如圖9所示，電壓控制器910接收示為VSS的低電源電壓，并且基于控制 信號930控制VSS的水平以提供VSS，，該VSS，被提供到NMOS 130的源極。VSS， 可以高于或低于VSS。應當指出，典型地根據數(shù)字邏輯單元的額定處理來設置地參考電 壓。然而，本發(fā)明的這個實施例不限于這方面。圖10是根據本發(fā)明的實施例的可編程數(shù)字邏輯單元1000的模塊級示意圖，其中 可編程調整電路包括電壓控制器1010和電壓控制器1020，所述電壓控制器1010用于控制 被提供到第一 PMOS晶體管125的背柵極(VBP)的電壓的水平，所述電壓控制器1020用 于控制被提供到第一 NMOS晶體管130的背柵極(VBN)的電壓的水平?？刂菩盘?015 耦合于電壓控制器1010，而控制信號1025耦合于電壓控制器1020。典型地，背柵極電 壓被連接到該單元的源極端(即Vbp = Vdd并且Vbn = VJ，雖然本發(fā)明的這個實施例不 限于這方面。VBP’通?？梢源笥凇⒌扔诨蛐∮赩BP，并且VBN’通?？梢源笥凇⒌?于或小于VBN。雖然示出了控制PMOS 125和NMOS 130兩者的背柵極電壓，但是本發(fā) 明的實施例可以包括僅控制背柵極電壓水平中的一個。圖10所示的調整背柵極電壓可以獨立地調節(jié)反相器(或其他邏輯元件)的PMOS 125和NMOS晶體管130的性能，以補償影響性能的變化，例如工藝變化。例如，當 NMOS 130是強而PMOS 125是弱時，VBP，可以設置成大于VDD，以使PMOS 125較 強。替換地，VBN，大于VSS (例如當VSS =地時，VBN，為0.15伏)，以使NMOS 130較弱。圖11是根據本發(fā)明實施例的包括可編程調整電路的可編程數(shù)字邏輯單元1100的 模塊級示意圖，所述可編程調整電路實現(xiàn)串聯(lián)控制?？删幊虜?shù)字邏輯單元1100包括第一 專用數(shù)字邏輯單元120和實現(xiàn)串聯(lián)控制的可編程調整電路，該可編程調整電路包括PMOS 串聯(lián)上拉晶體管1125和NMOS串聯(lián)下拉晶體管1130?？删幊陶{整電路還包括電壓控制器1110和電壓控制器1120，所述電壓控制器1110用于控制被提供到PMOS晶體管1125 的柵極的電壓(VBP’)的水平，所述電壓控制器1120用于控制被提供到NMOS晶體管 1130的柵極的電壓(VBN’)的水平?？刂菩盘?140控制VBP的水平，其示為由電壓 控制器1110輸出的VBP’，而控制信號1160控制VBN的水平，其示為由電壓控制器 1120輸出的VBN’。電壓控制器1110和1120可以包括電路元件，所述電路元件能夠分 別響應于控制信號1140和1160而動態(tài)地改變特定晶體管的偏置電壓。典型地，對于單 元1100的額定工藝、環(huán)境或其他工作條件，偏置電壓VBP’和VBN’被設置成額定值 (即分別為VBP。和VBN。)，雖然本發(fā)明的這個實施例不限于這方面。包括額外的晶體管1125和1130可以允許獨立地調節(jié)通過第一專用數(shù)字邏輯單 元120的電流，繼而可以控制可編程數(shù)字邏輯單元1100的處理速度。例如，為了增加 單元1100的上升時間，PMOS 1125可以接收控制信號1140，該控制信號1140將施加到 PMOS晶體管1125的柵極的偏置電壓(VBP’ )降低到低于其額定值(VBP)。替換地， NMOS130可以接收控制信號1160，該控制信號1160將施加到NMOS晶體管1130的柵極 的偏置電壓(VBN’)增加到高于其額定值(VBN)。圖12示出了根據本發(fā)明實施例的包括至少一個可編程數(shù)字邏輯單元的RS觸發(fā) 器1200的示意圖。該觸發(fā)器1200具有標號為R和S的兩個控制輸入。觸發(fā)器1200還 有兩個輸出，Q和Q反(示為非Q)。RS觸發(fā)器1200被示為通過交叉耦合兩個NOR門 1205和1210來實現(xiàn)，如圖12所示。正如本領域已知的，可以使用兩個PMOS晶體管和 兩個NMOS晶體管來實現(xiàn)兩輸入NOR門。根據本發(fā)明的實施例，NOR門1205和1210 中的每一個可以包括可編程數(shù)字邏輯單元，該可編程數(shù)字邏輯單元具有耦合于任何一個 晶體管的可編程調整電路。本發(fā)明的實施例可以集成到多種處理流程中，以形成多種器件和相關產品。示 例IC包括高速數(shù)字邏輯、存儲器、混合信號、集成RF、數(shù)字IC(包括CPU、DSP、 GPU、微控制器)、用于RF中的數(shù)字邏輯(例如PLL)、sigma-delta調制器、DAC、 ADC以及系統(tǒng)時鐘分布網絡。半導體襯底可以包括在其中的各種元件和/或在其上的各 種層。這些可以包括阻擋層、其他介電層、器件結構、有源元件和無源元件(包括源極 區(qū)域、漏極區(qū)域、位線、基極、發(fā)射極、集電極、導電線、導電通孔等)。而且，本發(fā)明 可以用在多種工藝中，包括雙極、CMOS、BiCMOS和MEMS。本發(fā)明涉及的本領域技術人員應當理解，在所主張的發(fā)明的范圍內，其他實施 例和修改是可能的。
權利要求
1.一種用于校準包括至少一個可編程數(shù)字邏輯單元的集成電路的方法，所述可編 程數(shù)字邏輯單元提供多個不同的可訪問的電路配置或包括電壓水平控制器，所述方法包 括利用參考裝置測量可以影響所述可編程數(shù)字邏輯單元的處理速度的至少一個電氣性 能參數(shù)或可以影響所述電氣性能參數(shù)的至少一個參數(shù)，以此獲得校準數(shù)據；以及基于所述校準數(shù)據對所述可編程數(shù)字邏輯單元進行編程，以選擇所述多個不同的電 路配置的第一個或由所述電壓水平控制器輸出的電壓水平，其中所述編程改變所述可編 程數(shù)字邏輯單元的所述處理速度。
2.根據權利要求1所述的方法，還包括使用所述校準數(shù)據產生至少一個控制信號，其 中所述控制信號實現(xiàn)所述編程。
3.根據權利要求2所述的方法，還包括將所述校準數(shù)據與預定的限度或范圍進行比 較，并且當確定所述校準數(shù)據在所述預定的限度或范圍之外時，產生所述控制信號以實 現(xiàn)所述編程。
4.根據權利要求2所述的方法，其中通過使用查找表、線性函數(shù)或非線性函數(shù)來映射 所述校準數(shù)據或從其導出的參數(shù)以獲得所述控制信號，以此獲得所述控制信號。
5.根據權利要求1所述的方法，其中在晶圓的晶圓測試期間執(zhí)行所述測量和所述編 程，所述晶圓包括所述集成電路和多個其他集成電路，并且其中所述晶圓包括所述參考直ο
6.根據權利要求5所述的方法，其中所述可編程數(shù)字邏輯單元包括第一專用數(shù)字邏輯 單元、可編程調整電路和用于耦合或去耦的電路，所述第一專用數(shù)字邏輯單元包括多個 節(jié)點，所述多個節(jié)點包括至少一個輸入節(jié)點和反映數(shù)字邏輯功能的性能的至少一個輸出 節(jié)點，所述可編程調整電路包括至少一個調整輸入和至少一個調整電路輸出，所述用于 耦合或去耦的電路將所述調整輸入和所述調整電路輸出中的至少一個耦合于或去耦于所 述第一專用數(shù)字邏輯單元的所述多個節(jié)點中的至少一個，其中所述用于耦合或去耦的電 路包括耦合于所述調整輸入的第一熔絲或耦合于所述輸出的第二熔絲；以及其中所述編程包括施加能量以改變所述第一熔絲或所述第二熔絲的狀態(tài)。
7.根據權利要求1所述的方法，還包括使用所述校準數(shù)據產生至少一個控制信號，并 且在第一時間使用所述控制信號對所述可編程數(shù)字邏輯單元執(zhí)行所述編程，并且在所述 第一時間之后，在第二時間執(zhí)行包括以下步驟的編程再次測量所述校準數(shù)據以獲得更 新的校準數(shù)據，使用所述更新的校準數(shù)據產生至少一個更新的控制信號，并且使用更新 的控制信號對所述可編程數(shù)字邏輯單元進行編程。
8.根據權利要求1所述的方法，其中所述參考裝置包括延遲線，并且其中所述校準數(shù) 據包括基于測試信號穿越所述延遲線的時間的時基測量值。
9.根據權利要求1所述的方法，其中所述參考裝置包括與至少一個邏輯單元相關的振 蕩器電路，并且其中所述校準數(shù)據包括所述振蕩器電路的振蕩頻率的測量值。
10.根據權利要求2所述的方法，其中所述參考裝置包括匹配所述可編程邏輯單元的 至少一個可編程參考數(shù)字邏輯單元，并且其中產生所述控制信號包括改變所述控制信號 直到獲得所述可編程參考數(shù)字邏輯單元的期望的響應的迭代處理。
11.根據權利要求2所述的方法，其中所述參考裝置包括多個參考電路，所述多個參考電路各自形成在所述集成電路的多個分開部分中，并且所述至少一個控制信號包括多 個控制信號，所述多個控制信號各自形成在所述集成電路的所述多個分開部分的相應部 分中。
12.根據權利要求1所述的方法，其中可以影響所述電氣性能參數(shù)的所述參數(shù)包括溫度。
13.根據權利要求1所述的方法，其中對所述可編程數(shù)字邏輯單元進行所述編程包括 選擇所述電壓水平輸出。
14.一種包括自校準數(shù)字邏輯的集成電路，包括至少一個可編程數(shù)字邏輯單元，所述可編程數(shù)字邏輯單元提供⑴多個不同的可訪問 的電路配置和Gi)電壓水平控制器中的至少一個，以及 自校準系統(tǒng)，包括 至少一個參考裝置；測量裝置，用于利用所述參考裝置測量可以影響所述可編程數(shù)字邏輯單元的處理速 度的至少一個電氣性能參數(shù)或可以影響所述電氣性能參數(shù)的至少一個參數(shù)，以獲得校準 數(shù)據；包括相關的數(shù)據儲存的處理裝置，用于映射所述校準數(shù)據或從其導出的參數(shù)，以便 產生至少第一控制信號，并且將所述第一控制信號耦合于所述可編程數(shù)字邏輯單元以改 變所述可編程數(shù)字邏輯單元的所述處理速度，所述第一控制信號可操作來選擇所述多個 不同的可訪問的電路配置的第一個或由所述電壓水平控制器提供的電壓水平輸出。
15.根據權利要求14所述的集成電路，其中所述可編程數(shù)字邏輯單元包括 包括多個節(jié)點的第一專用數(shù)字邏輯單元，所述多個節(jié)點包括至少一個輸入節(jié)點和反映數(shù)字邏輯功能的性能的至少一個輸出節(jié)點；包括至少一個調整輸入和至少一個調整電路輸出的可編程調整電路，以及 用于耦合或去耦的電路，其將所述調整輸入和所述調整電路輸出中的至少一個耦合 于或去耦于所述第一專用數(shù)字邏輯單元的所述多個節(jié)點中的至少一個，其中所述用于耦 合或去耦的電路包括耦合于所述調整輸入的第一熔絲或耦合于所述調整電路輸出的第二 熔絲，并且其中所述第一控制信號通過改變所述第一熔絲或所述第二熔絲的狀態(tài)來選擇所述多 個不同的可訪問的電路配置的第一個。
16.根據權利要求14所述的集成電路，其中所述可編程數(shù)字邏輯單元包括 包括多個節(jié)點的第一專用數(shù)字邏輯單元，所述多個節(jié)點包括至少一個輸入節(jié)點和反映數(shù)字邏輯功能的性能的至少一個輸出節(jié)點；可編程調整電路，其包括至少一個調整輸入和至少一個調整電路輸出，以及 用于耦合或去耦的電路，其將所述調整輸入和所述調整電路輸出中的至少一個耦合 于或去耦于所述第一專用數(shù)字邏輯單元的所述多個節(jié)點中的至少一個；其中所述可編程調整電路包括相對于被配置為執(zhí)行所述數(shù)字邏輯功能的所述第一專 用數(shù)字邏輯單元的至少一個匹配的數(shù)字邏輯單元，當所述用于耦合或去耦的電路將所述 匹配的數(shù)字邏輯單元耦合于所述第一專用數(shù)字邏輯單元時，所述匹配的數(shù)字邏輯單元連 接于所述專用數(shù)字邏輯單元。
17.根據權利要求16所述的集成電路，其中所述至少一個匹配的數(shù)字邏輯單元包括多 個所述匹配的數(shù)字邏輯單元，其中所述多個所述匹配的數(shù)字邏輯單元的至少一部分與所 述第一專用數(shù)字邏輯單元的驅動強度相比具有不同的驅動強度。
18.根據權利要求17所述的集成電路，其中所述多個所述匹配的數(shù)字邏輯單元提供多 個不同水平的所述驅動強度。
19.根據權利要求16所述的集成電路，其中所述電氣性能參數(shù)包括至少一個處理強度 參數(shù)，并且其中所述處理電路可操作來將所述處理強度參數(shù)與預定的處理強度限度或范圍進行比較，以確定所述處理強度 參數(shù)是否是弱，并且如果所述處理強度參數(shù)是弱，則將所述第一控制信號耦合于所述可編程數(shù)字邏輯單兀。
20.根據權利要求16所述的集成電路，其中所述參考裝置包括延遲線，其中所述校準 數(shù)據包括基于測試信號穿越所述延遲線的時間的時基測量值。
21.根據權利要求16所述的集成電路，其中所述參考裝置包括與至少一個邏輯單元相 關的振蕩器電路，其中所述電氣性能參數(shù)包括所述振蕩器電路的振蕩頻率。
22.根據權利要求16所述的集成電路，其中所述參考裝置包括匹配所述可編程數(shù)字邏 輯單元的至少一個可編程參考數(shù)字邏輯單元。
23.根據權利要求16所述的集成電路，其中所述參考裝置包括多個參考電路，所述多 個參考電路各自形成在所述集成電路的多個分開部分中，并且所述至少第一控制信號包 括多個控制信號，所述多個控制信號各自形成在所述集成電路的所述多個分開部分的相 應部分中。
24.根據權利要求16所述的集成電路，其中所述參考裝置包括溫度傳感器，并且可以 影響所述電氣性能參數(shù)的所述參數(shù)包括溫度。
全文摘要
一種集成電路(IC)(420)包括自校準的可編程數(shù)字邏輯電路。該IC包括至少一個可編程數(shù)字邏輯單元(431A-431E)，其中該可編程數(shù)字邏輯單元提供(i)多個不同的可訪問的電路配置或(ii)電壓水平控制器。提供自校準系統(tǒng)(435)，其包括至少一個參考裝置(430)、測量裝置(441)，所述測量裝置用于利用該參考裝置測量可以影響該可編程數(shù)字邏輯單元(421A-431E)的處理速度的至少一個電氣性能參數(shù)或可以影響所述電氣性能參數(shù)的至少一個參數(shù)，以獲得校準數(shù)據。處理裝置(442)映射所述校準數(shù)據或從其導出的參數(shù)，以產生控制信號(446)，該控制信號可操作來從多個不同的可訪問的電路配置或電壓水平輸出中進行選擇，以改變所述可編程數(shù)字邏輯單元的處理速度。
文檔編號G11C16/34GK102017008SQ200980115675
公開日2011年4月13日 申請日期2009年5月1日 優(yōu)先權日2008年5月2日
發(fā)明者A·巴特拉, C·D·比特利斯頓, E·阿米拉斯庫拉, K·W·S·李, S·林加姆 申請人:德克薩斯儀器股份有限公司