專(zhuān)利名稱(chēng)：存儲(chǔ)器裝置中的自復(fù)位時(shí)鐘緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及集成電路(IC)。更明確地說(shuō)，本發(fā)明涉及存儲(chǔ)器裝置，且再明確 地說(shuō)，涉及存儲(chǔ)器裝置中的時(shí)鐘緩沖。
背景技術(shù)：
通?？蓪⒋鎯?chǔ)器裝置或存儲(chǔ)器描述為可存儲(chǔ)數(shù)據(jù)以供以后檢索的硬件。時(shí)鐘緩沖 器是存儲(chǔ)器操作中的重要元件。時(shí)鐘緩沖器的一個(gè)目的是從外部時(shí)鐘產(chǎn)生用于存儲(chǔ)器的控 制時(shí)鐘。當(dāng)出于讀取或?qū)懭肽康亩嫒〈鎯?chǔ)器時(shí)，內(nèi)部時(shí)鐘信號(hào)在存儲(chǔ)器內(nèi)提供同步時(shí) 序。此內(nèi)部時(shí)鐘信號(hào)與可附接到存儲(chǔ)器的電路的外部時(shí)鐘分離。將完整的時(shí)鐘產(chǎn)生器放置 在存儲(chǔ)器內(nèi)是昂貴的解決方案，且占用較大的電路面積。因此，常規(guī)存儲(chǔ)器使用時(shí)鐘緩沖器 以從外部電路的時(shí)鐘產(chǎn)生內(nèi)部存儲(chǔ)器時(shí)鐘。內(nèi)部存儲(chǔ)器時(shí)鐘控制例如鎖存存儲(chǔ)器地址、位 線預(yù)充電和選擇字線等事件的時(shí)序。常規(guī)時(shí)鐘緩沖器接受輸入時(shí)鐘信號(hào)以及來(lái)自外部電路的其它信號(hào)，且在輸入信號(hào) 的某些組合下，產(chǎn)生輸出時(shí)鐘(內(nèi)部存儲(chǔ)器時(shí)鐘)信號(hào)。在常規(guī)時(shí)鐘緩沖器中，時(shí)鐘驅(qū)動(dòng)器 耦合到輸入時(shí)鐘信號(hào)以及經(jīng)延遲的時(shí)鐘信號(hào)，且輸出中間時(shí)鐘信號(hào)。時(shí)鐘驅(qū)動(dòng)器通常具有 若干晶體管，所述晶體管包括PFET，其經(jīng)配置以依據(jù)復(fù)位信號(hào)而上拉中間時(shí)鐘信號(hào)；以及 串聯(lián)的nFET，其經(jīng)配置以依據(jù)時(shí)鐘信號(hào)、經(jīng)延遲的時(shí)鐘信號(hào)以及芯片選擇信號(hào)的組合而下 拉中間時(shí)鐘信號(hào)。經(jīng)由使用包括兩個(gè)反相器的保持器電路來(lái)緩沖中間時(shí)鐘信號(hào)。時(shí)鐘反相 器從中間時(shí)鐘信號(hào)產(chǎn)生輸出時(shí)鐘信號(hào)。對(duì)于在存儲(chǔ)器中發(fā)現(xiàn)的常規(guī)時(shí)鐘緩沖器電路，使晶體管元件縮小到45nm和45nm 以下、減小電源電壓以促進(jìn)較小的晶體管以及對(duì)較低功率消耗的需要已造成了多個(gè)問(wèn)題。一個(gè)問(wèn)題在于時(shí)鐘產(chǎn)生器的下拉路徑由外部時(shí)鐘啟用，且因同一外部時(shí)鐘的硬 延遲(hard delay)而停用。需要所述延遲來(lái)確保當(dāng)時(shí)鐘產(chǎn)生器進(jìn)行的下拉停用時(shí)，所述時(shí) 鐘產(chǎn)生器的輸出已經(jīng)被下拉。如果延遲不夠長(zhǎng)，那么時(shí)鐘產(chǎn)生器將發(fā)生故障，從而導(dǎo)致整個(gè) 時(shí)鐘緩沖器電路無(wú)法輸出所要的內(nèi)部存儲(chǔ)器時(shí)鐘。另一問(wèn)題在于先前所描述的延遲的使用。在所述延遲期間，芯片選擇線必須保持 為低。芯片選擇線必須保持為低的時(shí)間為保持時(shí)間，且必須比電路中所實(shí)施的時(shí)鐘延遲長(zhǎng)。 時(shí)鐘延遲大約為100皮秒到1000皮秒，且通常為300皮秒。保持時(shí)間的長(zhǎng)度還影響向存儲(chǔ) 器鎖存器的輸入的設(shè)置時(shí)間。在時(shí)鐘緩沖器中使用延遲電路可能引起時(shí)序違規(guī)，從而導(dǎo)致 存儲(chǔ)器操作不穩(wěn)定。而且，最佳延遲時(shí)間的長(zhǎng)度根據(jù)PVT條件而不同。因此，常將延遲設(shè)定 成比在理想的條件下所需要的最小時(shí)間長(zhǎng)。因此，時(shí)鐘延遲可能是有問(wèn)題的。常規(guī)設(shè)計(jì)中的第三個(gè)問(wèn)題是下拉電路中使用兩個(gè)nFET晶體管。使用兩個(gè)nFET來(lái) 執(zhí)行組合時(shí)鐘信號(hào)與經(jīng)延遲的時(shí)鐘信號(hào)的邏輯功能。nFET是相對(duì)較大的裝置，其需要增加 的電路面積，且因此減小了存儲(chǔ)器的存儲(chǔ)密度。另外，所述兩個(gè)nFET的電容增加了外部時(shí) 鐘上的負(fù)載。
第四個(gè)問(wèn)題在于常規(guī)時(shí)鐘緩沖器電路的保持器電路中使用鎖存器。時(shí)鐘產(chǎn)生器與 保持器電路競(jìng)爭(zhēng)，以使存儲(chǔ)器時(shí)鐘從低變?yōu)楦呋驈母咦優(yōu)榈?。在某些工藝條件(例如，低電 源電壓或低溫)下，時(shí)鐘產(chǎn)生器可能不能夠改變輸出時(shí)鐘。常規(guī)電源電壓超過(guò)一伏，且一些 電源電壓現(xiàn)在小于一伏。在0. 8伏到0. 9伏的范圍內(nèi)的電源電壓導(dǎo)致常規(guī)時(shí)鐘緩沖器故障。 這種類(lèi)型的故障導(dǎo)致不正確的輸出時(shí)鐘信號(hào)和存儲(chǔ)器電路中的故障。因此，需要一種改進(jìn)的時(shí)鐘緩沖器。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，一種存儲(chǔ)器裝置包括交叉耦合邏輯電路。所述交叉耦合 邏輯電路具有至少兩個(gè)邏輯門(mén)，其中所述邏輯門(mén)中的至少一者的輸出耦合到所述邏輯門(mén)中 的至少一者的輸入。所述交叉耦合邏輯電路耦合到用于接受時(shí)鐘信號(hào)的輸入。所述存儲(chǔ)器 裝置還包括時(shí)鐘驅(qū)動(dòng)器，其可操作以從所述交叉耦合邏輯電路的輸出產(chǎn)生時(shí)鐘信號(hào)。從所 述時(shí)鐘信號(hào)到所述交叉耦合邏輯電路的反饋環(huán)路控制所述交叉耦合邏輯電路。根據(jù)本發(fā)明的另一方面，一種時(shí)鐘緩沖電路包括交叉耦合邏輯電路。所述交叉耦 合邏輯電路具有至少兩個(gè)邏輯門(mén)，其中所述邏輯門(mén)中的至少一者的輸出耦合到所述邏輯門(mén) 中的至少一者的輸入。所述交叉耦合邏輯電路耦合到用于接受時(shí)鐘信號(hào)的輸入。所述交叉 耦合邏輯電路還包括時(shí)鐘驅(qū)動(dòng)器，其可操作以從所述交叉耦合邏輯電路的輸出產(chǎn)生時(shí)鐘信 號(hào)。從所述時(shí)鐘信號(hào)到所述交叉耦合邏輯電路的反饋環(huán)路控制所述交叉耦合邏輯電路。根據(jù)本發(fā)明的又一方面，一種用于產(chǎn)生時(shí)鐘信號(hào)的方法包括接收輸入時(shí)鐘信號(hào)； 從接受來(lái)自所述輸入時(shí)鐘信號(hào)和反饋環(huán)路的輸入的交叉耦合邏輯電路產(chǎn)生控制信號(hào)；用所 述控制信號(hào)驅(qū)動(dòng)時(shí)鐘信號(hào)；以及將所述時(shí)鐘信號(hào)反饋給所述反饋環(huán)路中的時(shí)鐘驅(qū)動(dòng)器。根據(jù)本發(fā)明的另一方面，一種存儲(chǔ)器裝置包括用于交叉耦合輸入時(shí)鐘信號(hào)且產(chǎn)生 輸出的裝置。所述存儲(chǔ)器裝置還包括用于驅(qū)動(dòng)所述輸出以產(chǎn)生時(shí)鐘信號(hào)的裝置。此外，存 儲(chǔ)器裝置包括用于將所述時(shí)鐘信號(hào)反饋給用于交叉耦合的所述裝置的裝置。本發(fā)明已相當(dāng)廣泛地概述了本發(fā)明的特征和技術(shù)優(yōu)點(diǎn)，以便可更好地理解以下詳 細(xì)描述內(nèi)容。下文將描述本發(fā)明的額外特征和優(yōu)點(diǎn)。所屬領(lǐng)域的技術(shù)人員應(yīng)了解，本發(fā)明 可易于用作修改或設(shè)計(jì)用于進(jìn)行本發(fā)明的相同目的的其它結(jié)構(gòu)的基礎(chǔ)。所屬領(lǐng)域的技術(shù)人 員還應(yīng)認(rèn)識(shí)到，此類(lèi)等效構(gòu)造并不脫離如所附權(quán)利要求書(shū)中所陳述的本發(fā)明的教示。當(dāng)結(jié) 合附圖考慮時(shí)，從以下描述內(nèi)容將更好地理解被認(rèn)為是本發(fā)明的特性的新穎特征(關(guān)于其 組織和操作方法兩者)以及進(jìn)一步的目的和優(yōu)點(diǎn)。然而，將清楚地理解，僅出于說(shuō)明和描述 的目的而提供各圖中的每一者，且無(wú)意作為對(duì)本發(fā)明的限制的定義。


為了更完整地理解本申請(qǐng)案中的揭示內(nèi)容，現(xiàn)在參考結(jié)合附圖而進(jìn)行的以下描 述。圖1為展示常規(guī)時(shí)鐘緩沖器的電路圖。圖2為展示特征為自復(fù)位功能性的示范性時(shí)鐘緩沖器的電路圖。圖3為說(shuō)明特征為自復(fù)位功能性的示范性時(shí)鐘緩沖器的操作的時(shí)序圖。圖4為展示其中可有利地使用本發(fā)明的實(shí)施例的示范性無(wú)線通信系統(tǒng)的框圖。
具體實(shí)施例方式圖1為展示常規(guī)時(shí)鐘緩沖器的電路圖。用于時(shí)鐘緩沖的常規(guī)電路10具有包括以 下各項(xiàng)的輸入電源電壓101 (Vdd)、復(fù)位信號(hào)102 (RESET)、輸入時(shí)鐘信號(hào)103 (CLK)以及芯片 選擇信號(hào)104(CS_N)。存儲(chǔ)器電路10中的時(shí)鐘延遲電路11包括偶數(shù)個(gè)反相器，所述反相器可經(jīng)調(diào)整 以獲得正確的時(shí)序(如早先所論述)。時(shí)鐘驅(qū)動(dòng)器12包括耦合到電源電壓101和復(fù)位 信號(hào)102的pFET 121。時(shí)鐘驅(qū)動(dòng)器12還具有耦合到時(shí)鐘信號(hào)102的nFET 122以及FET 123。nFET 123耦合到時(shí)鐘延遲電路11和參考接地124。時(shí)鐘驅(qū)動(dòng)器12產(chǎn)生中間時(shí)鐘信 號(hào)105(RCLK_1)。保持器電路13包括用以緩沖中間時(shí)鐘信號(hào)105(RCLK_1)的兩個(gè)反相器。 時(shí)鐘反相器14傳遞輸出存儲(chǔ)器時(shí)鐘信號(hào)106 (RCLK)。保持器電路13驅(qū)動(dòng)中間時(shí)鐘信號(hào) 105(RCLK_1)，以在中間時(shí)鐘信號(hào)105(RCLK_1)原本正浮動(dòng)時(shí)維持所述信號(hào)。圖1中所說(shuō)明的常規(guī)時(shí)鐘緩沖器具有伴隨的缺點(diǎn)，例如因使用硬延遲而產(chǎn)生的 問(wèn)題、因三個(gè)晶體管而增加的電路面積消耗、輸入時(shí)鐘線上負(fù)載的增加、芯片選擇信號(hào) 104(CS_N)較大、保持時(shí)間以及保持器電路13對(duì)輸出時(shí)鐘信號(hào)106 (RCLK)的爭(zhēng)用。圖2為展示特征為自復(fù)位功能性的示范性時(shí)鐘緩沖器的電路圖。電路20包括自 復(fù)位功能性，所述復(fù)位功能性使用從輸出時(shí)鐘到交叉耦合邏輯電路的反饋在輸出時(shí)鐘信號(hào) 的下拉后使時(shí)鐘驅(qū)動(dòng)器復(fù)位。電路20具有包括以下各項(xiàng)的輸入電源電壓201 (Vdd)、復(fù)位 信號(hào)202 (RESET)、輸入時(shí)鐘信號(hào)203 (CLK)以及芯片選擇信號(hào)204 (CS_N)。電路20具有輸 出時(shí)鐘信號(hào)206 (RCLK)。交叉耦合邏輯電路210將輸入時(shí)鐘信號(hào)203耦合到時(shí)鐘驅(qū)動(dòng)器220。時(shí)鐘驅(qū)動(dòng)器 220包括耦合到電源電壓201和復(fù)位信號(hào)202的pFET 221。時(shí)鐘驅(qū)動(dòng)器220還具有耦合 到交叉耦合邏輯電路210和接地223的nFET 222。中間時(shí)鐘信號(hào)205 (RCLK_1)從時(shí)鐘驅(qū) 動(dòng)器220輸出。時(shí)鐘反相器230耦合到中間時(shí)鐘信號(hào)205(RCLK_1)，且提供輸出時(shí)鐘信號(hào) 206 (RCLK) 0插入于輸出時(shí)鐘206 (RCLK)與交叉耦合邏輯電路210之間的反饋環(huán)路250將 輸出時(shí)鐘信號(hào)207 (RCLKl)提供給交叉耦合邏輯電路210。插入于輸出時(shí)鐘信號(hào)206 (RCLK) 與中間時(shí)鐘信號(hào)205 (RCLK_1)之間的保持器電路240包括受復(fù)位信號(hào)202和交叉耦合邏輯 電路210控制的三態(tài)反相器Ml。保持器電路240驅(qū)動(dòng)中間時(shí)鐘信號(hào)205 (RCLK_1)，以在中 間時(shí)鐘信號(hào)205(RCLK_1)原本正浮動(dòng)時(shí)維持所述信號(hào)。圖3為說(shuō)明特征為自復(fù)位功能性的示范性時(shí)鐘緩沖器的操作的時(shí)序圖。時(shí)序圖30 包括芯片選擇信號(hào)204 (CS_N)、輸入時(shí)鐘信號(hào)203 (CLK)、中間時(shí)鐘信號(hào)205 (RCLK_1)、復(fù)位 信號(hào)202 (RESET)以及輸出時(shí)鐘信號(hào)206 (RCLK)?，F(xiàn)在將展示電路20的一個(gè)輸出時(shí)鐘周期的操作。存儲(chǔ)器電路300的初始狀態(tài)包括 芯片選擇信號(hào)204 (CS_N)，其為高以指示存儲(chǔ)器停用。在狀態(tài)301下，芯片選擇信號(hào)204 (CS_ N)變低，指示存儲(chǔ)器已啟用。時(shí)鐘循環(huán)的第一半在狀態(tài)302下開(kāi)始，此時(shí)輸入時(shí)鐘信號(hào)203 (CLK)開(kāi)始上升沿。 芯片選擇信號(hào)204(CS_N)在輸入時(shí)鐘信號(hào)203 (CLK)的上升沿后至少一兩門(mén)延遲內(nèi)保持為 低。在狀態(tài)303下，輸入時(shí)鐘信號(hào)203 (CLK)的上升沿使交叉耦合邏輯電路210的輸出變?yōu)?高，這使nFET 222閉合，且下拉中間時(shí)鐘信號(hào)205(RCLK_1)。在狀態(tài)304下，響應(yīng)于中間時(shí)鐘信號(hào)205 (RCLK_1)為低，輸出時(shí)鐘206 (RCLK)上升。反饋環(huán)路信號(hào)207 (RCLKl)變低，從 而致使交叉耦合邏輯電路210的輸出使晶體管222斷開(kāi)。當(dāng)復(fù)位信號(hào)202 (RESET)為高且 交叉耦合邏輯電路210的輸出為低時(shí)，三態(tài)反相器240啟用。保持器電路240繼續(xù)維持中 間時(shí)鐘信號(hào)205(RCLK_1)，同時(shí)nFET 222和pFET 221兩者是斷開(kāi)的。時(shí)鐘循環(huán)的第二半在狀態(tài)305下開(kāi)始，此時(shí)復(fù)位信號(hào)305 (RESET)下降。當(dāng)復(fù)位 信號(hào)305 (RESET)下降時(shí)，三態(tài)反相器240停用。在狀態(tài)306下，pFET 221閉合以將中間 時(shí)鐘信號(hào)205(RCLK_1)拉高。在三態(tài)反相器241停用的情況下，不發(fā)生對(duì)中間時(shí)鐘信號(hào) 205 (RCLK_1)的爭(zhēng)用。在狀態(tài)307下，響應(yīng)于中間時(shí)鐘信號(hào)205 (RCLK_1)為高，輸出時(shí)鐘信 號(hào)206(RCLK)變低。這完成對(duì)時(shí)鐘緩沖器電路操作的一個(gè)周期的說(shuō)明。所揭示電路的一個(gè)優(yōu)點(diǎn)是自復(fù)位功能性。當(dāng)內(nèi)部存儲(chǔ)器時(shí)鐘下拉時(shí)，時(shí)鐘驅(qū)動(dòng)器 下拉路徑被反饋電路停用。自復(fù)位能力由將輸入時(shí)鐘信號(hào)和來(lái)自輸出時(shí)鐘的反饋耦合到時(shí) 鐘驅(qū)動(dòng)器的交叉耦合邏輯電路啟用。所揭示電路的第二個(gè)優(yōu)點(diǎn)是因交叉耦合電路而縮短了保持芯片選擇線所必需的 時(shí)間長(zhǎng)度。在常規(guī)設(shè)計(jì)中，芯片選擇線必須在足夠長(zhǎng)的時(shí)間內(nèi)為低，以確保已發(fā)生了存儲(chǔ)器 時(shí)鐘下拉。在存儲(chǔ)器時(shí)鐘下拉之后，交叉耦合電路使下拉晶體管復(fù)位，從而代替先前使用的 延遲電路?？s短芯片選擇保持時(shí)間減少了時(shí)序違規(guī)。所揭示電路的第三個(gè)優(yōu)點(diǎn)是從常規(guī)時(shí)鐘緩沖器電路的時(shí)鐘驅(qū)動(dòng)器中去除了一個(gè) nFET。當(dāng)使用交叉耦合電路時(shí)，僅需要單個(gè)nFET。使用較少晶體管使得性能提高、占用的電 路面積減少且輸入時(shí)鐘線上的負(fù)載降低。所揭示電路的第四個(gè)優(yōu)點(diǎn)是用三態(tài)反相器代替了鎖存電路。使用三態(tài)反相器作為 保持器電路的一部分防止了保持器電路與時(shí)鐘驅(qū)動(dòng)器之間對(duì)存儲(chǔ)器時(shí)鐘線的爭(zhēng)用。上拉晶 體管將能夠在不存在來(lái)自保持器電路的競(jìng)爭(zhēng)的情況下上拉中間時(shí)鐘信號(hào)。因此，較低的電 源電壓(例如小于一伏)將不會(huì)引起時(shí)鐘緩沖器電路中的故障，從而使得能夠設(shè)計(jì)出功效 較高的電路。通過(guò)使用耦合到使時(shí)鐘產(chǎn)生器能夠自復(fù)位的時(shí)鐘產(chǎn)生器的交叉耦合電路，部分地 使這些優(yōu)點(diǎn)成為可能。圖4展示其中可有利地使用本發(fā)明的實(shí)施例的示范性無(wú)線通信系統(tǒng)400。出于說(shuō) 明的目的，圖4展示三個(gè)遠(yuǎn)程單元420、430和450以及兩個(gè)基站440。將認(rèn)識(shí)到，典型的無(wú) 線通信系統(tǒng)可具有更多的遠(yuǎn)程單元和基站。遠(yuǎn)程單元420、430和450包括IC裝置425A、 425B和425C，其具有所揭示的時(shí)鐘緩沖電路。將認(rèn)識(shí)到，含有存儲(chǔ)器的任何裝置也可包括 本文所揭示的時(shí)鐘緩沖電路，包括基本單元。圖4展示從基站440到遠(yuǎn)程單元420、430和 450的前向鏈路信號(hào)480，以及從遠(yuǎn)程單元420、430和450到基站440的反向鏈路信號(hào)490。在圖4中，將遠(yuǎn)程單元420展示為移動(dòng)電話，將遠(yuǎn)程單元430展示為便攜式計(jì)算 機(jī)，且將遠(yuǎn)程單元450展示為無(wú)線本地環(huán)路系統(tǒng)中的固定位置遠(yuǎn)程單元。舉例來(lái)說(shuō)，所述遠(yuǎn) 程單元可為手機(jī)、手持式個(gè)人通信系統(tǒng)(PCQ單元、例如個(gè)人數(shù)據(jù)助理等便攜式數(shù)據(jù)單元， 或例如儀表讀取裝備等固定位置數(shù)據(jù)單元。盡管圖4說(shuō)明根據(jù)本發(fā)明的教示的遠(yuǎn)程單元， 但本發(fā)明不限于這些示范性所說(shuō)明單元。本發(fā)明可合適地用于包括存儲(chǔ)器裝置的任何裝置 中。如本文獻(xiàn)中所陳述的“耦合”指代可用以將信號(hào)從一個(gè)位置直接或間接地發(fā)射到第二位置的任何方法。這通常包括電連接。盡管已陳述了具體電路，但所屬領(lǐng)域的技術(shù)人員將了解，并不需要所揭示電路中 的全部電路來(lái)實(shí)踐本發(fā)明。而且，未描述某些眾所周知的電路，以便將焦點(diǎn)維持在本發(fā)明 上。類(lèi)似地，盡管所述描述在某些位置中提到邏輯“0”或“低”以及邏輯“1”或“高”，但所 屬領(lǐng)域的技術(shù)人員了解，在不影響本發(fā)明的操作的情況下，可切換邏輯值，同時(shí)相應(yīng)地調(diào)整 電路的其余部分。盡管已詳細(xì)地描述了本發(fā)明及其優(yōu)點(diǎn)，但應(yīng)理解，在不脫離如由所附權(quán)利要求書(shū) 所界定的本發(fā)明的精神和范圍的情況下，可在本文中進(jìn)行各種改變、替代和更改。而且，本 申請(qǐng)案的范圍無(wú)意限于說(shuō)明書(shū)中所描述的過(guò)程、機(jī)器、制品、物質(zhì)組成、裝置、方法以及步驟 的特定實(shí)施例。如所屬領(lǐng)域的技術(shù)人員將易于從本發(fā)明的揭示內(nèi)容了解，根據(jù)本發(fā)明，可利 用目前存在或日后將開(kāi)發(fā)的與本文中所描述的對(duì)應(yīng)實(shí)施例執(zhí)行實(shí)質(zhì)上相同的功能或?qū)崿F(xiàn) 實(shí)質(zhì)上相同的結(jié)果的過(guò)程、機(jī)器、制品、物質(zhì)組成、裝置、方法或步驟。因此，所附權(quán)利要求書(shū) 既定在其范圍內(nèi)包括此類(lèi)過(guò)程、機(jī)器、制品、物質(zhì)組成、裝置、方法或步驟。
權(quán)利要求
1.一種存儲(chǔ)器裝置，其包含交叉耦合邏輯電路，其包含至少兩個(gè)邏輯門(mén)，其中所述邏輯門(mén)中的至少一者的輸出耦 合到所述邏輯門(mén)中的至少一者的輸入，所述交叉耦合邏輯電路耦合到用于接受時(shí)鐘信號(hào)的 輸入；時(shí)鐘驅(qū)動(dòng)器，其可操作以從所述交叉耦合邏輯電路的輸出產(chǎn)生時(shí)鐘信號(hào)；以及從所述時(shí)鐘信號(hào)到所述交叉耦合邏輯電路的反饋環(huán)路，其用以控制所述交叉耦合邏輯 電路。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其進(jìn)一步包含時(shí)鐘反相器，所述時(shí)鐘反相器可 操作以從所述時(shí)鐘信號(hào)產(chǎn)生輸出時(shí)鐘信號(hào)。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其進(jìn)一步包含保持器電路，所述保持器電路可 操作以在所述時(shí)鐘信號(hào)原本正浮動(dòng)時(shí)維持所述時(shí)鐘信號(hào)的狀態(tài)，所述保持器電路接收所述 時(shí)鐘信號(hào)。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器裝置，其中所述保持器電路包含三態(tài)反相器。
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器裝置，其中所述三態(tài)反相器由所述交叉耦合邏輯電路 和復(fù)位信號(hào)控制。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述交叉耦合邏輯電路耦合到用于接受芯 片選擇信號(hào)的另一輸入。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述時(shí)鐘驅(qū)動(dòng)器包含由來(lái)自RESET信號(hào)的 輸入控制的PFET晶體管，以及由來(lái)自所述交叉耦合邏輯電路的輸入控制的nFET晶體管。
8.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器裝置耦合到微處理器。
9.根據(jù)權(quán)利要求8所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器裝置和微處理器集成到通信裝 置中。
10.一種時(shí)鐘緩沖電路，其包含交叉耦合邏輯電路，其包含至少兩個(gè)邏輯門(mén)，其中所述邏輯門(mén)中的至少一者的輸出耦 合到所述邏輯門(mén)中的至少一者的輸入，所述交叉耦合邏輯電路耦合到用于接受時(shí)鐘信號(hào)的 輸入；時(shí)鐘驅(qū)動(dòng)器，其可操作以從所述交叉耦合邏輯電路的輸出產(chǎn)生時(shí)鐘信號(hào)；以及從所述時(shí)鐘信號(hào)到所述交叉耦合邏輯電路的反饋環(huán)路，其用以控制所述交叉耦合邏輯 電路。
11.根據(jù)權(quán)利要求10所述的時(shí)鐘緩沖電路，其進(jìn)一步包含時(shí)鐘反相器，所述時(shí)鐘反相 器可操作以從所述時(shí)鐘信號(hào)產(chǎn)生輸出時(shí)鐘信號(hào)。
12.根據(jù)權(quán)利要求10所述的時(shí)鐘緩沖電路，其進(jìn)一步包含保持器電路，所述保持器電 路可操作以在所述時(shí)鐘信號(hào)原本正浮動(dòng)時(shí)維持所述時(shí)鐘信號(hào)的狀態(tài)，所述保持器電路接收 所述時(shí)鐘信號(hào)。
13.根據(jù)權(quán)利要求12所述的時(shí)鐘緩沖電路，其中所述保持器電路包含由所述交叉耦合 邏輯電路和復(fù)位信號(hào)控制的三態(tài)反相器。
14.一種用于產(chǎn)生時(shí)鐘信號(hào)的方法，其包含接收輸入時(shí)鐘信號(hào)；從交叉耦合邏輯電路產(chǎn)生控制信號(hào)，所述交叉耦合邏輯電路接受來(lái)自所述輸入時(shí)鐘信號(hào)和反饋環(huán)路的輸入；用所述控制信號(hào)驅(qū)動(dòng)時(shí)鐘信號(hào)；以及 在所述反饋環(huán)路中反饋所述時(shí)鐘信號(hào)。
15.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含使所述時(shí)鐘信號(hào)反相以獲得輸出時(shí)鐘信號(hào)。
16.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含維持所述時(shí)鐘信號(hào)。
17.一種存儲(chǔ)器裝置，其包含用于交叉耦合輸入時(shí)鐘信號(hào)且產(chǎn)生輸出的裝置； 用于驅(qū)動(dòng)所述輸出以產(chǎn)生時(shí)鐘信號(hào)的裝置；以及 用于將所述時(shí)鐘信號(hào)反饋給所述用于交叉耦合的裝置的裝置。
18.根據(jù)權(quán)利要求17所述的存儲(chǔ)器裝置，其進(jìn)一步包含用于使所述時(shí)鐘信號(hào)反相以獲 得輸出時(shí)鐘信號(hào)的裝置。
19.根據(jù)權(quán)利要求17所述的存儲(chǔ)器裝置，其進(jìn)一步包含用于緩沖所述時(shí)鐘信號(hào)的裝置。
20.根據(jù)權(quán)利要求17所述的存儲(chǔ)器裝置，其進(jìn)一步包含用于維持所述時(shí)鐘信號(hào)同時(shí)避 免對(duì)所述時(shí)鐘信號(hào)的爭(zhēng)用的裝置。
全文摘要
本發(fā)明提供一種包括時(shí)鐘緩沖器電路的存儲(chǔ)器裝置。所述時(shí)鐘緩沖器電路包括交叉耦合邏輯電路。所述交叉耦合邏輯電路具有至少兩個(gè)邏輯門(mén)，其中所述邏輯門(mén)中的至少一者的輸出耦合到所述邏輯門(mén)中的至少一者的輸入。所述交叉耦合邏輯電路耦合到用于接受時(shí)鐘信號(hào)的輸入。所述存儲(chǔ)器裝置還包括時(shí)鐘驅(qū)動(dòng)器，其可操作以從所述交叉耦合邏輯電路的所述輸出產(chǎn)生時(shí)鐘信號(hào)。從所述時(shí)鐘信號(hào)到所述交叉耦合邏輯電路的反饋環(huán)路控制所述交叉耦合邏輯電路。包括三態(tài)反相器的緩沖器電路耦合到所述時(shí)鐘信號(hào)，以維持所述時(shí)鐘信號(hào)同時(shí)避免與時(shí)鐘產(chǎn)生器的爭(zhēng)用。所述存儲(chǔ)器裝置由芯片選擇信號(hào)啟用。
文檔編號(hào)G11C7/22GK102144263SQ200980134766
公開(kāi)日2011年8月3日 申請(qǐng)日期2009年9月4日 優(yōu)先權(quán)日2008年9月9日
發(fā)明者鄭昌鎬, 陳南, 陳志勤 申請(qǐng)人:高通股份有限公司