專利名稱：用于存儲(chǔ)器器件的軟數(shù)據(jù)生成的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及閃速存儲(chǔ)器器件，更具體地，涉及改進(jìn)的軟解映射和軟數(shù)據(jù)生成技術(shù)，用于減輕這些閃速存儲(chǔ)器器件中的單元間干擾、后模式依賴性(back pattern dependency)、噪聲和其他失真的影響。
背景技術(shù)：
諸如閃速存儲(chǔ)器器件的許多存儲(chǔ)器器件使用模擬存儲(chǔ)器單元來(lái)存儲(chǔ)數(shù)據(jù)。每個(gè)存儲(chǔ)器單元存儲(chǔ)諸如電荷或電壓的模擬值，其也被稱為存儲(chǔ)值。存儲(chǔ)值表示單元中存儲(chǔ)的信息。在閃速存儲(chǔ)器器件中，例如，每個(gè)模擬存儲(chǔ)器單元典型地存儲(chǔ)特定的電壓。關(guān)于每個(gè)單元的可能的模擬值的范圍典型地被分為多個(gè)閾值區(qū)，每個(gè)區(qū)對(duì)應(yīng)于一個(gè)或更多個(gè)數(shù)據(jù)位值。通過(guò)寫入對(duì)應(yīng)于期望的一個(gè)或更多個(gè)位的額定模擬值來(lái)將數(shù)據(jù)寫入模擬存儲(chǔ)器單元。單級(jí)單元(SLC)閃速存儲(chǔ)器器件例如，每個(gè)存儲(chǔ)器單元存儲(chǔ)一個(gè)位(或者兩個(gè)可能的存儲(chǔ)器狀態(tài))。另一方面，多級(jí)單元(MLC)閃速存儲(chǔ)器器件在每個(gè)存儲(chǔ)器單元存儲(chǔ)兩個(gè)或更多個(gè)位(即，每個(gè)單元具有四個(gè)或更多個(gè)可編程狀態(tài))。對(duì)于MLC閃速存儲(chǔ)器器件的更詳細(xì)的討論，參見(jiàn)例如，在2009年3月11日提交的題為“Methods andApparatus for Storing Data in a Multi-Level Cell Flash Memory Devicewith Cross-Page Sectors, Multi-Page Coding And Per-Page Coding”的國(guó)際專利申請(qǐng)PCT/US09/36810號(hào)，其通過(guò)引用合并于此。在多級(jí)NAND閃速存儲(chǔ)器器件中，例如，使用浮柵器件，其可編程閾值電壓范圍被分為多個(gè)區(qū)間，每個(gè)區(qū)間對(duì)應(yīng)于不同的多位值。為了將給定多位值編程到存儲(chǔ)器單元中，存儲(chǔ)器單元中的浮柵器件的閾值電壓被編程到對(duì)應(yīng)于該值的閾值電壓區(qū)間。存儲(chǔ)器單元中存儲(chǔ)的模擬值常常失真。這些失真典型地歸因于例如，后模式依賴性(BPD)、噪聲和單元間干擾(ICI)。對(duì)于閃速存儲(chǔ)器器件中的失真的更詳細(xì)的討論， 參見(jiàn)例如，J. D. Lee 等人的"Effects ofFloating-Gate Interference on NAND FlashMemory Cell Operation, “ IEEE Electron Device Letters, 264-266 (2002 ^5^) ■ 者 Ki-Tae Park 等人的"A Zeroing Cell-to-Cell Interference Page Architecture WithTemporary LSB Storing and Parallel MSB Program Scheme for MLCNAND Flash Memories, “ IEEE J. of Solid State Circuits，Vol. 43，No. 4，919-928，(2008 年 4 月)， 它們均通過(guò)引用合并于此。已提出或建議了許多用于減輕ICI和其他干擾的影響的技術(shù)。例如，Ki-Tae Park等人描述了現(xiàn)有的減輕ICI的編程技術(shù)，諸如偶/奇編程、由下而上編程和多級(jí)編程。在 2009 年 6 月 30 日提交的題為"Methods and Apparatus for Soft Demapping and Intercell InterferenceMitigation in Flash Memories” 的國(guó)際專禾Ij 申請(qǐng) PCT/ US09/49333公開(kāi)了閃速存儲(chǔ)器中的用于軟解映射和干擾減輕的方法和裝置。盡管這些現(xiàn)有方法有助于提高閃速存儲(chǔ)器的解碼性能，但是它們受到許多限制， 如果克服了這些限制，則可以進(jìn)一步提高閃速存儲(chǔ)器的可靠性。例如，當(dāng)前的閃速存儲(chǔ)器典型地僅向閃速控制系統(tǒng)提供用于解碼的硬數(shù)據(jù)。然而，公知的是，軟數(shù)據(jù)可以提高解碼處理中的錯(cuò)誤率性能。因此，需要使用來(lái)自閃速存儲(chǔ)器的硬數(shù)據(jù)來(lái)估計(jì)或增強(qiáng)軟數(shù)據(jù)并且從而提高解碼性能的軟數(shù)據(jù)生成技術(shù)。

發(fā)明內(nèi)容
通常，提供了用于存儲(chǔ)器器件的軟數(shù)據(jù)生成的方法和裝置。根據(jù)本發(fā)明的一個(gè)方面，通過(guò)獲得至少一個(gè)硬讀取值；并且基于關(guān)于讀取硬讀取值的統(tǒng)計(jì)生成與至少一個(gè)硬讀取值關(guān)聯(lián)的軟數(shù)據(jù)值，生成了關(guān)于存儲(chǔ)器器件的至少一個(gè)軟數(shù)據(jù)值。硬讀取值可以包括軟數(shù)據(jù)或硬數(shù)據(jù)(或者它們的組合)，諸如一個(gè)或更多個(gè)數(shù)據(jù)位、電壓電平、電流水平和電阻水平。所生成的軟數(shù)據(jù)值可以包括(i)用于生成一個(gè)或更多個(gè)對(duì)數(shù)似然比的軟讀取值；或者(ii) 一個(gè)或更多個(gè)對(duì)數(shù)似然比。統(tǒng)計(jì)可以包括基于位的統(tǒng)計(jì)、基于單元的統(tǒng)計(jì)和取決于模式的統(tǒng)計(jì)中的一個(gè)或更多個(gè)。關(guān)于一個(gè)或更多個(gè)可能電平LVLwite的基于單元的統(tǒng)計(jì)可以基于當(dāng)寫入電平
寫入或解碼時(shí)讀取電平LVLread的概率?？商孢x地，關(guān)于一個(gè)或更多個(gè)可能電平LVL_d的基于單元的統(tǒng)計(jì)可以基于當(dāng)讀取電平LVLrad被讀取時(shí)寫入或解碼電平LVLwite的概率。統(tǒng)計(jì)還可以包括至少一個(gè)侵略者單元對(duì)目標(biāo)單元的取決于模式的干擾。關(guān)于一個(gè)或更多個(gè)識(shí)別模式以及關(guān)于一個(gè)或更多個(gè)可能的參考電平LVLMf的取決于模式的統(tǒng)計(jì)可以基于當(dāng)參考電平LVLref被解碼或?qū)懭霑r(shí)讀取電平LVL_d的概率?？商孢x地，關(guān)于一個(gè)或更多個(gè)識(shí)別模式和關(guān)于一個(gè)或更多個(gè)可能的讀取電平LVLread的取決于模式的統(tǒng)計(jì)可以基于當(dāng)讀取電平LVL_d被讀取時(shí)解碼或?qū)懭雲(yún)⒖茧娖絃VLref的概率。根據(jù)另一方面，統(tǒng)計(jì)可以包括位置特定的統(tǒng)計(jì)并且隨后生成關(guān)于存儲(chǔ)器器件的所期望的位置的軟數(shù)據(jù)值。關(guān)于至少一個(gè)所期望的位置以及關(guān)于一個(gè)或更多個(gè)可能的參考電平LVLMf的位置特定的統(tǒng)計(jì)可以基于當(dāng)參考電平LVLMf被解碼或?qū)懭霑r(shí)在所期望的位置讀取電平LVLread的概率?？商孢x地，關(guān)于至少一個(gè)所期望的位置和關(guān)于一個(gè)或更多個(gè)可能的讀取電平LVLread的位置特定的統(tǒng)計(jì)可以基于當(dāng)讀取電平LVL_d在所期望的位置被讀取時(shí)解碼或?qū)懭雲(yún)⒖茧娖絃VLMf的概率。根據(jù)本發(fā)明的另一方面，通過(guò)獲得軟讀取值；并且基于關(guān)于讀取軟讀取值的統(tǒng)計(jì)生成與軟讀取值關(guān)聯(lián)的軟數(shù)據(jù)值，生成了關(guān)于存儲(chǔ)器器件的至少一個(gè)軟數(shù)據(jù)值，其中統(tǒng)計(jì)包括位置特定的統(tǒng)計(jì)和取決于模式的統(tǒng)計(jì)中的一個(gè)或更多個(gè)。通過(guò)參考下面的詳細(xì)描述和附圖，將獲得本發(fā)明的更完整的理解以及本發(fā)明的另外的特征和優(yōu)點(diǎn)。


圖1是傳統(tǒng)的閃速存儲(chǔ)器系統(tǒng)的示意性框圖；圖2圖示了關(guān)于圖1的示例性閃速存儲(chǔ)器的示例性閾值電壓分布；圖3圖示了多級(jí)單元(MLC)閃速存儲(chǔ)器器件中的示例性閃速單元陣列的架構(gòu)；圖4圖示了關(guān)于圖2的電壓分配方案的示例性兩級(jí)MLC編程方案；圖5A和5B共同地圖示了減少?gòu)?qiáng)加在相鄰單元上的ICI的可替選的MLC編程方案；圖6更詳細(xì)地圖示了多級(jí)單元(MLC)閃速存儲(chǔ)器器件中的示例性閃速單元陣列；圖7圖示了由于許多示例性侵略者單元而對(duì)目標(biāo)單元呈現(xiàn)的干擾，諸如單元間干擾、后模式依賴性、噪聲和其他失真；圖8是根據(jù)本發(fā)明的并入了基于控制器的軟解映射/軟數(shù)據(jù)生成技術(shù)的示例性閃速存儲(chǔ)器系統(tǒng)的示意性框圖；圖9是根據(jù)本發(fā)明的可替選的實(shí)施例的并入了基于控制器的軟解映射/軟數(shù)據(jù)生成技術(shù)的示例性閃速存儲(chǔ)器系統(tǒng)的示意性框圖；圖10圖示了具有迭代的解映射和解碼以及可選的交織的示例性閃速讀取通道架構(gòu)；圖11圖示了根據(jù)本發(fā)明的具有軟數(shù)據(jù)生成的示例性閃速存儲(chǔ)器系統(tǒng)；圖12A和12B分別是描述示例性軟解映射處理和軟數(shù)據(jù)生成處理的流程圖；圖13是低密度奇偶校驗(yàn)(LDPC)碼的示例性二部圖表示；圖14是示例性LDPC解碼器架構(gòu)的框圖；圖15圖示了根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有軟數(shù)據(jù)生成的示例性閃速存儲(chǔ)器系統(tǒng)；圖16是圖示關(guān)于示例性二進(jìn)制通道的錯(cuò)誤概率ρ和q的網(wǎng)格圖；圖17A至17C是記錄關(guān)于從閃速存儲(chǔ)器讀出數(shù)據(jù)的統(tǒng)計(jì)數(shù)據(jù)的示例性的基于單元的統(tǒng)計(jì)數(shù)據(jù)表格；圖18是記錄關(guān)于從閃速存儲(chǔ)器讀出數(shù)據(jù)的取決于模式的統(tǒng)計(jì)數(shù)據(jù)的示例性的取決于模式的基于單元的統(tǒng)計(jì)數(shù)據(jù)表格；圖19更詳細(xì)地圖示了關(guān)于本發(fā)明的參考單元實(shí)施例的圖3的示例性閃速單元陣列；圖20是描述關(guān)于本發(fā)明的參考單元實(shí)施例的基于位的統(tǒng)計(jì)數(shù)據(jù)生成處理的示例性實(shí)現(xiàn)的流程圖；圖21是描述關(guān)于本發(fā)明的參考單元實(shí)施例的基于單元的統(tǒng)計(jì)數(shù)據(jù)生成處理的示例性實(shí)現(xiàn)的流程圖；圖22是描述關(guān)于本發(fā)明的解碼碼字實(shí)施例的基于位的統(tǒng)計(jì)數(shù)據(jù)生成處理的示例
8性實(shí)現(xiàn)的流程圖；圖23是描述關(guān)于本發(fā)明的解碼碼字實(shí)施例的基于單元的統(tǒng)計(jì)數(shù)據(jù)生成處理的示例性實(shí)現(xiàn)的流程圖；圖M是描述計(jì)算關(guān)于存儲(chǔ)器陣列中的許多不同位置的錯(cuò)誤概率統(tǒng)計(jì)數(shù)據(jù)的示例性的基于位的位置特定的統(tǒng)計(jì)數(shù)據(jù)生成處理的流程圖；圖25是描述計(jì)算關(guān)于存儲(chǔ)器陣列中的許多不同位置的統(tǒng)計(jì)數(shù)據(jù)的示例性的基于單元的位置特定的統(tǒng)計(jì)數(shù)據(jù)生成處理的流程圖；圖沈圖示了基于每個(gè)侵略者單元的所有可能值的指示針對(duì)給定目標(biāo)單元的取決于模式的干擾影響的概率密度函數(shù)的集合；圖27是描述估計(jì)取決于與至少一個(gè)目標(biāo)單元關(guān)聯(lián)的一個(gè)或更多個(gè)侵略者單元中的給定數(shù)據(jù)模式的錯(cuò)誤概率統(tǒng)計(jì)數(shù)據(jù)的示例性的基于位的取決于模式的統(tǒng)計(jì)數(shù)據(jù)生成處理的流程圖；圖觀是描述估計(jì)取決于與至少一個(gè)目標(biāo)單元關(guān)聯(lián)的一個(gè)或更多個(gè)侵略者單元中的給定數(shù)據(jù)模式的統(tǒng)計(jì)數(shù)據(jù)的示例性的基于單元的取決于模式的統(tǒng)計(jì)數(shù)據(jù)生成處理的流程圖；圖四是描述關(guān)于本發(fā)明的參考單元實(shí)施例的估計(jì)關(guān)于兩個(gè)可能的二進(jìn)制值的錯(cuò)誤概率統(tǒng)計(jì)數(shù)據(jù)的示例性的非對(duì)稱統(tǒng)計(jì)數(shù)據(jù)生成處理的流程圖；圖30是描述關(guān)于本發(fā)明的解碼碼字實(shí)施例的估計(jì)關(guān)于兩個(gè)可能的二進(jìn)制值的錯(cuò)誤概率統(tǒng)計(jì)數(shù)據(jù)的示例性的非對(duì)稱統(tǒng)計(jì)數(shù)據(jù)生成處理的流程圖；圖31是描述使用未滿足的奇偶校驗(yàn)的統(tǒng)計(jì)數(shù)據(jù)生成處理的示例性實(shí)現(xiàn)的流程圖；圖32是描述使用未滿足的奇偶校驗(yàn)估計(jì)關(guān)于存儲(chǔ)器陣列中的許多不同位置的錯(cuò)誤概率統(tǒng)計(jì)數(shù)據(jù)的示例性的位置特定的統(tǒng)計(jì)數(shù)據(jù)生成處理的流程圖；以及圖33是描述使用未滿足的奇偶校驗(yàn)估計(jì)關(guān)于兩個(gè)可能的二進(jìn)制值的錯(cuò)誤概率統(tǒng)計(jì)數(shù)據(jù)的示例性的非對(duì)稱統(tǒng)計(jì)數(shù)據(jù)生成處理的流程圖。
具體實(shí)施例方式本發(fā)明的各種方面涉及用于改進(jìn)諸如單級(jí)單元或多級(jí)單元(MLC)NAND閃速存儲(chǔ)器器件的存儲(chǔ)器器件中的解碼的軟數(shù)據(jù)生成技術(shù)。如這里使用的，多級(jí)單元閃速存儲(chǔ)器包括其中每個(gè)存儲(chǔ)器單元存儲(chǔ)兩個(gè)或更多個(gè)位的存儲(chǔ)器。典型地，一個(gè)閃速單元中存儲(chǔ)的多個(gè)位屬于不同的頁(yè)。如對(duì)于本領(lǐng)域的普通技術(shù)人員明顯的，盡管這里說(shuō)明的本發(fā)明使用將模擬值存儲(chǔ)為電壓的存儲(chǔ)器單元，但是本發(fā)明可以使用關(guān)于存儲(chǔ)器器件的任何存儲(chǔ)機(jī)制， 諸如使用電壓或電流來(lái)表示所存儲(chǔ)的數(shù)據(jù)。圖1是傳統(tǒng)的閃速存儲(chǔ)器系統(tǒng)100的示意性框圖。如圖1中所示，示例性閃速存儲(chǔ)器系統(tǒng)100包括閃速控制系統(tǒng)110和閃速存儲(chǔ)器模塊160。示例性閃速控制系統(tǒng)110包括閃速控制器120、編碼器/解碼器模塊140和一個(gè)或更多個(gè)緩沖器145。在可替選的實(shí)施例中，編碼器/解碼器模塊140和一些緩沖器145可以在閃速控制器120內(nèi)部實(shí)現(xiàn)。編碼器/解碼器模塊140和緩沖器145可以例如，使用公知的商用技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)。示例性閃速存儲(chǔ)器模塊160包括存儲(chǔ)器陣列170和一個(gè)或更多個(gè)緩沖器180，它們均可以使用公知的商用技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)。存儲(chǔ)器陣列170可以被實(shí)施為單級(jí)或多級(jí)單元閃速存儲(chǔ)器，諸如NAND閃速存儲(chǔ)器、相變存儲(chǔ)器(PCM)、MRAM存儲(chǔ)器、NOR閃速存儲(chǔ)器或者另外的非易失性閃速存儲(chǔ)器。如對(duì)于本領(lǐng)域的普通技術(shù)人員明顯的，盡管主要在多級(jí)單元NAND閃速存儲(chǔ)器的背景下說(shuō)明了本發(fā)明，但是本發(fā)明也可以應(yīng)用于單級(jí)單元閃速存儲(chǔ)器和其他非易失性存儲(chǔ)器。多級(jí)單元閃諫存儲(chǔ)器在多級(jí)單元NAND閃速存儲(chǔ)器中，典型地使用閾值檢測(cè)器將與特定單元關(guān)聯(lián)的電壓值翻譯為預(yù)先定義的存儲(chǔ)器狀態(tài)。圖2基于美國(guó)專利第6，522，580號(hào)(其通過(guò)引用合并于此)的教導(dǎo)圖示了關(guān)于圖1的示例性多級(jí)單元閃速存儲(chǔ)器170的示例性閾值電壓分布。 通常，單元的閾值電壓是需要施加到單元的電壓，從而使得單元傳導(dǎo)特定量的電流。閾值電壓是關(guān)于存儲(chǔ)在單元中的數(shù)據(jù)的度量。在圖2中示出的示例性實(shí)施例中，每個(gè)存儲(chǔ)元件使用四個(gè)可能的數(shù)據(jù)狀態(tài)來(lái)在每個(gè)存儲(chǔ)器單元中存儲(chǔ)兩位的數(shù)據(jù)。圖2圖示了四個(gè)峰值210-213，每個(gè)峰值對(duì)應(yīng)于一個(gè)狀態(tài)。在多級(jí)單元閃速存儲(chǔ)器中，閾值電壓分布曲線200的不同的峰值210-213被用于將兩個(gè)位存儲(chǔ)在單元中。閾值電壓分布曲線200的峰值210-213標(biāo)記有相應(yīng)的二進(jìn)制值。因此，當(dāng)單元處于第一狀態(tài)210時(shí)，其表示低位(還被稱為最低有效位LSB)的“1”和高位(還被稱為最高有效位MSB)的“1”。狀態(tài)210通常是單元的初始未編程或者擦除狀態(tài)。同樣地，當(dāng)單元處于第二狀態(tài)211時(shí)，其表示低位的“0”和高位的“1”。當(dāng)單元處于第三狀態(tài)212時(shí)，其表示低位的“0”和高位的“0”。最后，當(dāng)單元處于第四狀態(tài)213時(shí)，其表示低位的“1”和高位的 “0”。閾值電壓分布210表示處于擦除狀態(tài)(“11”數(shù)據(jù)狀態(tài))的陣列中的單元的閾值電壓Vt的分布，具有0伏以下的負(fù)閾值電壓電平。存儲(chǔ)“10”和“00”用戶數(shù)據(jù)的存儲(chǔ)器單元的閾值電壓分布211和212分別被示出為分別在0和1伏之間和1和2伏之間。閾值電壓分布213示出了已被編程到“01”數(shù)據(jù)狀態(tài)的單元的分布，具有設(shè)定在2和4. 5伏讀通電壓之間的閾值電壓電平。因此，在圖2的示例性實(shí)施例中，0伏、1伏和2伏可以用作每個(gè)電平或狀態(tài)之間的電壓電平閾值。閃速存儲(chǔ)器160(例如，閃速存儲(chǔ)器160中的感測(cè)電路)使用電壓電平閾值來(lái)確定給定單元的電壓電平或狀態(tài)。閃速存儲(chǔ)器160將基于測(cè)量的電壓與電壓電平閾值的比較將一個(gè)或更多個(gè)位分配給每個(gè)單元，它們隨后作為硬判決被傳送到閃速控制系統(tǒng)110。 此外或者可替選地，在使用軟信息的實(shí)現(xiàn)中，閃速存儲(chǔ)器160可以將測(cè)量的電壓或者測(cè)量的電壓的量化形式作為軟信息傳送到閃速控制系統(tǒng)110，其中與存儲(chǔ)器單元中存儲(chǔ)的位數(shù)目相比，使用數(shù)目更大的位來(lái)表示測(cè)量的電壓。進(jìn)一步注意到，典型地使用公知的編程/驗(yàn)證技術(shù)來(lái)對(duì)單元編程。通常，在編程/ 驗(yàn)證周期期間，閃速存儲(chǔ)器160逐漸施加增加的電壓以將電荷存儲(chǔ)在單元晶體管中，直至超過(guò)最小目標(biāo)閾值電壓。例如，在圖2的示例中編程“10”數(shù)據(jù)狀態(tài)時(shí)，閃速存儲(chǔ)器160可以逐漸施加增加的電壓以將電荷存儲(chǔ)在單元晶體管中，直至超過(guò)了 0. 4V的最小目標(biāo)閾值電壓。如下文進(jìn)一步討論的，存儲(chǔ)在單個(gè)存儲(chǔ)器單元中的兩個(gè)位中的每一個(gè)來(lái)自不同的頁(yè)。換言之，存儲(chǔ)在每個(gè)存儲(chǔ)器單元中的兩個(gè)位中的每個(gè)位承載了不同的頁(yè)地址。當(dāng)輸入較低頁(yè)地址時(shí)訪問(wèn)圖2中示出的右側(cè)位。當(dāng)輸入較高頁(yè)地址時(shí)訪問(wèn)圖2中示出的左側(cè)位。圖3圖示了多級(jí)單元(MLC)閃速存儲(chǔ)器器件160中的示例性閃速單元陣列300的架構(gòu)，其中每個(gè)示例性單元典型地對(duì)應(yīng)于存儲(chǔ)兩個(gè)位的浮柵晶體管。在圖3中，每個(gè)單元與兩個(gè)位所屬的兩個(gè)頁(yè)的兩個(gè)編號(hào)關(guān)聯(lián)。示例性單元陣列部分300示出了字線η至η+2和四個(gè)位線。示例性閃速單元陣列300被分為偶數(shù)和奇數(shù)頁(yè)，其中例如具有偶數(shù)編號(hào)(諸如具有編號(hào)0和2的單元)的單元對(duì)應(yīng)于偶數(shù)頁(yè)，并且具有奇數(shù)編號(hào)(諸如具有編號(hào)1和3的單元)的單元對(duì)應(yīng)于奇數(shù)頁(yè)。字線η存儲(chǔ)例如偶數(shù)位線中的偶數(shù)頁(yè)0和2以及奇數(shù)位線中的奇數(shù)頁(yè)1和3。此外，圖3指示了示例性編程順序，其中按所指示的順序連續(xù)地(自下而上) 選擇并編程偶數(shù)或奇數(shù)位線單元。編號(hào)指示其中對(duì)頁(yè)編程的順序。例如，頁(yè)0在頁(yè)1之前被編程。對(duì)于偶數(shù)和奇數(shù)頁(yè)的編程的進(jìn)一步的討論，參見(jiàn)例如K.-τ. Park等人的“Α Zeroing Ce11-to-Ce11Interference Page Architecture With Temporary LSB Storing andParallel MSB Program Scheme for MLC NAND Flash Memories, “ IEEEJ. of Solid State Circuits, Vol. 43，No. 4,919-928, (2008 年 4 月)，其通過(guò)引用合并于此。圖4圖示了關(guān)于圖2的電壓分配方案的示例性兩級(jí)MLC編程方案400。如圖4中所示，在LSB編程階段期間，如果LSB是零，則處于擦除狀態(tài)410的所選擇的單元的狀態(tài)移動(dòng)到最低編程狀態(tài)411。因此，在LSB編程階段中，將存儲(chǔ)器單元從擦除狀態(tài)“11”編程到“10”。 接下來(lái)，在MSB編程階段期間，根據(jù)前一 LSB數(shù)據(jù)，連續(xù)形成兩個(gè)狀態(tài)，即狀態(tài)“00^412)和狀態(tài)“01 ” (413)。通常，在MSB編程階段期間，“ 10”狀態(tài)被編程到“00”，并且狀態(tài)"11"被編程到“01”。注意，圖4的編程方案400圖示了與從狀態(tài)410到狀態(tài)413的狀態(tài)改變關(guān)聯(lián)的最大電壓漂移。已提出或建議了許多編程方案來(lái)減少與狀態(tài)改變關(guān)聯(lián)的最大電壓漂移，從而減少由電壓漂移引起的ICI。圖5A和5B共同地圖示了減少?gòu)?qiáng)加在相鄰單元上的ICI的可替選的MLC編程方案 500。如圖5A中所示，在LSB編程階段期間，按與SLC編程相似的方式將存儲(chǔ)器單元從狀態(tài)“11”編程到作為臨時(shí)(或中間)狀態(tài)的狀態(tài)“x0”。在同一字線中的相鄰單元也被LSB 編程之后，由于ICI，分布可能被擴(kuò)寬，如圖5A中的峰值510所示。隨后，在圖5B中所示的 MSB編程階段中，“x0”狀態(tài)被編程到作為對(duì)應(yīng)于輸入數(shù)據(jù)的最終狀態(tài)的“00”和“ 10”，或者 “11”狀態(tài)被編程到最終的“01”狀態(tài)。通常，在MSB編程階段中除“11”單元以外的所有存儲(chǔ)器單元從關(guān)于LSB數(shù)據(jù)的臨時(shí)編程狀態(tài)重新編程到其最終狀態(tài)，從而可以極大地減少由相鄰單元引起的ICI。處于最終狀態(tài)的單元將不會(huì)受到當(dāng)其處于中間狀態(tài)時(shí)經(jīng)歷的ICI，這是因?yàn)槠湟驯恢匦戮幊痰阶罱K狀態(tài)。處于最終狀態(tài)的單元將僅受到由于其處于最終狀態(tài)而經(jīng)歷的ICI。如上文提到的，圖5A和5B的多步驟編程順序使用中間編程狀態(tài)，從而減少了最大電壓改變并且因此減少由這些電壓改變引起的ICI。在圖5B中可以看到，例如MSB編程階段期間的最大電壓漂移分別與從狀態(tài)“11”到“01”和從狀態(tài)“ x0，，到狀態(tài)“ 10 ”的變換關(guān)聯(lián)。這些電壓漂移明顯小于圖4中的從狀態(tài)“11”到“01”的最大電壓漂移。圖6更詳細(xì)地圖示了多級(jí)單元(MLC)閃速存儲(chǔ)器器件130中的示例性閃速單元陣列600。如圖6中所示，閃速單元陣列600的每個(gè)閃速單元Ci存儲(chǔ)三個(gè)位。圖6圖示了關(guān)于一個(gè)模塊的閃速單元陣列架構(gòu)，其中每個(gè)示例性單元典型地對(duì)應(yīng)于存儲(chǔ)三個(gè)位的浮柵晶體管。示例性單元陣列600由m個(gè)字線和η個(gè)位線組成。典型地，在當(dāng)前的多頁(yè)單元閃速存儲(chǔ)器中，單個(gè)單元中的位屬于不同的頁(yè)。在圖6的示例中，每個(gè)單元的三個(gè)位對(duì)應(yīng)于三個(gè)不同的頁(yè)，并且每個(gè)字線存儲(chǔ)三個(gè)頁(yè)。在下面的討論中，頁(yè)0、1和2被稱為字線中的較低、 中間和較高頁(yè)級(jí)。如上文指示的，閃速單元陣列可以被進(jìn)一步分為偶數(shù)和奇數(shù)頁(yè)，其中例如具有偶數(shù)編號(hào)的單元(諸如圖6中的單元2和4)對(duì)應(yīng)于偶數(shù)頁(yè)，并且具有奇數(shù)編號(hào)的單元(諸如圖6中的單元1和3)對(duì)應(yīng)于奇數(shù)頁(yè)。在該情況中，頁(yè)(諸如頁(yè)0)將包含偶數(shù)單元中的偶數(shù)頁(yè)(偶數(shù)頁(yè)0)和奇數(shù)單元中的奇數(shù)頁(yè)(奇數(shù)頁(yè)0)。單元間干擾和其他干擾圖7圖示了由于許多示例性侵略者單元720而對(duì)目標(biāo)單元710呈現(xiàn)的干擾，諸如單元間干擾、后模式依賴性、噪聲和其他失真。在圖7中使用如下記號(hào)WL 字線；BL:位線；BLo 奇數(shù)位線BLe 偶數(shù)位線C:電容。例如，ICI由在目標(biāo)單元710已被編程之后編程的侵略者單元720引起。ICI改變目標(biāo)單元710的電壓Vt。在示例性實(shí)施例中，采取“自下而上”的編程方案并且位線i和 i+1中的相鄰的侵略者單元引起了目標(biāo)單元710的ICI。對(duì)于塊的這種自下而上的編程，如圖7中所示，來(lái)自較低位線i_l的ICI被移除，并且高達(dá)五個(gè)相鄰單元作為侵略者單元720 對(duì)ICI有貢獻(xiàn)。然而，注意，如對(duì)于本領(lǐng)域的普通技術(shù)人員明顯的，這里討論的技術(shù)可以歸納為如下情況，其中來(lái)自諸如字線i_l的其他字線的侵略者單元也對(duì)ICI有貢獻(xiàn)。如果來(lái)自字線i-1、i和i+Ι的侵略者單元對(duì)ICI有貢獻(xiàn)，則需要考慮高達(dá)八個(gè)最近的相鄰單元。遠(yuǎn)離目標(biāo)單元的其他單元可被忽略，條件是它們對(duì)ICI的貢獻(xiàn)是可忽略的。通常，通過(guò)分析編程順序方案(諸如自下而上或偶/奇技術(shù))來(lái)識(shí)別侵略者單元720，從而識(shí)別在給定目標(biāo)單元710之后編程的侵略者單元720。通常，Vt是表示存儲(chǔ)在單元上并且在讀取操作期間獲得的數(shù)據(jù)的電壓。Vt可以通過(guò)讀取操作獲得，例如，作為具有比每個(gè)單元存儲(chǔ)的位數(shù)目更高的精度的軟電壓值，或者作為按與每個(gè)單元存儲(chǔ)的位數(shù)目相同的分辨率(對(duì)于3位/單元閃速存儲(chǔ)器，其是3位)量化到硬電壓電平的值。對(duì)于ICI減輕技術(shù)的更詳細(xì)的討論，參見(jiàn)例如，題為“Methodsand Apparatus for Read-Side Intercell Interference Mitigation in FlashMemories，，的國(guó)際專利申請(qǐng) PCT/US09/493^ 或者題為 “Methods andApparatus for Write-Side Intercell Interference Mitigation in FlashMemories” 的國(guó)際專利申請(qǐng) PCT/US09/49327，它們均通過(guò)引用合并于此。軟數(shù)據(jù)生成本發(fā)明提供了用于閃速存儲(chǔ)器的軟解映射和軟數(shù)據(jù)生成技術(shù)。在下文結(jié)合圖12A 進(jìn)一步討論的一個(gè)示例性實(shí)施例中，使用概率統(tǒng)計(jì)數(shù)據(jù)(諸如概率密度函數(shù)、其近似、基于位的概率或者基于單元的概率)，根據(jù)閃速存儲(chǔ)器分配的軟數(shù)據(jù)生成增強(qiáng)的軟數(shù)據(jù)。在下文結(jié)合圖12B進(jìn)一步討論的另一示例性實(shí)施例中，使用概率統(tǒng)計(jì)數(shù)據(jù)(諸如概率密度函數(shù)、其近似、基于位的概率或者基于單元的概率)，根據(jù)閃速存儲(chǔ)器分配的硬數(shù)據(jù)生成軟數(shù)據(jù)。通常，在最初時(shí)獲得由閃速存儲(chǔ)器分配的數(shù)據(jù)。本發(fā)明隨后基于來(lái)自閃速存儲(chǔ)器的數(shù)據(jù)生成或增強(qiáng)諸如概率或可靠性信息的軟信息。所生成的軟信息可以可選地用于軟判決解碼。如這里使用的，術(shù)語(yǔ)“概率密度函數(shù)”應(yīng)包括概率密度函數(shù)及其近似，諸如直方圖和高斯近似。
圖8是根據(jù)本發(fā)明的并入了基于控制器的軟數(shù)據(jù)生成技術(shù)的示例性閃速存儲(chǔ)器系統(tǒng)800的示意性框圖。如圖8中所示，示例性閃速存儲(chǔ)器系統(tǒng)800包括由接口 850連接的閃速控制系統(tǒng)810和閃速存儲(chǔ)器模塊860。示例性閃速控制系統(tǒng)810包括閃速控制器820 和讀取通道825，其典型地位于一個(gè)或更多個(gè)集成電路上。 示例性讀取通道825包括信號(hào)處理單元830、編碼器/解碼器模塊840和一個(gè)或更多個(gè)緩沖器845。注意，術(shù)語(yǔ)“讀取通道”也可以涵蓋寫入通道。在可替選的實(shí)施例中，編碼器/解碼器模塊840和一些緩沖器845可以在閃速控制器820內(nèi)部實(shí)現(xiàn)。編碼器/解碼器模塊840和緩沖器845可以例如使用公知的商用技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)，進(jìn)行如這里的修改以提供本發(fā)明的特征和功能。示例性信號(hào)處理單元830包括一個(gè)或更多個(gè)處理器，其實(shí)現(xiàn)一個(gè)或更多個(gè)軟解映射器和/或軟數(shù)據(jù)生成處理835，如下文例如分別結(jié)合圖12A和12B進(jìn)一步討論的。示例性閃速存儲(chǔ)器模塊860包括存儲(chǔ)器陣列870和一個(gè)或更多個(gè)緩沖器880，它們均可以使用公知的商用技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)。在所公開(kāi)的軟數(shù)據(jù)生成技術(shù)的各種實(shí)施例中，示例性接口 850可能需要傳送與傳統(tǒng)的閃速存儲(chǔ)器系統(tǒng)相關(guān)的額外信息，諸如表示與侵略者單元關(guān)聯(lián)的信息的值。因此， 接口 850可能需要具有比傳統(tǒng)的閃速存儲(chǔ)器系統(tǒng)中的接口更高的容量或更快的速率。接口 850可以可選地例如，根據(jù)在2009年6月30日提交的并且通過(guò)引用合并于此的題為 "Methods and Apparatus for Interfacing Between a Flash MemoryControIler and a Flash Memory Array”(代理人編號(hào)08-0769)的國(guó)際PCT專利申請(qǐng)PCT/US09/493^的教導(dǎo)來(lái)實(shí)現(xiàn)，其使用例如雙數(shù)據(jù)速率(DDR)技術(shù)來(lái)增加接口 850的信息承載容量。在寫入操作期間，接口 850典型地使用頁(yè)或字線級(jí)訪問(wèn)技術(shù)來(lái)傳輸將被存儲(chǔ)在目標(biāo)單元中的編程值。 對(duì)于示例性的頁(yè)或字線級(jí)訪問(wèn)技術(shù)的更詳細(xì)的討論，參見(jiàn)例如，在2009年3月11日提交的題為“Methods and Apparatus for StoringData in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding And Per-Page Coding，，的國(guó)際專利申請(qǐng)PCT/US09/36810，其通過(guò)引用合并于此。在讀取操作期間，接口 850傳輸已從存儲(chǔ)器陣列870獲得的關(guān)于目標(biāo)和侵略者單元的硬和/或軟讀取值。例如，除了關(guān)于具有目標(biāo)單元的頁(yè)的讀取值之外，在接口總線上傳輸關(guān)于較高/較低字線或者相鄰偶數(shù)或奇數(shù)位線中的一個(gè)或更多個(gè)相鄰頁(yè)的讀取值。在圖 8的實(shí)施例中，所公開(kāi)的軟數(shù)據(jù)生成技術(shù)是在閃速存儲(chǔ)器外部實(shí)現(xiàn)的，典型地以為邏輯電路優(yōu)化以實(shí)現(xiàn)最低面積的處理技術(shù)實(shí)現(xiàn)。然而，這是以可能在接口 850上傳輸額外的侵略者單元數(shù)據(jù)為代價(jià)的。圖9是根據(jù)本發(fā)明的可替選的實(shí)施例的并入了基于存儲(chǔ)器的軟數(shù)據(jù)生成技術(shù)的示例性閃速存儲(chǔ)器系統(tǒng)900的示意性框圖。如圖9中所示，示例性閃速存儲(chǔ)器系統(tǒng)900包括由接口 950連接的閃速控制系統(tǒng)910和閃速存儲(chǔ)器模塊960。示例性閃速控制系統(tǒng)910包括閃速控制器920和可選的讀取通道925，其典型地位于一個(gè)或更多個(gè)集成電路上。在可替選的實(shí)施例中，編碼器/解碼器模塊940和一些緩沖器945可以在閃速控制器920內(nèi)部實(shí)現(xiàn)。示例性閃速控制器920可以例如使用公知的商用技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)，進(jìn)行如這里的修改以支持本發(fā)明的特征和功能。示例性讀取通道 925包括編碼器/解碼器模塊940和一個(gè)或更多個(gè)緩沖器945。編碼器/解碼器模塊940 和緩沖器945可以使用公知的商用技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)。示例性閃速存儲(chǔ)器模塊960包括存儲(chǔ)器陣列970和一個(gè)或更多個(gè)緩沖器980，它們均可以使用公知的商用技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)。此外，示例性閃速存儲(chǔ)器模塊960包括示例性的信號(hào)處理單元985，其包括實(shí)現(xiàn)一個(gè)或更多個(gè)軟解映射和/或軟數(shù)據(jù)生成處理990 的一個(gè)或更多個(gè)處理器，如下文例如分別結(jié)合圖12A和12B進(jìn)一步討論的。在所公開(kāi)的軟數(shù)據(jù)生成技術(shù)的各種實(shí)施例中，示例性接口 950可能需要傳送與傳統(tǒng)的閃速存儲(chǔ)器系統(tǒng)相關(guān)的額外信息，諸如表示與侵略者單元關(guān)聯(lián)的信息的值。因此，接口 950可能需要具有比傳統(tǒng)的閃速存儲(chǔ)器系統(tǒng)中的接口更高的容量或更快的速率。接口 950 可以可選地例如，根據(jù)在2009年6月30日提交的并且通過(guò)引用合并于此的題為“Methods and Apparatus for Interfacing Between a Flash MemoryControIler and a Flash Memory Array” (代理人編號(hào)08-0769)的國(guó)際PCT專利申請(qǐng)PCT/US09/493^的教導(dǎo)來(lái)實(shí)現(xiàn)，其使用例如雙數(shù)據(jù)速率(DDR)技術(shù)來(lái)增加接口 950的信息承載容量。在寫入操作期間，接口 950傳輸將被存儲(chǔ)到目標(biāo)和侵略者單元中的編程數(shù)據(jù)。在讀取操作期間，接口 950傳輸關(guān)于目標(biāo)單元和可選地侵略者單元的新的硬或軟讀取值或數(shù)據(jù)。典型地，對(duì)于單次讀取訪問(wèn)所傳送的信息是數(shù)據(jù)的頁(yè)或字線。注意，以使用用于制造閃速存儲(chǔ)器的存儲(chǔ)器加工技術(shù)在存儲(chǔ)器內(nèi)部實(shí)現(xiàn)軟數(shù)據(jù)生成處理為代價(jià)(典型地針對(duì)存儲(chǔ)器和非邏輯電路進(jìn)行優(yōu)化)，僅發(fā)送關(guān)于目標(biāo)單元的數(shù)據(jù)減少了接口 950的帶寬要求。圖10圖示了具有根據(jù)在2009年6月30日提交的題為“Methodsand Apparatus for Soft Demapping and Intercell Interference Mitigationin Flash Memories，，的國(guó)際專利申請(qǐng)PCT/US09/49333(其通過(guò)引用合并于此)的教導(dǎo)的迭代的解映射和解碼以及可選的交織的示例性閃速讀取通道架構(gòu)1000。如圖10中所示，示例性寫入路徑包括編碼器 1010、可選的交織器1020、串并轉(zhuǎn)換器1030和映射器1040。數(shù)據(jù)以已知的方式被寫入存儲(chǔ)器1050并從其中讀取。示例性讀取路徑包括軟解映射器或軟數(shù)據(jù)生成器1060、并串轉(zhuǎn)換器 1070、解交織器1080、解碼器1090和交織器1095。通常，如下文進(jìn)一步討論的，軟解映射器或者軟數(shù)據(jù)生成器1060生成如下文進(jìn)一步描述的軟信息，該軟信息由解碼器1090處理以生成新的軟信息并且以迭代的方式反饋到軟解映射器，直至迭代處理收斂到最終判決。在下文的題為“使用讀取統(tǒng)計(jì)數(shù)據(jù)計(jì)算軟數(shù)據(jù)(LLR) ”的部分中討論了根據(jù)本發(fā)明的由軟解映射器1060使用的用于生成軟信息(LLR)的等式。如圖10中所示，由解映射器 1060生成的軟信息可以用于反饋路徑中的軟解映射器1060、解交織器1080、解碼器1090和交織器1095之間的迭代的解映射和解碼?；趤?lái)自閃速存儲(chǔ)器的書籍的軟數(shù)據(jù)生成本發(fā)明認(rèn)識(shí)到，當(dāng)前的閃速存儲(chǔ)器860、960典型地僅向閃速控制系統(tǒng)810、910提
供硬數(shù)據(jù)。然而，公知的是，軟數(shù)據(jù)可以提高解碼處理中的錯(cuò)誤率性能。因此，根據(jù)本發(fā)明的一個(gè)方面，使用來(lái)自閃速存儲(chǔ)器860、960的硬數(shù)據(jù)來(lái)估計(jì)軟數(shù)據(jù)并且從而提高閃速控制系統(tǒng)810、910中的解碼性能。例如，如下文討論的，硬數(shù)據(jù)的統(tǒng)計(jì)性質(zhì)可以用于估計(jì)或增強(qiáng)軟數(shù)據(jù)。隨后可以使用所生成的軟數(shù)據(jù)用于解碼，諸如LDPC碼的置信傳播解碼，以提高錯(cuò)誤率性能。根據(jù)本發(fā)明的另一方面，閃速存儲(chǔ)器860、960向閃速控制系統(tǒng)810、910提供軟數(shù)據(jù)或軟信息。根據(jù)由閃速存儲(chǔ)器860、960提供的軟數(shù)據(jù)生成增強(qiáng)的軟數(shù)據(jù)，從而提高閃速控制系統(tǒng)810、910中的解碼性能。在使用軟信息的實(shí)現(xiàn)中，閃速存儲(chǔ)器系統(tǒng)860、960將測(cè)量的電壓或者測(cè)量的電壓的量化形式作為軟信息傳送到閃速控制系統(tǒng)810、910，其中與存儲(chǔ)器單元中存儲(chǔ)的位數(shù)目相比，使用數(shù)目更大的位來(lái)表示測(cè)量的電壓。圖11圖示了根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有基于控制器的軟數(shù)據(jù)生成的示例性閃速存儲(chǔ)器系統(tǒng)1100。如圖11中所示，示例性閃速存儲(chǔ)器系統(tǒng)1100包括由接口 1115連接的閃速存儲(chǔ)器模塊Ilio和閃速控制系統(tǒng)1120。如后面討論的，軟或硬數(shù)據(jù)值(或此兩者) 可以由閃速存儲(chǔ)器模塊1110分配并且在接口 1115上被傳輸?shù)介W速控制系統(tǒng)1120用于進(jìn)一步解碼和處理。示例性閃速控制系統(tǒng)1120包括下文結(jié)合圖12A和12B進(jìn)一步討論的軟解映射器/軟數(shù)據(jù)生成器1200以及下文結(jié)合圖13-14進(jìn)一步討論的解碼器1400。解碼器 1400可以例如，使用LDPC解碼算法來(lái)實(shí)施，諸如Belief Propagation, Message Passing、 Sum-Product 或者 Min-Sum 算法。如圖11中所示，軟解映射器/軟數(shù)據(jù)生成器1200生成的軟信息可以可選地用于軟解映射器/軟數(shù)據(jù)生成器1200和解碼器1400之間的迭代的解映射和解碼。通常，如圖 11中所示，軟解映射器/軟數(shù)據(jù)生成器1200生成如下文的題為“使用讀取統(tǒng)計(jì)數(shù)據(jù)計(jì)算軟數(shù)據(jù)(LLR)，，的部分中討論的具有LLR，Le的形式的軟信息。在最初時(shí)，由軟解映射器/軟數(shù)據(jù)生成器1200計(jì)算的LLR，Le基于來(lái)自閃速存儲(chǔ)器1110的軟或硬讀出數(shù)據(jù)(或此兩者) 以及相應(yīng)的統(tǒng)計(jì)數(shù)據(jù)。LLR，Le由解碼器1400處理以生成新的軟信息La，其以迭代的方式反饋回到軟解映射器/軟數(shù)據(jù)生成器1200，直至迭代處理收斂到最終判決。軟解映射器/軟數(shù)據(jù)生成器1200圖12A是描述并入本發(fā)明的用于根據(jù)閃速存儲(chǔ)器810、910提供的軟數(shù)據(jù)生成增強(qiáng)的軟數(shù)據(jù)的特征的示例性軟解映射處理1200的流程圖。如圖12A中所示，示例性軟解映射處理1200在最初時(shí)在步驟1210期間從閃速存儲(chǔ)器810、910獲得關(guān)于目標(biāo)單元的軟數(shù)據(jù)r， 并且可選地獲得表示存儲(chǔ)在與目標(biāo)單元關(guān)聯(lián)的侵略者單元(一個(gè)或更多個(gè))中的數(shù)據(jù)的一個(gè)或更多個(gè)值h。軟解映射處理1200隨后在步驟1220期間基于r和可選地h獲得統(tǒng)計(jì)數(shù)據(jù)(或概率)，諸如一個(gè)或更多個(gè)概率密度函數(shù)。下文在題為“統(tǒng)計(jì)數(shù)據(jù)的收集”的部分中進(jìn)一步地討論了統(tǒng)計(jì)數(shù)據(jù)。隨后在步驟1230期間，使用所獲得的統(tǒng)計(jì)數(shù)據(jù)計(jì)算LLR(—個(gè)或更多個(gè))。在下文的題為“使用讀取統(tǒng)計(jì)數(shù)據(jù)計(jì)算軟數(shù)據(jù)(LLR)，，的部分中討論了 LLR。隨后在步驟1240期間，將計(jì)算的LLR提供給解碼器1400，或者可選地提供給解交織器。計(jì)算的LLR可以可選地被用于例如基于LLR的符號(hào)進(jìn)行關(guān)于讀取數(shù)據(jù)的最終判決。圖12B是描述并入本發(fā)明的用于根據(jù)閃速存儲(chǔ)器810、910提供的硬數(shù)據(jù)生成軟數(shù)據(jù)的特征的示例性軟數(shù)據(jù)生成處理1250的流程圖。如圖12B中所示，示例性軟數(shù)據(jù)生成處理1250在最初時(shí)在步驟1260期間從閃速存儲(chǔ)器810、910獲得關(guān)于目標(biāo)單元的硬數(shù)據(jù)§，并且可選地獲得表示存儲(chǔ)在與目標(biāo)單元關(guān)聯(lián)的侵略者單元(一個(gè)或更多個(gè))中的數(shù)據(jù)的一個(gè)或更多個(gè)值G。硬數(shù)據(jù)§可以是例如，由閃速存儲(chǔ)器810、910分配給每個(gè)單元的二進(jìn)制位或者電平。為了計(jì)算關(guān)于單元中的一個(gè)位的LLR并且其他位不可用，使用例如頁(yè)和字線訪問(wèn)技術(shù)來(lái)讀取單元中的其他位。對(duì)于示例性的頁(yè)或字線級(jí)訪問(wèn)技術(shù)的更詳細(xì)的討論，參見(jiàn)例如，在 2009 年 3 月 11 曰提交的題為"Methods and Apparatus for Storing Data in a Multi-Level Cell FlashMemory Device with C ross-Page Sectors,Multi-Page Coding And Per-Page Coding”的國(guó)際專利申請(qǐng)PCT/US09/36810，其通過(guò)引用合并于此。對(duì)于頁(yè)訪問(wèn)技術(shù)，讀取LLR正被計(jì)算的頁(yè)，并且可選地，也可以讀取同一字線中的其他頁(yè)，從而可以將硬數(shù)據(jù)映射到關(guān)于單元的級(jí)別§。通過(guò)字線訪問(wèn)技術(shù)，可以讀取整個(gè)字線以獲得單元中的所有位，從這些位獲得硬數(shù)據(jù)級(jí)§。例如，通過(guò)從侵略者單元720 (或者其中存儲(chǔ)侵略者單元720的頁(yè)或字線)讀出多個(gè)位來(lái)獲得模式G。對(duì)于用于讀出侵略者單元的技術(shù)的更詳細(xì)的討論，參見(jiàn)例如，題為 "Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash Memories”的國(guó)際專利申請(qǐng)PCT/US09/493^，其通過(guò)引用合并于此。軟數(shù)據(jù)生成處理1250隨后在步驟1270期間基于§和可選地^獲得統(tǒng)計(jì)數(shù)據(jù)(或概率)，諸如一個(gè)或更多個(gè)概率密度函數(shù)。如下文在題為“統(tǒng)計(jì)數(shù)據(jù)的收集”的部分中進(jìn)一步地討論的，統(tǒng)計(jì)數(shù)據(jù)也可以是基于位的或基于單元的概率。如下文的題為“使用讀取統(tǒng)計(jì)數(shù)據(jù)計(jì)算軟數(shù)據(jù)(LLR) ”的部分中關(guān)于各種高斯近似等式的討論，當(dāng)使用關(guān)于軟讀取值的分布的高斯近似時(shí)，統(tǒng)計(jì)數(shù)據(jù)包括分布的平均值或方差?？梢岳缭陂W速存儲(chǔ)器芯片針對(duì)不同性能因數(shù)的特征化期間(諸如編程/擦除周期、讀取周期和溫度)預(yù)先計(jì)算平均值和方差并且將其存儲(chǔ)在表格中。可以基于性能因數(shù)，并且可選地還基于侵略者單元720中存儲(chǔ)的模式 從表格獲得平均值和方差。隨后在步驟1280期間使用所獲得的統(tǒng)計(jì)數(shù)據(jù)來(lái)計(jì)算LLR。在下文的題為“使用讀取統(tǒng)計(jì)數(shù)據(jù)計(jì)算軟數(shù)據(jù)(LLR) ”的部分中討論了 LLR。注意，如題為“使用讀取統(tǒng)計(jì)數(shù)據(jù)計(jì)算軟數(shù)據(jù)(LLR)，，的部分中解釋的，除了統(tǒng)計(jì)數(shù)據(jù)或者替代統(tǒng)計(jì)數(shù)據(jù)，可以可選地使用由解碼器提供的先驗(yàn)LLR La來(lái)計(jì)算LLR。當(dāng)計(jì)算了關(guān)于單元中的位的LLR時(shí)，使用關(guān)于單元中的至少一個(gè)位(可選地所有其他位)的先驗(yàn)LLRLa。這需要單元中的這些其他位已被讀取并且已由解碼器計(jì)算關(guān)于它們的先驗(yàn)LLR La0隨后在步驟1290期間將計(jì)算的LLR提供給解碼器1400，或者可選地提供給解交織器。計(jì)算的LLR可以可選地用于例如基于LLR的符號(hào)進(jìn)行關(guān)于讀取數(shù)據(jù)的最終判決。注意，如在 2009 年 3 月 11 曰提交的題為"Methods and Apparatus for Storing Data in a Multi-Level CellFlash Memory Device with Cross-Page Sectors, Multi-Page Coding AndPer-Page Coding”的國(guó)際專利申請(qǐng)PCT/US09/36810 (其通過(guò)弓丨用合并于此)中描述的， 單元中的所有位(或者字線中的所有頁(yè))可以被共同地編碼和解碼。在另一實(shí)施例中，再次如國(guó)際專利申請(qǐng)PCT/US09/36810中描述的，單元中的位(或者字線中的所有頁(yè))可以被分立地編碼和解碼。
解碼器1400-LDPC實(shí)現(xiàn)下面的LDPC碼和LDPC解碼的背景討論基于A. J. Blanksby和C. J. Howland 的"A 690-mff 1-Gb/s 1024-b, Rate-l/2Low-Density Parity-Check Decoder, “ IEEE J. Solid-State Circuits, Vol. 37,404-412 (Mar. 2002)中的討論，其通過(guò)引用合并于此。對(duì)于更詳細(xì)的討論，請(qǐng)讀者參考Blanksby和Howland的完整論文。LDPC碼的圖表示還可以使用二部圖來(lái)表示LDPC碼，其中一個(gè)節(jié)點(diǎn)集合表示奇偶校驗(yàn)約束而另一集合表示數(shù)據(jù)位。圖13是LDPC碼的示例性二部圖表示1300。奇偶校驗(yàn)矩陣是圖的關(guān)聯(lián)矩陣，其中如果設(shè)定了 H中的元l·^，即非零，則對(duì)應(yīng)于H中的列i的位節(jié)點(diǎn)i連接到對(duì)應(yīng)于H 中的行j的校驗(yàn)節(jié)點(diǎn)j。一種用于對(duì)LDPC碼解碼的算法被稱為和-積算法。為了該算法的良好解碼性能， 重要的是，LDPC碼的圖表示中的周期長(zhǎng)度是盡可能長(zhǎng)的。在圖13的示例性表示中，圖示了長(zhǎng)度為四的示例性短周期。諸如圖13中圖示的長(zhǎng)度為4的周期的短周期使和-積算法的性能劣化。另一用于對(duì)LDPC碼解碼的公知算法是最小和算法。和-積算法和-積算法是用于對(duì)LDPC碼解碼的迭代算法。和-積算法還被稱為消息傳遞算法或置信傳播。對(duì)于和-積算法的更詳細(xì)的討論，參見(jiàn)例如，A. J. Blanksby和C. J. Howland 的"A 690-mff 1-Gb/s 1024-b, Rate-1/2 Low-Density Parity-Check Decoder, “ IEEE J.Solid-State Circuits, Vol.37,404-412(Mar. 2002) , D.E. Hocevar ^ “ LDPC CodeConstruction With Flexible Hardware Implementation, " IEEE Int' 1 Conf. on Comm. (ICC)，Anchorage, AK, 2708-2712 (May, 2003)以及 R. N. S. Ratnayake> Ε. F. Haratsch 禾口 Gu-Yeon Wei 的"A Bit-node centricarchitecture for low-density parity check decoders, " ' IEEE GlobalTelecommunications Conference (Globecom), Washington, D. C. , 265-270 (November 2007)，它們均通過(guò)引用合并于此。Le, i是關(guān)于位i的由軟解映射器/軟數(shù)據(jù)生成器提供的外在LLR。從校驗(yàn)節(jié)點(diǎn)j到位節(jié)點(diǎn)i的消息I^i由下式給出從位節(jié)點(diǎn)i到校驗(yàn)節(jié)點(diǎn)j的消息(^j由下式給出
權(quán)利要求
1.一種用于生成關(guān)于存儲(chǔ)器器件的至少一個(gè)軟數(shù)據(jù)值的方法，所述方法包括獲得至少一個(gè)硬讀取值；以及基于關(guān)于讀取所述硬讀取值的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)生成與所述至少一個(gè)硬讀取值關(guān)聯(lián)的所述軟數(shù)據(jù)值。
2.如權(quán)利要求1所述的方法，其中所述硬讀取值包括數(shù)據(jù)位、電壓電平、電流水平和電阻水平中的一個(gè)或更多個(gè)。
3.如權(quán)利要求1所述的方法，其中所述硬讀取值包括軟數(shù)據(jù)和硬數(shù)據(jù)中的一個(gè)或更多個(gè)。
4.如權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)值包括用于生成一個(gè)或更多個(gè)對(duì)數(shù)似然比的軟讀取值。
5.如權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)值包括一個(gè)或更多個(gè)對(duì)數(shù)似然比。
6.如權(quán)利要求1所述的方法，其中所述一個(gè)或更多個(gè)所述步驟是由控制器、讀取通道、 信號(hào)處理單元和解碼器中的一個(gè)或更多個(gè)實(shí)現(xiàn)的。
7.如權(quán)利要求1所述的方法，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括至少一個(gè)概率密度函數(shù)。
8.如權(quán)利要求1所述的方法，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)在多個(gè)字線上取平均，并且其中所平均的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)用于生成所述軟數(shù)據(jù)值。
9.如權(quán)利要求1所述的方法，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括基于位的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)、基于單元的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)和取決于模式的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)中的一個(gè)或更多個(gè)。
10.如權(quán)利要求9所述的方法，其中針對(duì)所述存儲(chǔ)器器件中的多個(gè)字線維持分立的基于單元的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)。
11.如權(quán)利要求9所述的方法，其中關(guān)于一個(gè)或更多個(gè)可能電平LVLw&的所述基于單元的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)基于當(dāng)所述寫入電平LVLwitJ皮寫入或解碼時(shí)電平口1^3(1被讀取的概率。
12.如權(quán)利要求9所述的方法，其中關(guān)于一個(gè)或更多個(gè)可能電平LVLrad的所述基于單元的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)基于當(dāng)所述讀取電平LVLrad被讀取時(shí)電平LVwite被寫入或解碼的概率。
13.如權(quán)利要求1所述的方法，進(jìn)一步包括如下步驟獲得表示針對(duì)閃速存儲(chǔ)器中的至少一個(gè)侵略者單元存儲(chǔ)的數(shù)據(jù)的值h。
14.如權(quán)利要求13所述的方法，其中所述值h包括硬數(shù)據(jù)和軟數(shù)據(jù)中的一個(gè)或更多個(gè)。
15.如權(quán)利要求13所述的方法，其中所述獲得步驟進(jìn)一步包括讀取所述至少一個(gè)侵略者單元的步驟。
16.如權(quán)利要求13所述的方法，其中所述獲得步驟進(jìn)一步包括讀取所述至少一個(gè)侵略者單元所處的一個(gè)或更多個(gè)頁(yè)或字線的步驟。
17.如權(quán)利要求1所述的方法，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括所述目標(biāo)單元上的干擾的指示。
18.如權(quán)利要求17所述的方法，其中所述干擾包括后模式依賴性、單元間干擾、編程干擾、讀取干擾和額外噪聲中的一個(gè)或更多個(gè)。
19.如權(quán)利要求1所述的方法，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括至少一個(gè)侵略者單元對(duì)所述目標(biāo)單元的取決于模式的干擾。
20.如權(quán)利要求19所述的方法，其中關(guān)于一個(gè)或更多個(gè)識(shí)別模式以及關(guān)于一個(gè)或更多個(gè)可能的參考電平LVLMf的所述取決于模式的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)基于當(dāng)所述參考電平LVLMf被解碼或?qū)懭霑r(shí)電平LVLrad被讀取的概率。
21.如權(quán)利要求19所述的方法，其中關(guān)于一個(gè)或更多個(gè)識(shí)別模式和關(guān)于一個(gè)或更多個(gè)可能的讀取電平LVLread的所述取決于模式的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)基于當(dāng)所述讀取電平口、3(1被讀取時(shí)參考電平LVLMf被解碼或?qū)懭氲母怕省?br> 22.如權(quán)利要求1所述的方法，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括位置特定的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)， 并且其中為所述存儲(chǔ)器器件的所期望的位置生成所述軟數(shù)據(jù)值。
23.如權(quán)利要求22所述的方法，其中關(guān)于至少一個(gè)所期望的位置以及關(guān)于一個(gè)或更多個(gè)可能的參考電平LVLMf的所述位置特定的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)基于當(dāng)所述參考電平LVLMf被解碼或?qū)懭霑r(shí)在所述所期望的位置讀取電平LVLread的概率。
24.如權(quán)利要求22所述的方法，其中關(guān)于至少一個(gè)所期望的位置和關(guān)于一個(gè)或更多個(gè)可能的讀取電平LVLread的所述位置特定的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)基于當(dāng)所述讀取電平LVLread在所述所期望的位置被讀取時(shí)參考電平LVLMf被解碼或?qū)懭氲母怕省?br> 25.如權(quán)利要求1所述的方法，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)被表示為存儲(chǔ)的表格和表達(dá)式中的一個(gè)或更多個(gè)。
26.如權(quán)利要求1所述的方法，其中使用高斯近似來(lái)表達(dá)所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)。
27.如權(quán)利要求1所述的方法，進(jìn)一步包括向解碼器提供所述軟數(shù)據(jù)值的步驟。
28.如權(quán)利要求27所述的方法，其中所述軟數(shù)據(jù)值被迭代地提供給所述解碼器。
29.如權(quán)利要求觀所述的方法，其中所述軟數(shù)據(jù)值被提供給所述解碼器，并且其中所述解碼器計(jì)算新的軟數(shù)據(jù)值，并且其中以迭代的方式處理所述新的軟數(shù)據(jù)值，直至所述迭代處理收斂。
30.如權(quán)利要求1所述的方法，其中所述存儲(chǔ)器器件是閃速存儲(chǔ)器器件。
31.如權(quán)利要求1所述的方法，其中所述存儲(chǔ)器器件在每個(gè)單元能夠存儲(chǔ)至少兩個(gè)數(shù)據(jù)電平S。
32.如權(quán)利要求1所述的方法，其中所述獲得步驟進(jìn)一步包括讀取單元中的多個(gè)位的步驟。
33.如權(quán)利要求1所述的方法，其中所述獲得步驟進(jìn)一步包括讀取字線中的一個(gè)或更多個(gè)頁(yè)的步驟。
34.如權(quán)利要求1所述的方法，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括概率和概率分布的平均值或方差中的一個(gè)或更多個(gè)。
35.如權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)值包括如下計(jì)算的一個(gè)或更多個(gè)對(duì)數(shù)似然比
36.如權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)值包括如下計(jì)算的一個(gè)或更多個(gè)對(duì)數(shù)似然比
37.如權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)值包括如下計(jì)算的一個(gè)或更多個(gè)對(duì)數(shù)似然比
38.如權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)值包括如下計(jì)算的一個(gè)或更多個(gè)對(duì)數(shù)似然比
39.如權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)值包括如下計(jì)算的一個(gè)或更多個(gè)對(duì)數(shù)似然比
40.權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)包括如下計(jì)算的一個(gè)或更多個(gè)對(duì)數(shù)似然比
41.如權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)值包括如下計(jì)算的一個(gè)或更多個(gè)對(duì)數(shù)似然比其中關(guān)于多個(gè)狀態(tài)的電壓分布具有基本上相似的標(biāo)準(zhǔn)偏差σ (s) = σ。
42.如權(quán)利要求1所述的方法，其中所述軟數(shù)據(jù)值包括如下計(jì)算的一個(gè)或更多個(gè)對(duì)數(shù)似然比
43.一種用于生成關(guān)于存儲(chǔ)器器件的至少一個(gè)軟數(shù)據(jù)值的方法，所述方法包括 獲得軟讀取值；以及基于關(guān)于讀取所述軟讀取值的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)生成與所述軟讀取值關(guān)聯(lián)的所述軟數(shù)據(jù)值，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括位置特定的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)和取決于模式的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)中的一個(gè)或更多個(gè)。
44.如權(quán)利要求43所述的方法，其中從解碼器獲得所述軟讀取值。
45.一種用于生成關(guān)于存儲(chǔ)器器件的至少一個(gè)軟數(shù)據(jù)值的系統(tǒng)，所述方法包括 存儲(chǔ)器；以及至少一個(gè)處理器，耦合到所述存儲(chǔ)器，用于 獲得至少一個(gè)硬讀取值；以及基于關(guān)于讀取所述硬讀取值的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)生成與所述至少一個(gè)硬讀取值關(guān)聯(lián)的所述軟數(shù)據(jù)值。
46.一種用于生成關(guān)于存儲(chǔ)器器件的至少一個(gè)軟數(shù)據(jù)值的系統(tǒng)，所述方法包括 存儲(chǔ)器；以及至少一個(gè)處理器，耦合到所述存儲(chǔ)器，用于 獲得軟讀取值；以及基于關(guān)于讀取所述軟讀取值的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)生成與所述軟讀取值關(guān)聯(lián)的所述軟數(shù)據(jù)值，其中所述統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括位置特定的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)和取決于模式的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)中的一個(gè)或更多個(gè)。
全文摘要
提供了用于存儲(chǔ)器器件的軟數(shù)據(jù)生成的方法和裝置。通過(guò)獲得至少一個(gè)硬讀取值；并且基于關(guān)于讀取硬讀取值的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)生成與至少一個(gè)硬讀取值關(guān)聯(lián)的軟數(shù)據(jù)值，生成了關(guān)于存儲(chǔ)器器件的至少一個(gè)軟數(shù)據(jù)值。硬讀取值可以是數(shù)據(jù)位、電壓電平、電流水平和電阻水平中的一個(gè)或更多個(gè)。所生成的軟數(shù)據(jù)值可以是如下中的一個(gè)或更多個(gè)(i)用于生成一個(gè)或更多個(gè)對(duì)數(shù)似然比的軟讀取值；或者(ii)一個(gè)或更多個(gè)對(duì)數(shù)似然比。統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括基于位的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)和基于單元的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)中的一個(gè)或更多個(gè)。統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)還可以包括至少一個(gè)侵略者單元對(duì)目標(biāo)單元的取決于模式的干擾以及位置特定的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)。通過(guò)獲得軟讀取值；并且基于關(guān)于讀取軟讀取值的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)生成與軟讀取值關(guān)聯(lián)的軟數(shù)據(jù)值，生成了關(guān)于存儲(chǔ)器器件的至少一個(gè)軟數(shù)據(jù)值，其中統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)包括位置特定的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)和取決于模式的統(tǒng)計(jì)數(shù)據(jù)數(shù)據(jù)中的一個(gè)或更多個(gè)。
文檔編號(hào)G11C16/34GK102203876SQ200980143076
公開(kāi)日2011年9月28日 申請(qǐng)日期2009年9月30日 優(yōu)先權(quán)日2008年9月30日
發(fā)明者A·維緹亞埃夫, C·威廉姆森, E·F·哈拉特什, J·延, M·伊威科維克, N·米拉德諾維奇, V·克拉琦科夫斯基 申請(qǐng)人:Lsi公司