專利名稱：下拉控制電路及應(yīng)用其的移位寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存器，特別是有關(guān)一種高度可靠的下拉控制電路及應(yīng)用其的移位寄存器。
背景技術(shù)：
液晶顯示器(IXD)包含液晶顯示面板，其中液晶顯示面板由液晶單元與像素元件 所組成，每一像素元件對應(yīng)于液晶單元。這些像素大體上經(jīng)配置排列，以形成具有多個像素 行、列的矩陣。液晶顯示面板通過驅(qū)動電路來驅(qū)動，其中驅(qū)動電路包含一柵極驅(qū)動器 (gatedriver)與一數(shù)據(jù)驅(qū)動(data driver)。柵極驅(qū)動器產(chǎn)生多個柵極信號連續(xù)施加于柵 線，用以一列一列地相繼開啟像素單元。數(shù)據(jù)驅(qū)動產(chǎn)生多個源極信號(數(shù)據(jù)信號)，例如，連 續(xù)的取樣影像信號，同時施加于數(shù)據(jù)線上，并且同時柵極信號施加于柵線用以校準(zhǔn)液晶顯 示面板上的液晶單元的狀態(tài)來控制其光線穿透度，從而顯示影像于液晶顯示面板。在這驅(qū)動電路中，移位寄存器用于柵極驅(qū)動器中，使產(chǎn)生多個柵極信號以連續(xù)驅(qū) 動?xùn)啪€。為了降低節(jié)省成本，無不致力于將移位寄存器整合于液晶顯示面板中。舉例來說， 其中之一即是通過非晶硅薄膜晶體管(aSi TFTs)將移位寄存器制造組裝于液晶顯示面板 的一玻璃基材上，并且/或是在低溫多晶硅晶體管(LTPS TFTs)上。圖8繪示由數(shù)據(jù)驅(qū)動811與具有多級S/R的非晶硅(a_Si)移位寄存器812驅(qū)動 的液晶顯示器800的電路功能圖。移位寄存器的控制信號813包含六個時序信號CLK1， CLK2，...與CLK6、一啟動信號ST施加于第一 S/R級以及一參考電壓VSS。移位寄存器812 配置以根據(jù)控制信號813產(chǎn)生多個柵級信號Gl，G2，. . .，Gi,以通過柵線815來啟動像素 814。數(shù)據(jù)驅(qū)動811配置以根據(jù)一影像數(shù)據(jù)產(chǎn)生多個數(shù)據(jù)信號Dl，D2，. . .，Di，從而通過數(shù) 據(jù)線輸入至像素814以產(chǎn)生一對應(yīng)顯示框。圖9繪示一種具有一下拉控制電路的一般非晶硅(a-Si)移位寄存器900的電路 圖。下拉控制電路910包含四個相互電性耦接的晶體管T4，T5，T6與T7，用以控制晶體管 T8與T9。如圖10與圖11所示，在此配置下，節(jié)點(diǎn)K與節(jié)點(diǎn)P之間的電壓差K(n)-P(n)在 操作過程中，則周期地處于高電壓電位相當(dāng)長一段時間。然而，當(dāng)一高電壓電位持續(xù)地施加 于晶體管Τ5—長段時間，將由于其承受的應(yīng)力(stress)致使晶體管T5的特性惡化，并且 因而晶體管T5無法適切地作用運(yùn)轉(zhuǎn)，從而減低移位寄存器的可靠度。因此，迄今為止，本領(lǐng)域技術(shù)人員無不窮其努力找尋找解決之道，以改善上述的問 題癥結(jié)。

發(fā)明內(nèi)容
本發(fā)明的一態(tài)樣是有關(guān)于適用于移位寄存器的下拉控制電路。本發(fā)明的一實(shí)施例 中，下拉控制電路包含一第一輸入端、一第二輸入端、一第三輸入端、一釋放電路、至少四個 晶體管T4，T5，T6與T7。第一輸入端用以接收一第一控制電壓VI，第二輸入端用以接收一第二控制電壓V2，而第三輸入端用以接收一參考電壓VSS。一釋放電路具有一第一端電性 連接第二輸入端、一第二端電性連接一節(jié)點(diǎn)K與一第三端電性連接第三輸入端。晶體管T4具有一柵極電性連接第一端、一漏極電性連接?xùn)艠O與一源極電性連接 釋放電路的第二端。晶體管T5具有一柵極電性連接節(jié)點(diǎn)K、一漏極電性連接晶體管T4的漏 極與一源極電性連接一節(jié)點(diǎn)P。晶體管T6具有一柵極電性連接一節(jié)點(diǎn)Q、一漏極電性連接 節(jié)點(diǎn)K與一源極電性連接釋放電路的第三端。晶體管T7具有一柵極電性連接晶體管T6的 柵極、一漏極電性連接節(jié)點(diǎn)P與一源極電性連接晶體管T6的源極。一實(shí)施例中，其中釋放電路包含一晶體管T12具有一柵極、一漏極與一源極，分別 電性連接第一端、第二端與第三端。另一實(shí)施例中，釋放電路包含三晶體管T12，T13與T14。晶體管T12具有一柵 極、一漏極電性連接第二端與一源極電性連接第三端。晶體管T13具有一柵極電性連接第 一端、一漏極電性連接?xùn)艠O與一源極電性連接晶體管T12的柵極。晶體管T14具有一柵極 電性連接第一端、一漏極電性連接晶體管T12的柵極與一源極電性連接第三端。晶體管 T4-T6與晶體管T12-T14的至少一包含一金屬氧化物半導(dǎo)體薄膜晶體管(MOS thin film transistor)0另一實(shí)施例中，第一控制電壓VI、第二控制電壓V2與參考電壓VSS滿足邏輯關(guān)系 VIAND V2AND CLK(m) = 0。本發(fā)明的另一態(tài)樣是有關(guān)于一種具有多級的移位寄存器。每一級具有如上所述的 下拉控制電路。本發(fā)明的另一態(tài)樣則是一種適用于移位寄存器的下拉控制電路。在一實(shí)施例中， 下拉控制電路包含一輸入電路、一釋放電路、一下拉電路以及一輸出電路。輸入電路電性耦 接一第一控制電壓Vl。釋放電路電性耦接輸入電路、一第二控制電壓V2與一參考電壓VSS。 下拉電路電性耦接輸入電路與釋放電路。輸出電路電性耦接輸入電路與下拉電路。于一實(shí)施例中，第一控制電壓VI、第二控制電壓V2與參考電壓VSS滿足邏輯關(guān)系 VIAND V2AND CLK(m) = 0。于一實(shí)施例中，輸入電路包含一晶體管T4，具有一柵極電性耦接第一控制電壓 VI、一漏極電性連接?xùn)艠O與一源極電性連接一節(jié)點(diǎn)K。下拉控制電路包含一晶體管T6，具有 一柵極電性連接一節(jié)點(diǎn)Q、一漏極電性連接節(jié)點(diǎn)K與一源極電性耦接一釋放電路。輸出電路 包含一晶體管T5以及一晶體管T7。晶體管T5具有一柵極電性連接節(jié)點(diǎn)K、一漏極電性連 接晶體管T4的漏極與一源極電性連接一節(jié)點(diǎn)P。晶體管T7具有一柵極電性連接晶體管T6 的柵極、一漏極電性連接節(jié)點(diǎn)P與一源極電性連接晶體管T6的源極。于一實(shí)施例中，釋放電路包含一晶體管T12，具有一柵極電性耦接第二控制電壓V2、一漏極電性連接晶體管T4的源極與一源極電性耦接參考電壓VSS。在另一實(shí)施例中，釋 放電路包含三晶體管T12，T13與T14。晶體管T12具有一柵極、一漏極電性連接晶體管T4 的源漏與一源極電性耦接參考電壓VSS。晶體管T13具有一柵極電性耦接第二控制電壓V2、 一漏極電性連接?xùn)艠O與一源極電性連接晶體管T12的柵極。晶體管T14具有一柵極電性耦 接第二控制電壓V2、一漏極電性連接晶體管T12的柵極與一源極電性耦接參考電壓VSS。本發(fā)明的另一態(tài)樣是一種具有多級的移位寄存器，其中每一極具有如上所述的下 拉控制電路。
本發(fā)明的另一態(tài)樣則是有關(guān)一種移位寄存器。在一實(shí)施例中，移位寄存器包含多 級{Sj，n = 1，2，...，N，N 為一正整數(shù)。
每一級Sn包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸 入端IN4、一第五輸入端IN5、一第六輸入端IN6、一第七輸入端IN7、一第一輸出端OUTl以 及一第二輸出端0UT2。第一輸入端mi用以接收一第一控制信號VI。第二輸入端IN2用 以接收一第二控制信號V2。第三輸入端IN3用以接收一第三控制信號V3。第四輸入端IN4 用以接收一第四控制信號V4。第五輸入端IN5用以接收一第五控制信號V5。第六輸入端 IN6用以接收Slri級的一上拉輸出信號F (n-1)。第七輸入端IN7用以接收Sn+2級的一輸出 信號G(n+1)。第一輸出端OUTl用以輸出一輸出信號G(n)。第二輸出端0UT2用以輸出一 上拉輸出信號F (η)。此外，每一級Sn包含一第一晶體管Tl、一第二晶體管Τ2以及一第三晶體管Τ3。第 一晶體管Tl具有一柵極電性連接第六輸入端ΙΝ6、一漏極電性連接一節(jié)點(diǎn)Q與一源極電性 連接?xùn)艠O。第二晶體管Τ2具有一柵極電性連接節(jié)點(diǎn)Q、一漏極電性連接第四輸入端ΙΝ4與 一源極電性連接第二輸出端0UT2。第三晶體管Τ3具有一柵極電性連接第二晶體管Τ2的柵 極、一漏極電性連接第五輸入端ΙΝ5與一源極電性連接第一輸出端0UT1。每一級Sn并且包含一下拉控制電路，具有相互電性耦接的一第四晶體管Τ4、一第 五晶體管Τ5、一第六晶體管Τ6、一第七晶體管Τ7與一釋放電路。釋放電路具有一第一端電 性連接第二輸入端ΙΝ2、一第二端電性連接一節(jié)點(diǎn)K與一第三端電性連接第三輸入端ΙΝ3。 第四晶體管Τ4具有一柵極電性連接第一輸入端ΙΝ1、一漏極電性連接?xùn)艠O與一源極電性連 接釋放電路的第二端。第五晶體管Τ5具有一柵極電性連接節(jié)點(diǎn)K、一漏極電性連接第四晶 體管Τ4的漏極與一源極電性連接一節(jié)點(diǎn)P。第六晶體管Τ6具有一柵極電性連接一節(jié)點(diǎn)Q、 一漏極電性連接節(jié)點(diǎn)K與一源極電性連接釋放電路的第三端。第七晶體管Τ7具有一柵極 電性連接第六晶體管Τ6的柵極、一漏極電性連接節(jié)點(diǎn)P與一源極電性連接第六晶體管Τ6 的源極。另外，每一級Sn包含一第八晶體管Τ8、一第九晶體管Τ9、一第十晶體管Τ10、一第 十一晶體管Tll以及一電容。第八晶體管Τ8具有一柵極電性連接節(jié)點(diǎn)P、一漏極電性連接 第一晶體管Tl的漏極與一源極電性連接第七晶體管Τ7的源極。第九晶體管Τ9具有一柵 極電性連接第八晶體管Τ8的柵極、一漏極電性連接第一輸出端OUTl與一源極電性連接第 八晶體管Τ8的源極。第十晶體管TlO具有一柵極電性連接第七輸入端ΙΝ7、一漏極電性連 接第三晶體管Τ3的柵極與一源極電性連接第九晶體管Τ9的源極。第十一晶體管Tll具有 一柵極電性連接第十晶體管TlO的柵極、一漏極電性連接第一輸出端OUTl與一源極電性連 接第十晶體管TlO的源極。電容具有一端電性連接節(jié)點(diǎn)Q與另一端電性連接第九晶體管Τ9 的漏極。于一實(shí)施例中，多級{SJ彼此依序相互電性耦接，致使第I^lSn的第六輸入端ΙΝ6 電性連接第n-1級Slri的第二輸出端0UT2，用以從中接收所對應(yīng)的一上拉輸出信號F (n-1)， 并且第η級Sn的第七輸入端ΙΝ7電性連接第η+2級Sn+2的第一輸出端OUTl，用以從中接收 所對應(yīng)的一輸出信號G(n+2)。于一實(shí)施例中，釋放電路包含一第十二晶體管T12具有一柵極、一漏極與一源極， 分別電性連接第一端、第二端與第三端。于另一實(shí)施例中，釋放電路包含三晶體管T12，T13與T14。晶體管T12具有一柵極、一漏極電性連接第二端與一源極電性連接第三端。晶體 管T13具有一柵極電性連接第一端、一漏極電性連接?xùn)艠O與一源極電性連接晶體管T12的 柵極。晶體管T14具有一柵極電性連接第一端、一漏極電性連接晶體管T12的柵極與一源 極電性連接第三端。第一晶體管Tl至第十四晶體管T14中的至少一包含一金屬氧化物半 導(dǎo)體薄膜晶體管。于一實(shí)施例中，第三控制信號V3為一參考電壓VSS，其中每一第一控制信號Vl、第 二控制信號V2、第四控制信號V4、第五控制信號V5分別對應(yīng)多個時序信號{CLK(m)}其中 之一，且m為大于一的整數(shù)。于一實(shí)施例中，每一時序信號{CLK(m)}的特征為一高電壓電位與一低電壓電位
于一頻率中相互交替。于一實(shí)施例中，第四控制信號V4與第五控制信號V5實(shí)質(zhì)上彼此完全相同。
于一實(shí)施例中，第一控制信號Vl與第二控制信號V2與供應(yīng)電壓VSS滿足邏輯關(guān) 系 VIAND V2AND CLK(m) = 0。本發(fā)明的其他態(tài)樣，將由下列各個實(shí)施方式與其所對應(yīng)的附圖，來予以詳細(xì)說明。


為讓本發(fā)明的上述和其他目的、特征、優(yōu)點(diǎn)與實(shí)施例能更明顯易懂，所附附圖的說 明如下圖1為根據(jù)本發(fā)明的一實(shí)施例，所繪示的一種下拉控制電路的電路圖；圖2a圖為根據(jù)本發(fā)明的一實(shí)施例，所繪示的一種下拉控制電路的電路圖；圖2b圖為根據(jù)本發(fā)明的另一實(shí)施例，所繪示的一種下拉控制電路的電路圖；圖3為根據(jù)本發(fā)明的一實(shí)施例，所繪示的一種移位寄存器級的電路圖；圖4為根據(jù)本發(fā)明的另一實(shí)施例，所繪示的一種移位寄存器級的電路圖；圖5為繪示如圖4所繪示的一種移位寄存器級的一時序圖；圖6為繪示如圖4所繪示的一種移位寄存器級的另一時序圖；圖7為根據(jù)本發(fā)明一實(shí)施例，所繪示的一種移位寄存器級的電路圖；圖8為根據(jù)本發(fā)明一實(shí)施例，所繪示的一種液晶顯示器的方塊功能圖；圖9為根據(jù)本發(fā)明一實(shí)施例，所繪示的一般移位寄存器的電路圖；圖10為繪示如圖9所示的一般移位寄存器的一時序圖；圖11為繪示如圖9所示的一般移位寄存器的另一時序圖。其中，附圖標(biāo)記100:下拉控制電路 300:移位寄存器級110:釋放電路310:下拉控制電路111 第一端320 釋放電路112:第二端400:移位寄存器級113:第三端410:下拉控制電路120:輸入電路420:釋放電路130:下拉電路700:移位寄存器級140:輸出電路710:下拉控制電路
210 釋放電路720 釋放電路220 釋放電路
具體實(shí)施例方式為了使本發(fā)明的敘述更加詳盡與完備，以讓本領(lǐng)域技術(shù)人員將能清楚明白其中的 差異與變化，可參照以下所述的實(shí)施例。在下列段落中，對于本發(fā)明的各種實(shí)施方式予以詳 細(xì)敘述。所附的附圖中，相同的號碼代表相同或相似的元件。另外，在實(shí)施方式與申請專利 范圍中，除非內(nèi)文中對于冠詞有所特別限定，否則“一”與“該”可泛指單一個或多個。并且， 在實(shí)施方式與申請專利范圍中，除非本文中有所特別限定，否則所提及的“在...中”也包 含“在...里”與“在...上”的涵意。為了使本發(fā)明的敘述更加詳盡與完備，可參照所附的附圖及以下所述各種實(shí)施 例，附圖中相同的號碼代表相同或相似的元件。另一方面，眾所周知的元件與步驟并未描述 于實(shí)施例中，以避免造成本發(fā)明不必要的限制。
關(guān)于本文中所使用的“約”、“大約”或“大致約”一般通常指數(shù)值的誤差或范圍于百 分之二十以內(nèi)，較好地是于百分之十以內(nèi)，而更佳地則是于百分五之以內(nèi)。文中若無明確說 明，其所提及的數(shù)值皆視作為近似值，即如“約”、“大約”或“大致約”所表示的誤差或范圍。然而，至于本文中所使用的“包含”、“包括”、“具有”及相似詞匯，皆認(rèn)定為開放式 連接詞。例如，“包含”表示元件、成分或步驟的組合中不排除請求項(xiàng)未記載的元件、成分或 步驟。下列將對于本發(fā)明的實(shí)施方式及所對應(yīng)的圖1-圖7，予以詳細(xì)說明。根據(jù)本發(fā)明 的目的，以更具體且廣泛地來闡述本發(fā)明的一種態(tài)樣，即為一種高度可靠的下拉控制電路 及應(yīng)用其的移位寄存器。請參照圖1，其繪示根據(jù)本發(fā)明一實(shí)施例的一種適用于移位寄存器的下拉控制電 路。下拉控制電路包含一第一輸入端、一第二輸入端、一第三輸入端、一釋放電路110以及 至少四晶體管T4，T5，T6與T7。第一輸入端用以接收一第一控制電壓VI。第二輸入端用以 接收一第二控制電壓V2。第三輸入端用以接收一參考電壓VSS。釋放電路110具有一第一 端111電性連接第二輸入端、一第二端112電性連接一節(jié)點(diǎn)K與一第三端113電性連接第 三輸入端。根據(jù)本發(fā)明的一實(shí)施例，第一控制電壓VI、第二控制電壓V2與參考電壓VSS滿足 邏輯關(guān)系 VlAND V2AND CLK(m) =0。晶體管T4具有一柵極電性連接第一端、一漏極電性連接?xùn)艠O以及一源極電性連 接釋放電路110的第二端112。晶體管T5具有一柵極電性連接節(jié)點(diǎn)K、一漏極電性連接晶 體管T4的漏極與一源極電性連接一節(jié)點(diǎn)P。晶體管T6具有一柵極電性連接一節(jié)點(diǎn)Q、一漏 極電性連接節(jié)點(diǎn)K以及一源極電性連接釋放電路110的第三端113。晶體管T7具有一柵極 電性連接晶體管T6的柵極、一漏極電性連接節(jié)點(diǎn)P以及一源極電性連接晶體管T6的源極。如圖2a圖所示，在此實(shí)施例中的釋放電路210包含一晶體管T12具有一柵極、一 漏極與一源極，分別電性連接下拉控制電路的第二輸入端、晶體管T4的源極與參考電壓 VSS。圖2b圖繪示根據(jù)本發(fā)明的另一實(shí)施例的具有三晶體管T12、T13與T14的釋放電路220。晶體管T12具有一柵極、一漏極電性連接晶體管T4的源極以及一源極電性連接參 考電壓VSS。晶體管T13具有一柵極電性連接下拉電路的第二輸入端、一漏極電性連接?xùn)艠O 以及一源極電性連接晶體管T12的柵極。晶體管T14具有一柵極電性連接下拉電路的第二 輸入端、一漏極電性連接晶體管T12的柵極以及一源極電性連接參考電壓VSS。此外，如圖1所示，下拉控制電路100可具有另一特征，即為輸入電路120電性耦 接一第一控制電壓VI。釋放電路110電性耦接輸入電路120、一第二控制電壓V2與一參考 電壓VSS。下拉電路130電性耦接輸入電路120與釋放電路110。輸出電路140電性耦接 輸入電路120與下拉電路130。如圖1所示，輸入電路120包含一晶體管T4，具有一柵極電性耦接第一控制電壓 VI、一漏極電性連接?xùn)艠O以及一源極電性連接一節(jié)點(diǎn)K。下拉控制電路130包含一晶體管 T6，具有一柵極電性連接一節(jié)點(diǎn)Q、一漏極電性連接節(jié)點(diǎn)K與一源極電性耦接一釋放電路 110。輸出電路140包含一晶體管T5以及一晶體管T7。晶體管T5具有一柵極電性連接節(jié) 點(diǎn)K、一漏極電性連接晶體管T4的漏極以及一源極電性連接一節(jié)點(diǎn)P。晶體管T7具有一柵 極電性連接晶體管T6的柵極、一漏極電性連接節(jié)點(diǎn)P與一源極電性連接晶體管T6的源極。如圖2a圖所示，釋放電路110包含晶體管T12 ；或如圖2b圖所示，釋放電路110包 含三晶體管T12、T13與T14。本發(fā)明的一態(tài)樣是有關(guān)一種移位寄存器，其具有多級{Sn}，η = 1,2, ...，N，N為 一正整數(shù)。每一移位寄存器級Sn具有相同電路圖。請參照圖3，其繪示根據(jù)本發(fā)明實(shí)施例的移位寄存器級(Sn)300。移位寄存器級 (Sn) 300包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸入端IN4、 一第五輸入端IN5、一第六輸入端IN6、一第七輸入端IN7、一第一輸出端OUTl以及一第二 輸出端0UT2。第一輸入端mi用以接收一第一控制信號VI。第二輸入端IN2用以接收一 第二控制信號V2。第三輸入端IN3用以接收一第三控制信號V3。第四輸入端IN4用以接 收一第四控制信號V4。第五輸入端IN5用以接收一第五控制信號V5。第六輸入端IN6用 以接收Slri級的一上拉輸出信號F(n-l)。第七輸入端IN7用以接收Sn+2級的一輸出信號 G(n+1)。第一輸出端OUTl用以輸出一輸出信號G(n)。第二輸出端0UT2用以輸出一上拉輸 出信號F (η)。更進(jìn)一步地來說，移位寄存器級300包含一第一晶體管Tl、一第二晶體管Τ2、一第 三晶體管Τ3。第一晶體管Tl具有一柵極電性連接第六輸入端ΙΝ6、一漏極電性連接一節(jié)點(diǎn) Q以及一源極電性連接?xùn)艠O。第二晶體管Τ2具有一柵極電性連接節(jié)點(diǎn)Q、一漏極電性連接第 四輸入端ΙΝ4與一源極電性連接第二輸出端0UT2。第三晶體管Τ3具有一柵極電性連接第 二晶體管Τ2的柵極、一漏極電性連接第五輸入端ΙΝ5與一源極電性連接第一輸出端0UT1。移位寄存器級300并且包含下拉控制電路310，具有相互電性耦接的一第四晶體 管Τ4、一第五晶體管Τ5、一第六晶體管Τ6、一第七晶體管Τ7與一釋放電路320。釋放電路 320具有一第一端電性連接第二輸入端ΙΝ2、一第二端電性連接一節(jié)點(diǎn)K與一第三端電性連 接第三輸入端ΙΝ3。第四晶體管Τ4具有一柵極電性連接第一輸入端ΙΝ1、一漏極電性連接 柵極以及一源極電性連接釋放電路的第二端。第五晶體管Τ5具有一柵極電性連接節(jié)點(diǎn)K、 一漏極電性連接第四晶體管Τ4的漏極以及一源極電性連接一節(jié)點(diǎn)P。第六晶體管Τ6具有 一柵極電性連接一節(jié)點(diǎn)Q、一漏極電性連接節(jié)點(diǎn)K以及一源極電性連接釋放電路的第三端。第七晶體管T7具有一柵極電性連接第六晶體管T6的柵極、一漏極電性連接節(jié)點(diǎn)P以及一 源極電性連接第六晶體管T6的源極。如圖3所示，移位寄存器級300更包含一第八晶體管T8、一第九晶體管T9、一第 十晶體管T10、一第十一晶體管Tll以及一電容。第八晶體管T8具有一柵極電性連接節(jié)點(diǎn) P、一漏極電性連接第一晶體管Tl的漏極以及一源極電性連接第七晶體管T7的源極。第九 晶體管T9具有一柵極電性連接第八晶體管T8的柵極、一漏極電性連接第一輸出端OUTl與 一源極電性連接第八晶體管T8的源極。第十晶體管TlO具有一柵極電性連接第七輸入端 IN7、一漏極電性連接第三晶體管T3的柵極以及一源極電性連接第九晶體管T9的源極。第 十一晶體管Tll具有一柵極電性連接第十晶體管TlO的柵極、一漏極電性連接第一輸出端 OUTl以及一源極電性連接第十晶體管TlO的源極。電容具有一端電性連接節(jié)點(diǎn)Q與另一端 電性連接第九晶體管T9的漏極。如圖3所示，第三控制信號V3為一參考電壓VSS，其中每一第一控制信號V I、第 二控制信號V2、第四控制信號V4、第五控制信號V5分別對應(yīng)多個時序信號{CLK(m)}其中 之一，且m為大于一的整數(shù)。如圖5與圖6所示的實(shí)施例中，多個時序信號{CLK(m)}包含 六個(m = 6)時序信號，CLK(I) = CLKl, CLK(2) = CLK2, · · ·，與 CLK(6) = CLK6。每一時 序信號的特征為一高電壓電位與一低電壓電位于一頻率中相互交替。根據(jù)本發(fā)明的一實(shí)施 例，V4 = V5 = CLK(m)以及 VI、V2 與 VSS 滿足邏輯關(guān)系 VIAND V2ANDCLK(m) =0。如圖 5 所示，Vl = CLK(6)并且 V2 = CLK(2)；然而，如圖 6 所示，Vl = CLK(6)并且 V2 = CLK(I)。至于移位寄存器300，多個移位寄存器級{SJ彼此依序相互電性耦接，致使第η級 Sn的第六輸入端ΙΝ6電性連接第η-1級Slri的第二輸出端0UT2，用以從中接收所對應(yīng)的一 上拉輸出信號F(n-l)，并且第η級Sn的第七輸入端ΙΝ7電性連接第η+2級Sn+2的第一輸出 端OUTl，用以從中接收所對應(yīng)的一輸出信號G (η+2)。請參考圖4，其繪示根據(jù)本發(fā)明一實(shí)施例的移位寄存器級400。相似于圖3中的移 位寄存器級300，移位寄存器級400亦包含一下拉控制電路410，其具有一釋放電路420。于 一實(shí)施例中，釋放電路420包含一第十二晶體管Τ12具有一柵極、一漏極與一源極，分別電 性連接第二輸入端ΙΝ2、晶體管Τ4的源極與參考電壓VSS。請參照圖5，其繪示圖4中的移位寄存器級Sn的時序圖。于一實(shí)施例中，六個時 序信號 CLK(I) = CLKl, CLK(2) = CLK2, . ·.，與 CLK(6) = CLK6 皆使用于其中，而 V4 = V5 =CLK (m)、Vl = CLK (6)并且V2 = CLK (2)。更進(jìn)一步地來說，VI、V2與VSS滿足邏輯關(guān)系 VIAND V2AND CLK(m) =O0另外，F(xiàn)(n_l)代表自前一移位寄存器級的下拉輸出電壓。Q(n)、 K(η)與Ρ(η)分別為節(jié)點(diǎn)Q、K與P上的電壓。Κ(η)-Ρ(η)為下拉電路中節(jié)點(diǎn)K與節(jié)點(diǎn)P間 的電壓差值。于時間tl，CLK6從其高電壓電位轉(zhuǎn)換至其低電壓電位，致使第四晶體管T4自開 啟狀態(tài)切換至關(guān)閉狀態(tài)。然而，CLK2位于其低電壓電位，即顯示釋放電路(第十二晶體管 T12)處于關(guān)閉狀態(tài)。因此，節(jié)點(diǎn)K上的電壓K(n)與節(jié)點(diǎn)P上的電壓Ρ(η)同時從高電壓電 位降至低電壓電位。于時間t2，CLK2從其低電壓電位轉(zhuǎn)換至其高電壓電位，并且CLK6仍處于其低電壓 電位。因此，釋放電路(第十二晶體管T12)則開啟，而第四晶體管T4仍處于關(guān)閉狀態(tài)，致 使節(jié)點(diǎn)K上的電壓K (η)更進(jìn)一步降至一更低的電壓電位。
于時間t3，CLK2從其高電壓電位轉(zhuǎn)換至其低電壓電位，并且CLK6仍處于其低電壓 電位。因此，釋放電路(第十二晶體管T12)則關(guān)閉，而第四晶體管T4仍處于關(guān)閉狀態(tài)。在 這情形狀況下，致使節(jié)點(diǎn)K上的電壓K(n)與節(jié)點(diǎn)P上的電壓Ρ(η)皆分別處于其低電壓電 位。于時間t4，CLK6從其低電壓電位轉(zhuǎn)換至其高電壓電位，致使第四晶體管T4自關(guān) 閉狀態(tài)切換至開啟狀態(tài)，并且CLK2仍處于其低電壓電位，即顯示釋放電路(第十二晶體管 T12)處于關(guān)閉狀態(tài)。然而，于同時間節(jié)點(diǎn)Q上的電壓Q(n)處于其最高電壓電位，致使第六 晶體管T6與第七晶體管T7開啟。因此，節(jié)點(diǎn)K上的電壓K(n)與節(jié)點(diǎn)P上的電壓Ρ(η)分 別自第六晶體管Τ6與第七晶體管Τ7放電。于時間t5，CLK6從其高電壓電位轉(zhuǎn)換至其低電壓電位，致使第四晶體管T4自開 啟狀態(tài)切換至關(guān)閉狀態(tài)，并且CLK2仍處于其低電壓電位，即顯示釋放電路(第十二晶體管 T12)處于關(guān)閉狀態(tài)。因此，節(jié)點(diǎn)K上的電壓K (η)與節(jié)點(diǎn)P上的電壓P (η)分別處于其低電 壓電位。于時間t6，CLK2從其低電壓電位轉(zhuǎn)換至其高電壓電位，并且CLK6仍處于其低電壓 電位。因此，釋放電路(第十二晶體管T12)則開啟，而第四晶體管T4仍處于關(guān)閉狀態(tài)。然 而，節(jié)點(diǎn)Q上的電壓Q(n)則放電至其最低電壓電位，從而關(guān)閉第六晶體管T6與第七晶體管 T7。因此，節(jié)點(diǎn)K上的電壓K(n)與節(jié)點(diǎn)P上的電壓Ρ(η)分別處于其低電壓電位。于時間t7，CLK2從其高電壓電位轉(zhuǎn)換至其低電壓電位，并且CLK6仍處于其低電壓電位。因此，釋放電路(第十二晶體管T12)則關(guān)閉，而第四晶體管T4仍處于關(guān)閉狀態(tài)。于 此情形狀況下，節(jié)點(diǎn)K上的電壓K(η)與節(jié)點(diǎn)P上的電壓Ρ(η)皆處于其低電壓電位。于時間t8，CLK6從其低電壓電位轉(zhuǎn)換至其高電壓電位，致使第四晶體管T4自關(guān)閉 狀態(tài)切換至開啟狀態(tài)，并且CLK2仍處于其低電壓電位，即顯示第十二晶體管T12處于關(guān)閉 狀態(tài)。另外，第六晶體管T6與第七晶體管T7皆關(guān)閉。因而，節(jié)點(diǎn)K上的電壓K(n)與節(jié)點(diǎn) P上的電壓Ρ(η)皆充電至其高電壓電位。于時間t9，CLK6從其高電壓電位轉(zhuǎn)換至其低電壓電位，致使第四晶體管T4自開 啟狀態(tài)切換至關(guān)閉狀態(tài)。然而，CLK2處于其低電壓電位，即顯示釋放電路(第十二晶體管 T12)處于關(guān)閉狀態(tài)。因此，節(jié)點(diǎn)K上的電壓K(n)與節(jié)點(diǎn)P上的電壓Ρ(η)同時自其高電壓 電位降至其低電壓電位。于時間tlO，CLK2從其低電壓電位轉(zhuǎn)換至其高電壓電位，并且CLK6仍處于其低電 壓電位。因此，釋放電路(第十二晶體管T12)則開啟，而第四晶體管T4仍處于關(guān)閉狀態(tài)， 致使節(jié)點(diǎn)K上的電壓K (η)更進(jìn)一步降至一更低的電壓電位。如圖5所示，節(jié)點(diǎn)K與節(jié)點(diǎn)P之間的電壓差值Κ(η)-Ρ (η)，于一電壓電位與一低電 壓電位相互交替。舉例來說，于t8-t2期間，節(jié)點(diǎn)K與節(jié)點(diǎn)P之間電壓差值Κ(η)-Ρ(η)處于 低電壓電位，而于tl0-t8期間，節(jié)點(diǎn)K與節(jié)點(diǎn)P之間電壓差值K(η)-P(η)處于高電壓電位， 并且(t8-t2) >> (tl0-t8)。而這保證第五晶體管交替地關(guān)閉(例如，于t8-t2期間)與 開啟(例如，于tl0-t8期間)。因此，施加于第五晶體管T5上的應(yīng)力則獲得實(shí)質(zhì)地減緩，從 而改善其可靠度并且延長移位寄存器的使用壽命。圖6繪示圖4中的移位寄存器級Sn于Vl = CLK(6)并且V2 = CLK⑴的時序圖。 同樣地，于執(zhí)行運(yùn)作過程中，第五晶體管T5交替第關(guān)閉與開啟。
圖7根據(jù)本發(fā)明另一實(shí)施例的移位寄存器級700。與圖3中的移位寄存器級300 相同，移位寄存器級700亦包含一下拉控制電路710，其具有一釋放電路720。于一實(shí)施例 中，釋放電路720包含第十二晶體管T12、第十三晶體管T13與第十四晶體管T14。第十二晶 體管T12具有一柵極、一漏極電性連接第四晶體管的源極與一源極電性連接參考電壓VSS。 第十三晶體管T13具有一柵極電性連接第二輸入端IN2用以接收第二控制信號V2、一漏極 電性連接?xùn)艠O與一源極電性連接晶體管T12的柵極。第十四晶體管T14具有一柵極電性連 接第二輸入端IN2用以接收第二控制信號V2、一漏極電性連接晶體管T12的柵極與一源極 電性連接參考電壓VSS。根據(jù)本發(fā)明的一實(shí)施例，第一晶體管Tl至第十四晶體管T14中的至少一個包含一 金屬氧化物半導(dǎo)體薄膜晶體管(MOS thin film transistor)。總而言之，本發(fā)明詳述一種下拉控制電路及應(yīng)用其的移位寄存器。下拉控制電路 包含一釋放電路與四個相互電性耦接的晶體管T4，T5，T6與T7。釋放電路用以使晶體管Τ5 交替地開啟與關(guān)閉，從而實(shí)質(zhì)地減緩其應(yīng)力，并且改善其可靠度與延長移位寄存器的使用
壽命ο當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟 悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變 形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
一種適用于移位寄存器的下拉控制電路，其特征在于，包含一第一輸入端，用以接收一第一控制電壓V1；一第二輸入端，用以接收一第二控制電壓V2；一第三輸入端，用以接收一參考電壓VSS；一釋放電路，具有一第一端電性連接該第二輸入端、一第二端電性連接一節(jié)點(diǎn)K與一第三端電性連接該第三輸入端；以及至少四晶體管T4，T5，T6與T7，其中該晶體管T4，具有一柵極電性連接該第一端、一漏極電性連接該柵極與一源極電性連接該釋放電路的該第二端；其中該晶體管T5，具有一柵極電性連接該節(jié)點(diǎn)K、一漏極電性連接該晶體管T4的該漏極與一源極電性連接一節(jié)點(diǎn)P；其中該晶體管T6，具有一柵極電性連接一節(jié)點(diǎn)Q、一漏極電性連接該節(jié)點(diǎn)K與一源極電性連接該釋放電路的該第三端；以及其中該晶體管T7，具有一柵極電性連接該晶體管T6的該柵極、一漏極電性連接該節(jié)點(diǎn)P與一源極電性連接該晶體管T6的該源極。
2.根據(jù)權(quán)利要求1所述的下拉控制電路，其特征在于，該第一控制電壓VI、該第二控制 電壓V2與該參考電壓VSS滿足邏輯關(guān)系VI AND V2 ANDCLK(m) =0。
3.根據(jù)權(quán)利要求1所述的下拉控制電路，其特征在于，該釋放電路包含一晶體管T12具 有一柵極、一漏極與一源極，分別電性連接該第一端、該第二端與該第三端。
4.根據(jù)權(quán)利要求1所述的下拉控制電路，其特征在于，該釋放電路包含三晶體管T12、 T13 與 T14,其中該晶體管T12，具有一柵極、一漏極電性連接該第二端與一源極電性連接該第三端；其中該晶體管T13，具有一柵極電性連接該第一端、一漏極電性連接該柵極與一源極電 性連接該晶體管T12的該柵極；以及其中該晶體管T14，具有一柵極電性連接該第一端、一漏極電性連接該晶體管T12的該 柵極與一源極電性連接該第三端。
5.根據(jù)權(quán)利要求4所述的下拉控制電路，其特征在于，該晶體管T4-T6與該晶體管 T12-T14的至少一個包含一金屬氧化物半導(dǎo)體薄膜晶體管。
6.一種移位寄存器，其特征在于，包含多級，每一級包含如權(quán)利要求1所述的下拉控制 電路。
7.一種適用于移位寄存器的下拉控制電路，其特征在于，包含 一輸入電路電性耦接一第一控制電壓VI ；一釋放電路電性耦接該輸入電路、一第二控制電壓V2與一參考電壓VSS ； 一下拉電路電性耦接該輸入電路與該釋放電路；以及 一輸出電路電性耦接該輸入電路與該下拉電路。
8.根據(jù)權(quán)利要求7所述的下拉控制電路，其特征在于，該第一控制電壓VI、該第二控制 電壓V2與該參考電壓VSS滿足邏輯關(guān)系VI AND V2 ANDCLK(m) =0。
9.根據(jù)權(quán)利要求7所述的下拉控制電路，其特征在于，該輸入電路包含一晶體管T4，具有一柵極電性耦接該第一控制電壓VI、一漏極電性連接該柵極與一源極電性連接一節(jié)點(diǎn) K0
10.根據(jù)權(quán)利要求9所述的下拉控制電路，其特征在于，該下拉控制電路包含一晶體管 T6，具有一柵極電性連接一節(jié)點(diǎn)Q、一漏極電性連接該節(jié)點(diǎn)K與一源極電性耦接一釋放電路。
11.根據(jù)權(quán)利要求10所述的下拉控制電路，其特征在于，該輸出電路包含一晶體管T5，具有一柵極電性連接該節(jié)點(diǎn)K、一漏極電性連接該晶體管T4的該漏極與 一源極電性連接該一節(jié)點(diǎn)P ；以及一晶體管T7，具有一柵極電性連接該晶體管T6的該柵極、一漏極電性連接該節(jié)點(diǎn)P與 一源極電性連接該晶體管T6的該源極。
12.根據(jù)權(quán)利要求11所述的下拉控制電路，其特征在于，該釋放電路包含一晶體管 T12，具有一柵極電性耦接該第二控制電壓V2、一漏極電性連接該晶體管T4的該源極與一 源極電性耦接該參考電壓VSS。
13.根據(jù)權(quán)利要求11所述的下拉控制電路，其特征在于，該釋放電路包含三晶體管 T12、T13 與 T14,其中該晶體管T12，具有一柵極、一漏極電性連接該晶體管T4的該源漏與一源極電性 耦接該參考電壓VSS;其中該晶體管T13，具有一柵極電性耦接該第二控制電壓V2、一漏極電性連接該柵極 與一源極電性連接該晶體管T12的該柵極；以及其中該晶體管T14，具有一柵極電性耦接該第二控制電壓V2、一漏極電性連接該晶體 管T12的該柵極與一源極電性耦接該參考電壓VSS。
14.一種移位寄存器，包含多級，其中每一級包含如權(quán)利要求7所述的下拉控制電路。
15.一種移位寄存器，其特征在于，包含多級{Sj，n = 1，2，...，N，N為一正整數(shù)，其中 每一級Sn包含一第一輸入端IN1，用以接收一第一控制信號VI ；一第二輸入端IN2，用以接收一第二控制信號V2 ；一第三輸入端IN3，用以接收一第三控制信號V3 ；一第四輸入端IN4，用以接收一第四控制信號V4 ；一第五輸入端IN5，用以接收一第五控制信號V5 ；一第六輸入端IN6，用以接收該Sn_i級的一上拉輸出信號F(n-l)；一第七輸入端IN7，用以接收該Sn+2級的一輸出信號G(n+1)；一第一輸出端0UT1，用以輸出一輸出信號G(n)；一第二輸出端0UT2，用以輸出一上拉輸出信號F(n)；一第一晶體管T1，具有一柵極電性連接該第六輸入端IN6、一漏極電性連接一節(jié)點(diǎn)Q與 一源極電性連接該柵極；一第二晶體管T2，具有一柵極電性連接該節(jié)點(diǎn)Q、一漏極電性連接該第四輸入端IN4與 一源極電性連接該第二輸出端0UT2 ；一第三晶體管T3，具有一柵極電性連接該第二晶體管T2的該柵極、一漏極電性連接該 第五輸入端IN5與一源極電性連接該第一輸出端0UT1 ；一下拉控制電路，具有相互電性耦接的一第四晶體管T4、一第五晶體管T5、一第六晶 體管T6、一第七晶體管T7與一釋放電路，其中該釋放電路具有一第一端電性連接該第二輸入端IN2、一第二端電性連接一節(jié)點(diǎn) K與一第三端電性連接該第三輸入端IN3 ；其中該第四晶體管T4，具有一柵極電性連接該第一輸入端IN1、一漏極電性連接該柵 極與一源極電性連接該釋放電路的該第二端；其中該第五晶體管T5，具有一柵極電性連接該節(jié)點(diǎn)K、一漏極電性連接該第四晶體管 T4的該漏極與一源極電性連接一節(jié)點(diǎn)P ；其中該第六晶體管T6，具有一柵極電性連接一節(jié)點(diǎn)Q、一漏極電性連接該節(jié)點(diǎn)K與一源 極電性連接該釋放電路的該第三端；以及其中該第七晶體管T7，具有一柵極電性連接該第六晶體管T6的該柵極、一漏極電性連 接該節(jié)點(diǎn)P與一源極電性連接該第六晶體管T6的該源極；一第八晶體管T8，具有一柵極電性連接該節(jié)點(diǎn)P、一漏極電性連接該第一晶體管T1的 該漏極與一源極電性連接該第七晶體管T7的該源極；一第九晶體管T9，具有一柵極電性連接該第八晶體管T8的該柵極、一漏極電性連接該 第一輸出端0UT1與一源極電性連接該第八晶體管T8的該源極；一第十晶體管T10，具有一柵極電性連接該第七輸入端IN7、一漏極電性連接該第三晶 體管T3的該柵極與一源極電性連接該第九晶體管T9的該源極；一第十一晶體管T11，具有一柵極電性連接該第十晶體管T10的該柵極、一漏極電性連 接該第一輸出端0UT1與一源極電性連接該第十晶體管T10的該源極；以及一電容，具有一端電性連接該節(jié)點(diǎn)Q與另一端電性連接該第九晶體管T9的該漏極。
16.根據(jù)權(quán)利要求15所述的移位寄存器，其特征在于，這些多級{SJ彼此依序相互電 性耦接，致使第n級Sn的該第六輸入端IN6電性連接該第n-1級Sn_i的該第二輸出端0UT2， 用以從中接收所對應(yīng)的一上拉輸出信號F (n-1)，并且第n級Sn的該第七輸入端IN7電性連 接該第n+2級Sn+2的該第一輸出端0UT1，用以從中接收所對應(yīng)的一輸出信號G(n+2)。
17.根據(jù)權(quán)利要求15所述的移位寄存器，其特征在于，該釋放電路包含一第十二晶體 管T12具有一柵極、一漏極與一源極，分別電性連接該第一端、該第二端與該第三端。
18.根據(jù)權(quán)利要求17所述的移位寄存器，其特征在于，該釋放電路包含一第十二晶體 管T12、一第十三晶體管T13與一第十四晶體管T14，其中該第十二晶體管T12，具有一柵極、一漏極電性連接該第二端與一源其中該第十二晶體管T12，具有一柵極、一漏極電性連接該第二端與一源極電性連接該A-A- ~‘上山弟二兄而；其中該第十三晶體管T13，具有一柵極電性連接該第一端、一漏極電性連接該柵極與一 源極電性連接該第十二晶體管T12的該柵極；以及其中該第十四晶體管T14，具有一柵極電性連接該第一端、一漏極電性連接該第十二晶 體管T12的該柵極與一源極電性連接該第三端。
19.根據(jù)權(quán)利要求18所述的移位寄存器，其特征在于，該第一晶體管T1至該第十四晶 體管T14中的至少一個包含一金屬氧化物半導(dǎo)體薄膜晶體管。
20.根據(jù)權(quán)利要求15所述的移位寄存器，其特征在于，該第三控制信號V3為一參考電壓VSS，其中每一該第一控制信號VI、該第二控制信號V2、該第四控制信號V4、第五控制信 號V5，分別對應(yīng)多個時序信號{CLK(m)}其中之一，且m為大于一的整數(shù)。
21.根據(jù)權(quán)利要求20所述的移位寄存器，其特征在于，每一時序信號{CLK(m)}的特征 為一高電壓電位與一低電壓電位于一頻率中相互交替。
22.根據(jù)權(quán)利要求20所述的移位寄存器，其特征在于，該第四控制信號V4與該第五控 制信號V5實(shí)質(zhì)上彼此完全相同。
23.根據(jù)權(quán)利要求22所述的移位寄存器，其特征在于，該第一控制信號VI與該第二控 制信號V2與該供應(yīng)電壓VSS滿足邏輯關(guān)系VI AND V2 ANDCLK(m) = 0。
全文摘要
本發(fā)明公開一種移位寄存器及應(yīng)用其的移位寄存器。在一實(shí)施例中，下拉控制電路包含一釋放電路(release circuit)與四個相互電性耦接的晶體管T4，T5，T6與T7。釋放電路用以使晶體管T5交替地開啟與關(guān)閉，從而實(shí)質(zhì)地減緩其應(yīng)力(stress)，并且改善其可靠度與延長移位寄存器的使用壽命。
文檔編號G11C19/14GK101833997SQ201010004288
公開日2010年9月15日 申請日期2010年1月20日 優(yōu)先權(quán)日2009年9月23日
發(fā)明者廖一遂, 林建宏 申請人:友達(dá)光電股份有限公司