專利名稱：一種存儲裝置的制作方法
技術領域：
本發(fā)明是關于一種半導體存儲器，特別是關于一種具有扭轉的數據線的非易失性 存儲裝置，該扭轉的數據線用以避免過度擦除的存儲單元結果與正常的存儲單元結果耦
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背景技術：
非易失半導體存儲裝置被設計用來可在電源供應被移除的情況下，仍然可以儲存 已編程的數據。目前經常被使用的非易失半導體存儲裝置包含只讀存儲器(ROM)，其通常 是在制造時被編程以儲存一固定的位樣態(tài)，且之后不可以再被編程?？删幊讨蛔x存儲器 (PR0M)則是一種可編程存儲裝置，其可以使用可編程只讀存儲器(PR0M)程序器進行一次 編程。可擦除可編程只讀存儲器(EPR0M)可以像可編程只讀存儲器(PR0M)進行編程，但是 也可以利用像是紫外線將此存儲器內的所有位改變?yōu)橐灰阎獱顟B(tài)(如邏輯1)來進行擦 除。電性可擦除可編程只讀存儲器(EEPR0M)是與可擦除可編程只讀存儲器(EPR0M)類似， 但是可以將所儲存的單一位以電性進行擦除。一種稱為閃存的電性可擦除可編程只讀存儲 器(EEPR0M)，通常是以區(qū)塊方式進行擦除，但是閃存可以對單一位進行編程。閃存的一個存儲單元通?？梢允┘泳幊屉妷褐链搜b置的一個終端來進行編程，其 會注入電荷至此存儲單元的電荷捕捉部分，且改變此存儲單元的閾值電壓vt。當此閾值電 壓Vt編程至兩個可分辨區(qū)間之一時，則此稱為單階存儲單元(SLC)的存儲單元可以在其中 儲存一位的數據(如” 0”或” 1”)。在一般情況下，通常認為一未編程(如被擦除的)的 單階存儲單元(SLC)所儲存的數據値是” 1”。一個快閃存儲單元可以通過施加讀取電壓至此裝置的一個終端及檢測一漏極電 流的電流階級來進行讀取，因此得到此存儲單元閾值電壓Vt的一個數值。一個擦除或未編 程的存儲單元具有接近0V的閾值電壓vt，而舉例而言，一個編程的單階存儲單元可以具有 3V的閾值電壓Vt。對于如此的單階存儲單元(SLC)而言，施加一個接近0V的讀取電壓至 一未編程存儲單元可預期得到一個可檢測的漏極電流，其對應所儲存的數據値是” 1”。施加 相同的讀取電壓至一已編程存儲單元通常得到一個不可檢測的漏極電流，其對應所儲存的 數據値是” 0”。如同上述的單階存儲單元的操作假設一被擦除的存儲單元具有一個接近0V的閾 值電壓Vt。但是，一個被擦除的存儲單元理想上具有一個接近0V的閾值電壓vt，一個存儲 單元某些時候會被過度擦除，所以其閾值電壓實際上會是負的。編程一個過度擦除的存儲 單元或許會導致其閾值電壓分布會與一理想階級有偏差，其偏差會在自此存儲器讀取數據 時潛在地造成錯誤。因此，需要對傳統(tǒng)的閃存讀取過度擦除的存儲單元時所使用的方法與裝置進行改良。

發(fā)明內容
本發(fā)明的一目的為根據一實施例提供一種存儲裝置包括一存儲陣列包括多個區(qū)
5塊，每一個該區(qū)塊具有多條位線。此實施例包含多個感測放大器，具有一第一輸入以自該存 儲陣列接收一存儲單元信號及一第二輸入以接收一參考信號。此實施例更包含多條數據線 各自耦接成自該存儲陣列中的一第一組位線傳送存儲單元信號至該第一輸入，以及多條參 考數據線組態(tài)為連接該第二輸入至該存儲陣列中的一第二組位線。在本發(fā)明一實施例中，該第一組被分配在一個或多個第一區(qū)塊中，以及該第二組 被分配在一個或多個第二區(qū)塊中，該第二區(qū)塊與該第一區(qū)塊不同。在本發(fā)明另一實施例中，該第一組位線中的位線安排在多個不同的區(qū)塊中，且該 第二組位線中的位線分別安排在靠近該第一組位線中的位線。本發(fā)明的裝置及方法在此詳細地描述以解釋其功能，但是必須明白了解的是本發(fā) 明的權利要求范圍，除了明確表示之外，并不應該解釋為”功能手段”或是”操作步驟”的限 制，而是可以在符合法律規(guī)定下適用于均等論。此處所描述的特征及其組合是包含于本發(fā)明的范圍內，只要其組合不是無法兼容 的話，由說明書文字及實施例中本領域技術人員均能明了。此外，除了任何實施例明確排除 的技術特征及其組合之外，亦包含于本發(fā)明的范疇。本發(fā)明的結構及方法已通過參考詳述 于下的該較佳實施例與例示而揭露的同時。需了解的是，該些實施例與例示僅為例示性之 用而為非用以限制本發(fā)明。本發(fā)明是由權利要求范圍所界定。這些和其它目的，特征，和實 施例，會在下列實施方式的章節(jié)中搭配圖式被描述。


圖1為本發(fā)明實施例一快閃存儲裝置的一部分方塊圖。圖2為根據本發(fā)明圖1 一實施例存儲陣列的一區(qū)塊一部分的簡要方塊圖。圖3為顯示于圖2中的存儲陣列一部分的典型存儲單元的示意圖。圖4顯示本發(fā)明裝置的一實施例可以用來決定圖2陣列中所選擇列存儲單元的編 程狀態(tài)的電路方塊圖。圖5顯示一快閃存儲裝置數據線一部分的示意圖，其特別強調這些數據線的距離 與布局。圖6A顯示根據本發(fā)明一實施例的數據線與參考數據線布局一部分的示意圖。圖6B顯示圖6A例示的布局排列的另一示意圖。圖7是提供圖6A中所示的特定實施例于兩個半導體層上的示意圖。主要元件符號說明5快閃存儲裝置
6存儲陣列
7陣列
10、15、20區(qū)塊
36其它區(qū)塊
40字線控制電路
45字線控制總線
50位線控制電路
51,52Y通過電路
55位線控制總線
70區(qū)塊選擇線一
75、80、85字線
95、100、102、105整體位線
96、101、103、106、715數據線
110,710參考整體位線
120、125、130選擇晶體管(5
140、145、150、160、165、存儲單元
170、180、185、190
200、205、210區(qū)域位線
215參考位線
220柵極
225源極
230漏極
310、320、330、340、725感測放大器
315、325、335、345、720參考數據線
316、326、336、346、705整體位線
350參考存儲單元
(BSL1)
具體實施例方式為進一步說明各實施例，本發(fā)明乃提供有圖式。此些圖式乃為本發(fā)明揭露內容的 一部分，其主要是用以說明實施例，并可配合說明書的相關描述來解釋實施例的運作原理。 配合參考這些內容，本領域技術人員應能理解其它可能的實施方式以及本發(fā)明的優(yōu)點。根 據某些實施例類似的元件符號通常用來表示類似的元件，但也可以不是如此。即，這些例示 是根據某些但并非全部的實施例用來顯示本發(fā)明的某些特征。然而，根據某些實施例，圖中 的結構是可以認為按比例繪制，但是在其它的實施例中，這些結構并未按比例繪制。于在后 述內容中，乃配合圖式說明可據以實施本發(fā)明的各種實施例。其中的方向性術語，如「上」、 「下」、「前」、「后」等，均系用以表示圖式中元件的位向。由于實施例中的元件也可用不同位 向排列，這些方向性術語只是為了說明上的方便，并不具限制范圍的效果。此外，應了解的 是，本發(fā)明亦可以其它方式來實施，且其結構或邏輯亦可進行改變或修飾，然此些實施方式 仍均屬于本發(fā)明的范疇。因此，后述的實施方式并非用以限制本發(fā)明，且本發(fā)明的范圍應由 權利要求范圍的內容決定。以下的發(fā)明說明將參照至特定結構實施例與方法?？梢岳斫獾氖?，本發(fā)明的范疇 并非限制于特定所揭露的實施例，且本發(fā)明可利用其它特征、元件、方法與實施例進行實 施。較佳實施例被描述以了解本發(fā)明，而非用以限制本發(fā)明的范疇，本發(fā)明的范疇是以權利 要求范圍定義。本領域技術人員可以根據后續(xù)的敘述而了解本發(fā)明的均等變化。也必須了 解的是此處所描述的工藝步驟及結構并不是包含完整的工藝步驟及結構。本發(fā)明可以搭配 許多其它常用的不同的集成電路技術來使用，此處僅描述必要的特定工藝方式以幫助理解 本發(fā)明。本發(fā)明通?？梢圆僮饔诎雽w裝置及工藝的領域。但是為了方便說明，以下的說
7明僅使用一半導體裝置及相關工藝為例子來說明?，F在請參閱圖示，圖1為本發(fā)明實施例一快閃存儲裝置5的一部分方塊圖。此裝 置5，其包含一字線控制電路40，位線控制電路50及一存儲陣列6，在此范例中其安排為許 多標示自1、2、3...的區(qū)塊，在圖中分別顯示為10、15、20...。此存儲器5可以使用許多業(yè) 界所熟知方式之一來進行擦除、編程及讀取操作，端視存儲器的實際構成而定。通常而言， 擦除是以一區(qū)塊一區(qū)塊的方式進行，而編程是通過使用字線控制電路40經過字線控制總 線45與存儲陣列6聯(lián)是以選取存儲陣列6區(qū)塊中的一字來進行。當一字被選取了，位線控 制電路50可以經過位線控制總線55將數據傳送至所被選取的字中。圖2為根據本發(fā)明一實施例存儲陣列6的一區(qū)塊(例如區(qū)塊一 10) —部分的簡要 方塊圖，其組態(tài)為顯示此存儲陣列6中的一讀取操作。圖中所示的實施例包含mxn的存儲 單元7陣列，例示中的存儲單元包含140、145、150、160、165、170、180、185和190。圖2中 的典型存儲單元是顯示于圖3中，可以包含一 n型金氧半場效晶體管，其具有一柵極220、 源極225和漏極230。此晶體管的一實施例可包含，舉例而言，一浮動柵極或是其它型態(tài)的 電荷捕捉結構其合適作為在一存儲單元中儲存電荷。存儲單元的列是由字線控制電路40 所控制，其可以施加電壓至，舉例而言，區(qū)塊選擇線一(BSL1) 70及一個或多個的m條字線 (WLs)，例示中為WL11 75, WL12 80和WLlm 85。字線WL11 75，舉例而言，可以連接至存儲 單元140、145和150的晶體管柵極。存儲單元的行是由位線控制電路50 (圖1)所控制，其可以包括Y通過電路51經由 第一組位線，例如整體位線(GBLs)而連接至陣列7，舉例而言，整體位線(GBLs)可為GBL1 95、GBL2 100和GBLn 105。一第二組位線(未示)也可以連接至Y通過電路51，會在以 下對圖4的描述中詳細說明。圖2中的這些整體位線(GBLs)可以經由選擇晶體管(STs)， 例示中為STs 120、125和130，連接至區(qū)域位線(LBL)，例示中為LBL11 200、LBL12 205和 LBLln 210。每一選擇晶體管可以包含一柵極端點與區(qū)塊選擇線一(BSL1)70連接。每一選 擇晶體管可以包含一漏極端點與整體位線連接，及包含一源極端點與一對應的區(qū)域位線連 接。舉例而言，ST 120可以將其漏極端點與整體位線GBL1 95連接，及其源極端點與區(qū)域 位線LBL11 200連接。放置在此例示陣列7行方向上的存儲單元系通過其漏極端連接至一區(qū)域位線，其 是根據存儲單元所位于的行，而連接在一起。即，晶體管140、160和180的漏極連接至LBL11 200，而晶體管145、165和185的漏極連接至LBL12 205，依此類推。此區(qū)塊中的所有存儲單 元源極是連接至一共同源極線(未示)，其可以在讀取操作時接地。Y通過電路51可以控 制介于一區(qū)塊(例如區(qū)塊10)的整體位線與感測放大器與決定電路的連接，會在圖4中更 進一步的描述。當字線控制電路40施加一選擇電壓(例如一正電壓)至BSL1 70時，此BSL1 70 所連接的選擇晶體管會開啟，有效地將區(qū)域位線與其對應的整體位線連接。舉例而言，ST 120 將 GBL1 95 與 LBL11 200 連接，ST 125 將 GBL2 100 與 LBL12 205 連接，依此類推。在 此同時，字線控制電路40通常會施加一解除選擇電壓(例如一負電壓)至其它區(qū)塊中的區(qū) 塊選擇線(未示)，而將此陣列中的其它區(qū)塊解除選擇。自圖2中的實施例中的區(qū)塊10 (可為圖1中的區(qū)塊一)讀取數據可以通過一代表 性方法達成，施加一選擇電壓至BSL1 70以選取該區(qū)塊、將共同源極線接地(未示)、將其它
8區(qū)塊解除選擇(通過施加一解除選擇電壓，如一個負電壓至其它區(qū)塊的BSL)以及施加讀取 偏壓至此陣列7中被選取列的存儲單元。舉例而言，一字線，如WL11 75，可以根據此存儲單 元列欲被讀取而被選擇。一讀取電壓然后通過字線控制電路40施加至所選擇的字線，而此 區(qū)塊10中的其它字線均可以施加如0V的電壓。位線控制電路50(圖1)可以在此同時施 加一正讀取電壓至整體位線，如GBL1 95、GBL2100和GBLn 105。施加此處所描述的電壓， 此所選擇列及陣列中每一行的晶體管可以根據他們各自的編程狀態(tài)而通過電流。此即，在 一理想狀態(tài)下，任一已被編程的存儲單元不會通過可被檢測的電流，而未被編程的存儲單 元則會通過由如ST 120、125和130所指引的電流至其各自的整體位線GBL1 95、GBL2 100 和GBLn 105。位線控制電路50 (圖1)可以根據整體位線所觀測到的電流來決定此所選擇 列中每一晶體管的編程狀態(tài)。在現實中，整體位線的電流或許無法由位線控制電路50(圖1)直接量測，但是可 以與圖4中描述的參考電流作比較。此參考電流可以選取比一未編程存儲單元期望的電流 還大，但是比一已編程存儲單元期望的電流還小。與圖2結構中一特定整體位線(如GBL1 95、GBL2 100和GBLn 105)的電流比較可以用來決定此陣列中所選擇列一存儲元件的編程 狀態(tài)。舉例而言，當施加上述的讀取電壓時，位線控制電路50(圖1)可以根據整體位線GBL1 95是否小于參考整體位線110的電流來決定存儲單元140是否已被編程。或是相反地，當 此例中的電流，如整體位線GBL2 100大于參考整體位線GBL 110的電流時，則位線控制電 路50(圖1)會決定存儲單元145是未被編程的。本發(fā)明裝置的一實施例可以用來決定圖2陣列7中所選擇列存儲單元的編程狀態(tài) 是顯示于圖4。此實施例包含Y通過電路51，其包括一切換安排適用于連接一存儲陣列(如 圖1中的存儲陣列6)中的選取區(qū)塊的整體位線至數據線(DLs)。在一例示中，此例示實施 例中的Y通過電路51將GBL195與DL196連接、將GBL2100與DL2101連接、以此類推。此 實施例中更包含許多感測放大器310、320、330和340組態(tài)為可以在第一(如非反向)輸入 端接收數據線(DLs)DL196、DL2101和DLn 106各自的電流。這些相同的感測放大器的第二 (如反向)輸入端可以接收反應一個或多個參考信號的參考數據位線的電流。在一實施例 中，參考信號是由一參考電流源產生。而在另一實施例中，如圖4所示，參考信號可以來自 一參考單元350。因此，在具有一較大電流于數據線(DLs)輸入而非參考數據線RDL輸入時， 感測放大器的輸出可以產生一較大的正輸出以響應此選擇的字線是未被編程的存儲單元。 相反地，在具有一較小電流于數據線(DLs)輸入而非參考數據線RDL輸入時，感測放大器的 輸出可以產生一輸出以響應此選擇的字線是已被編程的存儲單元。在其它的實施例中，位 線控制電路50 (圖1)或是Y通過電路51和52(圖2和圖4)可以包括結構(例如切換安 排)其中一個或多個整體位線可以選取(被選擇或是連接)為參考整體位線。在如此的安 排中，一第一組位線(例如整體位線95、100和105)可以與自一存儲陣列(如圖2中的存 儲陣列7)溝通存儲單元信號至這些感測放大器(例如310、320、330和340)的數據線輸入 (例如DLs 96、101、103和106)，且一第二組位線(例如整體位線316、326、336和346)可 以由圖4中的參考分配器110共同分配成可以與第一組位線的阻抗(例如電阻與電容)有 效地匹配，因此致能此存儲裝置的讀取速度增加。必須注意的是，第二組位線并不提供參考 信號。特別是，一個或多個切換開關(未示)可以由晶體管或是類似元件實施，舉例而言， 至ST 120、125和130，可以被組態(tài)為將第二組位線與電源或是作為整體位獻相關的存儲單元姐除連接(如開路)。提供及將讀取數據線至整體位線可以提供一個平衡的電容與電阻 負載(如負載匹配或是負載平衡)介于差動感測放大器輸入的一參考端與一感測端之間， 因此增加了感測速度。當一整體位線并未與存儲單元連接時，而是連接至一讀取數據線，此 整體位線可以用來提供一個平衡負載介于差動感測放大器的一參考端與一感測端之間。
圖4為根據本發(fā)明一實施例存儲器讀取裝置的簡要方塊圖。當應用于一集成電路 中，一個傳統(tǒng)的布局，舉例而言，圖4中的數據線(DL)與參考數據線(RDL)可以如同圖5 — 般平行地排列，其是強調這些線布局上的實際排列方式。舉例而言，DL 196可以與DL2 101 相對靠近且平行，DL2 101可以與DL3 103相對靠近且平行，以此類推。類似地，RDLl 315 可以與RDL2 352與相對靠近且平行，RDL2 325可以與RDL3 335與相對靠近且平行，以此 類推。許多不同的其它數據線(DL)與參考數據線(RDL)安排也是可行的，也可以由說明書 的教示中得知。舉例而言，數據線(DL)與參考數據線(RDL)可以是交會的或是不交會的， 其排列順序也可以與圖5中的不同，且此數據線可以在單一半導體層上或是穿過多層，其 也可以與參考數據線在同一層或不同層。先前所描述的裝置及方法可以適用于在理想狀況下自已編程/未編程存儲單元 中讀取數據。然而，在現實中，因為先前的使用狀況，陣列7(圖2)中的某些存儲單元會變 得過度擦除。即，這些存儲單元會因為此陣列重復地擦除而儲存了過多的正電荷。對一過 度擦除的存儲單元進行編程或許會導致此存儲單元的閾值電壓Vt降低，因此在一讀取操 作時無法通過合適數目的電流。當一讀取電壓施加于此存儲單元而無法通過電流時會造成 對此存儲單元已編程/未編程狀態(tài)的誤判，因此產生數據讀取錯誤?，F有技藝中所熟知的方法，包含使用行修復和取代感測放大器的輸出結果，以及 使用冗余信息驅動的額外行方向通過柵極來電性阻擋被過度擦除存儲單元的結果。然而， 這些方式是昂貴的且會降低讀取速度。然而，沒有任何現有技藝中所熟知的方法可以防止 與過度擦除相關的錯誤即自過度擦除存儲單元與正常存儲單元間的耦合效應。舉例而言， 如同圖5所顯示的，在一條線上的信號，或許會因為電容效應與另一條線上的信號耦合，而 會造成噪聲。特別是，與過度擦除存儲單元相連接的信號線會對鄰近的線產生干擾(如噪 聲)。在此圖示中，DL196是與DL2101靠近且平行地安置。當如此安置時，DLl 96是與DL2 101之間標示為400的區(qū)域或許會產生耦合。類似地，DL2 101與DL3 103之間標示為410 的區(qū)域或許會產生耦合。圖6A顯示根據本發(fā)明一實施例的數據線與參考數據線RDL布局一部分的示意圖。 如圖所示，RDLl 315與DLl 96是沿著長度為L相對平行的路徑501和502放置，且具有在 距離端點約L/2處的一第一交會點405。S卩，從左至右，RDLl 315自一第一路徑501開始而 延伸一距離約L/2至該第一交會點405，且繼續(xù)至一第二路徑502，而DLl 96則是自第二路 徑502開始而延伸一距離約L/2至該第一交會點405，且繼續(xù)至第一路徑501。此交會點， 其可以有效地被安排成RDLl 315與DLl 96之間的”絞線”方式，可以利用舉例而言，將第 一路徑放置在第一半導體層，將第二路徑放置在第二半導體層，其可以較第一半導體層高 或低，且在交會點405提供一層次間連接以避免短路。圖6A中所顯示的布局更包含，RDL2 325與DL2 101其安置在路徑503和路徑504， 其是靠近地放置且與路徑501和502平行。S卩，RDL2 325與DL2 101其安置在路徑503和 路徑504具有大致長度為L，且具有各自在距離端點約L/4處的第二和第三交會點410和420。更精確地說，DL2 101是自第三路徑503開始而向右延伸距離約L/4至該第二交會點 410，且在第四路徑504上繼續(xù)向右延伸距離約L/2至第三交會點420，而最后回到第三路徑 503。而RDL2325則是自第四路徑504開始而向右延伸距離約L/4至該第二交會點410，且 在第三路徑503繼續(xù)向右延伸距離約L/2至第三交會點420，而最后到第四路徑504。
于DLl 96,RDLl 315、DL2 101 與 RDL2 325 建立之后，RDL3 335 自一第五路徑 505 開始而繼續(xù)向右延伸距離約IV2至第四交會點415，且繼續(xù)至一第六路徑506，而DL3 103 則是自第六路徑506開始而繼續(xù)向右延伸距離約L/2延伸至第四交會點415，且繼續(xù)至第五 路徑505。圖6所顯示的布局可以與圖5所顯示的布局不同。特別是，圖5所顯示的布局中， DLl 96是與DL2 101之間在400的區(qū)域會產生嚴重的耦合(因為兩者很靠近)，而DLl 96 與RDL2 325之間因為RDL2 325較DL2 101更遠離DLl 96的關系僅會有很小或甚至沒有 的耦合。因此，舉例而言，假如與DL2 101連接的一感測的存儲單元被過度擦除的話，則DL2 101會有著相對大的電流，其會對DLl 96的電流有著不良影響，因此會對與DL196相關的決 定產生不欲見的影響。然而，圖6所顯示的布局中，DLl 96與DL2 101之間在402區(qū)域的 耦合可以與而DL2 101與RDLl 315之間的耦合相匹配，所以DL2 101過度擦除的效應可以 有效地在差動感測放大器320 (圖4)處抵消。根據一實施例，其包含4個區(qū)塊(如圖1)，這些布局中的交會點(如405、410和 420)可以對應不同區(qū)塊間的邊界。因此，每一個相鄰數據線在四分之一長度(如L/4)所 影響，此效應會由對應地參考數據線效應所互補。一個范例顯示于圖6B，其可以視為圖6A 中方塊圖的標準應用，顯示方塊包括整體位線(GBL) 705，參考整體位線(RGBL)710，數據線 (DL)715，參考數據線(RDL)720和于之前描述的元件及感測放大器725間的互連安排。在 此及類似的實施例中，交會點的位置可以根據存儲區(qū)塊的位置及數目而定。一個類似的考慮可以用在任何其它的耦合噪聲，例如DL2 101與DL3103之間。即， 利用圖6A中的安排，任何來自過度擦除誘發(fā)的噪聲，如，DL2 101與DL3 103在區(qū)域408間 的耦合可以與DL2 101與RDL3 335在區(qū)域412間的耦合的類似噪聲相匹配。再次強調，感 測放大器330的差動作用可以降低或消除出現在感測放大器330的非反向(DL3 103)與反 向(RDL3 335)輸入的噪聲效應，因此改善了根據DL3 103上一信號的讀取決定的可靠性。更盡一步的例示，請參閱圖7其提供圖6A中所示的特定實施例600安排的理想狀 況示意圖。圖7的實施例中包括一半導體結構的一上層601及一下層602，其具有數據線及 參考數據線安置于其中。在此范例中，參考數據線RDLl 315 (圖6A)，其數據線DLl 96 (圖 6A)構成一配對，包含第一區(qū)段315a及第二區(qū)段315c，每一層中有一個，此兩個區(qū)段是由層 間連接器315b所連接。第一區(qū)段315a具有一長度為L/2，安置在上層601的第一路徑501。 第二區(qū)段315c類似地具有一長度為L/2，安置在下層602的第二路徑502。數據線DLl 96 類似地包含兩個區(qū)段，每一區(qū)段具有一長度約為L/2，第一區(qū)段96a安置在下層602的第二 路徑502，與第一區(qū)段315a大致平行，而第二區(qū)段96c安置在上層601的第一路徑501，與 第二區(qū)段315c大致平行。數據線DLl 96的第一區(qū)段96a與第二區(qū)段96c是由層間連接器 96b所連接。層間連接器351b和96b系位于RDLl 315和DL196的大致中點處。類似地，由DL2 101及RDL2 325 (圖6A)所構成的一配對DL/RDL可以根據圖6A建 議的例示來安排。特別是，DL2 101可以分割成三個區(qū)段，第一區(qū)段IOla具有長度約為L/4，第二區(qū)段IOlc具有長度約為L/2，第三區(qū)段IOle具有長度約為L/4。第一區(qū)段IOla安置 在上層601的第三路徑503，第二區(qū)段IOlc安置在下層602的第四路徑504，第三區(qū)段IOle 安置在上層601的第三路徑503。RDL2 325的一個布局可以選取用來與DL2101的布局互 補。即，RDL2 325可以分割成三個區(qū)段325a、325c和325e，各自具有長度約為L/4、L/2和 L/4，且可以安排成與對應的DL2101區(qū)段大致平行，但是在半導體結構600相反的層次上。使用圖7中所示的安排，例如，在區(qū)域402介于RDLl 315和DLl 96的耦合可以與 在區(qū)域408的耦合匹配以產生先前在圖6A中所描述的有利效應。在某些實施例中，第一組位線，例如整體位線95、100和105(圖4)的一部分，可以 安排在第一區(qū)塊(例如區(qū)塊1，在圖1中標示為10)及另一部分(未示)可以安排在第二 區(qū)塊(例如區(qū)塊3，在圖1中標示為20)。第一組位線可以經由Y通過電路51 (圖4)連接 數據線，包括，舉例而言，DLl 96、DL2 101和DL3 103。第二組位線，其可以靠近第一組位 線中的位線，可以經由Y通過電路52連接參考數據線，包括，舉例而言，RDLl 315、RDL2325 和RDL3 335。第一組位線可以安置在靠近第二組位線。舉例而言，第二組位線中的每一條 位線可以靠近第一組位線中的一位線。此數據線可以自第一組位線中溝通存儲單元信號至 例示感測放大器310、320和330的第一輸入。此參考數據線可以自參考(如圖4中的參考 單元350)溝通一參考信號至相同例示感測放大器310、320和330的第二輸入。通常而言， 一數據線與一第一位線連接，且一對應的參考數據線與一第二位線連接，以提供與第一位 線至少大致的阻抗匹配。由數據線與一第一位線構成的連接可以與由參考數據線與一第二 位線構成的連接具有大致相同的長度。在某些實施例中，感測放大器的第一與第二輸入可 以被交換，有效地將DL輸入當作RDL輸入來操作或反之亦然。在一改良的實施例中，參考 單元350 (圖4)或參考電流源可以與感測放大器310、320、330和340 (圖4)的第一或第二 輸入的一者連接。雖然本發(fā)明已參照實施例來加以描述，然本 發(fā)明創(chuàng)作并未受限于其詳細描述內 容。替換方式及修改樣式已于先前描述中所建議，且其它替換方式及修改樣式將為本領域 技術人員所思及。特別是，所有具有實質上相同于本發(fā)明的構件結合而達成與本發(fā)明實質 上相同結果者，皆不脫離本發(fā)明的精神范疇。因此，所有此等替換方式及修改樣式意欲落在 本發(fā)明權利要求范圍及其均等物所界定的范疇之中。
權利要求
一種存儲裝置，其特征在于，包括一存儲陣列包括多個區(qū)塊，每一個該區(qū)塊具有多條位線；多個感測放大器，具有一第一輸入以自該存儲陣列接收一存儲單元信號及一第二輸入以接收一參考信號；多條數據線，各自耦接成自該存儲陣列中的一第一組位線傳送存儲單元信號至該第一輸入；以及多條參考數據線，設定成連接該第二輸入至該存儲陣列中的一第二組位線。
2.根據權利要求1所述的存儲裝置，其特征在于該第一組被分配在一個或多個第一區(qū)塊中；以及該第二組被分配在一個或多個第二區(qū)塊中，該第二區(qū)塊與該第一區(qū)塊不同。
3.根據權利要求1所述的存儲裝置，其特征在于，該第一組位線中的位線安排在多個 不同的區(qū)塊中，且該第二組位線中的位線分別安排在靠近該第一組位線中的位線。
4.根據權利要求1所述的存儲裝置，其特征在于，該第二組位線中的每一條位線是位 于靠近該第一組位線中的一位線。
5.根據權利要求1所述的存儲裝置，其特征在于，更包含一個或多個切換開關，組態(tài)成 該第二組位線中的每一條位線與其相關的存儲單元解除連接。
6.根據權利要求1所述的存儲裝置，其特征在于該多條數據線與該第一組位線連接；該多條參考數據線與該第二組位線連接；以及主要包含一數據線和其連接的位線的一長度是與主要包含一參考數據線和其連接的 位線的一長度大致相同。
7.根據權利要求1所述的存儲裝置，其特征在于，該參考信號包含來自一個或多個參 考單元的一個或多個信號。
8.根據權利要求1所述的存儲裝置，其特征在于，該參考信號包含來自一個或多個參 考電流源的一個或多個信號。
9.根據權利要求1所述的存儲裝置，其特征在于一數據線與一第一位線連接；一參考數據線與一第二位線連接；以及主要包含該數據線和其連接的該第一位線的一長度是與主要包含該參考數據線和其 連接的該第二位線的一長度大致相同。
10.一種存儲裝置，其特征在于，包括一存儲陣列包括多個區(qū)塊，每一個該區(qū)塊具有多條位線；一感測放大器，具有一第一輸入以自該存儲陣列接收一存儲單元信號及一第二輸入以 接收一參考信號；一數據線，以自該存儲陣列中的一第一位線傳送存儲單元信號至該第一輸入；以及一參考數據線，連接該第二輸入與該存儲陣列中的一第二位線。
11.根據權利要求10所述的存儲裝置，其特征在于，更包含多個感測放大器，具有各自的第一輸入及第二輸入；多條數據線，以自該存儲陣列中的多條位線傳送多個存儲單元信號至多個該第一輸入；以及多條參考數據線，組態(tài)為致能一個或多個參考信號與多個該第二輸入溝通。
12.根據權利要求11所述的存儲裝置，其特征在于每一條該數據線與該參考數據線之一對應；每一條該數據線與對應的該參考數據線構成一配對；以及每一組的該數據線與參考數據線被放置在名義上相平行的路徑上且具有一第一交會點ο
13.根據權利要求11所述的存儲裝置，其特征在于一第一配對中的該數據線包含一第一區(qū)段，其自一第一路徑開始而延伸至該第一交會 點，及一第二區(qū)段，其自該第一交會點開始而延伸至一第二路徑，該第一區(qū)段及該第二區(qū)段 在該第一交會點相遇；一第一配對中的參考數據線包含一第三區(qū)段，其自該第二路徑開始而延伸至該第一交 會點，及一第四區(qū)段，其自該第一交會點開始而延伸至該第一路徑，該第三區(qū)段及該第四區(qū) 段在該第一交會點相遇；以此，一因一第二配對中的一數據線所產生且耦合至該第一配對中的該數據線及該參 考數據線的噪聲效應，將在一差動放大器的一輸出處被減少。
14.根據權利要求13所述的存儲裝置，其特征在于，該噪聲是由該存儲裝置中至少一 過度擦除的存儲單元所導致。
15.根據權利要求11所述的存儲裝置，其特征在于，成對的該數據線與參考數據線具 有至少一個交會點。
16.根據權利要求15所述的存儲裝置，其特征在于，成對的數據線與參考數據線各包 含一定數目的區(qū)段，此區(qū)段數等于交會點數加一。
17.根據權利要求15所述的存儲裝置，其特征在于，該數據線與參考數據線是對稱的 安排，以在差動放大器輸出時，消除一因一連接至一第二數據線的過度擦除存儲單元所產 生于一第一數據線上的噪聲。
18.一種存儲裝置，其特征在于，包括多個存儲單元；多個感測放大器，具有反向及非反向輸入，該感測放大器的輸出是響應在該反向及非 反向輸入信號之間的一差值；多條數據線，組態(tài)為根據該存儲單元的存儲狀態(tài)傳輸數據信號至該反向及非反向輸入 之一；以及多條參考數據線，組態(tài)為與該反向及非反向輸入的另一者溝通；以及其中該數據線與該參考數據線成對排列，使得一第一配對中的一數據線產生的干擾 其耦合至一第二配對中的一數據線，與耦合至該第二配對中的一參考數據線的干擾互相匹 配，以此，該干擾效應對一差動放大器的一輸出影響被減少。
19.根據權利要求18所述的存儲裝置，其特征在于，一第一配對中的該數據線與參考 數據線被對稱的安排以將該第一配對中的該數據線自該第二配對中的一數據線耦合產生 的干擾，與該第一配對中的該參考數據線的類似干擾互相匹配。
20.根據權利要求18所述的存儲裝置，其特征在于，成對的該數據線與參考數據線是大致平行地安置且具有至少一個交會點。
21.根據權利要求18所述的存儲裝置，其特征在于，該等參考數據線組態(tài)成能使一個 或多個參考數據與該反向及非反向輸入兩者中的另一者相通。
全文摘要
本發(fā)明公開了一種具有扭轉的數據線的非易失性存儲裝置，扭轉的數據線以避免過度擦除的存儲單元結果與正常的存儲單元結果耦合。此存儲器中過度擦除數據線所誘發(fā)的噪聲可以通過扭轉的數據線及差動感測放大器以避免與相鄰數據線耦合。耦合至數據線上的噪聲可以與耦合至參考數據線上的類似噪聲補償，且這兩個噪聲源可以由差動感測放大器抵消。
文檔編號G11C16/02GK101840729SQ20101000447
公開日2010年9月22日 申請日期2010年1月21日 優(yōu)先權日2009年1月22日
發(fā)明者張坤龍, 林永豐, 洪俊雄 申請人:旺宏電子股份有限公司