專利名稱：非易失性半導(dǎo)體存儲裝置及其復(fù)位方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通過向可變電阻元件施加電壓而非易失地進(jìn)行數(shù)據(jù)的寫入的非易失 性半導(dǎo)體存儲裝置及其復(fù)位方法。
背景技術(shù)：
近年來，作為非易失性存儲裝置，非易失地存儲可電改寫的可變電阻元件的電阻 值信息的ReRAM和/或PRAM作為閃速存儲器的后繼存儲器而受人注目。作為ReRAM的存 儲元件的可變電阻元件，由電極/金屬氧化物(二元系、三元系等)/電極構(gòu)成。就可變電 阻元件而言，已知有兩種工作模式。其一是通過變換施加電壓的極性而切換高電阻狀態(tài)與 低電阻狀態(tài)的工作模式，其稱為雙極型。另一種并不變換施加電壓的極性，而是通過對電壓 值與施加時間進(jìn)行控制而切換高電阻狀態(tài)與低電阻狀態(tài)的工作模式，其稱為單極型。為了實(shí)現(xiàn)高密度存儲單元陣列，單極型是優(yōu)選的。這是因?yàn)?，在單極型的情況下， 無需使用晶體管，而通過在位線與字線的交叉點(diǎn)處重疊可變電阻元件和二極管等整流元 件，就能夠構(gòu)成單元陣列。三維層疊電阻變化存儲器，其是以通過疊層該存儲層，不會使陣 列部分的面積增大便可以增大存儲容量為目的的(參照專利文獻(xiàn)1)。考慮使用單極型的可變電阻元件的情況。已知，在該情況下，通過以lOns-lOOns 左右的期間施加1. 5V (若包括二極管的Vf部分0. 6V則實(shí)際在BL (位線)上為2. IV左右) 的電壓、IOnA左右的電流，使可變電阻元件從高電阻狀態(tài)向低電阻狀態(tài)變化。這稱為置位操 作。若對該置位狀態(tài)的元件，以500ns-2 μ s的期間持續(xù)施加0. 6V (若包括二極管的Vf 部分1.0V則實(shí)際在BL上為1.6V左右)的電壓、1 μ A至10 μ A的電流，則從低電阻狀態(tài)向 高電阻狀態(tài)變化。這稱為復(fù)位操作。通過監(jiān)視讀操作對可變電阻元件施加0. 4V (若包括二極管的Vf部分0. 8V則實(shí)際 在BL上為1.2V左右)的電壓而經(jīng)由電阻元件流動的電流，來判定可變電阻元件是處于低 電阻狀態(tài)還是處于高電阻狀態(tài)。以上述內(nèi)容為前提考慮復(fù)位操作。這里，置位電壓VSET與復(fù)位電壓VRESET接近， 陣列的布線等的寄生電阻較大。在這樣的情況下，在復(fù)位操作時，在從低電阻變?yōu)楦唠娮璧?瞬間，將對ReRAM元件施加超過置位電壓VSET的電壓，導(dǎo)致再次被置位。即，將發(fā)生誤置 位。作為針對該誤置位的裝置上的對策，優(yōu)選，增大置位電壓VSET與復(fù)位電壓VRESET的電壓差。復(fù)位操作，其因熱產(chǎn)生而引起相變化這樣的模式是強(qiáng)有力的。因此，如果升高復(fù)位 脈沖的電壓，則焦耳熱J的產(chǎn)生量(J = V · I · t)也升高，應(yīng)該能夠縮短脈沖寬度。但是， 那樣的話復(fù)位電壓VRESET將接近置位電壓VSET，從而引起上述誤置位問題的可能性升高。專利文獻(xiàn)1 特表2005-522045號公報

發(fā)明內(nèi)容
本發(fā)明提供一種在短時間內(nèi)能夠執(zhí)行復(fù)位操作且抑制了誤置位的發(fā)生的非易失 性半導(dǎo)體存儲裝置及其復(fù)位方法。本發(fā)明的一種方式所涉及的非易失性半導(dǎo)體存儲裝置，具備半導(dǎo)體基板；多個 存儲單元陣列，其層疊在該半導(dǎo)體基板上，且包括多條第一布線及多條第二布線以及存儲 單元，所述多條第一布線及多條第二布線以相互交叉的方式形成，所述存儲單元配置在所 述第一布線與所述第二布線的各交叉部分處且串聯(lián)連接整流元件和可變電阻元件而成；以 及控制電路，其選擇驅(qū)動所述第一布線以及所述第二布線，其中，所述控制電路，執(zhí)行將所 述可變電阻元件的狀態(tài)從低電阻狀態(tài)形成為高電阻狀態(tài)的復(fù)位操作，所述控制電路，在執(zhí) 行所述復(fù)位操作時，在將施加在所述可變電阻元件上的脈沖電壓升高至第一電壓之后，將 其降低至低于所述第一電壓且高于接地電壓的第二電壓。本發(fā)明的一種實(shí)施方式所涉及的非易失性半導(dǎo)體存儲裝置的復(fù)位方法，是具有多 個存儲單元陣列的非易失性半導(dǎo)體存儲裝置的復(fù)位方法，該多個存儲單元陣列層疊在半導(dǎo) 體基板上且包括多條第一布線及多條第二布線以及存儲單元，所述多條第一布線及多條第 二布線以相互交叉的方式形成，所述存儲單元配置在所述第一布線與所述第二布線的各交 叉部分處且串聯(lián)連接整流元件和可變電阻元件而成，該非易失性半導(dǎo)體存儲裝置的復(fù)位方 法在執(zhí)行將所述可變電阻元件的狀態(tài)從低電阻狀態(tài)形成為高電阻狀態(tài)的復(fù)位操作時，在 將施加在所述可變電阻元件上的脈沖電壓升高至第一電壓之后，將其降低至低于所述第一 電壓且高于接地電壓的第二電壓。本發(fā)明能夠提供一種在短時間內(nèi)能夠執(zhí)行復(fù)位操作且抑制了誤置位的發(fā)生的非 易失性半導(dǎo)體存儲裝置及其復(fù)位方法。


圖1是示出本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的基本結(jié)構(gòu)的圖；圖2是第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的電路圖；圖3是示意性地示出第1實(shí)施方式的ReRAM(可變電阻元件VR)的一例的剖面圖；圖4是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的電壓調(diào)整電路10的結(jié)構(gòu)例的電路圖；圖5是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的行系控制電路20的結(jié)構(gòu)例的電路圖；圖6是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的行系控制電路20的結(jié)構(gòu)例的電路圖；圖7是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的行系控制電路20的結(jié)構(gòu)例的電路圖；圖8是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的行系控制電路20的結(jié)構(gòu)例的電路圖；圖9是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的列系控制電路30的結(jié)構(gòu)例的電路圖；圖10是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的列系控制電路30的結(jié)構(gòu)例的電路圖；圖11是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的列系控制電路30的結(jié)構(gòu) 例的電路圖；圖12是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的列系控制電路30的結(jié)構(gòu) 例的電路圖；圖13是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù)位操作的概要圖； 圖14是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù)位操作的時序圖；圖15是示出電壓調(diào)整電路10的復(fù)位操作的時序圖；圖16是示出第2實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù)位操作的時序圖；圖17是示出第3實(shí)施方式的復(fù)位操作的時序圖；圖18是示出第4實(shí)施方式的復(fù)位操作的時序圖；以及圖19是示出第5實(shí)施方式的復(fù)位操作的時序圖。符號說明1半導(dǎo)體基板，2存儲塊，3布線區(qū)域，4位線接觸區(qū)域，5字線接觸區(qū)域，6位線接觸 部，7字線接觸部，10電壓調(diào)整電路，20行系控制電路，21行解碼器，22主行解碼器，23寫入 驅(qū)動線驅(qū)動器，24行電源線驅(qū)動器，25行系周邊電路，30列系控制電路，31列開關(guān)，32列解 碼器，33讀出放大器/寫入緩沖器，34列電源線驅(qū)動器，35列系周邊電路，MA存儲單元陣 列，MC存儲單元，VR可變電阻元件，Di 二極管，BL位線，WL字線，MWL主字線，CSL列選擇 線，CC控制電路。
具體實(shí)施例方式以下，參照

本發(fā)明的實(shí)施方式。在本實(shí)施方式中，將非易失性半導(dǎo)體存儲 裝置說明為具有存儲單元陣列層疊而成的三維存儲單元陣列構(gòu)造的電阻變化存儲裝置。但 是，該結(jié)構(gòu)完全是一個例子，本發(fā)明當(dāng)然不會限定于該例子。(第1實(shí)施方式)(第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的概略結(jié)構(gòu))圖1示出本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的基本結(jié)構(gòu)，即半導(dǎo) 體基板1上的形成有全局總線(口一/Ο/Ο )等布線的布線區(qū)域3和層疊于其上的存 儲塊2的結(jié)構(gòu)。如圖1所示，存儲塊2，在該例子中包括8層的存儲單元陣列MAO MA7。如后所 述，各存儲單元陣列MA，與上下相鄰的其他存儲單元陣列共享位線或字線。即，1根字線、位 線，不僅連接于1個存儲單元陣列中的存儲單元，而且連接于上下相鄰的2個存儲單元陣列 中的存儲單元。在存儲塊2的正下方的半導(dǎo)體基板1上，設(shè)有布線區(qū)域3。在布線區(qū)域3，設(shè)有用 于與外部交換對于存儲塊2寫入/讀出的數(shù)據(jù)的全局總線等。另外，在該布線區(qū)域3，也可 以設(shè)置后述的包括列開關(guān)等的列系控制電路20(圖2)和/或包括行解碼器等的行系控制 電路30 (圖2)。為了將層疊起來的各存儲單元陣列MA的字線WL以及位線BL和形成在半導(dǎo)體基 板1上的布線區(qū)域3連接，在存儲塊2的側(cè)面需要垂直布線(通路接觸部)。在布線區(qū)域3的四邊，設(shè)有位線接觸區(qū)域4和字線接觸區(qū)域5。在位線接觸區(qū)域4和字線接觸區(qū)域5，形 成有用于將位線BL以及字線WL與控制電路相連接的位線接觸部6和字線接觸部7。字線 WL，其一端經(jīng)由形成于字線接觸區(qū)域5的字線接觸部7連接至布線區(qū)域3。另外，位線BL， 其一端經(jīng)由形成于位線接觸區(qū)域4的位線接觸部6連接至布線區(qū)域3。在圖1中，對于在半導(dǎo)體基板1上、在垂直的方向(圖1所示的ζ方向)上層疊多 個存儲單元陣列MA而成的存儲塊2進(jìn)行了圖示，但是實(shí)際上這樣的單位存儲塊2在字線WL 的縱長方向(圖1所示的χ方向)和位線BL的縱長方向(圖1所示的y方向)上配置為 多個矩陣狀。
如圖1所示，在第1實(shí)施方式的字線接觸區(qū)域5，各層的字線WL經(jīng)由分別準(zhǔn)備的5 列接觸部而連接至布線區(qū)域3。另外，在位線接觸區(qū)域4，各層的位線BL經(jīng)由分別準(zhǔn)備的4 列接觸部而連接至布線區(qū)域3。在本實(shí)施方式中，位線BL按每一層被獨(dú)立驅(qū)動，字線WL也 按每一層被獨(dú)立驅(qū)動，但本發(fā)明并不限定于此，只要是能夠進(jìn)行以下所示的操作的形式即 可，也可以將一部分位線BL或字線WL共同連接至1個接觸部。另外，位線BL和/或字線 WL，也可以由上下的層共享。接下來，參照圖2，對于第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的電路結(jié)構(gòu)進(jìn)行 說明。圖2是第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的電路圖。如圖2所示，第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置具有存儲單元陣列MA和 控制存儲單元陣列MA的控制電路CC。存儲單元陣列MA，具有在字線WL的延伸方向(圖2所示的χ方向)以及位線BL 的延伸方向(圖2所示的y方向)上排列為二維矩陣狀的多個單位存儲單元MC。如圖所 示，在字線WL和位線BL的交叉部分處，配置有電阻變化型的單位存儲單元MC，該電阻變化 型的單位存儲單元MC通過串聯(lián)連接整流元件例如二極管Di和可變電阻元件VR而成。這 里，構(gòu)成存儲單元MC的二極管Di以及可變電阻元件VR的配置、極性都不限定于圖示的方式。可變電阻元件VR例如是具有由電極/過渡金屬氧化物/電極構(gòu)成的結(jié)構(gòu)的元件 等，其通過電壓、電流、熱等的施加條件造成金屬氧化物的電阻值變化，將其電阻值不同的 狀態(tài)作為信息非易失地進(jìn)行存儲。作為該可變電阻元件VR，更具體地，能夠采用電阻值因電 壓或者電流施加而發(fā)生變化的元件(ReRAM)。圖3是示出該ReRAM的例子的圖。圖3所示的可變電阻元件VR，在電極層VR1、 VR3之間配置記錄層VR2而成?？勺冸娮柙R2，如圖3所示，由含有至少2種陽離子元 素的復(fù)合化合物構(gòu)成。陽離子元素的至少一種采用具有不完全充滿電子的d軌道的過渡元 素，而且將相鄰的陽離子元素間的最短距離設(shè)為小于等于0. 32nm。具體而言，由具有化學(xué)式 AxMyXz (A和M是相互不同的元素)所表達(dá)的結(jié)晶結(jié)構(gòu)的材料構(gòu)成，該結(jié)晶結(jié)構(gòu)例如為尖晶 石結(jié)構(gòu)(AM2O4)、鈦鐵礦結(jié)構(gòu)(AMO3)、銅鐵礦結(jié)構(gòu)(AMO2)、LiMoN2結(jié)構(gòu)(AMN2)、鎢錳鐵礦結(jié)構(gòu) (AMO4)、橄欖石結(jié)構(gòu)(A2MO4)、錳鋇礦(*，>義^卜)結(jié)構(gòu)(AxMO2)、斜方錳礦結(jié)構(gòu)(AxMO2)、 鈣鈦礦結(jié)構(gòu)(AMO3)等。在圖3的例子中，A是Zn，M是Mn，X是0。分別地，記錄層VR2內(nèi)的小白圓圈表示 擴(kuò)散離子(Zn)，大白圓圈表示陰離子(0)，小黑圓圈表示過渡元素離子(Mn)。記錄層VR2 的初始狀態(tài)為高電阻狀態(tài)，但當(dāng)對電極層VRl施加固定電位、對電極層VR3側(cè)施加負(fù)的電壓 時，記錄層VR2中的擴(kuò)散離子的一部分向電極層VR3側(cè)移動，記錄層VR2中的擴(kuò)散離子相對于陰離子相對地減少。移動至電極層VR3側(cè)的擴(kuò)散離子，從電極層VR3接收電子而析出為 金屬，從而形成金屬層VR4。在記錄層VR2的內(nèi)部，陰離子變得過剩，其結(jié)果，使記錄層VR2 內(nèi)的過渡元素離子的價數(shù)上升。由此，記錄層VR2由于載流子的注入而變得有電子傳導(dǎo)性， 從而置位操作完成。關(guān)于再生，只要使不會引起構(gòu)成記錄層VR2的材料的電阻變化的程度 的微小電流值流動即可。為了將程序狀態(tài)(低電阻狀態(tài))復(fù)位回初始狀態(tài)(高電阻狀態(tài))， 只要例如在記錄層VR2中使大電流以足夠長的時間流動從而進(jìn)行焦耳加熱，來促進(jìn)記錄層 VR2的氧化還原反應(yīng)即可。另外，通過施加與置位時的電場反向的電場，也能夠?qū)崿F(xiàn)復(fù)位操 作。
控制電路CC，如圖2所示，具有電壓調(diào)整電路10、行系控制電路20以及列系控制 電路30。電壓調(diào)整電路10，如圖2所示，對行系控制電路20以及列系控制電路30供給已調(diào) 整為預(yù)定電壓的信號。行系控制電路20，如圖2所示，具有例如行解碼器21、主行解碼器22、寫入驅(qū)動線 驅(qū)動器23、行電源線驅(qū)動器24以及行系周邊電路25。第1實(shí)施方式的字線具有層級化結(jié)構(gòu)，主行解碼器22選擇驅(qū)動256對主字線 MWLx, MWLbx(χ = <255:0 中的任意一對。作為一例，在所選擇的主字線MWLx、MWLbx中， 主字線MWLx變?yōu)椤癏”狀態(tài)，主字線MWLbx變?yōu)椤癓”狀態(tài)。相反，在非選擇的主字線MWLx、MWLbx中，主字線MWLx變?yōu)椤癓”狀態(tài)，主字線MWLbx 變?yōu)椤癏”狀態(tài)。一對主字線MWLx、MWLbx連接至行解碼器21，行解碼器21選擇驅(qū)動處于主 字線MWLx、MWLbx的層級下的8根字線WLx<7:0>中的一根。與由主行解碼器22選擇驅(qū)動的主字線MWLx、MWLbx連接的行解碼器21，進(jìn)一步選 擇驅(qū)動字線WL，從而選擇驅(qū)動一根字線WL。在寫入驅(qū)動線驅(qū)動器23上連接有8根寫入驅(qū) 動線WDRV<7:0>以及行電源線VRow，在行電源線驅(qū)動器24上連接有行電源線VRow。對該行電源線VRow，施加供給至非選擇的主字線MWLx、MWLbx的層級下的字線WL 以及所選擇的主字線MWLx、MWLbx的層級下的非選擇的字線WL的電壓(VSET)。寫入驅(qū)動 線WDRV<7:0>以及行電源線VRow連接至行解碼器21，對行解碼器21施加用于驅(qū)動字線WL 的電壓。具體而言，在置位操作時對8根寫入驅(qū)動線WDRV<7 0>中的與選擇字線WL相對應(yīng) 的1根寫入驅(qū)動線WDRV供給電壓Vss ( = 0V)，對此外的7根供給電壓VSET。行系周邊電路25，進(jìn)行該非易失性半導(dǎo)體存儲裝置整體的管理，其接收來自外部 的主機(jī)裝置的控制信號，進(jìn)行讀出、寫入、擦除、數(shù)據(jù)的輸入輸出管理等。列系控制電路30，如圖2所示，具有例如列開關(guān)31、列解碼器32、讀出放大器/寫 入緩沖器33、列電源線驅(qū)動器34以及列系周邊電路35。第1實(shí)施方式的位線也具有層級化結(jié)構(gòu)，列解碼器32選擇驅(qū)動64對列選擇線 CSLyXSLby (y = <63:0 中的任意一對。作為一例，在所選擇的列選擇線CSLy、CSLby中， 列選擇線CSLy變?yōu)椤癏”狀態(tài)，列選擇線CSLby變?yōu)椤癓”狀態(tài)。相反，在非選擇的列選擇線 CSLy, CSLby中，列選擇線CSLy變?yōu)椤癓”狀態(tài)，列選擇線CSLby變?yōu)椤癏”狀態(tài)。一對列選擇 線CSLy、CSLby連接至列開關(guān)31，列開關(guān)31選擇驅(qū)動處于列選擇線CSLy、CSLby的層級下 的8根位線BLy<7:0>中的1根。與由列解碼器32選擇驅(qū)動的列選擇線CSLy、CSLby連接的列開關(guān)31，進(jìn)一步選擇驅(qū)動位線BL，從而選擇驅(qū)動一根位線BL。讀出放大器/寫入緩沖器33，檢測并放大被讀出 至局部數(shù)據(jù)線LDQ<7:0>的信號，并且將被從數(shù)據(jù)輸入輸出線10<7:0>輸入的寫入數(shù)據(jù)經(jīng)由 列開關(guān)31供給至存儲單元MC。在讀出放大器/寫入緩沖器33上，連接有8根局部數(shù)據(jù)線 LDQ<7:0>以及列電源線VColl，在列電源線驅(qū)動器34上連接有列電源線VColl、VCol2。局 部數(shù)據(jù)線LDQ<7:0>以及列電源線VColl、VCol2連接至列開關(guān)31，對列開關(guān)31施加用于驅(qū) 動位線BL的電壓。具體而言，在置位操作時對8根局部數(shù)據(jù)線LDQ<7:0>中的與選擇位線 BL相對應(yīng)的1根局部數(shù)據(jù)線LDQ供給電壓VSET，對此外的7根供給電壓0V。列系周邊電路35，進(jìn)行該電阻變化存儲裝置整體的管理，其接收來自外部的主機(jī) 裝置的控制信號，進(jìn)行讀出、寫入、擦除、數(shù)據(jù)的輸入輸出管理等。(電壓調(diào)整電路10的結(jié)構(gòu))接下來，參照圖4，詳細(xì)說明電壓調(diào)整電路10的結(jié)構(gòu)。圖4是示出第1實(shí)施方式的 非易失性半導(dǎo)體存儲裝置的電壓調(diào)整電路10的結(jié)構(gòu)例的電路圖。如圖4所示，電壓調(diào)整電路10具有升壓電路11和電壓轉(zhuǎn)換電路12。升壓電路11， 生成使預(yù)定電壓升壓而得到的升壓電壓，對電壓轉(zhuǎn)換電路12施加該升壓電壓。電壓轉(zhuǎn)換電路12，如圖4所示，具有P-M0S晶體管121、122、差動放大器123、電阻 124、125a 125e、N_M0S 晶體管 126a 126e。P-MOS晶體管121的一端連接于升壓電路11。P-MOS晶體管121的另一端連接于 P-MOS晶體管122的一端，其柵接收信號ENAb的輸入。P-MOS晶體管122的另一端連接于 電阻124的一端，其柵接收來自差動放大器123的信號。差動放大器123的-側(cè)輸入端子連接于參考電壓VREF。差動放大器123的+側(cè)輸 入端子連接于電阻125a的一端。電阻124的一端連接于P-MOS晶體管122的一端(節(jié)點(diǎn)N)。節(jié)點(diǎn)N經(jīng)由列系控制 電路30連接于位線BL，從該節(jié)點(diǎn)N輸出信號VRESET。電阻124的另一端連接于電阻125a 125e的一端。電阻124具有電阻值“RL”。電阻125a 125e的一端連接于電阻124的另一端以及差動放大器123的+側(cè)輸 入端子。電阻125a 125e的另一端分別連接于N-MOS晶體管126a 126e的一端。電阻 125a具有電阻值“Rb”。電阻125b具有電阻值“Ra”。電阻125c具有電阻值“2Ra”。電阻 125d具有電阻值“4Ra”。電阻125e具有電阻值“8Ra”。N-MOS晶體管126a 126e的另一端分別接地。N-M0S晶體管126a的柵接收信 號SW_base。N-MOS晶體管126b的柵接收信號SW<0>。N-MOS晶體管126c的柵接收信號 Sff<l>o N-MOS晶體管126d的柵接收信號SW<2>。N-MOS晶體管126e的柵接收信號SW<3>。具有上述結(jié)構(gòu)的電壓調(diào)整電路10，通過控制電壓轉(zhuǎn)換電路12的N-MOS晶體管 126a 126e的導(dǎo)通、截止，從而調(diào)整信號RESET的電壓。接下來，參照圖2以及圖5至圖8，詳細(xì)說明行系控制電路20的結(jié)構(gòu)。圖5至圖8是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的行系控制電路20的結(jié)構(gòu)例的電路圖。(行解碼器21的結(jié)構(gòu))如圖2以及圖5所示，在行解碼器21上連接有256對主字線MWLx以及MWLbx(x =<255:0 中的某一對、行電源線VRow以及寫入驅(qū)動線WDRV<7:0>。另外，在行解碼器21 上連接有字線WLx<7:0>，該字線WLx<7:0>連接于排成一列而設(shè)置的多個存儲單元MC。如上所述，連接于一個行解碼器21的字線WLx<7 0>包括字線WLxO 字線WLx7這8根布線。 同樣地，寫入驅(qū)動線WDRV<7:0>是包括WDRVO WDRV7這8根布線的布線。如圖5所示，行 解碼器21由8對晶體管對構(gòu)成，該晶體管對是通過將2個NMOS晶體管QNl以及QN2的源相 互連接而成的。在晶體管QNl的柵上連接有主字線MWLbx，在其漏上連接有行電源線VRow。 另外，在晶體管QN2的柵上連接有主字線MWLx，在其漏上連接有寫入驅(qū)動線WDRV<7 0>中的 某1根。而且，晶體管QNl以及QN2的源都連接至字線WLx<7:0>中的某1根。(主行解碼器22的結(jié)構(gòu))
如圖2以及圖6所示，在主行解碼器22上連接有256對主字線MWLx以及MWLbx (χ =<255:0 以及地址信號線。第一實(shí)施方式的非易失性半導(dǎo)體存儲裝置的字線具有層級 化結(jié)構(gòu)。主行解碼器22是預(yù)解碼器，一組主字線MWLx以及MWLbx分別連接至1個行解碼 器21內(nèi)的8個晶體管對(圖5的QN1、QN2)，1個行解碼器21能夠選擇8根字線WLx<7:0> 中的任意1根。主行解碼器22，按每一對主字線MWLx、MWLbx具有圖6所示的電路。如圖6 所示，在1個主行解碼器22中，連接于主行解碼器22的地址信號線，連接于邏輯門GATE1。 邏輯門GATEl的輸出信號經(jīng)由電平轉(zhuǎn)換器L/S被供給至由PMOS晶體管QPl和NMOS晶體管 QN3構(gòu)成的CMOS反相器CMOSl的輸入端子。在晶體管QPl的源上連接有電源VSETH，晶體 管QN3的源接地。而且，晶體管QPl和QN3的漏都連接至主字線MWLx。另外，主字線MWLx， 連接至由PMOS晶體管QP2和NMOS晶體管QN4構(gòu)成的CMOS反相器CM0S2。在晶體管QP2的 源上也連接著電源VSETH，晶體管QN4的源接地。而且，晶體管QP2和QN4的漏都連接至主 字線MWLbx。(寫入驅(qū)動線驅(qū)動器23的結(jié)構(gòu))如圖2以及圖7所示，在寫入驅(qū)動線驅(qū)動器23上，連接有行電源線VRow以及地址 信號線。這里，寫入驅(qū)動線驅(qū)動器23也是預(yù)解碼器。連接于寫入驅(qū)動線驅(qū)動器23的地址信 號線，連接于邏輯門GATE2，邏輯門GATE2的輸出信號經(jīng)由電平轉(zhuǎn)換器L/S被供給至由PMOS 晶體管QP3以及NMOS晶體管QN5構(gòu)成的CMOS反相器CM0S3的輸入端子。在晶體管QP3的 源上，連接有如后所述被施加電壓VSET的行電源線VRow，晶體管QN5的源接地。而且，晶體 管QP3和QN5的漏都連接至寫入驅(qū)動線WDRV<7:0>。(行電源線驅(qū)動器24的結(jié)構(gòu))如圖2以及圖8所示，在行電源線驅(qū)動器24上，連接有行電源線VRow以及控制信 號線。在行電源線驅(qū)動器24中，電壓VREAD經(jīng)由PMOS晶體管QP4連接至行電源線VRow，電 源VRESET經(jīng)由PMOS晶體管QP5連接于行電源線VRow。對晶體管QP4的柵供給控制信號 READ_on，對PMOS晶體管QP5的柵供給控制信號RESET_on?？刂菩盘朢EAD_on、RESET_on, 分別在數(shù)據(jù)讀出時、復(fù)位操作時，從“H”狀態(tài)變?yōu)椤癓”狀態(tài)。另外，在行電源線驅(qū)動器24上， 連接有電源VSETH。電源VSETH連接于NMOS晶體管QN6的漏以及柵，晶體管QN6的源連接 至PMOS晶體管QP6的源。PMOS晶體管QP6的漏連接至行電源線VRow。對晶體管QP6的柵 供給控制信號SET_on。接下來，參照圖2以及圖9 圖12，詳細(xì)說明列系控制電路30的結(jié)構(gòu)。圖9 圖 12是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的列系控制電路30的結(jié)構(gòu)例的電路圖。(列開關(guān)31的結(jié)構(gòu))如圖2以及圖9所示，在列開關(guān)31上連接有64對列選擇線CSLy以及CSLby (y =<63:0 中的某一對、列電源線VCol2以及局部數(shù)據(jù)線LDQ<7:0>。另夕卜，在列開關(guān)31上，連 接有位線BLy<7:0>，該位線連接于排成一列而設(shè)置的多個存儲單元MC。如上所述，連接于 一個列開關(guān)31的位線BLy<7:0>包括位線BLyO 位線BLy7這8根布線。同樣地，局部數(shù) 據(jù)線LDQ<7:0>是包括LDQO LDQ7這8根布線的布線。如圖9所示，列開關(guān)31由8對晶 體管對構(gòu)成，該晶體管對是通過將2個NMOS晶體管QNll以及QN12的源相互連接而成的。 在晶體管QNll的柵上連接有列選擇線CSLy，在其漏上連接有局部數(shù)據(jù)線LDQ<7:0>中的某 1根。另外，在晶體管QN12的柵上連接有列選擇線CSLy，在其漏上連接有列電源線 VCol2。而且，晶體管QNll以及QNl2的源都連接至位線BLy<7:0>中的某1根。(列解碼器32的結(jié)構(gòu))如圖2以及圖10所示，在列解碼器32上連接有64對列選擇線CSLy以及CSLby(y =<63:0 以及地址信號線。在第1實(shí)施方式的電阻變化存儲裝置中，一組列選擇線CSLy 以及CSLby分別連接至1個列開關(guān)31內(nèi)的8個晶體管對(圖9的QN11、QN12)，1個列開關(guān) 31能夠選擇8根位線BLy<7:0>中的任意1根。列解碼器32，按每一對列選擇線CSLy以及CSLby具有圖10所示的電路。如圖10 所示，在1個列解碼器32中，連接于列解碼器32的地址信號線，連接于邏輯門GATE3。邏輯 門GATE3的輸出信號經(jīng)由電平轉(zhuǎn)換器L/S被供給至由PMOS晶體管QPll以及NMOS晶體管 QNl3構(gòu)成的CMOS反相器CMOSll的輸入端子。在晶體管QPll的源上連接有電源VSETH，晶 體管QN13的源接地。而且，晶體管QPll和QN13的漏都連接至列選擇線CSLy。另外，列選 擇線CSLy，連接至由PMOS晶體管QP12以及匪OS晶體管QN14構(gòu)成的CMOS反相器CM0S12。 在晶體管QP12的源上也連接著電源VSETH，晶體管QN14的源接地。而且，晶體管QP12和 QN14的漏都連接至列選擇線CSLby。(讀出放大器/寫入緩沖器33的結(jié)構(gòu))如圖2以及圖11所示，在讀出放大器/寫入緩沖器33上，連接有列電源線VCol 1、 局部數(shù)據(jù)線LDQ<7:0>以及數(shù)據(jù)輸入輸出線10<7:0>。首先，對于寫入緩沖器部分，說明其結(jié) 構(gòu)。連接于讀出放大器/寫入緩沖器33的數(shù)據(jù)輸入輸出線10<7:0>，經(jīng)由電平轉(zhuǎn)換器L/S 連接至由PMOS晶體管QP13以及NMOS晶體管QN15構(gòu)成的CMOS反相器CM0S13。在晶體管 QP13的源上連接有列電源線VColl。如后所述對列電源線VColl施加電壓VSET。另外，在 晶體管QN15的源上連接有列電源線VCol2。而且，晶體管QP13以及QN15的漏都經(jīng)由開關(guān) SWl連接于局部數(shù)據(jù)線LDQ<7:0>。接下來，對于讀出放大器部分，說明其結(jié)構(gòu)。連接于讀出 放大器/寫入緩沖器33的數(shù)據(jù)輸入輸出線10<7:0>，連接至讀出放大器S/A。作為讀出放 大器S/A，能夠使用單端型、使用參考單元的差動型等各種類型。讀出放大器S/A的輸出端 子經(jīng)由開關(guān)SW2連接至局部數(shù)據(jù)線LDQ<7:0>。(列電源線驅(qū)動器34的結(jié)構(gòu))如圖2以及圖12所示，在列電源線驅(qū)動器34上，連接有列電源線VColl、VCol2和 控制信號線。在列電源線驅(qū)動器34中，電源VRESET經(jīng)由PMOS晶體管QP15連接至列電源 線VColl。對晶體管QP15的柵供給控制信號RESET_on。另外，電源VSETH連接于NMOS晶 體管QN16的漏以及柵，晶體管QN16的源經(jīng)由PMOS晶體管QP14連接至列電源線VColl。對 晶體管QP14的柵供給控制信號SET_on。
(第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù)位操作)接下來，參照圖13以及圖14，對于第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù) 位操作進(jìn)行說明。圖13是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù)位操作的概 要圖。圖14是示出第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù)位操作的時序圖。在第1實(shí)施方式中，如圖13所示，以連接在位線BLl(選擇位線BL)以及字線 WLl (選擇字線WL) 上的存儲單元MC(選擇存儲單元MC)為對象執(zhí)行復(fù)位操作。復(fù)位時，如圖14所示，控制電路CC，首先在時刻til，將施加在選擇位線BL上的脈 沖電壓升高至電壓VRESET_pre。這里，電壓VRESET_pre，大于等于使可變電阻元件VR從高 電阻狀態(tài)變?yōu)榈碗娮锠顟B(tài)的置位電壓(例如2. IV)。另外，控制電路CC，在時刻tll，將非選 擇字線WL升高至電壓VR0W。接下來，控制電路CC，在時刻tl2，將選擇位線BL降低至電壓VRESET。這里，電壓 VRESET是小于使可變電阻元件VR從高電阻狀態(tài)變?yōu)榈碗娮锠顟B(tài)的置位電壓的電壓。接著， 控制電路CC，在時刻tl3，將非選擇字線WL的電壓降低預(yù)定量。另外，控制電路CC，也可在 時刻tl3保持非選擇字線WL的電壓不變。接下來，控制電路CC，在時刻tl4，將選擇位線BL降低至接地電壓。接著，控制電 路CC，在時刻tl5，將非選擇字線WL降低至接地電壓。如上所述，利用從時刻tll到時刻tl2對選擇字線WL和選擇位線BL所施加的電 壓，對選擇存儲單元MC施加電壓VRESET_pre。另外，利用從時刻tl2到時刻tl4對選擇字 線WL和選擇位線BL所施加的電壓，對選擇存儲單元MC施加電壓VRESET。利用這些從時刻 tll到時刻tl4對選擇存儲單元MC施加的電壓，選擇存儲單元MC的數(shù)據(jù)被復(fù)位。另外，在上述復(fù)位操作中，對選擇位線BL施加電壓VRESET_pre的時間(tll tl2)，比對選擇位線BL施加電壓VRESET的時間(tl2 tl4)短。另外，在選擇存儲單元MC的復(fù)位操作時(tll tl4)，將非選擇字線WL設(shè)定為電 壓VR0W，將選擇位線BL設(shè)定為接地電壓。即，對非選擇存儲單元MC施加了反向偏置的電壓 VR0W。由此，非選擇存儲單元MC其狀態(tài)不發(fā)生變化。(電壓調(diào)整電路10的復(fù)位操作)接下來，參照圖15對第1實(shí)施方式的電壓調(diào)整電路10的復(fù)位操作進(jìn)行說明。圖 15是示出電壓調(diào)整電路10的復(fù)位操作的時序圖。首先，如圖15所示，在時刻tll，將信號SW_base升高至電壓Vsw_base。另外，在 時刻tll，將信號SW<0>升高至電壓Vsw<0>。由此，使得N-MOS晶體管126a、126b變?yōu)椤皩?dǎo) 通狀態(tài)”(參照圖4)。而且，基于讀出放大器123的輸出，使P-MOS晶體管122變?yōu)椤皩?dǎo)通狀 態(tài)”(參照圖4)。通過以上的工作，基于電阻124的電阻值“RL”、電阻125a的電阻值“Rb” 以及電阻125b的電阻值“Ra”，將信號RESET升高至電壓VRESET_pre。接著，在時刻tl2，將信號SW<0>降低至接地電壓。另外，在時刻tl2，將信號SW<3> 升高至電壓Vsw<3>。由此，使得N-MOS晶體管126b變?yōu)椤敖刂範(fàn)顟B(tài)”，N-MOS晶體管126e變 為“導(dǎo)通狀態(tài)”(參照圖4)。通過以上的工作，基于電阻124的電阻值“RL”、電阻125a的電 阻值“Rb”以及電阻125e的電阻值“8Ra”，將信號RESET降低至電壓VRESET。接著，在時刻tl4，將信號SW_baSe降低至接地電壓。另外，在時刻tl4，將信號 SW<3>降低至接地電壓。由此，使得N-MOS晶體管126a、126e變?yōu)椤敖刂範(fàn)顟B(tài)”。通過以上的工作，信號RESET變?yōu)榻拥仉妷骸?第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的效果)接下來，對于第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置的效果進(jìn)行說明。第1實(shí)施 方式的非易失性半導(dǎo)體存儲裝置，在執(zhí)行復(fù)位操作時，將施加于可變電阻元件VR上的脈沖 電壓升高至電壓VRESET_pre后，降低至低于該電壓且高于接地電壓的電壓VRESET。由此， 第1實(shí)施方式的非易失性半導(dǎo)體存儲裝置，能夠在短時間內(nèi)執(zhí)行復(fù)位操作且抑制誤置位的 發(fā)生。(第2實(shí)施方式)(第2實(shí)施方式的非易失性半導(dǎo)體存儲裝置的工作)接下來，參照圖16對于第2實(shí)施方式的非易失性半導(dǎo)體存儲裝置的工作進(jìn)行說 明。圖16是示出第2實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù)位操作的時序圖。在第2 實(shí)施方式的非易失性半導(dǎo)體存儲裝置中，僅其復(fù)位操作與第1實(shí)施方式不同。另外，在第2 實(shí)施方式中，對于與第1實(shí)施方式相同的結(jié)構(gòu)附加相同的符號，并省略對其的說明。首先，如圖16所示，控制電路CC，在時刻t21，使選擇位線BL的電壓以具有m級(m 為整數(shù))的形狀變化，使其升高至電壓VRESET_pre。接著，控制電路CC，在時刻t22，使選擇 位線BL的電壓以η級(η為整數(shù))的階梯狀變化，使其降低至電壓VRESET。接著，控制電路 CC，在時刻t23，將選擇位線BL的電壓降低至接地電壓。例如，如圖16所示，選擇位線BLl的電壓，從接地電壓到電壓VREST_pre以4級 的階梯狀變化，從電壓VREST_pre到電壓VRESET以2級的階梯狀變化(m = 4、n = 2)。另 夕卜，例如，選擇位線BLl的電壓，從接地電壓到電壓VREST_pre以4級的階梯狀變化，從電壓 VREST_pre到電壓VRESET直線地變化(m = 4、η = 1)。另外，例如，選擇位線BLl的電壓， 從接到電壓到電壓VREST_pre直線地變化，從電壓VREST_pre到電壓VRESET以4級的階梯 狀變化(m = l、n = 4)。BP,控制電路CC，在將提供給選擇存儲單元MC的脈沖電壓升高至電壓VREST_pre 的情況以及將提供給選擇存儲單元MC的脈沖電壓降低至VRESET的情況中的至少一種情況 下，使該脈沖電壓以階梯狀變化。(第2實(shí)施方式的非易失性半導(dǎo)體存儲裝置的效果)第2實(shí)施方式的非易失性半導(dǎo)體存儲裝置，具有與第1實(shí)施方式同樣的特征，產(chǎn)生 與第1實(shí)施方式同樣的效果。(第3實(shí)施方式)(第3實(shí)施方式的非易失性半導(dǎo)體存儲裝置的工作)接下來，參照圖17對于第3實(shí)施方式的非易失性半導(dǎo)體存儲裝置的工作進(jìn)行說 明。圖17是示出第3實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù)位操作的時序圖。在第3 實(shí)施方式的非易失性半導(dǎo)體存儲裝置中，僅其復(fù)位操作與第1以及第2實(shí)施方式不同。另 夕卜，在第3實(shí)施方式中，對于與第1以及第2實(shí)施方式相同的結(jié)構(gòu)附加相同的符號，并省略 對其的說明。首先，如圖17所示，控制電路CC，在時刻t31，使施加在選擇位線BLl上的脈沖電壓升高至VRESET_pre。接下來，控制電路CC，從時刻t32開始，使選擇位線BLl的電壓以隨 著時間推移峰值減小的梳齒狀變化，降低至電壓VRESET。即，控制電路CC，使施加在選擇存儲單元MC上的脈沖電壓以隨著時間推移峰值減小的梳齒狀變化，降低至電壓VRESET。接 著，控制電路CC， 在時刻t33，將選擇位線BL的電壓降低至接地電壓。(第3實(shí)施方式的非易失性半導(dǎo)體存儲裝置的效果)第3實(shí)施方式的非易失性半導(dǎo)體存儲裝置，具有與第1實(shí)施方式同樣的特征，產(chǎn)生 與第1實(shí)施方式同樣的效果。(第4實(shí)施方式)(第4實(shí)施方式的非易失性半導(dǎo)體存儲裝置的工作)接下來，參照圖18對于第4實(shí)施方式的非易失性半導(dǎo)體存儲裝置的工作進(jìn)行說 明。圖18是示出第4實(shí)施方式的非易失性半導(dǎo)體存儲裝置的復(fù)位操作的時序圖。在第4 實(shí)施方式的非易失性半導(dǎo)體存儲裝置中，僅其復(fù)位操作與第1至第3實(shí)施方式不同。另外， 在第4實(shí)施方式中，對于與第1至第3實(shí)施方式相同的結(jié)構(gòu)附加相同的符號，并省略對其的 說明。如圖18所示，在第4實(shí)施方式中，控制電路CC，交替地執(zhí)行復(fù)位操作和檢驗(yàn)操 作。另外，控制電路CC，將第n+1次的復(fù)位操作時的電壓VRESET_pre (n+1)以及電壓 VRESET (n+1)設(shè)定得大于第n次的復(fù)位操作時的電壓VRESET_pre (n)以及電壓VRESET (n)。 即，第4實(shí)施方式的控制電路CC，交替地進(jìn)行復(fù)位操作和檢驗(yàn)操作，伴隨著復(fù)位操作的次 數(shù)，使電壓VRESET_pre (n)以及電壓VRESET(n)逐步升高、卞9、、J 1 f、、J 1、。另外，第4 實(shí)施方式的控制電路CC，也可以構(gòu)成為，伴隨著復(fù)位操作的次數(shù)，使電壓VRESET_pre (n)以 及電壓VRESET(n)中的任意一方逐步升高?？刂齐娐稢C，對于由檢驗(yàn)操作判定為已被復(fù)位 的選擇存儲單元MC，在之后進(jìn)行的復(fù)位操作中不施加電壓。(第4實(shí)施方式的非易失性半導(dǎo)體存儲裝置的效果)第4實(shí)施方式的非易失性半導(dǎo)體存儲裝置，具有與第1實(shí)施方式同樣的特征，產(chǎn)生 與第1實(shí)施方式同樣的效果。另外，第4實(shí)施方式的控制電路CC，交替地執(zhí)行復(fù)位操作和檢 驗(yàn)操作，伴隨著復(fù)位操作的次數(shù)，使電壓VRESET_pre(n)以及電壓VRESET (n)逐步升高。另 外，控制電路CC，對于由檢驗(yàn)操作判定為已被復(fù)位的選擇存儲單元MC，在之后進(jìn)行的復(fù)位 操作中不施加電壓。通過這樣的工作，第4實(shí)施方式的非易失性半導(dǎo)體存儲裝置，對于變?yōu)?復(fù)位的閾值不均的多個存儲單元MC，能夠執(zhí)行穩(wěn)定的復(fù)位操作。(第5實(shí)施方式)(第5實(shí)施方式的非易失性半導(dǎo)體存儲裝置的工作)接下來，參照圖19對于第5實(shí)施方式的非易失性半導(dǎo)體存儲裝置的工作進(jìn)行說 明。圖19是示出第5實(shí)施方式的復(fù)位操作的時序圖。在第5實(shí)施方式的非易失性半導(dǎo)體 存儲裝置中，僅其復(fù)位操作與第1至第4實(shí)施方式不同。另外，在第5實(shí)施方式中，對于與 第1至第4實(shí)施方式相同的結(jié)構(gòu)附加相同的符號，并省略對其的說明。首先，如圖19所示，控制電路CC，在時刻t51，將選擇字線WL以及選擇位線BL升 高至電壓VRESET_pre+Va。這里，電壓VRESET_pre+Va等于電壓VRESET+Vb。另外，控制電 路CC，在時刻t51，將非選擇字線WL升高至電壓VR0W。接下來，控制電路CC，在時刻t52，將選擇字線WL降低至電壓Va。由此，與第1至 第4實(shí)施方式同樣地，對連接在選擇位線BL和選擇字線WL上的選擇存儲單元MC，施加電壓 VRESET_pre。
接下來，控制電路CC，在時刻t53，將選擇字線WL升高至電壓Vb。由此，與第1至 第4實(shí)施方式同樣地，對連接在選擇位線BL和選擇字線WL上的選擇存儲單元MC，施加電壓 VRESETo接下來，控制電路CC，在時刻t54，將選擇字線WL和選擇位線BL降低至接地電壓。 即，控制電路CC，在從時刻t51到時刻t54為止的期間執(zhí)行復(fù)位操作。接著，在時刻t55，控 制電路CC將非選擇字線WL降低至接地電壓。(第5實(shí)施方式的非易失性半導(dǎo)體存儲裝置的效果)第5實(shí)施方式的非易失性半導(dǎo)體存儲裝置，具有與第1實(shí)施方式同樣的特征，產(chǎn)生 與第1實(shí)施方式同樣的效果。(其它的實(shí)施方式)以上，對發(fā)明的實(shí)施方式作了說明，但本發(fā)明并不限定于此，在不脫離本發(fā)明的主 旨的范圍內(nèi)能夠進(jìn)行各種變形、追加等。
權(quán)利要求
一種非易失性半導(dǎo)體存儲裝置，其特征在于，具備半導(dǎo)體基板；多個存儲單元陣列，其層疊在該半導(dǎo)體基板上，且包括多條第一布線及多條第二布線以及存儲單元，所述多條第一布線及多條第二布線以相互交叉的方式形成，所述存儲單元配置在所述第一布線與所述第二布線的各交叉部分處且串聯(lián)連接整流元件和可變電阻元件而成；以及控制電路，其選擇驅(qū)動所述第一布線以及所述第二布線，其中，所述控制電路，執(zhí)行將所述可變電阻元件的狀態(tài)從低電阻狀態(tài)形成為高電阻狀態(tài)的復(fù)位操作，所述控制電路，在執(zhí)行所述復(fù)位操作時，在將施加在所述可變電阻元件上的脈沖電壓升高至第一電壓之后，將其降低至低于所述第一電壓且高于接地電壓的第二電壓。
2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路，在將所述脈沖電壓升高至所述第一電壓的情況以及將所述脈沖電壓降 低至所述第二電壓的情況中的至少一種情況下，使所述脈沖電壓以階梯狀變化。
3.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路，在將所述脈沖電壓降低至所述第二電壓的情況下，使所述脈沖電壓以 隨時間推移峰值減小的梳齒狀變化。
4.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述第一電壓，大于等于使所述可變電阻元件從高電阻狀態(tài)變?yōu)榈碗娮锠顟B(tài)的置位電壓。
5.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述第二電壓，小于使所述可變電阻元件從高電阻狀態(tài)變?yōu)榈碗娮锠顟B(tài)的置位電壓。
6.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路，交替地執(zhí)行所述復(fù)位操作和檢驗(yàn)操作，伴隨著所述復(fù)位操作的次數(shù)，使 所述第一電壓以及所述第二電壓逐步升高。
7.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路，將所述第一布線保持為接地電壓不變，將所述第二布線升高至所述第 一電壓，之后將所述第二布線降低至所述第二電壓。
8.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路，將所述第一布線升高至第三電壓并且將所述第二布線升高至高于所述 第三電壓的第四電壓，之后將所述第一布線升高至低于所述第四電壓的第五電壓，所述第四電壓與所述第三電壓之差為所述第一電壓，所述第四電壓與所述第五電壓之差為所述第二電壓。
9.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路，對于選擇的所述存儲單元，通過在所述整流元件的正方向上施加電壓 而執(zhí)行所述復(fù)位操作，另一方面對于非選擇的所述存儲單元，在所述整流元件的反方向上 施加反向偏置電壓。
10.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路，將所述脈沖電壓升高至所述第一電壓，并且將所述反向偏置電壓升高至第六電壓。
11.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路，在將所述脈沖電壓從所述第一電壓降低至所述第二電壓之后，將所述 反向偏置電壓降低至高于接地電壓的第七電壓。
12.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路，在將所述脈沖電壓從所述第二電壓降低至接地電壓之后，將所述反向 偏置電壓降低至接地電壓。
13.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于，所述控制電路具有生成所述第一電壓以及所述第二電壓的電壓調(diào)整電路，所述電壓調(diào)整電路具備連接至所述第一布線或所述第二布線的節(jié)點(diǎn)；一端共同連接至所述節(jié)點(diǎn)的多個電阻元件；以及分別連接至多個所述電阻元件的另一端的晶體管，其中，多個所述電阻元件具有各不相同的電阻值，通過控制各個所述晶體管的導(dǎo)通狀態(tài)，生成所述第一電壓以及所述第二電壓。
14.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于， 所述可變電阻元件由具有至少2種陽離子元素的復(fù)合化合物構(gòu)成。
15.一種非易失性半導(dǎo)體存儲裝置的復(fù)位方法，該非易失性半導(dǎo)體存儲裝置具有多個 存儲單元陣列，該多個存儲單元陣列層疊在半導(dǎo)體基板上且包括多條第一布線及多條第二 布線以及存儲單元，所述多條第一布線及多條第二布線以相互交叉的方式形成，所述存儲 單元配置在所述第一布線與所述第二布線的各交叉部分處且串聯(lián)連接整流元件和可變電 阻元件而成，其特征在于，該非易失性半導(dǎo)體存儲裝置的復(fù)位方法在執(zhí)行將所述可變電阻元件的狀態(tài)從低電阻狀態(tài)形成為高電阻狀態(tài)的復(fù)位操作時，在 將施加在所述可變電阻元件上的脈沖電壓升高至第一電壓之后，將其降低至低于所述第一 電壓且高于接地電壓的第二電壓。
16.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置的復(fù)位方法，其特征在于， 在將所述脈沖電壓升高至所述第一電壓的情況以及將所述脈沖電壓降低至所述第二電壓的情況中的至少一種情況下，使所述脈沖電壓以階梯狀變化。
17.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置的復(fù)位方法，其特征在于，在將所述脈沖電壓降低至所述第二電壓的情況下，使所述脈沖電壓以隨著時間推移峰 值減小的梳齒狀變化。
18.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置的復(fù)位方法，其特征在于，所述第一電壓，大于等于使所述可變電阻元件從高電阻狀態(tài)變?yōu)榈碗娮锠顟B(tài)的置位電壓。
19.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置的復(fù)位方法，其特征在于，所述第二電壓，小于使所述可變電阻元件從高電阻狀態(tài)變?yōu)榈碗娮锠顟B(tài)的置位電壓。
20.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置的復(fù)位方法，其特征在于，交替地執(zhí)行所述復(fù)位操作和檢驗(yàn)操作，伴隨著所述復(fù)位操作的次數(shù)，使所述第一電壓 以及所述第二電壓逐步升高。
全文摘要
本發(fā)明提供一種在短時間內(nèi)能夠執(zhí)行復(fù)位操作且抑制了誤置位的發(fā)生的非易失性半導(dǎo)體存儲裝置及其復(fù)位方法。該非易失性半導(dǎo)體存儲裝置具備半導(dǎo)體基板；多個存儲單元陣列MA，其層疊在該半導(dǎo)體基板上，且包括以相互交叉的方式形成的多條字線WL、多條位線BL以及配置于字線WL與位線BL的各交叉部分處且串聯(lián)連接二極管Di和可變電阻元件VR而成的存儲單元MC；以及控制電路CC，其選擇驅(qū)動字線WL和位線BL?？刂齐娐稢C，執(zhí)行將可變電阻元件VR的狀態(tài)從低電阻狀態(tài)形成為高電阻狀態(tài)的復(fù)位操作。另外，控制電路CC，在執(zhí)行復(fù)位操作時，在將施加在可變電阻元件VR上的脈沖電壓升高至電壓VRESET_pre之后，將其降低至低于該電壓且高于接地電壓的電壓VRESET。
文檔編號G11C16/12GK101840731SQ201010135679
公開日2010年9月22日 申請日期2010年3月10日 優(yōu)先權(quán)日2009年3月12日
發(fā)明者前島洋, 奧川雄紀(jì) 申請人:株式會社東芝