專利名稱：記憶胞的操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種記憶胞的操作方法，特別是涉及一種垂直記憶胞的操作方法。
背景技術(shù)：
記憶體為設(shè)計(jì)來儲存資訊或資料的半導(dǎo)體元件。當(dāng)電腦微處理器的功能變得越來越強(qiáng)，軟件所進(jìn)行的程序與運(yùn)算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產(chǎn)品中，非揮發(fā)性記憶體，例如可電抹除可程序化只讀記憶體(Electrically Era sable Programmable Readonly Memory,EEPROM)允許多次的資料程序化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電后仍可以保存?；谏鲜鰞?yōu)點(diǎn)，可電抹除可程序化只讀記憶體已成為個人電腦和電子設(shè)備所廣泛采用的一種記憶體。典型的可電抹除且可程序化只讀記憶體是以摻雜的多晶硅制作浮置柵極 (Floating Gate)與控制柵極(Control Gate)。當(dāng)記憶體進(jìn)行程序化(Program)時，注入浮置柵極的電子會均勻分布于整個多晶硅浮置柵極之中。然而，當(dāng)多晶硅浮置柵極下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。因此，為了解決可電抹除可程序化只讀記憶體漏電流的問題，目前現(xiàn)有習(xí)知的一種方法是采用含有非導(dǎo)體的電荷儲存層的堆疊式(Stacked)柵極結(jié)構(gòu)來取代多晶硅浮置柵極。以電荷儲存層取代多晶硅浮置柵極的另一項(xiàng)優(yōu)點(diǎn)是，在元件程序化時，電子僅會在接近源極或漏極上方的通道局部性地儲存。因此，在進(jìn)行程序化時，可以分別對堆疊式柵極一端的源極區(qū)與控制柵極施加電壓，而在接近于堆疊式柵極另一端的漏極區(qū)的電荷儲存層中產(chǎn)生高斯分布的電子，并且也可以分別對堆疊式柵極一端的漏極區(qū)與控制柵極施加電壓， 而在接近于堆疊式柵極另一端的源極區(qū)的電荷儲存層中產(chǎn)生高斯分布的電子。故而，藉由改變控制柵極與其兩側(cè)的源極/漏極區(qū)所施加電壓，可以在單一的電荷儲存層之中存在兩群具有高斯分布的電子、單一群具有高斯分布的電子或是不存在電子。因此，此種以電荷儲存層取代浮置柵極的快閃記憶體，可以在單一的記憶胞之中寫入四種狀態(tài)，為一種單一記憶胞二位元(2bit s/1 cell)儲存的快閃記憶體。為了提升單一記憶胞的位元數(shù)，現(xiàn)有習(xí)知技術(shù)中有一種具有垂直記憶胞的記憶體結(jié)構(gòu)，為一種單一記憶胞四位元(4bits/l cell)儲存的快閃記憶體。然而，在對具有垂直記憶胞的記憶體結(jié)構(gòu)的選定位元進(jìn)行程序化操作時，會對其他位元產(chǎn)生干擾，所以造成各位元之間難以區(qū)別，而無法達(dá)到多位元儲存的效果。由此可見，上述現(xiàn)有的記憶胞的操作方法在方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計(jì)被發(fā)展完成，而一般方法又沒有適切的方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的記憶胞的操作方法，實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)
發(fā)明內(nèi)容
本發(fā)明的主要目的在于，克服現(xiàn)有的記憶胞的操作方法存在的缺陷，而提供一種新的記憶胞的操作方法，所要解決的技術(shù)問題是使其可達(dá)到單一記憶胞三位元儲存的效果，非常適于實(shí)用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種記憶胞的操作方法，其中記憶胞包括具有凸出部的基底、位于凸出部頂部中的頂部位線、分別位于凸出部兩側(cè)的基底中的第一底部位線與第二底部位線、設(shè)置于基底上方且與第一、第二底部位線相交的字線以及設(shè)置于字線與基底之間的一電荷儲存層。其中，記憶胞具有位于電荷儲存層中的第一儲存區(qū)、第二儲存區(qū)、第三儲存區(qū)及第四儲存區(qū)，第一儲存區(qū)及第二儲存區(qū)分別鄰近凸出部的第一底部位線的一側(cè)的下部及上部，第三儲存區(qū)及第四儲存區(qū)分別鄰近凸出部的第二底部位線的一側(cè)的上部及下部，而第二儲存區(qū)與第三儲存區(qū)視為相同的上部儲存區(qū)。此操作方法包括程序化記憶胞的上部儲存區(qū)。首先，施加一個第一正電壓至字線。接著，施加一個第二正電壓至頂部位線。然后，分別施加一個底電壓至第一、第二底部位線。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的記憶胞的操作方法，其中所述的第一正電壓例如是8伏特至12伏特，第二正電壓與底電壓之間的電位差例如是3伏特至5伏特，而底電壓例如是0伏特。前述的記憶胞的操作方法，更包括程序化記憶胞的第一儲存區(qū)。程序化記憶胞的第一儲存區(qū)包括下列步驟。首先，施加一個第三正電壓至字線。接著，施加一個頂電壓至頂部位線。然后，施加一個第四正電壓至第一底部位線。 前述的記憶胞的操作方法，其中所述的第三正電壓例如是8伏特至12伏特，第四正電壓與頂電壓之間的電位差例如是3伏特至5伏特，而頂電壓例如是0伏特。前述的記憶胞的操作方法，更包括程序化記憶胞的第四儲存區(qū)。程序化記憶胞的第四儲存區(qū)包括下列步驟。首先，施加一個第五正電壓至字線。接著，施加一個頂電壓至頂部位線。然后，施加一個第六正電壓至第二底部位線。前述的記憶胞的操作方法，其中所述的第五正電壓例如是8伏特至12伏特，第六正電壓與頂電壓之間的電位差例如是3伏特至5伏特，而頂電壓例如是0伏特。前述的記憶胞的操作方法，更包括讀取記憶胞的上部儲存區(qū)。讀取記憶胞的上部儲存區(qū)包括下列步驟。首先，施加一個第七正電壓至字線。接著，施加0伏特的電壓至頂部位線。然后，施加一個第八正電壓至第一底部位線。前述的記憶胞的操作方法，其中所述的第七正電壓例如是2伏特至8伏特，而第八正電壓例如是1伏特至2伏特。前述的記憶胞的操作方法，更包括讀取記憶胞的上部儲存區(qū)。讀取記憶胞的上部儲存區(qū)包括下列步驟。首先，施加一個第九正電壓至字線。接著，施加0伏特的電壓至頂部位線。然后，施加一個第十正電壓至第二底部位線。前述的記憶胞的操作方法，其中所述的第九正電壓例如是2伏特至8伏特，而第十正電壓例如是1伏特至2伏特。前述的記憶胞的操作方法，更包括讀取記憶胞的上部儲存區(qū)。讀取記憶胞的上部儲存區(qū)包括下列步驟。首先，施加一個第十一正電壓至字線。接著，施加0伏特的電壓至頂部位線。然后，施加一個第十二正電壓至第一底部位線。接下來，施加一個第十三正電壓至第二底部位線。 前述的記憶胞的操作方法，其中所述的第十一正電壓例如是2伏特至8伏特，第十二正電壓例如是1伏特至2伏特，而第十三正電壓例如是1伏特至2伏特。前述的記憶胞的操作方法，更包括讀取記憶胞的第一儲存區(qū)。讀取記憶胞的第一儲存區(qū)包括下列步驟。首先，施加一個第十四正電壓至字線。接著，施加一個第十五正電壓至頂部位線。然后，施加0伏特的電壓至第一底部位線。前述的記憶胞的操作方法，其中所述的第十四正電壓例如是2伏特至8伏特，而第十五正電壓例如是1伏特至2伏特。前述的記憶胞的操作方法，更包括讀取記憶胞的第四儲存區(qū)。讀取記憶胞的第四儲存區(qū)包括下列步驟。首先，施加一個第十六正電壓至字線。接著，施加一個第十七正電壓至頂部位線。然后，施加0伏特的電壓至第二底部位線。前述的記憶胞的操作方法，其中所述的第十六正電壓例如是2伏特至8伏特，而第十七正電壓例如是1伏特至2伏特。前述的記憶胞的操作方法，更包括抹除記憶胞的上部儲存區(qū)。抹除記憶胞的上部儲存區(qū)包括下列步驟。首先，施加一個第一負(fù)電壓至字線。接著，施加一個第十八正電壓至頂部位線。然后，使第一、第二底部位線浮置。前述的記憶胞的操作方法，其中所述的第一負(fù)電壓例如是_4伏特至-7伏特，而第十八正電壓例如是3伏特至6伏特。前述的記憶胞的操作方法，更包括抹除記憶胞的第一儲存區(qū)。抹除記憶胞的第一儲存區(qū)包括下列步驟。首先，施加一個第二負(fù)電壓至字線。接著，使頂部位線浮置。然后， 施加一個第十九正電壓至第一底部位線。前述的記憶胞的操作方法，其中所述的第二負(fù)電壓例如是_4伏特至-7伏特，而第十九正電壓例如是3伏特至6伏特。前述的記憶胞的操作方法，更包括抹除記憶胞的第四儲存區(qū)。抹除記憶胞的第四儲存區(qū)包括下列步驟。首先，施加一個第三負(fù)電壓至字線。接著，使頂部位線浮置。然后， 施加一個第二十正電壓至第二底部位線。前述的記憶胞的操作方法，其中所述的第三負(fù)電壓例如是_4伏特至-7伏特，而第二十正電壓例如是3伏特至6伏特。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。借由上述技術(shù)方案，本發(fā)明記憶胞的操作方法至少具有下列優(yōu)點(diǎn)及有益效果在本發(fā)明的記憶胞的操作方法中，在對記憶胞的第二儲存區(qū)與第三儲存區(qū)進(jìn)行程序化操作時，分別施加0伏特的電壓至第一、第二底部位線，使得第二儲存區(qū)與第三儲存區(qū)被程序化為相同的儲存狀態(tài)，而可視為相同的上部儲存區(qū)使用，因此能有效地達(dá)到單一記憶胞三位元儲存的目的。綜上所述，本發(fā)明是有關(guān)于一種記憶胞的操作方法，記憶胞具有位于電荷儲存層中的第一儲存區(qū)、第二儲存區(qū)、第三儲存區(qū)及第四儲存區(qū)，且電荷儲存層位于基底與字線之間。第一儲存區(qū)與第二儲存區(qū)分別鄰近基底的凸出部的一側(cè)的下部及上部，以及第三儲存區(qū)與第四儲存區(qū)分別鄰近基底的凸出部的另一側(cè)的上部及下部，而第二儲存區(qū)與第三儲存區(qū)視為相同的上部儲存區(qū)。此操作方法包括程序化上部儲存區(qū)。首先，施加一個第一正電壓至字線。接著，施加一個第二正電壓至位于突出部頂部中的頂部位線。然后，分別施加一個底電壓至位于突出部兩側(cè)的基底中的第一、第二底部位線。本發(fā)明在技術(shù)上有顯著的進(jìn)步，具有明顯的積極效果，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段， 而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖1是本發(fā)明的一實(shí)施例的記憶體的電路簡圖。圖2是圖1中記憶胞C22的剖面圖。100:基底102:電荷儲存層104:突出部BBL1、BBL2 底部埋入式位線BIT-I 第一儲存區(qū)BIT-2 第二儲存區(qū)BIT-3:第三儲存區(qū)BIT-4:第四儲存區(qū)C22:記憶胞TBIT 上部儲存區(qū)TBL1、TBL2、TBL3 頂部埋入式位線 WL1、WL2、WL3 字線
具體實(shí)施例方式為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對依據(jù)本發(fā)明提出的記憶胞的操作方法其具體實(shí)施方式
、方法、步驟、 特征及其功效，詳細(xì)說明如后。圖1是本發(fā)明的一實(shí)施例的記憶體的電路簡圖。圖2是圖1中記憶胞C22的剖面圖。請先參閱圖1所示，記憶體陣列包括頂部埋入式位線TBLl、TBL2、TBL3、底部埋入式位線BBL1、BBL2及字線WL1、WL2、WL3。其中，頂部埋入式位線TBL1、TBL2、TBL3與底部埋入式位線BBL1、BBL2交替且平行配置，而字線WL1、WL2、WL3與頂部埋入式位線TBL1、TBL2、 TBL3及底部埋入式位線BBL1、BBL2相交。此外，記憶胞位于相鄰兩條底部埋入式位線與字線相交處。舉例來說，記憶胞C22位于相鄰兩條底部埋入式位線BBLl、BBL2與字線WL2相交處。首先，利用圖1及圖2說明記憶胞C22的結(jié)構(gòu)。請同時參閱圖1及圖2所示，記憶胞C22包括基底100、頂部埋入式位線TBL2、底部埋入式位線BBLl、BBL2、字線WL2及電荷儲存層102?；?00具有凸出部104。基底100例如是硅基底。頂部埋入式位線TBL2位于凸出部104頂部中。頂部埋入式位線TBL2例如是埋入式摻雜區(qū)。底部埋入式位線BBL1、 BBL2分別位于凸出部104兩側(cè)的基底100中。底部埋入式位線BBLl、BBL2例如是埋入式摻雜區(qū)。字線WL2設(shè)置于基底100上方且與底部埋入式位線BBL1、BBL2相交。電荷儲存層 102設(shè)置于字線WL2與基底100之間。電荷儲存層102例如是氮化硅層的單層結(jié)構(gòu)或氧化硅層/氮化硅層/氧化硅層(ONO)的多層結(jié)構(gòu)。此外，記憶胞C22具有位于電荷儲存層102中的第一儲存區(qū)BIT-1、第二儲存區(qū) BIT-2、第三儲存區(qū)BIT-3及第四儲存區(qū)BIT-4。第一儲存區(qū)BIT-I及第二儲存區(qū)BIT-2分別鄰近凸出部104的底部埋入式位線BBLl的一側(cè)的下部及上部，以及第三儲存區(qū)BIT-3及第四儲存區(qū)BIT-4分別鄰近凸出部104的底部埋入式位線BBL2的一側(cè)的上部及下部。其中，第一儲存區(qū)BIT-I與第四儲存區(qū)BIT-4分別可儲存一位元的資料，而第二儲存區(qū)BIT-2 與第三儲存區(qū)BIT-3視為相同的上部儲存區(qū)TBIT，而可用以儲存一位元的資料，因此能有效地達(dá)到單一記憶胞三位元儲存的目的。以下，本實(shí)施例的操作方法是利用對記憶胞C22的操作來進(jìn)行說明。下表1為本實(shí)施例對于記憶胞C22進(jìn)行操作的操作電壓匯整表。表1單位伏特
程序化讀取抹除模式____________
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“TBL 23~5~O “ OO 一OO1 ~ 21 ~ 23~6—浮置浮置
BBL2O~浮置 3~5一浮f1-2~ 2浮置OWiT~浮置一_3~6
“TBL3浮置丨浮置丨浮置浮置浮置浮置浮置浮置浮置浮置浮F程序化操作請同時參閱圖1、圖2及表1，本實(shí)施例的操作方法包括程序化記憶胞C22的上部儲存區(qū)TBIT。程序化記憶胞C22的上部儲存區(qū)TBIT包括下列步驟。首先，施加一個第一正電壓至字線WL2。接著，施加一個第二正電壓至頂部埋入式位線TBL2。然后，分別施加一個底電壓至底部埋入式位線BBLl、BBL2。在本發(fā)明的一實(shí)施例中，第一正電壓例如是8伏特至 12伏特，第二正電壓例如是3伏特至5伏特，而底電壓例如是0伏特。此外，字線WLl、WL3 例如是被施加0伏特的電壓，而頂部埋入式位線TBL1、TBL3例如是浮置。本實(shí)施例的操作方法包括程序化記憶胞C22的第一儲存區(qū)BIT-I。程序化記憶胞 C22的第一儲存區(qū)BIT-I包括下列步驟。首先，施加一個第三正電壓至字線WL2。接著，施加一個頂電壓至頂部埋入式位線TBL2。然后，施加一個第四正電壓至底部埋入式位線BBL1。 在本發(fā)明的一實(shí)施例中，第三正電壓例如是8伏特至12伏特，第四正電壓例如是3伏特至 5伏特，而頂電壓例如是0伏特。此外，字線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位線BBL2及頂部埋入式位線TBL1、TBL3例如是浮置。本實(shí)施例的操作方法包括程序化記憶胞C22的第四儲存區(qū)BIT-4。程序化記憶胞 C22的第四儲存區(qū)BIT-4包括下列步驟。首先，施加一個第五正電壓至字線WL2。接著，施加一個頂電壓至頂部埋入式位線TBL2。然后，施加一個第六正電壓至底部埋入式位線BBL2。 在本發(fā)明的一實(shí)施例中，第五正電壓例如是8伏特至12伏特，第六正電壓例如是3伏特至5伏特，而頂電壓例如是O伏特。此外，字線WL1、WL3例如是被施加O伏特的電壓，而底部埋入式位線BBLl及頂部埋入式位線TBL1、TBL3例如是浮置。讀取操作請同時參閱圖1、圖2及表1，本實(shí)施例的操作方法包括讀取記憶胞C22的上部儲存區(qū)TBIT。由于第二儲存區(qū)BIT-2及第三儲存區(qū)BIT-3被視為相同的上部儲存區(qū)TBIT，因此單獨(dú)對第二儲存區(qū)BIT-2或第三儲存區(qū)BIT-3進(jìn)行讀取或是同時讀取第二儲存區(qū)BIT-2 及第三儲存區(qū)BIT-3均可得知上部儲存區(qū)TBIT的儲存狀態(tài)。讀取記憶胞C22的上部儲存區(qū)TBIT的第一種方法包括下列步驟。首先，施加一個第七正電壓至字線WL2。接著，施加0伏特的電壓至頂部埋入式位線TBL2。然后，施加一個第八正電壓至底部埋入式位線BBLl。在本發(fā)明的一實(shí)施例中，第七正電壓例如是2伏特至 8伏特，而第八正電壓例如是1伏特至2伏特。此外，字線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位線BBL2及頂部埋入式位線TBL1、TBL3例如是浮置。讀取記憶胞C22的上部儲存區(qū)TBIT的第二種方法包括下列步驟。首先，施加一個第九正電壓至字線WL2。接著，施加0伏特的電壓至頂部埋入式位線TBL2。然后，施加一個第十正電壓至底部埋入式位線BBL2。在本發(fā)明的一實(shí)施例中，第九正電壓例如是2伏特至 8伏特，而第十正電壓例如是1伏特至2伏特。此外，字線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位線BBLl及頂部埋入式位線TBL1、TBL3例如是浮置。讀取記憶胞C22的上部儲存區(qū)TBIT的第三種方法包括下列步驟。首先，施加一個第十一正電壓至字線WL2。接著，施加0伏特的電壓至頂部埋入式位線TBL2。然后，施加一個第十二正電壓至底部埋入式位線BBLl。接下來，施加一個第十三正電壓至底部埋入式位線BBL2。在本發(fā)明的一實(shí)施例中，第十一正電壓例如是2伏特至8伏特，第十二正電壓例如是1伏特至2伏特，而第十三正電壓例如是1伏特至2伏特。此外，字線WL1、WL3例如是被施加0伏特的電壓，而頂部埋入式位線TBL1、TBL3例如是浮置。本實(shí)施例的操作方法包括讀取記憶胞C22的第一儲存區(qū)BIT-I。讀取記憶胞C22的第一儲存區(qū)BIT-I包括下列步驟。首先，施加一個第十四正電壓至字線WL2。接著，施加一個第十五正電壓至頂部埋入式位線TBL2。然后，施加0伏特的電壓至底部埋入式位線BBLl。 在本發(fā)明的一實(shí)施例中，第十四正電壓例如是2伏特至8伏特，而第十五正電壓例如是1伏特至2伏特。此外，字線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位線BBL2及頂部埋入式位線TBL1、TBL3例如是浮置。本實(shí)施例的操作方法包括讀取記憶胞C22的第四儲存區(qū)BIT-4。讀取記憶胞C22的第四儲存區(qū)BIT-4包括下列步驟。首先，施加一個第十六正電壓至字線WL2。接著，施加一個第十七正電壓至頂部埋入式位線TBL2。然后，施加0伏特的電壓至底部埋入式位線BBL2。 在本發(fā)明的一實(shí)施例中，第十六正電壓例如是2伏特至8伏特，而第十七正電壓例如是1伏特至2伏特。此外，字線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位線BBLl及頂部埋入式位線TBL1、TBL3例如是浮置。抹除操作請同時參閱圖1、圖2及表1，本實(shí)施例的操作方法包括抹除記憶胞C22的上部儲存區(qū)TBIT。抹除記憶胞C22的上部儲存區(qū)TBIT包括下列步驟。首先，施加一個第一負(fù)電壓至字線WL2。接著，施加一個第十八正電壓至頂部埋入式位線TBL2。然后，使底部埋入式位線BBL1、BBL2浮置。在本發(fā)明的一實(shí)施例中，第一負(fù)電壓例如是_4伏特至-7伏特，而第十八正電壓例如是3伏特至6伏特。此外，字線WL1、WL3例如是被施加O伏特的電壓，而頂部埋入式位線TBL1、TBL3例如是浮置。 本實(shí)施例的操作方法包括抹除記憶胞C22的第一儲存區(qū)BIT-I。抹除記憶胞C22 的第一儲存區(qū)BIT-I包括下列步驟。首先，施加一個第二負(fù)電壓至字線WL2。接著，使頂部埋入式位線TBL2浮置。然后，施加一個第十九正電壓至底部埋入式位線BBL1。在本發(fā)明的一實(shí)施例中，第二負(fù)電壓例如是_4伏特至-7伏特，而第十九正電壓例如是3伏特至6伏特。此外，字線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位線BBL2及頂部埋入式位線TBL1、TBL3例如是浮置。本實(shí)施例的操作方法包括抹除記憶胞C22的第四儲存區(qū)BIT-4。抹除記憶胞C22 的第四儲存區(qū)BIT-4包括下列步驟。首先，施加一個第三負(fù)電壓至字線WL2。接著，使頂部埋入式位線TBL2浮置。然后，施加一個第二十正電壓至底部埋入式位線BBL2。在本發(fā)明的一實(shí)施例中，第三負(fù)電壓例如是_4伏特至-7伏特，而第二十正電壓例如是3伏特至6伏特。此外，字線WL1、WL3例如是被施加0伏特的電壓，而底部埋入式位線BBLl及頂部埋入式位線TBL1、TBL3例如是浮置?；谝陨纤?，由于在對記憶胞C22的第二儲存區(qū)BIT-2與第三儲存區(qū)BIT-3進(jìn)行程序化操作時，分別施加0伏特的電壓至底部埋入式位線BBL1、BBL2，使得第二儲存區(qū) BIT-2與第三儲存區(qū)BIT-3被程序化為相同的儲存狀態(tài)，所以第二儲存區(qū)BIT-2與第三儲存區(qū)BIT-3沒有互相干擾的問題，且可視為相同的上部儲存區(qū)TBIT使用，因此具有單一記憶胞C22三位元儲存的功效。此外，由于在對記憶胞C22的第二儲存區(qū)BIT-2與第三儲存區(qū)BIT-3進(jìn)行程序化操作時，分別施加0伏特的電壓至底部埋入式位線BBL1、BBL2,因此底部埋入式位線BBL1、 BBL2不會與施加于頂部埋入式位線TBL2的電壓耦合，而可避免第一儲存區(qū)BIT-I與第四儲存區(qū)BIT-4的儲存狀態(tài)受到干擾，因此可獲得具有不互相干擾的上部儲存區(qū)TBIT、第一儲存區(qū)BIT-I與第四儲存區(qū)BIT-4的單一記憶胞三位元儲存的記憶胞。綜上所述，上述實(shí)施例的操作方法可使得垂直記憶胞中的第二儲存區(qū)與第三儲存區(qū)視為相同的上部儲存區(qū)使用，因此能有效地達(dá)到單一記憶胞三位元儲存的目的。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種記憶胞的操作方法，其特征在于該記憶胞包括具有一凸出部的一基底、位于該凸出部頂部中的一頂部位線、分別位于該凸出部兩側(cè)的該基底中的一第一底部位線與一第二底部位線、設(shè)置于該基底上方且與該第一、第二底部位線相交的一字線以及設(shè)置于該字線與該基底之間的一電荷儲存層，且其中該記憶胞具有位于該電荷儲存層中的一第一儲存區(qū)、一第二儲存區(qū)、一第三儲存區(qū)及一第四儲存區(qū)，該第一儲存區(qū)及該第二儲存區(qū)分別鄰近該凸出部的該第一底部位線的一側(cè)的下部及上部，該第三儲存區(qū)及該第四儲存區(qū)分別鄰近該凸出部的該第二底部位線的一側(cè)的上部及下部，而該第二儲存區(qū)與該第三儲存區(qū)視為相同的一上部儲存區(qū)，該操作方法包括以下步驟程序化該記憶胞的該上部儲存區(qū)，包括 施加一第一正電壓至該字線； 施加一第二正電壓至該頂部位線；以及分別施加一底電壓至該第一、第二底部位線。
2.根據(jù)權(quán)利要求1所述的記憶胞的操作方法，其特征在于其中所述的第一正電壓為8 伏特至12伏特，而該第二正電壓與該底電壓之間的電位差為3伏特至5伏特。
3.根據(jù)權(quán)利要求1所述的記憶胞的操作方法，其特征在于其中所述的底電壓為O伏特。
4.根據(jù)權(quán)利要求1所述的記憶胞的操作方法，其特征在于更包括程序化該記憶胞的該第一儲存區(qū)，包括施加一第三正電壓至該字線； 施加一頂電壓至該頂部位線；以及施加一第四正電壓至該第一底部位線。
5.根據(jù)權(quán)利要求4所述的記憶胞的操作方法，其特征在于其中所述的第三正電壓為8 伏特至12伏特，而該第四正電壓與該頂電壓之間的電位差為3伏特至5伏特。
6.根據(jù)權(quán)利要求1所述的記憶胞的操作方法，其特征在于更包括讀取該記憶胞的該上部儲存區(qū)，包括施加一第七正電壓至該字線；施加O伏特的電壓至該頂部位線；以及施加一第八正電壓至該第一底部位線。
7.根據(jù)權(quán)利要求1所述的記憶胞的操作方法，其特征在于更包括讀取該記憶胞的該上部儲存區(qū)，包括施加一第十一正電壓至該字線； 施加O伏特的電壓至該頂部位線； 施加一第十二正電壓至該第一底部位線；以及施加一第十三正電壓至該第二底部位線。
8.根據(jù)權(quán)利要求1所述的記憶胞的操作方法，其特征在于更包括讀取該記憶胞的該第一儲存區(qū)，包括施加一第十四正電壓至該字線； 施加一第十五正電壓至該頂部位線；以及施加O伏特的電壓至該第一底部位線。
9.根據(jù)權(quán)利要求1所述的記憶胞的操作方法，其特征在于更包括抹除該記憶胞的該上部儲存區(qū)，包括施加一第一負(fù)電壓至該字線； 施加一第十八正電壓至該頂部位線；以及使該第一、第二底部位線浮置。
10.根據(jù)權(quán)利要求1所述的記憶胞的操作方法，其特征在于更包括抹除該記憶胞的該第一儲存區(qū)，包括施加一第二負(fù)電壓至該字線；使該頂部位線浮置；以及施加一第十九正電壓至該第一底部位線。
全文摘要
本發(fā)明是有關(guān)于一種記憶胞的操作方法，記憶胞具有位于電荷儲存層中的第一儲存區(qū)、第二儲存區(qū)、第三儲存區(qū)及第四儲存區(qū)，且電荷儲存層位于基底與字線之間。第一儲存區(qū)與第二儲存區(qū)分別鄰近基底的凸出部的一側(cè)的下部及上部，以及第三儲存區(qū)與第四儲存區(qū)分別鄰近基底的凸出部的另一側(cè)的上部及下部，而第二儲存區(qū)與第三儲存區(qū)視為相同的上部儲存區(qū)。此操作方法包括程序化上部儲存區(qū)。首先，施加一個第一正電壓至字線。接著，施加一個第二正電壓至位于突出部頂部中的頂部位線。然后，分別施加一個底電壓至位于突出部兩側(cè)的基底中的第一、第二底部位線。
文檔編號G11C16/26GK102222524SQ20101014867
公開日2011年10月19日 申請日期2010年4月14日 優(yōu)先權(quán)日2010年4月14日
發(fā)明者葉騰豪, 徐妙枝, 韓宗廷, 黃育峰 申請人:旺宏電子股份有限公司