專利名稱：采樣保持與mdac分時共享電容和運放的模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種流水線型模數(shù)轉(zhuǎn)換模塊，尤其涉及一種采樣保持模塊與第一級增 益數(shù)模轉(zhuǎn)換模塊MDAC電容分時共享、運算放大器分時共享的高速流水線模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
模數(shù)轉(zhuǎn)換模塊，又稱A/D轉(zhuǎn)換器或Analog-to-Digital Converter,簡稱ADC，它是 把連續(xù)的模擬信號轉(zhuǎn)變?yōu)殡x散的數(shù)字信號的器件。為確保系統(tǒng)處理結(jié)果的精確度，A/D轉(zhuǎn) 換器必須具有足夠的轉(zhuǎn)換精度；如果要實現(xiàn)快速變化信號的實時控制與檢測，A/D轉(zhuǎn)換器 還要求具有較高的轉(zhuǎn)換速度。轉(zhuǎn)換精度與轉(zhuǎn)換速度是衡量A/D轉(zhuǎn)換器的重要技術(shù)指標。受數(shù)字系統(tǒng)中流水工作方式的啟發(fā)，80年代以來在高精度視頻ADC中提出了流水 工作新方式。這種方式類似于多步轉(zhuǎn)換，從整個轉(zhuǎn)換過程來看，流水工作方式可以看作是串 行的，但就每一步轉(zhuǎn)換來看，又是并行轉(zhuǎn)換的，其速度較快。因此，這種轉(zhuǎn)換方式可以實現(xiàn)很 高的轉(zhuǎn)換頻率，即能處理較高的信號頻率。在高速高精度模數(shù)轉(zhuǎn)換模塊(ADC)的設計中，采樣保持級與第一級增益數(shù)模轉(zhuǎn)換 模塊MDAC的運算放大器是設計的瓶頸。高速高精度往往要求此運算放大器具有非常高的 增益和非常寬的帶寬，而構(gòu)成電路的M0S管或雙極型晶體管的特征頻率fT (表征器件速度) 往往由工藝決定的。為了達到更高的轉(zhuǎn)換速度，則需要構(gòu)建新的架構(gòu)來有效降低ADC對采 樣保持級和第一級增益數(shù)模轉(zhuǎn)換模塊MDAC運算放大器的要求。傳統(tǒng)的方法如圖1所示，是 采用采樣保持級與第一級增益數(shù)模轉(zhuǎn)換模塊MDAC運算放大器分時共享的方法，此方法中 第一級增益數(shù)模轉(zhuǎn)換模塊MDAC采樣電容器和采樣保持級的反饋電容器需要同時連接到放 大器輸出端，增加了運算放大器輸出端等效負載，同時也提高了對運算放大器輸入跨導的 要求，即增加了設計難度和電路的功耗。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是為了克服上面所述的技術(shù)缺陷，提供一種具備分時共 享的高速高精度的流水線結(jié)構(gòu)的模數(shù)轉(zhuǎn)換模塊，同時也提供了一種高速流水線模數(shù)轉(zhuǎn)換器 的時鐘分時處理方法。為了解決上面所述的技術(shù)問題，本發(fā)明采取以下技術(shù)方案本發(fā)明提供一種高速流水線模數(shù)轉(zhuǎn)換器，包括有參考電壓源、時鐘產(chǎn)生模塊、采樣 保持模塊和第一級增益數(shù)模轉(zhuǎn)換模塊合并的第一級模數(shù)轉(zhuǎn)換模塊(stagel)、后續(xù)L-1級順 序連接的模數(shù)轉(zhuǎn)換模塊(stage 2、…、stage L，L ^ 2)、最后級速閃式模數(shù)轉(zhuǎn)換模塊FLASH ADC ；每一級模數(shù)轉(zhuǎn)換模塊及速閃式模數(shù)轉(zhuǎn)換模塊FLASH ADC均與修正與校準模塊連接，所 述的第一級模數(shù)轉(zhuǎn)換模塊(stage 1)包括有采樣保持模塊、增益數(shù)模轉(zhuǎn)換模塊MDAC、運算 放大器0P和子模數(shù)轉(zhuǎn)換模塊subADC ；增益數(shù)模轉(zhuǎn)換模塊MDAC和采樣保持模塊分時共享運 算放大器0P ；時鐘產(chǎn)生模塊產(chǎn)生有偶數(shù)與奇數(shù)四相不交疊的時鐘信號；采樣保持模塊進一 步包括第一采樣保持模塊、第二采樣保持模塊，增益數(shù)模轉(zhuǎn)換模塊MDAC進一步包括第一增益數(shù)模轉(zhuǎn)換模塊、第二增益數(shù)模轉(zhuǎn)換模塊；第一采樣保持模塊與第一增益數(shù)模轉(zhuǎn)換模塊分 時共享第一組電容單元Csls、Cslf，組成第一級偶時鐘處理單元；第二采樣保持模塊與第 二增益數(shù)模轉(zhuǎn)換模塊分時共享第二組電容單元Cs2s、Cs2f，組成第一級奇時鐘處理單元；第一采樣保持模塊由輸入信號Vin、第一組電容單元Cslf、Csls、運算放大器0P、 開關(guān)S21、S22、S24、S25、S26、S27、S35組成；第二采樣保持模塊由輸入信號Vin、第二組電 容單元Cs2f、Cs2s、運算放大器0P、開關(guān)S29、S30、S31、S32、S34、S35、S36組成；第一增益 數(shù)模轉(zhuǎn)換模塊由參考電壓源士Vref、第一組電容單元Cslf、Csls、運算放大器0P、開關(guān)S23、 S25、S26、S28組成；第二增益數(shù)模轉(zhuǎn)換模塊由參考電壓源士Vref、第二組電容單元Cs2f、 Cs2s、運算放大器0P、開關(guān)S28、S31、S33、S34組成。
本發(fā)明還提供了一種如上所述的高速流水線模數(shù)轉(zhuǎn)換器的時鐘分時處理方法，其 特征在于第一級模數(shù)轉(zhuǎn)換模塊(stage 1)包括如下步驟所述時鐘產(chǎn)生模塊產(chǎn)生的偶數(shù)與奇數(shù)四相互不交疊時鐘信號，依次為φ le、Φ2Θ、 Φ Ιο、Φ 2ο，偶數(shù)時鐘為Φ1θ、Φ2Θ，奇數(shù)時鐘信號為Φ Ιο、Φ 2ο，奇數(shù)時鐘信號與偶數(shù)時鐘 信號為兩個不交疊的時鐘周期，其中⑴時鐘信號邊16控制開關(guān)521，522，524，528，531，533，534，在Φ Ie置高時，其 控制的開關(guān)閉合，第一采樣保持模塊對輸入信號Vin進行采樣，同時第二增益數(shù)模轉(zhuǎn)換模 塊接參考電壓源士 Vref構(gòu)成第二增益數(shù)模轉(zhuǎn)換電路，該電路中的信號經(jīng)過數(shù)模轉(zhuǎn)換和增 益操作后輸入到下一級模數(shù)轉(zhuǎn)換模塊；(ii)時鐘信號Φ2θ控制開關(guān)S25，S26，S27，S35，在Φ2e置高時，其控制的開關(guān)閉 合，第一組電容單元Cslf，Csls工作于第一采樣保持模塊中，與運算放大器OP相連對采樣 信號進行保持，并將輸出結(jié)果輸入到子模數(shù)轉(zhuǎn)換模塊subADC，同時第二組電容單元Cs2f， Cs2s兩端接地，處于重置狀態(tài)；(iii)時鐘信號 010控制開關(guān)523，525，526，528，529，530，536，在 Φ Io 置高時， 其控制的開關(guān)閉合，第一增益數(shù)模轉(zhuǎn)換模塊接參考電壓源士Vref構(gòu)成第一增益數(shù)模轉(zhuǎn)換 電路，該電路中的信號經(jīng)過數(shù)模轉(zhuǎn)換和增益操作后輸入到下一級模數(shù)轉(zhuǎn)換模塊，同時第二 采樣保持模塊對輸入信號進行采樣；(iv)時鐘信號Φ2ο控制開關(guān)S31，S32，S34，S35，在Φ2ο置高時，其控制的開關(guān)閉 合，第一組電容單元Csls，Cslf兩端分別接地，處于重置狀態(tài)，同時第二組電容單元Cs2s、 Cs2f工作于第二采樣保持模塊中，與運算放大器OP相連對采樣信號進行保持，并將輸出結(jié) 果輸入到子模數(shù)轉(zhuǎn)換模塊subADC。第一采樣保持模塊和第一增益數(shù)模轉(zhuǎn)換模塊分時共享第一組電容單元Csls、 Cslf，組成第一級偶時鐘處理單元，在①化時，第一組電容單元&丨 &^在第一采樣保持 模塊中對輸入信號Vin進行采樣，在Φ2θ時，第一組電容單元CSlS、CSlf與運算放大器OP 相連，將保持信號輸入到子模數(shù)轉(zhuǎn)換模塊subADC，在Φ Io時，第一組電容單元Csls、Cslf 在第一增益數(shù)模轉(zhuǎn)換模塊中構(gòu)成放大電路，對信號進行數(shù)模轉(zhuǎn)換和增益操作后輸出；第二 采樣保持模塊和第二增益數(shù)模轉(zhuǎn)換模塊分時共享第二組電容單元Cs2s、Cs2f,組成第一級 奇時鐘處理單元，在Φ Io時，第二組電容單元Cs2s、Cs2f在第二采樣保持模塊中對輸入信 號Vin進行采樣，在Φ 2ο時，第二組電容單元Cs2s、Cs2f與運算放大器OP相連，將保持信 號輸入到模數(shù)轉(zhuǎn)換模塊subADC，在016時，第二組電容單元&28、(^2￡在第二增益數(shù)模轉(zhuǎn)換模塊中構(gòu)成第二放大電路，對信號進行數(shù)模轉(zhuǎn)換和增益操作后輸出。當時鐘信號ΦΙθ置高時，控制開關(guān)S21，S22，S24閉合，第一組電容單元Cslf、Csls 分別通過開關(guān)S21，S22對輸入信號Vin進行采樣；時鐘信號Φ 2e置高時，其控制開關(guān)S25， S26，S27, S35閉合，第一組電容單元Cslf、Csls對采樣信號進行保持，二者的第二極板分別 通過開關(guān)S25與運算放大器的反向輸入端相連，第一極板分別通過開關(guān)S26，S27與運算放 大器OP的輸出端連接，保持信號經(jīng)過此反饋回路后輸出，進入子模數(shù)轉(zhuǎn)換模塊subADC進行 處理。當時鐘信號Φ Io置高時，其控制開關(guān)S29，S30, S36閉合，第二組電容單元Cs2f、 Cs2s分別通過開關(guān)S29，S30對輸入信號Vin進行采樣；時鐘信號Φ2ο置高時，其控制開 關(guān)S31，S32，S34，S35閉合，第二組電容單元Cs2f、Cs2s對采樣信號進行保持，二者的第二 極板分別通過開關(guān)S34與運算放大器的反向輸入端相連，二者的第一極板分別通過開關(guān) S31，S32與運算放大器的輸出端連接，保持信號經(jīng)過此反饋回路后輸出進入子模數(shù)轉(zhuǎn)換模 塊subADC進行處理。當時鐘信號Φ Io置高時，電容Csls第一極板通過開關(guān)S23與參考電壓源士Vref 相連，第二極板通過開關(guān)S25與運算放大器的反相輸入端連接，電容Cslf第二極板通過開 關(guān)S25與運算放大器的反相輸入端連接，第一極板通過開關(guān)S26與運算放大器的輸出端連 接，信號經(jīng)過此放大電路的數(shù)模轉(zhuǎn)換和增益操作后進入下一級模數(shù)轉(zhuǎn)換模塊。當時鐘信號Φ Ie置高時，其控制開關(guān)S28，S31，S33，S34閉合，電容Cs2s的第一 極板通過開關(guān)S33與參考電壓源士 Vref相連接，第二極板通過開關(guān)S34與運算放大器的反 相輸入端連接，電容Cs2f的第二極板通過開關(guān)S34與運算放大器OP的反相輸入端連接，第 一極板通過開關(guān)S31與運算放大器輸出端連接，信號經(jīng)過此放大電路的數(shù)模轉(zhuǎn)換和增益操 作后進入下一級模數(shù)轉(zhuǎn)換模塊。當子模數(shù)轉(zhuǎn)換模塊subADC與第一采樣保持模塊連接時，輸出結(jié)果直接控制第一 增益數(shù)模轉(zhuǎn)換模塊放大電路中的參考電壓源士Vref的選??；當子模數(shù)轉(zhuǎn)換模塊subADC與 第二采樣保持模塊連接時，輸出結(jié)果直接控制第二增益數(shù)模轉(zhuǎn)換模塊放大電路中的參考電 壓源士 Vref的選取。第一采樣保持模塊中，對輸入信號進行采樣和保持為同一組電容單元Csls、Cslf， 第二采樣保持模塊中，對輸入信號進行采樣和保持為同一組電容單元Cs2s、Cs2f，第一采樣 保持模塊和第二采樣保持模塊的反饋系數(shù)恒為1。本發(fā)明的高速流水線模數(shù)轉(zhuǎn)換器第一采樣保持模塊與第一增益數(shù)模轉(zhuǎn)換模塊 MDAC分時共享第一組電容單元Csls、Cslf，組成第一級偶時鐘處理單元；第二采樣保持模 塊與第二增益數(shù)模轉(zhuǎn)換模塊MDAC分時共享第二組電容單元Cs2S、CS2f，組成第一級奇時鐘 處理單元。采樣保持電路和第一級增益數(shù)模轉(zhuǎn)換模塊MDAC分時共享運算放大器0P。本發(fā) 明優(yōu)選的電路結(jié)構(gòu)產(chǎn)生的電容負載為Q ‘，而現(xiàn)有發(fā)明提供的電路結(jié)構(gòu)所產(chǎn)生的運算放大 器輸出電容負載為Q，經(jīng)分析得知Q Cj40%。第一組電容單元和第二組電容單元在四 相不交疊時鐘下工作，有效地減小了運算放大器的輸出電容負載，提高了整個電路的運行 速度，減小了設計難度和電路的功耗。本發(fā)明提供的第一級模數(shù)轉(zhuǎn)換模塊的采樣電容器可同時用作采樣保持模塊的反 饋電容器，使得運算放大器負載電容大大減小。而環(huán)路帶寬為i3*(gm/(^ff)，其中β為反饋系數(shù)，gm是輸入跨導，C^ff是負載電容，如達到同樣環(huán)路帶寬，對gm的要求降低，降低了電路 功耗。從另一個角度來說，同樣的輸入跨導gm可以實現(xiàn)環(huán)路帶寬倍增，提高了模數(shù)轉(zhuǎn)換模 塊的轉(zhuǎn)換速度。另外，在本發(fā)明中用同一組電容單元對輸入信號進行采樣和保持，使得采樣保持 模塊中的反饋系數(shù)恒為1，所以即使第一組電容單元Csls、Cslf和第二組電容單元Cs2s、 Cs2f的電容存在不匹配，也不會影響整個系統(tǒng)的精度


圖1為現(xiàn)有兩相時鐘控制流水線模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖2為現(xiàn)有的流水線模數(shù)轉(zhuǎn)換器兩相不交疊時鐘時序示意圖；圖3為本發(fā)明四相時鐘控制的高速流水線模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖；圖4為本發(fā)明高速流水線模數(shù)轉(zhuǎn)換器四相不交疊時鐘時序示意圖。
具體實施例方式請參閱圖1，圖1為現(xiàn)有的流水線模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)圖，該電路由兩相互不交疊的 時鐘控制。其中，時鐘φ 1控制開關(guān)Si，S2，S3，S4，S5，S6，時鐘Φ2控制開關(guān)S7，S8，S9， S10, Sll, S12，時鐘Φ 1置高時，其相應控制開關(guān)閉合，采樣電容CsO通過開關(guān)Sl對輸入 信號進行采樣，同時在MDAC的放大電路中，電容CsOs的第一極板通過開關(guān)S5與參考電壓 士Vref連接，其第二極板通過開關(guān)S6與運算放大器OPO的反相輸入端連接。電容CsOf的第 二極板通過開關(guān)S6與運算放大器OPO的反相輸入端連接，其第一極板通過開關(guān)S3與運算 放大器OPO的輸出端相連接。當時鐘Φ2置高時，其相應控制開關(guān)閉合，CsO的第一極板通 過開關(guān)S7與運算放大器OPO的輸出端連接，第二極板通過開關(guān)S8與運算放大器OPO的反相 輸入端連接。電容CsO上的信號經(jīng)過保持后，經(jīng)過開關(guān)S12輸入到子模數(shù)轉(zhuǎn)換模塊subADC， 此子模數(shù)轉(zhuǎn)換模塊的輸出結(jié)果直接控制MDAC電路的參考電壓士Vref的選取。CsOs，CsOf 的第一極板分別通過開關(guān)S10，S9與運算放大器OPO的輸出端相連，二者的第二極板接地， 此時CsOs，CsOf處于采樣狀態(tài)。此方案中運算放大器的輸出負載很大，為電容Cs0S、CS0f·、 (l-^o)*CsO和子模數(shù)轉(zhuǎn)換模塊subADC的輸入電容之和，其中β ^是采樣保持電路的反饋 系數(shù)，接近于1。圖2為現(xiàn)有技術(shù)的時鐘時序示意圖。Φ 1，Φ2表示兩個不交疊的時鐘相，Φ 1置高 時，控制電容CsO的采樣和MDAC的數(shù)模轉(zhuǎn)換、放大操作；Φ2置高時，控制電容CsO上的信 號保持和電容CsOf，CsOs的信號采樣操作。圖3為本發(fā)明高速流水線模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)示意圖。該電路包括參考電壓源、時 鐘產(chǎn)生模塊、采樣保持模塊和第一級增益數(shù)模轉(zhuǎn)換模塊合并的第一級模數(shù)轉(zhuǎn)換模塊(stage 1)、后續(xù)L-I級順序連接的模數(shù)轉(zhuǎn)換模塊(stage 2、…、stageL, L ^ 2)、最后級速閃式模 數(shù)轉(zhuǎn)換模塊FLASH ADC，每一級模數(shù)轉(zhuǎn)換模塊及速閃式模數(shù)轉(zhuǎn)換模塊FLASH ADC均與修正與 校準模塊連接，所述的第一級模數(shù)轉(zhuǎn)換模塊(stage 1)包括有采樣保持模塊、增益數(shù)模轉(zhuǎn) 換模塊MDAC、運算放大器OP和子模數(shù)轉(zhuǎn)換模塊subADC ；增益數(shù)模轉(zhuǎn)換模塊MDAC和采樣保 持模塊分時共享運算放大器OP ；時鐘產(chǎn)生模塊產(chǎn)生有偶數(shù)與奇數(shù)四相不交疊的時鐘信號； 采樣保持模塊進一步包括第一采樣保持模塊、第二采樣保持模塊，增益數(shù)模轉(zhuǎn)換模塊MDAC進一步包括第一增益數(shù)模轉(zhuǎn)換模塊、第二增益數(shù)模轉(zhuǎn)換模塊；第一采樣保持模塊與第一增 益數(shù)模轉(zhuǎn)換模塊分時共享第一組電容單元Csls、Cslf，組成第一級偶時鐘處理單元；第二 采樣保持模塊與第二增益數(shù)模轉(zhuǎn)換模塊分時共享第二組電容單元Cs2s、Cs2f，組成第一級 奇時鐘處理單元；第一采樣保持模塊由輸入信號Vin、第一組電容單元Cslf、Csls、運算放 大器0P、開關(guān)S21、S22、S24、S25、S26、S27、S35組成；第二采樣保持模塊由輸入信號Vin、 第二組電容單元Cs2f、Cs2s、運算放大器0P、開關(guān)S29、S30、S31、S32、S34、S35、S36組成； 第一增益數(shù)模轉(zhuǎn)換模塊由參考電壓源士Vref、第一組電容單元Cslf、Csls、運算放大器0P、 開關(guān)S23、S25、S26、S28組成；第二增益數(shù)模轉(zhuǎn) 換模塊由參考電壓源士Vref、第二組電容單 元Cs2f、Cs2s、運算放大器0P、開關(guān)S28、S31、S33、S34組成。高速流水線模數(shù)轉(zhuǎn)換器的時鐘分時處理方法，第一級模數(shù)轉(zhuǎn)換模塊(stage 1)包 括如下步驟所述時鐘產(chǎn)生模塊產(chǎn)生的偶數(shù)與奇數(shù)四相互不交疊時鐘信號，依次為Φ le、Φ 2e、 Φ Ιο、Φ 2o，偶數(shù)時鐘為Φ1θ、Φ2Θ，奇數(shù)時鐘信號為Φ Ιο、Φ 2ο，奇數(shù)時鐘信號與偶數(shù)時鐘 信號為兩個不交疊的時鐘周期，其中⑴時鐘信號邊16控制開關(guān)521，522，524，528，531，533，534，在Φ Ie置高時，其 控制的開關(guān)閉合，第一采樣保持模塊對輸入信號Vin進行采樣，同時第二增益數(shù)模轉(zhuǎn)換模 塊接參考電壓源士 Vref構(gòu)成第二增益數(shù)模轉(zhuǎn)換電路，該電路中的信號經(jīng)過數(shù)模轉(zhuǎn)換和增 益操作后輸入到下一級模數(shù)轉(zhuǎn)換模塊；(ii)時鐘信號0 26控制開關(guān)525，526，527，535，在Φ2e置高時，其控制的開關(guān)閉 合，第一組電容單元Cslf，Csls工作于第一采樣保持模塊中，與運算放大器OP相連對采樣 信號進行保持，并將輸出結(jié)果輸入到子模數(shù)轉(zhuǎn)換模塊subADC，同時第二組電容單元Cs2f， Cs2s兩端接地，處于重置狀態(tài)；(iii)時鐘信號 010控制開關(guān)523，525，526，528，529，530，536，在 Φ Io 置高時， 其控制的開關(guān)閉合，第一增益數(shù)模轉(zhuǎn)換模塊接參考電壓源士Vref構(gòu)成第一增益數(shù)模轉(zhuǎn)換 電路，該電路中的信號經(jīng)過數(shù)模轉(zhuǎn)換和增益操作后輸入到下一級模數(shù)轉(zhuǎn)換模塊，同時第二 采樣保持模塊對輸入信號進行采樣；(iv)時鐘信號0 20控制開關(guān)531，532，534，535，在Φ 2ο置高時，其控制的開關(guān)閉 合，第一組電容單元Csls，Cslf兩端分別接地，處于重置狀態(tài)，同時第二組電容單元Cs2s、 Cs2f工作于第二采樣保持模塊中，與運算放大器OP相連對采樣信號進行保持，并將輸出結(jié) 果輸入到子模數(shù)轉(zhuǎn)換模塊subADC。第一采樣保持模塊和第一增益數(shù)模轉(zhuǎn)換模塊分時共享第一組電容單元Csls、 Cslf，組成第一級偶時鐘處理單元，在①化時，第一組電容單元&丨 &^在第一采樣保持 模塊中對輸入信號Vin進行采樣，在Φ2θ時，第一組電容單元CSlS、CSlf與運算放大器OP 相連，將保持信號輸入到子模數(shù)轉(zhuǎn)換模塊subADC，在Φ Io時，第一組電容單元Csls、Cslf 在第一增益數(shù)模轉(zhuǎn)換模塊中構(gòu)成放大電路，對信號進行數(shù)模轉(zhuǎn)換和增益操作后輸出；第二 采樣保持模塊和第二增益數(shù)模轉(zhuǎn)換模塊分時共享第二組電容單元Cs2s、Cs2f,組成第一級 奇時鐘處理單元，在Φ Io時，第二組電容單元Cs2s、Cs2f在第二采樣保持模塊中對輸入信 號Vin進行采樣，在Φ 2ο時，第二組電容單元Cs2s、Cs2f與運算放大器OP相連，將保持信 號輸入到模數(shù)轉(zhuǎn)換模塊subADC，在016時，第二組電容單元&28、(^2￡在第二增益數(shù)模轉(zhuǎn)換模塊中構(gòu)成第二放大電路，對信號進行數(shù)模轉(zhuǎn)換和增益操作后輸出。
當時鐘信號Φ Ie置高時，控制開關(guān)S21，S22，S24閉合，第一組電容單元Cslf、Csls 分別通過開關(guān)S21，S22對輸入信號Vin進行采樣；時鐘信號Φ 2e置高時，其控制開關(guān)S25， S26，S27, S35閉合，第一組電容單元Cslf、Csls對采樣信號進行保持，二者的第二極板分別 通過開關(guān)S25與運算放大器的反向輸入端相連，第一極板分別通過開關(guān)S26，S27與運算放 大器OP的輸出端連接，保持信號經(jīng)過此反饋回路后輸出，進入子模數(shù)轉(zhuǎn)換模塊subADC進行 處理。當時鐘信號Φ Io置高時，其控制開關(guān)S29，S30, S36閉合，第二組電容單元Cs2f、 Cs2s分別通過開關(guān)S29，S30對輸入信號Vin進行采樣；時鐘信號Φ2ο置高時，其控制開 關(guān)S31，S32，S34，S35閉合，第二組電容單元Cs2f、Cs2s對采樣信號進行保持，二者的第二 極板分別通過開關(guān)S34與運算放大器的反向輸入端相連，二者的第一極板分別通過開關(guān) S31，S32與運算放大器的輸出端連接，保持信號經(jīng)過此反饋回路后輸出進入子模數(shù)轉(zhuǎn)換模 塊subADC進行處理。當時鐘信號Φ Io置高時，電容Csls第一極板通過開關(guān)S23與參考電壓源士Vref 相連，第二極板通過開關(guān)S25與運算放大器的反相輸入端連接，電容Cslf第二極板通過開 關(guān)S25與運算放大器的反相輸入端連接，第一極板通過開關(guān)S26與運算放大器的輸出端連 接，信號經(jīng)過此放大電路的數(shù)模轉(zhuǎn)換和增益操作后進入下一級模數(shù)轉(zhuǎn)換模塊。當時鐘信號Φ Ie置高時，其控制開關(guān)S28，S31，S33，S34閉合，電容Cs2s的第一 極板通過開關(guān)S33與參考電壓源士 Vref相連接，第二極板通過開關(guān)S34與運算放大器的反 相輸入端連接，電容Cs2f的第二極板通過開關(guān)S34與運算放大器OP的反相輸入端連接，第 一極板通過開關(guān)S31與運算放大器輸出端連接，信號經(jīng)過此放大電路的數(shù)模轉(zhuǎn)換和增益操 作后進入下一級模數(shù)轉(zhuǎn)換模塊。當子模數(shù)轉(zhuǎn)換模塊subADC與第一采樣保持模塊連接時，輸出結(jié)果直接控制第一 增益數(shù)模轉(zhuǎn)換模塊放大電路中的參考電壓源士Vref的選??；當子模數(shù)轉(zhuǎn)換模塊subADC與 第二采樣保持模塊連接時，輸出結(jié)果直接控制第二增益數(shù)模轉(zhuǎn)換模塊放大電路中的參考電 壓源士 Vref的選取。第一采樣保持模塊中，對輸入信號進行采樣和保持為同一組電容單元Csls、Cslf， 第二采樣保持模塊中，對輸入信號進行采樣和保持為同一組電容單元Cs2s、Cs2f，第一采樣 保持模塊和第二采樣保持模塊的反饋系數(shù)恒為1。即使第一組電容單元Csls、Cslf和第二 組電容單元Cs2s、Cs2f的電容存在不匹配，也不會影響整個系統(tǒng)的精度。圖4為本發(fā)明的高速流水線模數(shù)轉(zhuǎn)換器的四相不交疊時鐘時序示意圖。四相不 交疊時鐘，依次為Φ1θ、Φ2θ、Φ Ιο, Φ2ο，其中偶數(shù)時鐘為Φ1θ、Φ2θ，奇數(shù)時鐘為Φ1ο、 Φ2ο，奇數(shù)時鐘與偶數(shù)時鐘為兩個不交疊的時鐘周期。本發(fā)明中采樣保持模塊與增益數(shù)模轉(zhuǎn)換模塊MDAC分時共享運算放大器0Ρ，Φ Ie 置高時，運算放大器OP工作于第二增益數(shù)模轉(zhuǎn)換模塊MDAC中，并將處理結(jié)果輸出到下一級 模數(shù)轉(zhuǎn)換模塊；Φ 2e置高時，運算放大器OP工作于第一采樣保持模塊中，并將保持信號輸 出到subADC ； Φ Io置高時，運算放大器OP工作于第一增益數(shù)模轉(zhuǎn)換模塊MDAC中，并將處 理結(jié)果輸出到下一級模數(shù)轉(zhuǎn)換模塊；Φ 2ο置高時，運算放大器OP工作于第二采樣保持模塊 中，并將保持信號輸出到subADC。
第二級模數(shù)轉(zhuǎn)換模塊Stage2及至第L級的模數(shù)轉(zhuǎn)換模塊StageL處理前一級輸出的殘余信號，并作相應量化，同時為下一級提供輸入信號，經(jīng)過L級模數(shù)轉(zhuǎn)換模塊處理后的 殘余信號經(jīng)過速閃式模數(shù)轉(zhuǎn)換模塊FLASH ADC進行處理；每一級模數(shù)轉(zhuǎn)換模塊以及速閃式 模數(shù)轉(zhuǎn)換模塊ADC處理的量化結(jié)果通過修正與校準模塊組合起來輸出最后結(jié)果。盡管本發(fā)明已作了詳細說明并引證了實施例，但對于本領(lǐng)域的普通技術(shù)人員，顯 然可以按照上述說明而做出的各種方案、修改和改動，都應該包括在權(quán)利要求的范圍之內(nèi)。
權(quán)利要求
一種高速流水線模數(shù)轉(zhuǎn)換器，包括有參考電壓源、時鐘產(chǎn)生模塊、采樣保持模塊和第一級增益數(shù)模轉(zhuǎn)換模塊合并的第一級模數(shù)轉(zhuǎn)換模塊、后續(xù)L-1級順序連接的模數(shù)轉(zhuǎn)換模塊、最后級速閃式模數(shù)轉(zhuǎn)換模塊FLASHADC；每一級模數(shù)轉(zhuǎn)換模塊及速閃式模數(shù)轉(zhuǎn)換模塊FLASH ADC均與修正與校準模塊連接，其特征在于第一級模數(shù)轉(zhuǎn)換模塊包括有采樣保持模塊、增益數(shù)模轉(zhuǎn)換模塊MDAC、運算放大器OP和子模數(shù)轉(zhuǎn)換模塊subADC；時鐘產(chǎn)生模塊產(chǎn)生有偶數(shù)與奇數(shù)四相不交疊的時鐘信號；采樣保持模塊進一步包括第一采樣保持模塊、第二采樣保持模塊，增益數(shù)模轉(zhuǎn)換模塊MDAC進一步包括第一增益數(shù)模轉(zhuǎn)換模塊、第二增益數(shù)模轉(zhuǎn)換模塊；第一采樣保持模塊與第一增益數(shù)模轉(zhuǎn)換模塊分時共享第一組電容單元，組成第一級偶時鐘處理單元；第二采樣保持模塊與第二增益數(shù)模轉(zhuǎn)換模塊分時共享第二組電容單元，組成第一級奇時鐘處理單元；增益數(shù)模轉(zhuǎn)換模塊MDAC和采樣保持模塊分時共享運算放大器和兩組電容單元，使運算放大器負載電容降低。
2.如權(quán)利要求1所述的高速流水線模數(shù)轉(zhuǎn)換器，其特征在于第一采樣保持模塊由輸入信號Vin、第一組電容單元Cslf、Csls、運算放大器OP、開關(guān) S21、S22、S24、S25、S26、S27、S35組成；第二采樣保持模塊由輸入信號Viru第二組電容單 元Cs2f、Cs2s、運算放大器0P、開關(guān)S29、S30、S31、S32、S34、S35、S36組成；第一增益數(shù)模 轉(zhuǎn)換模塊由參考電壓源士 Vref、第一組電容單元&1廠(^18、運算放大器(^、開關(guān)523、525、 S26、S28組成；第二增益數(shù)模轉(zhuǎn)換模塊由參考電壓源士Vref、第二組電容單元Cs2f、Cs2s、 運算放大器0P、開關(guān)S28、S31、S33、S34組成。
3.如權(quán)利要求1所述的高速流水線模數(shù)轉(zhuǎn)換器的時鐘分時并行處理方法，其特征在 于第一級模數(shù)轉(zhuǎn)換模塊包括如下步驟所述時鐘產(chǎn)生模塊產(chǎn)生的偶數(shù)與奇數(shù)四相互不交疊時鐘信號，依次為Φ β、Φ2θ, Φ Ιο、Φ 2ο，偶數(shù)時鐘為Φ1θ、Φ2Θ，奇數(shù)時鐘信號為Φ Ιο、Φ 2ο，奇數(shù)時鐘信號與偶數(shù)時鐘 信號為兩個不交疊的時鐘周期，其中⑴時鐘信號016控制開關(guān)521，522，524，528，531，533，534，在Φ Ie置高時，其控制 的開關(guān)閉合，第一采樣保持模塊對輸入信號Vin進行采樣，同時第二增益數(shù)模轉(zhuǎn)換模塊接 參考電壓源士Vref構(gòu)成第二增益數(shù)模轉(zhuǎn)換電路，該電路中的信號經(jīng)過數(shù)模轉(zhuǎn)換和增益操 作后輸入到下一級模數(shù)轉(zhuǎn)換模塊；(ii)時鐘信號026控制開關(guān)525，526，527，535，在Φ2e置高時，其控制的開關(guān)閉合， 第一組電容單元Cslf，Csls工作于第一采樣保持模塊中，與運算放大器OP相連對采樣信號 進行保持，并將輸出結(jié)果輸入到子模數(shù)轉(zhuǎn)換模塊subADC，同時第二組電容單元Cs2f，Cs2s 兩端接地，處于重置狀態(tài)；(iii)時鐘信號010控制開關(guān)523，525，526，528，529，530，536，在ΦIo置高時，其控 制的開關(guān)閉合，第一增益數(shù)模轉(zhuǎn)換模塊接參考電壓源士Vref構(gòu)成第一增益數(shù)模轉(zhuǎn)換電路， 該電路中的信號經(jīng)過數(shù)模轉(zhuǎn)換和增益操作后輸入到下一級模數(shù)轉(zhuǎn)換模塊，同時第二采樣保 持模塊對輸入信號進行采樣；(iv)時鐘信號020控制開關(guān)531，532，534，535，在020置高時，其控制的開關(guān)閉合， 第一組電容單元Csls，Cslf兩端分別接地，處于重置狀態(tài)，同時第二組電容單元CS2S、CS2f 工作于第二采樣保持模塊中，與運算放大器OP相連對采樣信號進行保持，并將輸出結(jié)果輸 入到子模數(shù)轉(zhuǎn)換模塊subADC。
4.如權(quán)利要求1所述的高速流水線模數(shù)轉(zhuǎn)換器，其特征在于第一采樣保持模塊和第 一增益數(shù)模轉(zhuǎn)換模塊分時共享第一組電容單元Csls、cslf，組成第一級偶時鐘處理單元，在 Φ Ie時，第一組電容單元Csls、Cslf在第一采樣保持模塊中對輸入信號Vin進行采樣，在時，第一組電容單元CSlS、CSlf與運算放大器OP相連，將保持信號輸入到子模數(shù)轉(zhuǎn)換 模塊subADC，在ΦΙο時，第一組電容單元Csls、Cslf在第一增益數(shù)模轉(zhuǎn)換模塊中構(gòu)成放大 電路，對信號進行數(shù)模轉(zhuǎn)換和增益操作后輸出；第二采樣保持模塊和第二增益數(shù)模轉(zhuǎn)換模 塊分時共享第二組電容單元Cs2s、Cs2f，組成第一級奇時鐘處理單元，在ΦΙο時，第二組電 容單元Cs2s、Cs2f在第二采樣保持模塊中對輸入信號Vin進行采樣，在Φ2ο時，第二組電 容單元CS2S、CS2f與運算放大器OP相連，將保持信號輸入到模數(shù)轉(zhuǎn)換模塊subADC，在Φ Ie 時，第二組電容單元Cs2s、Cs2f在第二增益數(shù)模轉(zhuǎn)換模塊中構(gòu)成第二放大電路，對信號進 行數(shù)模轉(zhuǎn)換和增益操作后輸出。
5.如權(quán)利要求1所述的高速流水線模數(shù)轉(zhuǎn)換器，其特征在于當時鐘信號置高 時，控制開關(guān)S21，S22，S24閉合，第一組電容單元Cslf、Csls分別通過開關(guān)S21，S22對輸 入信號Vin進行采樣；時鐘信號Φ2θ置高時，其控制開關(guān)S25，S26，S27，S35閉合，第一組 電容單元Cslf、Csls對采樣信號進行保持，二者的第二極板分別通過開關(guān)S25與運算放大 器的反向輸入端相連，第一極板分別通過開關(guān)S26，S27與運算放大器OP的輸出端連接，保 持信號經(jīng)過此反饋回路后輸出，進入子模數(shù)轉(zhuǎn)換模塊subADC進行處理。
6.如權(quán)利要求1所述的高速流水線模數(shù)轉(zhuǎn)換器，其特征在于當時鐘信號ΦΙο置高 時，其控制開關(guān)S29，S30, S36閉合，第二組電容單元Cs2f、Cs2s分別通過開關(guān)S29，S30對 輸入信號Vin進行采樣；時鐘信號Φ2ο置高時，其控制開關(guān)S31，S32，S34，S35閉合，第二 組電容單元Cs2f、Cs2s對采樣信號進行保持，二者的第二極板分別通過開關(guān)S34與運算放 大器的反向輸入端相連，二者的第一極板分別通過開關(guān)S31，S32與運算放大器的輸出端連 接，保持信號經(jīng)過此反饋回路后輸出進入子模數(shù)轉(zhuǎn)換模塊subADC進行處理。
7.如權(quán)利要求1所述的高速流水線模數(shù)轉(zhuǎn)換器，其特征在于當時鐘信號ΦΙο置高 時，電容Csls第一極板通過開關(guān)S23與參考電壓源士Vref相連，第二極板通過開關(guān)S25與 運算放大器的反相輸入端連接，電容Cslf第二極板通過開關(guān)S25與運算放大器的反相輸入 端連接，第一極板通過開關(guān)S26與運算放大器的輸出端連接，信號經(jīng)過此放大電路的數(shù)模 轉(zhuǎn)換和增益操作后進入下一級模數(shù)轉(zhuǎn)換模塊。
8.如權(quán)利要求1所述的高速流水線模數(shù)轉(zhuǎn)換器，其特征在于當時鐘信號置高 時，其控制開關(guān)S28，S31，S33，S34閉合，電容Cs2s的第一極板通過開關(guān)S33與參考電壓源 士Vref相連接，第二極板通過開關(guān)S34與運算放大器的反相輸入端連接，電容Cs2f的第一 極板通過開關(guān)S34與運算放大器OP的反相輸入端連接，第二極板通過開關(guān)S31與運算放大 器輸出端連接，信號經(jīng)過此放大電路的數(shù)模轉(zhuǎn)換和增益操作后進入下一級模數(shù)轉(zhuǎn)換模塊。
9.如權(quán)利要求1所述的高速流水線模數(shù)轉(zhuǎn)換器，其特征在于當子模數(shù)轉(zhuǎn)換模塊 subADC與第一采樣保持模塊連接時，輸出結(jié)果直接控制第一增益數(shù)模轉(zhuǎn)換模塊放大電路中 的參考電壓源士Vref的選??；當子模數(shù)轉(zhuǎn)換模塊subADC與第二采樣保持模塊連接時，輸出 結(jié)果直接控制第二增益數(shù)模轉(zhuǎn)換模塊放大電路中的參考電壓源士Vref的選取。
10.如權(quán)利要求1所述的高速流水線模數(shù)轉(zhuǎn)換器，其特征在于第一采樣保持模塊中， 對輸入信號進行采樣和保持為同一組電容單元Csls、Cslf，第二采樣保持模塊中，對輸入信號進行采樣和保持為同一組電容單元Cs2s、Cs2f，第一采樣保持模塊和第二采樣保持模塊的反饋系數(shù)恒為1。即使第一組電容單元CSlS、CSlf和第二組電容單元CS2S、CS2f的電容 存在不匹配，也不會影響整個系統(tǒng)的精度。
全文摘要
本發(fā)明公開了一種高速流水線模數(shù)轉(zhuǎn)換器，包括有參考電壓源、時鐘產(chǎn)生模塊、采樣保持模塊和第一級增益數(shù)模轉(zhuǎn)換模塊MDAC合并的第一級模數(shù)轉(zhuǎn)換模塊、后續(xù)L-1級順序連接的模數(shù)轉(zhuǎn)換模塊、最后級速閃式模數(shù)轉(zhuǎn)換模塊；每一級模數(shù)轉(zhuǎn)換模塊及速閃式模數(shù)轉(zhuǎn)換模塊均與修正與校準模塊連接，第一級模數(shù)轉(zhuǎn)換模塊包括有采樣保持模塊、增益數(shù)模轉(zhuǎn)換模塊MDAC、運算放大器和子模數(shù)轉(zhuǎn)換模塊subADC。時鐘產(chǎn)生模塊產(chǎn)生四相不交疊的時鐘信號；采樣保持電路和第一級增益數(shù)模轉(zhuǎn)換模塊MDAC分時共享運算放大器OP，同時又分時共享同一組電容器。利用本發(fā)明，使得采樣保持電路和增益數(shù)模轉(zhuǎn)換模塊的運算放大器負載電容減低60％以上，降低了設計難度和電路功耗，提高了流水線ADC的速度。
文檔編號G11C27/02GK101814920SQ20101016824
公開日2010年8月25日 申請日期2010年5月5日 優(yōu)先權(quán)日2010年5月5日
發(fā)明者余浩 申請人:余浩