專利名稱：負載平衡的多端口寄存器存儲單元的制作方法
技術(shù)領(lǐng)域：
技術(shù)領(lǐng)域是用于隨機存取的多端口寄存器存儲單元.尤其，技術(shù)領(lǐng)域是具有高速高穩(wěn)定性的多端口寄存器存儲單元.
背景技術(shù)：
多端口寄存器用于并行指令集中央處理器，和通訊芯片中.其功能是可以同時對不同的地址和同一地址的存儲單元進行寫或讀，因此要求每一個存儲單元有多個寫端口和多個讀端口.寫端口和讀端口的個數(shù)決定于同時有多少個地址同時寫和讀.一般多端口寫和讀的端口都是偶數(shù)，如2，4，6，8.也有奇數(shù)的情況.區(qū)別于多端口寄存器的單端口存儲器的存儲單元如圖1所示，由兩個對稱的反相器構(gòu)成的鎖存器和兩個讀寫開關(guān)晶體管構(gòu)成.位線BL和其互補位線BLB用來傳遞寫入數(shù)據(jù)和差分讀取數(shù)據(jù)，字線WLlOl用來控制開關(guān)晶體管M105和M106.該存儲單元的設(shè)計是由M101，M102構(gòu)成的反相器和由M103，M104 構(gòu)成的反相器的幾何尺寸和物理特性相同，兩個開關(guān)晶體管M105和M106的幾何尺寸和物理特性相同，并且節(jié)點NllOl和Nl 102的物理環(huán)境是對稱的，MlOl，M102構(gòu)成的反相器和由M103，M104構(gòu)成的反相器是該存儲單元的數(shù)據(jù)鎖存單元.差分讀寫數(shù)據(jù)共用位線BLlOl 和BL101B.同時一個讀和一個寫的寄存器的雙端口存儲器的存儲單元可以設(shè)計成如圖2所示.寫數(shù)據(jù)通過位線WBL201和WBL201B傳遞，寫字線WWL201控制寫開關(guān)晶體管M202和 M203.讀數(shù)據(jù)通過讀位線RBL201和RBL201B進行差分放大.讀字線RWL201控制讀開關(guān)晶體管M201和M204.對于多個寫和多個讀的多端口寄存器，尤其是讀端口多于寫端口的存儲單元通常采用如圖3所示的結(jié)構(gòu).寫位線采用差分位線.為了節(jié)省位線的個數(shù)，進而減小存儲單元的面積，讀位線采用單一位線讀取.圖3所示的存儲單元300是兩讀，兩寫的多端口寄存器的存儲單元，寫位線是(WBL301, WBL301B)和(WBL302, WBL302B)，讀位線是RBL301和 RBL302,當(dāng)讀字線RWL301，RWL302被選中處于高電平時，開關(guān)晶體管M310和M312處于開通狀態(tài)，存儲在節(jié)點N3101的數(shù)據(jù)或數(shù)據(jù)的反向值分別通過晶體管M309和M311分別由位線 RBL301和RBL302讀出.圖4是圖3的變化設(shè)計，反相器1401是為了提高反相器1402的驅(qū)動能力和隔離位線RBL401和位線RBL402對節(jié)點N4101的噪聲干擾.傳統(tǒng)上兩個以上讀端口的多端口寄存器的存儲單元通常采用如圖3或圖4的結(jié)構(gòu).圖3和圖4所示的多端口寄存器的存儲單元結(jié)構(gòu)的主要缺點是1.鎖存器的兩個節(jié)點(如圖3中的N3101和N3102，圖4中的N4101和N4102)的電容值不對稱，驅(qū)動讀的節(jié)點(如圖3中的N3101，圖4中的N4101)的電容值大于鎖存器的另一節(jié)點(如圖3中的 N3102,圖4中的N4102)，所以對該節(jié)點的充放電時間偏長，導(dǎo)致寫入數(shù)據(jù)的時間增長，當(dāng)讀的端口增多時尤為嚴重.2.驅(qū)動讀的節(jié)點受到更大的來自位線的噪聲的干擾.如驅(qū)動的節(jié)點(如圖3中的N3101)鎖存的數(shù)據(jù)為低電平，節(jié)點N3103和節(jié)點N3104為低電平，當(dāng)讀取數(shù)據(jù)時，讀位線(如圖3中的RBL301，RBL302)被預(yù)充電到高電平，讀字線RWL301，RWL302 被選中處于高電平時，開關(guān)晶體管M310和M312處于開通狀態(tài)，位線電壓將通過晶體管M310和M312傳到節(jié)點N3103和節(jié)點N3104，節(jié)點N3103和節(jié)點N3104的電位突然由低電位變成高電位，并通過讀驅(qū)動晶體管圖3中的M309和M311的柵極和漏極的密勒(Miller)電容耦合到驅(qū)動的節(jié)點圖3中的N3101使其電位上升，因此抗噪聲的能力下降.本發(fā)明是為了改進多端口寄存器的該結(jié)構(gòu)存儲單元的上述缺點.

發(fā)明內(nèi)容
多端口寄存器的存儲單元可以支持多端口寄存器同時進行多個端口的數(shù)據(jù)寫入和多個端口的數(shù)據(jù)讀出.多端口寄存器的存儲單元包括由兩個反相器構(gòu)成的鎖存器，其中兩個反相器的輸出都連接另一個反相器的輸入；對應(yīng)于寫端口個數(shù)的開關(guān)N型晶體管對，每一對開關(guān)晶體管的源(漏)分別連接在鎖存器的兩個反相器的輸出(輸入)的節(jié)點，該對開關(guān)晶體管的漏(源)分別連在寫數(shù)據(jù)的位線和其互補數(shù)據(jù)的位線上，該對開關(guān)晶體管的柵極連接在寫控制的字線上；對應(yīng)于讀端口個數(shù)的N型晶體管對；對應(yīng)于讀端口個數(shù)的N型晶體管對用來讀取存在鎖存器中的數(shù)據(jù)，讀端口個數(shù)大于或等于2，當(dāng)讀端口個數(shù)是偶數(shù)時，其中一半的N型晶體管對耦合到鎖存器的一個節(jié)點，另一半的N型晶體管對耦合到鎖存器的另一個節(jié)點，這樣鎖存器的兩個節(jié)點的電容負載相同，當(dāng)讀端口個數(shù)是奇數(shù)時，其中耦合到鎖存器的一個節(jié)點的N型晶體管對數(shù)比耦合到鎖存器的另一個節(jié)點的N型晶體管對數(shù)多一對， 當(dāng)讀端口是偶數(shù)時鎖存器的兩個節(jié)點的電容負載相同，當(dāng)讀端口是奇數(shù)時鎖存器的兩個節(jié)點的電容負載相近；對應(yīng)于一半讀端口個數(shù)的N型晶體管對，每對晶體管中的一個的漏極連接到低電位電源，另一個的源極連到對應(yīng)于一個讀端口讀位線，漏極連接到低電位電源的晶體管的源極與源極連到讀位線的晶體管的漏極相連接，源極連到讀位線的晶體管的柵極連接到對應(yīng)于該讀端口的讀字線，漏極連接到低電位電源的晶體管的柵極接到鎖存器的一個節(jié)點讀取存儲在鎖存器中的數(shù)據(jù)；對應(yīng)于另一半讀端口個數(shù)的N型晶體管對，每對晶體管中的一個的漏極連接到低電位電源，另一個的源極連到對應(yīng)于一個讀端口讀位線，漏極連接到低電位電源的晶體管的源極與源極連到讀位線的晶體管的漏極相連接，源極連到讀位線的晶體管的柵極連接到對應(yīng)于該讀端口的讀字線，漏極連接到低電位電源的晶體管的柵極接到鎖存器的另一個節(jié)點讀取存儲在鎖存器中的數(shù)據(jù)的反向值(互補值).


圖1圖示了一個依照現(xiàn)有技術(shù)的單端口的差分讀寫存儲單元電路原理圖；圖2圖示了一個依照現(xiàn)有技術(shù)的雙端口的差分讀寫存儲單元電路原理圖；圖3圖示了一個依照現(xiàn)有技術(shù)的四端口存儲單元電路原理圖，其中兩個差分位線寫端口，兩個單一位線讀端口 ；圖4圖示了一個依照現(xiàn)有技術(shù)的四端口存儲單元電路原理圖，其中兩個差分位線寫端口，兩個單一位線讀端口和一個連在鎖存單元和讀取數(shù)據(jù)晶體管中間的反相器；圖5圖示了一個依照本發(fā)明的三端口存儲單元電路原理圖，其中包括一個差分位線寫端口，兩個單一位線讀端口，讀端口位線通過讀取數(shù)據(jù)晶體管分別耦合到鎖存器的數(shù)據(jù)和反向(互補)數(shù)據(jù)兩個節(jié)點；
圖6圖示了一個依照本發(fā)明的三端口存儲單元電路原理圖，其中包括一個差分位線寫端口，兩個單一位線讀端口，讀端口位線通過讀取數(shù)據(jù)晶體管和反相器分別耦合到鎖存器的數(shù)據(jù)和反向(互補)數(shù)據(jù)兩個節(jié)點.具體的實施形式如圖5所示，三端口靜態(tài)寄存器的存儲單元包括由包括M501，M502的反相器I 和由包括M503，M504的反相器II構(gòu)成的鎖存單元用來保存數(shù)據(jù)，反相器I和II的尺寸完全相同，各包含一個P型晶體管M501，M503和一個N型晶體管M502，M504其中N型晶體管 M502, M504的驅(qū)動能力是P型晶體管M501，M503的四倍。N型晶體管M505和M506的尺寸相同，并且是反相器I和II中的N型晶體管M502，M504的驅(qū)動能力的一半，M505和M506由字線WWL501控制起開關(guān)的作用，當(dāng)字線WWL501的電位處于邏輯高電平時，N型晶體管M505 和M506處于開通狀態(tài)，在寫位線WBL501和互補寫位線WBL501B上的數(shù)據(jù)和數(shù)據(jù)的反相值 (互補值)通過N型晶體管M505和M506寫入鎖存單元的節(jié)點N5101和N5102，節(jié)點N5101 的數(shù)據(jù)和節(jié)點N5102的數(shù)據(jù)反相值(互補值)由反相器I和II構(gòu)成的鎖存器保存.兩個讀端口分別通過兩組相同尺寸的N型晶體管耦合到保存數(shù)據(jù)的節(jié)點N5101和保存數(shù)據(jù)的反相值(互補值)的節(jié)點N5102. N型晶體管M507和M508的尺寸相同，所以M507對節(jié)點N5101 和M508對節(jié)點N5102的負載電容是相同的.因此對節(jié)點N5101和N5102寫入1和0的延遲同對節(jié)點N5101和N5102寫入0和1的延遲是相同的.具體的原因是對鎖存器的寫入操作是以對鎖存器的一個節(jié)點寫入0(低電平)為主，而對另一個節(jié)點寫入1(高電平)為輔.如果寫入數(shù)據(jù)是邏輯1的情況，位線WBL501為高電平，互補位線WBL501B為低電平，節(jié)點N5101被寫入高電平，節(jié)點N5102被寫入低電平.具體的寫入過程是WBL501B保持在低電平，M506處于導(dǎo)通，如果反相器II中的P型晶體管M503原先處于開通狀態(tài)，電源的高電位通過P型晶體管M503連接到節(jié)點N5102，當(dāng)M506導(dǎo)通后，節(jié)點N5102通過M506連接到低電位電源.由于M506的驅(qū)動能力大于P型晶體管M503的驅(qū)動能力，節(jié)點N5102從原來的高電位向低電位下降，從高電位向低電位下降的速度與節(jié)點N5102的寄生負載電容值成正比，低電位節(jié)點N5102驅(qū)動反相器I，開通P型晶體管M501，關(guān)斷N型晶體管M502，使節(jié)點 N5101向高電位上升，N5101的高電位開通N型晶體管M504，關(guān)斷P型晶體管M503，通過反相器II保持節(jié)點N5102變成低電位，完成寫的過程，位線WWL501由高電平降為低電位，關(guān)閉M505和M506，節(jié)點N5101和N5102的數(shù)據(jù)由反相器I和II保存·由于圖5中節(jié)點N5101 和N5102的電容相同，所以向節(jié)點N5101寫低電平和向節(jié)點N5102寫低電平的時間是一樣的.相反如圖3所示節(jié)點N3101比節(jié)點N3102多兩個晶體管M309和M311的電容負載，對節(jié)點N3101寫入低電平的時間比對節(jié)點N3102寫入低電平的時間要長，當(dāng)讀端口的個數(shù)增多，連接節(jié)點N3101的讀數(shù)據(jù)晶體管的個數(shù)增多，電容負載增多，對節(jié)點N3101寫入低電平的時間更加增長.本發(fā)明的設(shè)計如圖5中鎖存器的兩個節(jié)點N5101和N5102和圖6中鎖存器的兩個節(jié)點N6101和N6102的負載電容值是相同的，因此寫入數(shù)據(jù)1和寫入數(shù)據(jù)0所需要的時間是相同的.如果讀端口的個數(shù)是奇數(shù)，耦合到一個節(jié)點N5101的讀端口個數(shù)比耦合到另一個節(jié)點N5102的讀端口個數(shù)多一個或少一個，通過調(diào)整N507和N508尺寸的比例使兩個節(jié)點的讀晶體管的電容負載值的總和相同，最大限度平衡兩個節(jié)點的電容負載.盡管本參考例示的實施說明了電容負載平衡的單位線讀取多端口寄存器存儲單元，但對于熟悉本領(lǐng)域的技術(shù)人員而言，顯然可進行多種變形，并且本發(fā)明公開旨在覆蓋其所有的變形。
權(quán)利要求
1.一種多端口寄存器的存儲單元，包括由兩個反相器構(gòu)成的鎖存器，其兩個反相器的輸出都連接另一個反相器的輸入，一個反相器的輸出為鎖存器的第一節(jié)點，令一個反相器的輸出為鎖存器的第二節(jié)點；寫端口位線和互補位線，其位線通過一第一寫晶體管耦合到鎖存器的第一節(jié)點，互補位線通過一第二寫晶體管耦合到鎖存器的第二節(jié)點；對應(yīng)寫端口個數(shù)的寫字線；多個讀端口位線，其第一部分端口位線的每一位線通過一對讀晶體管耦合到鎖存器的第一節(jié)點，其第二部分端口位線的每一位線通過一對讀晶體管耦合到鎖存器的第二節(jié)點； 禾口對應(yīng)讀端口個數(shù)的讀字線。
2.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲單元，每一寫端口的位線連接一第一晶體管的源(漏)極，每一寫端口的互補位線連接一第二晶體管的源(漏)極，第一晶體管的漏(源)極連接鎖存器的第一節(jié)點，第二晶體管的漏(源)極連接鎖存器的第二節(jié)點，第一晶體管和第二晶體管的柵極連接該端口的寫字線上。
3.根據(jù)權(quán)利要求2所述的多端口寄存器的存儲單元，其第一晶體管和第二晶體管的幾何尺寸和驅(qū)動能力相同。
4.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲單元，其讀端口個數(shù)是偶數(shù)，其中一半的讀端口位線通過讀晶體管對耦合到鎖存器的第一節(jié)點，另一半的讀端口位線通過讀晶體管對耦合到鎖存器的第二節(jié)點。
5.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲單元，其讀端口個數(shù)是奇數(shù)，其中通過讀晶體管對耦合到鎖存器的第一節(jié)點的讀端口位線數(shù)比耦合到鎖存器的另一個節(jié)點的讀端口位線數(shù)多一個。
6.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲單元，其讀端口個數(shù)是奇數(shù)時，其中通過讀晶體管對耦合到鎖存器的第一節(jié)點的讀端口位線數(shù)比耦合到鎖存器的另一個節(jié)點的讀端口位線數(shù)少一個。
7.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲單元，其中對應(yīng)每一讀端口位線的一對讀晶體管中的第一個晶體管的漏極連接低電位電源，第二個晶體管的源極連接讀端口位線，第一個晶體管的源極與第二個晶體管的漏極相連接，第二個晶體管的柵極連接對應(yīng)于該讀端口的讀字線，第一個晶體管的柵極接鎖存器的第一節(jié)點或第二節(jié)點。
8.根據(jù)權(quán)利要求1所述的多端口寄存器的存儲單元，其中對應(yīng)每一讀端口位線的一對讀晶體管是N型晶體管。
9.根據(jù)權(quán)利要求4所述的多端口寄存器的存儲單元，其中耦合到鎖存器的第一節(jié)點的每一對讀晶體管的幾何尺寸和驅(qū)動能力與耦合到鎖存器的第二節(jié)點的每一對讀晶體管的幾何尺寸和驅(qū)動能力相同。
10.根據(jù)權(quán)利要求5所述的多端口寄存器的存儲單元，其中耦合到鎖存器的第一節(jié)點的每一對讀晶體管的幾何尺寸和驅(qū)動能力的總和與耦合到鎖存器的第二節(jié)點的每一對讀晶體管的幾何尺寸和驅(qū)動能力的總和相同。
全文摘要
本發(fā)明的內(nèi)容是一種電容負載平衡的單一位線讀取多端口寄存器存儲單元。該存儲單元內(nèi)部鎖存器的兩個節(jié)點具有相同的結(jié)構(gòu)和相同的寄生電容。寫端口是差分位線，讀端口是單一位線。一半的讀端口位線耦合到鎖存器的一個節(jié)點，一半的讀端口位線耦合到鎖存器的另一個節(jié)點。
文檔編號G11C7/06GK102243888SQ20101017062
公開日2011年11月16日 申請日期2010年5月13日 優(yōu)先權(quán)日2010年5月13日
發(fā)明者黃效華 申請人:無錫恒宇微電子科技有限公司, 黃效華