專利名稱：存儲(chǔ)器電路及其控制電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體涉及電子電路，尤其涉及具有字線驅(qū)動(dòng)器與電平偏移器的存儲(chǔ)器電路。
背景技術(shù)：
一般來(lái)說(shuō)，存儲(chǔ)器的字線驅(qū)動(dòng)器具有多重電壓電平，可與電平偏移器配合以對(duì)存 儲(chǔ)器中的存儲(chǔ)器單元進(jìn)行讀取或?qū)懭?。存?chǔ)器單元與字線驅(qū)動(dòng)器會(huì)采用較存儲(chǔ)器中其他電 子元件高的電壓，目的在達(dá)成高速性能及數(shù)據(jù)可靠度。存儲(chǔ)器的其他電子元件會(huì)采用較存 儲(chǔ)器單元與字線驅(qū)動(dòng)器低的電壓，目的在減少漏電流造成的損耗。傳統(tǒng)上，電平偏移器與字線驅(qū)動(dòng)器存在兩種實(shí)施方式。第一種方式，是在各個(gè)字線 驅(qū)動(dòng)器上使用一電平偏移器，而第二種方式，是在存儲(chǔ)器進(jìn)行主要控制時(shí)采用電平偏移器。 兩種方式皆需在存儲(chǔ)器中采用大量的電平偏移器，因而占用較大的面積。此外，這些方法仍 會(huì)因?yàn)殡娖狡破鞯臇叛舆t以及漏電流損耗的關(guān)系而遭遇速度效能不佳的問(wèn)題。因此，業(yè)界需要一種改良的字線驅(qū)動(dòng)器結(jié)構(gòu)。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種電路裝置，包括一區(qū)域控制電路， 具有一電平偏移器，其中該電平偏移器將該第一地址信號(hào)由一第一電壓電平偏移至一第二 電壓電平，以回應(yīng)所接受的一第一地址信號(hào)，該區(qū)域控制電路可提供一準(zhǔn)偏移過(guò)的第一地 址信號(hào)；以及一字線驅(qū)動(dòng)器，具有至少一輸入以及一輸出，該至少一輸入用以接收多個(gè)地址 信號(hào)，其中該至少一輸入包括一第一輸入，用以耦接至該區(qū)域控制電路以接收該準(zhǔn)偏移過(guò) 的第一地址信號(hào)，而該輸出電性耦接至一存儲(chǔ)器單元陣列的一字線。本發(fā)明另提供一種存儲(chǔ)器電路包括一區(qū)域控制電路，具有一電平偏移器，其中該 電平偏移器將該第一地址信號(hào)由一第一電壓電平偏移至一第二電壓電平，以回應(yīng)所接受的 一第一地址信號(hào)，該區(qū)域控制電路可提供一準(zhǔn)偏移過(guò)的第一地址信號(hào)；一字線驅(qū)動(dòng)器，具有 至少一輸入，用以接收多個(gè)地址信號(hào)，其中該至少一輸入包括一第一輸入，該第一輸入用以 自該電平偏移器接收該準(zhǔn)偏移過(guò)的地址信號(hào)；以及一存儲(chǔ)器單元陣列，具有一字線，其耦接 至該字線驅(qū)動(dòng)器的一輸出。本發(fā)明另提供一種字線驅(qū)動(dòng)器包括至少一輸入，用以接收多個(gè)地址信號(hào)，其中該 至少一輸入以及一輸出，該至少一輸入包括一第一輸入，其耦接至一區(qū)域控制電路以接收 一準(zhǔn)偏移過(guò)的第一地址信號(hào)，而該輸出電性耦接至一存儲(chǔ)器單元陣列的一字線，其中該區(qū) 域控制電路包括一電平偏移器，其中該電平偏移器將該第一地址信號(hào)由一第一電壓電平偏 移至一第二電壓電平，以回應(yīng)所接受的一第一地址信號(hào)，進(jìn)而提供一準(zhǔn)偏移過(guò)的第一地址 信號(hào)。本發(fā)明的電路結(jié)構(gòu)透過(guò)在區(qū)域控制電路上使用電平偏移器，可減少雙電源存儲(chǔ)器 裝置中使用電平偏移器的數(shù)量。


圖1為依照本發(fā)明一實(shí)施例具有一字線驅(qū)動(dòng)器125的系統(tǒng)100的方框圖。圖2為依照本發(fā)明一實(shí)施例，在區(qū)域控制電路220、225上具有電平偏移器210、215 的存儲(chǔ)器115的方框圖。圖3為依照本發(fā)明一實(shí)施例，在區(qū)域控制電路220、225上具有電平偏移器210、215 的存儲(chǔ)器115的方框圖。圖4為依照本發(fā)明一實(shí)施例的一存儲(chǔ)器電路圖，該存儲(chǔ)器在區(qū)域控制電路225與 雙柵延遲字線驅(qū)動(dòng)器405、410、415上具有電平偏移器215。圖5為依照本發(fā)明一實(shí)施例的存儲(chǔ)器的電路圖，該存儲(chǔ)器在區(qū)域控制電路225上 具有電平偏移器215，并具有一四柵延遲字線驅(qū)動(dòng)器570。其中，附圖標(biāo)記說(shuō)明如下100 系統(tǒng)；110 處理裝置；115 存儲(chǔ)器；120 使用者界面裝置；125 字線驅(qū)動(dòng)器；150 區(qū)域界面；205 主控制器；210 電平偏移器；215 電平偏移器；220、225 區(qū)域控制電路；230、2；35 字線驅(qū)動(dòng)器陣列；260、265、270、275 存儲(chǔ)器單元陣列；280、285 區(qū)域輸入輸出陣列；290、295 輸入輸出陣列；305 解碼級(jí)；405,410,415 字線驅(qū)動(dòng)器；420,425 存儲(chǔ)器單元；430、4；35、440、445、450、455 存儲(chǔ)器單元；505,510 PMOS 晶體管；515、520 NMOS 晶體管；525 PMOS 晶體管；530、540、550、565 NMOS 晶體管；535,545,555,560 PMOS 晶體管。
具體實(shí)施例方式下文為介紹本發(fā)明的最佳實(shí)施例。各實(shí)施例用以說(shuō)明本發(fā)明的原理，但非用以限 制本發(fā)明。本發(fā)明的范圍當(dāng)以隨附的權(quán)利要求為準(zhǔn)。
首先，本文將以

本發(fā)明的范例系統(tǒng)。雖然本文將詳細(xì)地介紹這些系統(tǒng)，但 此舉僅為方便說(shuō)明，系統(tǒng)仍可存在其他的變型。在介紹范例系統(tǒng)后，將繼續(xù)說(shuō)明區(qū)域控制電 路中具有電平偏移器的電路。圖1為依照本發(fā)明一實(shí)施例具有一字線驅(qū)動(dòng)器125的系統(tǒng)100的方框圖。系統(tǒng)100 可為一般計(jì)算機(jī)上所使用的結(jié)構(gòu)。該系統(tǒng)100包括一處理裝置110、存儲(chǔ)器115、以及一個(gè) 至多個(gè)使用者界面裝置120，皆連接至一區(qū)域界面150 (例如一總線)。處理裝置110包括 各種客制或商用處理器、中央處理器(central processing unit，CPU)、一般計(jì)算機(jī)上各處 理器間的輔助處理器、微處理器所構(gòu)成的半導(dǎo)體(以微芯片的形式存在)、或巨處理器。存 儲(chǔ)器115包括易失性存儲(chǔ)器元件(例如隨機(jī)存取存儲(chǔ)器(RAM) :DRAM、SRAM等等))以及非 易失性存儲(chǔ)器元件(例如ROM、硬盤、磁帶、⑶ROM等等)或上述的組合。使用者(例如管理者)可利用使用者界面裝置120與系統(tǒng)100互動(dòng)。系統(tǒng)100 可以是服務(wù)器計(jì)算機(jī)或相似裝置，使用者界面裝置包括一般個(gè)人計(jì)算機(jī)所使用的鍵盤或鼠 標(biāo)。一般而言，存儲(chǔ)器115存有各種程序(軟件或固件)，包括操作系統(tǒng)(0/S)。該0/S 控制程序的執(zhí)行，并提供排程、輸出入控制、文件與數(shù)據(jù)管理、存儲(chǔ)器管理、通信控制以及相 關(guān)服務(wù)。存儲(chǔ)器115的結(jié)構(gòu)包括字線驅(qū)動(dòng)器125，本文將配合圖2至圖5進(jìn)一步說(shuō)明之。圖2與圖3為依照本發(fā)明一實(shí)施例，在區(qū)域控制電路220、225上具有電平偏移器 210、215的存儲(chǔ)器115的方框圖。在此例中，存儲(chǔ)器115可為一 SRAM。存儲(chǔ)器115包括一 主控制器205，其將信號(hào)^1￡1[化0]、^113_:0]、與^1(3[1^:0]傳送至字線驅(qū)動(dòng)器陣列230、235 以及區(qū)域控制電路220、225。參照?qǐng)D3，wda
耦接至字線驅(qū)動(dòng)器230A、230C、235A、235C的 wda輸入；wda[l]耦接至字線驅(qū)動(dòng)器230B、230D、235B，2;35D的wda輸入；wdb
耦接至字 線驅(qū)動(dòng)器 230A、230B、2;35A、235B 的 wdb 輸入；wdb[l]耦接至字線驅(qū)動(dòng)器 230C、230D、2;35C、 235D的wdb輸入；wdC
耦接至字線驅(qū)動(dòng)器230A、230B、230C、230D的wdb輸入；而wdC[l] 耦接至字線驅(qū)動(dòng)器235A、2!35B、235C、2;35D的wdb輸入?！銇?lái)說(shuō)，主控制器205的功能在于控制存儲(chǔ)器115的運(yùn)行，例如，讀取/寫入功 能、字線驅(qū)動(dòng)器的地址預(yù)解碼、芯片使能/禁能、自定時(shí)產(chǎn)信號(hào)產(chǎn)生、以及主要輸入/輸出 (I/O)陣列四0、295與其他I/O陣列間的通信。區(qū)域控制電路220、225的功能在于控制區(qū)域 輸入/輸出(I/O)陣列觀0、285進(jìn)行區(qū)域位元線預(yù)充電、寫入通道柵(write pass gate), 以及感測(cè)放大器的使能。區(qū)域控制電路220、225具有電平偏移器210、215，用以將地址信號(hào)wdc[L:0]提 升至較高的操作電壓cvdd(圖4)以回應(yīng)所接收的高態(tài)信號(hào)(例如“1”態(tài))。電平偏移器 210,215將電平偏移過(guò)的地址信號(hào)wdclv提供至字線驅(qū)動(dòng)器陣列230、235。字線驅(qū)動(dòng)器陣 列230、235對(duì)地址信號(hào)wda[N:0]、wdb [M:0]、wdc[L:0]、wdclv進(jìn)行處理以將存儲(chǔ)器單元陣 列沈0、沈5、270、275的至少一字線予以解碼。解碼后的字線驅(qū)動(dòng)器將字線開(kāi)啟以供存儲(chǔ)器 讀寫。字線驅(qū)動(dòng)器陣列230、235更分別包括解碼級(jí)305(圖幻。下文將配合圖4、圖5進(jìn)一 步說(shuō)明電平偏移器210、215與字線驅(qū)動(dòng)器陣列230、235。本文中，地址信號(hào)wdc[L:0]命令區(qū)域控制電路220、225與字線驅(qū)動(dòng)器陣列230、 235開(kāi)啟或關(guān)閉存儲(chǔ)器單元陣列260、265、270、275。地址信號(hào)wda[N:0]、wdb[M:0]將使存 儲(chǔ)器單元陣列沈0，沈5中的字線被選取。雖然圖2至圖5僅以三個(gè)地址信號(hào)wda[N:0]、wdb [M 0]、wdc [L 0]為例，但本領(lǐng)域技術(shù)人員可了解到，本發(fā)明的電路及裝置可采用任何數(shù) 目的地址信號(hào)，例如使用8或16個(gè)地址信號(hào)。區(qū)域控制電路220、225包括各個(gè)電平偏移器210、215。區(qū)域控制電路220、225采 用區(qū)域輸入輸出陣列觀0、觀5以分別對(duì)存儲(chǔ)器單元陣列沈0、沈5、270、275進(jìn)行通信。輸入 輸出陣列四0、295用以接收儲(chǔ)存于存儲(chǔ)器單元陣列沈0、沈5、270、275的信息或?qū)⑵鋫魉椭?如處理裝置110或使用者界面裝置120(圖1)等其他電子元件。此處僅簡(jiǎn)述系統(tǒng)中的區(qū)域 輸入輸出陣列觀0、285與輸入輸出陣列四0、四5。本文現(xiàn)將著重說(shuō)明字線驅(qū)動(dòng)器陣列230、 235中字線驅(qū)動(dòng)器的實(shí)施例，其中，所述多個(gè)字線驅(qū)動(dòng)器電性耦接至區(qū)域控制電路220、225 的電平偏移器210、215。圖4為依照本發(fā)明一實(shí)施例的一存儲(chǔ)器電路圖，該存儲(chǔ)器在區(qū)域控制電路225與 雙柵延遲(two-gate delay)字線驅(qū)動(dòng)器405、410、415上具有電平偏移器215。圖中，字線 驅(qū)動(dòng)器405為一雙柵延遲字線驅(qū)動(dòng)器，其一般用于高性能存儲(chǔ)器，并且不會(huì)對(duì)雙軌應(yīng)用造 成時(shí)脈沖擊(time impact)。第一柵包括PMOS晶體管460、465與匪OS晶體管485、490、 495。第二柵包括PMOS晶體管470、475與NMOS晶體管480。PMOS晶體管460的源極電性耦接至一電壓源cvdd。PMOS晶體管460、465與NMOS 晶體管485、490及495彼此串聯(lián)。PMOS晶體管460、465與NMOS晶體管485、490及495的 柵極分別電性耦接至電平偏移器215的輸出、地址信號(hào)wdc[L]、地址信號(hào)wda[N]，、地址信 號(hào)wdb [M]，以及地址信號(hào)wdc [L]。PMOS晶體管475與NMOS晶體管480作為反相器之用，該 反向器的輸入與輸出分別耦接至PMOS晶體管470的漏極與柵極。PMOS晶體管的源極470 電性耦接至電壓源cvdd。當(dāng)?shù)刂沸盘?hào)wda[N]、wdb [M]以及wdc [L]為高態(tài)信號(hào)(例如“ 1 ”態(tài))時(shí)，PMOS晶 體管460、465將回應(yīng)高態(tài)信號(hào)而關(guān)閉，而NMOS晶體管485、490與495將回應(yīng)高態(tài)信號(hào)的而 開(kāi)啟，并將節(jié)點(diǎn)477下拉至一低態(tài)信號(hào)(例如“0”態(tài))。由于PMOS晶體管465并未從電平 偏移器215接收地址信號(hào)wdc，因此電平偏移器215對(duì)字線的上升緣的時(shí)脈沖擊有限，甚至 不會(huì)造成影響。然而，電平偏移器215的柵延遲將影響字線的下降緣。當(dāng)節(jié)點(diǎn)477具有一 低態(tài)信號(hào)時(shí)，字線驅(qū)動(dòng)器405第二柵上的反相器會(huì)將該低態(tài)信號(hào)反相成一與電壓源cvdd電 平相同的高態(tài)信號(hào)(WL[N]上)，可用以開(kāi)啟存儲(chǔ)器單元陣列沈0、沈5。當(dāng)字線驅(qū)動(dòng)器405從地址信號(hào)wdc [L]接收一低態(tài)信號(hào)(例如“0”態(tài))時(shí)，字線驅(qū) 動(dòng)器405會(huì)回應(yīng)該低態(tài)信號(hào)而關(guān)閉，并使存儲(chǔ)器單元陣列沈0、沈5因而關(guān)閉。電平偏移器 215并未將地址信號(hào)wdc [L]的低態(tài)信號(hào)偏移至cvdd。相反地，電平偏移器215將該低態(tài)信 號(hào)傳遞至PMOS晶體管460。PMOS晶體管460、465分別透過(guò)電平偏移器215以及主要控制 器205而自地址信號(hào)wdc[L]上接收低態(tài)信號(hào)。因應(yīng)所接收的高態(tài)信號(hào)，PMOS晶體管460， 465將充電節(jié)點(diǎn)477而使其電平拉高至電壓源cvdd。當(dāng)節(jié)點(diǎn)477為高態(tài)時(shí)，，字線驅(qū)動(dòng)器 405第二柵的反相器會(huì)將高態(tài)信號(hào)反相成一低態(tài)信號(hào)存儲(chǔ)器單元陣列沈0、沈5的字線(即 WL[N])，可用以關(guān)閉存儲(chǔ)器單元陣列沈0、沈5。借由在區(qū)域控制電路225上使用一單一電平偏移器215，區(qū)域控制電路225可與字 線驅(qū)動(dòng)器陣列235的字線驅(qū)動(dòng)器405、410、415以及其他字線驅(qū)動(dòng)器進(jìn)行溝通，以處理地址 信號(hào)wda [N]、wdb [M]、wdc [L]而解碼存儲(chǔ)器單元陣列沈0、沈5的至少一字線。在此例中，字 線驅(qū)動(dòng)器405、410、415分別耦接至存儲(chǔ)器單元430、435、440、445、450、455。值得注意的是，在此圖中，存儲(chǔ)器單元420、425并未耦接至任何字線驅(qū)動(dòng)器405、410、415，但本領(lǐng)域技術(shù)人 員仍可將存儲(chǔ)器單元420、425耦接至字線驅(qū)動(dòng)器陣列235的字線驅(qū)動(dòng)器。圖5為依照本發(fā)明一實(shí)施例的存儲(chǔ)器的電路圖，該存儲(chǔ)器在區(qū)域控制電路225上 具有電平偏移器215，并具有一四柵延遲(four-gate delay)字線驅(qū)動(dòng)器570。字線驅(qū)動(dòng)器 570為一四柵延遲字線驅(qū)動(dòng)器，一般用于一種不會(huì)對(duì)雙軌應(yīng)用造成時(shí)脈沖擊的存儲(chǔ)器。解 碼級(jí)305包括第一級(jí)與四柵延遲字線驅(qū)動(dòng)器570的第二級(jí)。第一級(jí)包括PMOS晶體管505、 510，以及彼此串聯(lián)的NMOS晶體管515、520。PMOS晶體管505、510的源極電性耦接至電壓 源vdd。PMOS晶體管505、510與NMOS晶體管515、520的柵極分別輸入地址信號(hào)wda[N]與 wdb[M]。解碼級(jí)305的第二級(jí)包括一反相器，其具有PMOS晶體管525與NMOS晶體管530。 節(jié)點(diǎn)517電性耦接至第二級(jí)的該反相器的輸入。本領(lǐng)域技術(shù)人員可以了解到，解碼級(jí)305 可解碼兩個(gè)以上的地址信號(hào)wda[N] ,wdb [Μ]，如圖5所示。解碼級(jí)305可為任何使用電壓源 vdd的解碼器電路，具有減少存儲(chǔ)器115漏電流損耗的效果。一般來(lái)說(shuō)，字線驅(qū)動(dòng)器陣列的 各個(gè)字線驅(qū)動(dòng)器上皆具一解碼級(jí)。解碼器輸入wda[N]與wdb[M]連接至信號(hào)wda[N:0]的 一個(gè)以及信號(hào)wdb [M:0]的一個(gè)。第二級(jí)上反相器的輸出電性耦接至NMOS晶體管540的柵極。字線驅(qū)動(dòng)器的第三級(jí) 包括PMOS晶體管535、NM0S晶體管M0，而反相器具有PMOS晶體管545與NMOS晶體管550。 第三級(jí)上反相器的輸入與輸出分別耦接至信號(hào)wdclv與NMOS晶體管MO的漏極。PMOS晶 體管535的源極、柵極與漏極分別耦接至電壓源cvdd、電平偏移器215的輸出，以及NMOS晶 體管MO的漏極。字線驅(qū)動(dòng)器570的第四級(jí)與圖4字線驅(qū)動(dòng)器405的第二級(jí)相似。因此， 字線驅(qū)動(dòng)器570的第四級(jí)包括PMOS晶體管555與一反相器，該反相器又具有PMOS晶體管 560與NMOS晶體管565。當(dāng)?shù)刂沸盘?hào)wdc [L]為一高態(tài)信號(hào)時(shí)，具有PMOS晶體管545與NMOS晶體管550的 反相器會(huì)將該高態(tài)信號(hào)反相成低態(tài)信號(hào)。解碼級(jí)305接收地址信號(hào)wda [N]、wdb [M]并對(duì)其 解碼，以判斷是否應(yīng)該開(kāi)啟或關(guān)閉該NMOS晶體管M0。若NMOS晶體管540被開(kāi)啟，則具有 PMOS晶體管545與NMOS晶體管550的反相器會(huì)將低態(tài)信號(hào)輸出至節(jié)點(diǎn)577。第四柵上的 反相器會(huì)將該低態(tài)信號(hào)反相成節(jié)點(diǎn)WL[N]上的高態(tài)信號(hào)。若NMOS晶體管540被關(guān)閉時(shí)，則 因札⑴]起初為低態(tài)之故，節(jié)點(diǎn)577將被PMOS晶體管555拉高至cvdd。因?yàn)榈刂沸盘?hào)wdc [L]旁路(bypass)于解碼級(jí)305，故地址信號(hào)wda、wdb將通過(guò) 解碼級(jí)305，并且，由于地址信號(hào)wdc [L]會(huì)在PMOS晶體管545與NMOS晶體管550組成的反 相器上產(chǎn)生高態(tài)信號(hào)，字線驅(qū)動(dòng)器570可回應(yīng)的而將字線上升緣輸出，故極少、甚至不會(huì)出 現(xiàn)因電平偏移器215所造成的柵延遲。當(dāng)該字線驅(qū)動(dòng)器570進(jìn)入關(guān)閉狀態(tài)時(shí)，節(jié)點(diǎn)577將 被充電而拉高至電壓源cvdd，其中第四柵的反相器會(huì)將該高態(tài)信號(hào)反相成一低態(tài)信號(hào)。本文所揭露的電路結(jié)構(gòu)，透過(guò)在區(qū)域控制電路220、225上使用電平偏移器210、 215，可減少雙電源存儲(chǔ)器裝置中使用電平偏移器的數(shù)量。此外，借由將地址信號(hào)wdc[L]旁 路至PMOS晶體管465 (如圖4所示)，以及將解碼級(jí)305旁路至具有PMOS晶體管545與NMOS 晶體管550的反相器(如圖5所示)，可減少傳統(tǒng)上電平偏移器210、215所造成的柵延遲。 特別的是，字線驅(qū)動(dòng)器405、570的輸出上升緣極少因電平偏移器210、215而出現(xiàn)柵延遲，甚 至不會(huì)有柵延遲；然而，字線驅(qū)動(dòng)器405、570的輸出的下降緣會(huì)因?yàn)殡娖狡破?10、215而延遲。 本發(fā)明雖以優(yōu)選實(shí)施例揭示如上，然而其并非用以限定本發(fā)明的范圍，任何本領(lǐng) 域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保 護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種用于存儲(chǔ)器電路中的控制電路裝置，包括一區(qū)域控制電路，具有一電平偏移器，其中該電平偏移器將該第一地址信號(hào)由一第一 電壓電平偏移至一第二電壓電平，以回應(yīng)所接受的一第一地址信號(hào)，該區(qū)域控制電路可提 供一準(zhǔn)偏移過(guò)的第一地址信號(hào)；以及一字線驅(qū)動(dòng)器，具有至少一輸入以及一輸出，該至少一輸入用以接收多個(gè)地址信號(hào)，其 中該至少一輸入包括一第一輸入，用以耦接至該區(qū)域控制電路以接收該準(zhǔn)偏移過(guò)的第一地 址信號(hào)，而該輸出電性耦接至一存儲(chǔ)器單元陣列的一字線。
2.如權(quán)利要求1所述的電路裝置，其中該字線驅(qū)動(dòng)器是一雙柵延遲字線驅(qū)動(dòng)器。
3.如權(quán)利要求2所述的電路裝置，其中該雙柵延遲字線驅(qū)動(dòng)器包括一第一柵，其具有 一第一晶體管以及一第二晶體管，該第一晶體管用以自該電平偏移器接收該準(zhǔn)偏移過(guò)的第 一地址信號(hào)，該第二晶體管用以接收該第一地址信號(hào)，可減少該電平偏移器造成的柵延遲， 其中該第一柵輸出一低態(tài)信號(hào)，以回應(yīng)自該第一地址信號(hào)上接收的一高態(tài)信號(hào)。
4.如權(quán)利要求3所述的電路裝置，其中該雙柵延遲字線驅(qū)動(dòng)器還包括一第二柵，其具 有一反相器，用以接收該第一柵的輸出，其中該第二柵的輸出電性耦接至該存儲(chǔ)器單元陣 列的該字線。
5.如權(quán)利要求1所述的電路裝置，其中該字線驅(qū)動(dòng)器是一四柵延遲字線驅(qū)動(dòng)器。
6.如權(quán)利要求5所述的電路裝置，其中該四柵延遲字線驅(qū)動(dòng)器包括一解碼級(jí)，該解碼 級(jí)包括一第一柵以及第二柵，用以接收所述多個(gè)地址信號(hào)的第二與第三地址信號(hào)。
7.如權(quán)利要求6所述的電路裝置，其中該四柵延遲字線驅(qū)動(dòng)器還包括一第三柵，其具 有一第一晶體管與一第一反相器，用以接收該準(zhǔn)偏移過(guò)的第一地址信號(hào)，進(jìn)而減少該電平 偏移器造成的柵延遲，其中該第三柵輸出一低態(tài)信號(hào)以回應(yīng)自該第一地址信號(hào)上接收的一 高態(tài)信號(hào)。
8.如權(quán)利要求7所述的電路裝置，其中該四柵延遲字線驅(qū)動(dòng)器還包括一第四柵，其具 有一反相器，用以接收該第三柵的輸出，其中該第四柵的輸出電性耦接至該存儲(chǔ)器單元陣 列的該字線。
9.如權(quán)利要求1所述的電路裝置，其中該字線驅(qū)動(dòng)器更具有第二及第三輸入，以接收 所述多個(gè)地址信號(hào)的第二與第三地址信號(hào)。
10.一種存儲(chǔ)器電路，包括一區(qū)域控制電路，具有一電平偏移器，其中該電平偏移器將該第一地址信號(hào)由一第一 電壓電平偏移至一第二電壓電平，以回應(yīng)所接受的一第一地址信號(hào)，該區(qū)域控制電路可提 供一準(zhǔn)偏移過(guò)的第一地址信號(hào)；一字線驅(qū)動(dòng)器，具有至少一輸入，用以接收多個(gè)地址信號(hào)，其中該至少一輸入包括一第 一輸入，其該第一輸入用以自該電平偏移器接收該準(zhǔn)偏移過(guò)的地址信號(hào)；以及一存儲(chǔ)器單元陣列，具有一字線，其耦接至該字線驅(qū)動(dòng)器的一輸出。
全文摘要
本發(fā)明提供一種電路裝置，包括一區(qū)域控制電路，具有一電平偏移器，其中該電平偏移器將該第一地址信號(hào)由一第一電壓電平偏移至一第二電壓電平，以回應(yīng)所接受的一第一地址信號(hào)，該區(qū)域控制電路可提供一準(zhǔn)偏移過(guò)的第一地址信號(hào)；以及一字線驅(qū)動(dòng)器，具有至少一輸入以及一輸出，該至少一輸入用以接收多個(gè)地址信號(hào)，其中該至少一輸入包括一第一輸入，用以耦接至該區(qū)域控制電路以接收該準(zhǔn)偏移過(guò)的第一地址信號(hào)，而該輸出電性耦接至一存儲(chǔ)器單元陣列的一字線。本發(fā)明透過(guò)在區(qū)域控制電路上使用電平偏移器，可減少雙電源存儲(chǔ)器裝置中使用電平偏移器的數(shù)量。
文檔編號(hào)G11C7/12GK102148052SQ20101024366
公開(kāi)日2011年8月10日 申請(qǐng)日期2010年7月30日 優(yōu)先權(quán)日2010年2月9日
發(fā)明者烏普·夏拉斯·錢德拉, 吳重毅, 廖宏仁, 李政宏, 鄭宏正, 陸崇基, 陳旭順 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司