專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明特別涉及將內(nèi)部動(dòng)作的成功/失敗結(jié)果輸出到半導(dǎo)體芯片外部的半導(dǎo)體 集成電路，例如，NAND單元EEra0M、DIN0R單元EEI3ROMjND單元型EEI3ROM等非易失性半導(dǎo) 體存儲(chǔ)裝置。
背景技術(shù)：
作為半導(dǎo)體存儲(chǔ)裝置之一，公知的有電可改寫(xiě)的EEPR0M。尤其是，將多個(gè)存儲(chǔ)器單 元串聯(lián)構(gòu)成NAND單元塊的NAND單元型EEPR0M，作為可以高集成化的器件受到注目。NAND單元型EEPROM的一個(gè)存儲(chǔ)器單元，具有在半導(dǎo)體基板上經(jīng)絕緣膜疊置用作 電荷存儲(chǔ)層的浮動(dòng)?xùn)藕涂刂茤诺腇ET-MOS構(gòu)造。于是，將多個(gè)存儲(chǔ)器單元以鄰接的存儲(chǔ)器 單元共用源和漏的形式串聯(lián)而構(gòu)成NAND單元，并將此作為一個(gè)單位與位線(xiàn)相連接。這種NAND單元排列成為矩陣形式而構(gòu)成存儲(chǔ)器單元陣列。存儲(chǔ)器單元陣列集成 于P型阱區(qū)或P型基板內(nèi)。在存儲(chǔ)器單元陣列的列方向排列的NAND單元的一端側(cè)的漏，分 別通過(guò)選擇柵(選通電路)晶體管共同連接到位線(xiàn)，而另一端側(cè)源通過(guò)另外的選擇柵晶體 管連接到共通源線(xiàn)。存儲(chǔ)器單元晶體管的控制柵及選擇柵晶體管的柵極在存儲(chǔ)器單元陣列的行方向 上延長(zhǎng)，分別成為共通的控制柵線(xiàn)(字線(xiàn))、選擇柵線(xiàn)。此NAND單元型EEI3ROM的動(dòng)作如下。數(shù)據(jù)寫(xiě)入動(dòng)作，是從距離位線(xiàn)接觸點(diǎn)最遠(yuǎn)的位置的存儲(chǔ)器單元開(kāi)始順序進(jìn)行。在 選擇的存儲(chǔ)器單元的控制柵上施加高電壓Vpgm( = 18V左右)。從此選擇存儲(chǔ)器單元還對(duì) 位于位線(xiàn)接觸點(diǎn)側(cè)的存儲(chǔ)器單元的控制柵及選擇柵分別施加中間電位Vmw( = IOV左右)， 在位線(xiàn)上相應(yīng)于數(shù)據(jù)給予OV或中間電位Vmb ( = 8V左右).在位線(xiàn)電位為OV時(shí)，該電位傳達(dá)到選擇存儲(chǔ)器單元的漏，產(chǎn)生從漏向浮動(dòng)?xùn)诺乃?道電流的電子注入。由此，該選擇存儲(chǔ)器單元的閾值向正方向上移動(dòng)。就以這種狀態(tài)作為， 例如，“0”寫(xiě)入狀態(tài)。在位線(xiàn)電位是Vmb時(shí)，不發(fā)生電子注入，所以，閾值不改變，停止與負(fù)值上。以這種 狀態(tài)為“1”寫(xiě)入狀態(tài)。數(shù)據(jù)刪除，是對(duì)選擇的NAND單元塊內(nèi)的全部存儲(chǔ)器單元同時(shí)進(jìn)行。就是說(shuō)，對(duì)選 擇的NAND單元塊內(nèi)的全部控制柵施加0V，在ρ型阱區(qū)或ρ型基板上施加高電壓Vera(= 20V左右)。另外，使位線(xiàn)、源線(xiàn)、非選擇NAND單元塊中的控制柵及全部選擇柵處于浮動(dòng)狀 態(tài)。由此，在選擇NAND單元塊中的全部存儲(chǔ)器單元中，由于隧道電流，浮動(dòng)?xùn)诺碾娮?釋放到P型阱區(qū)或P型基板。由此，刪除后閾值電壓向負(fù)方向移動(dòng)。
數(shù)據(jù)讀出動(dòng)作，在選擇存儲(chǔ)器單元的控制柵上施加0V，而在其以外的存儲(chǔ)器單元 的控制柵及選擇柵上施加電源電壓Vcc或比電源電壓稍高的讀出電壓VH。此電壓VH的值 通常為Vcc的2倍以下的電壓電平，例如，在5V以下。此時(shí)，可通過(guò)檢測(cè)在選擇存儲(chǔ)器單元 中是否有電流流過(guò)而讀出數(shù)據(jù)。圖35示出現(xiàn)有的NAND單元型EEPROM的存儲(chǔ)器單元陣列及位線(xiàn)控制電路的構(gòu)成 的一例。在圖35中示出的是，存儲(chǔ)器單元陣列1具有，例如，33792根的位線(xiàn)BLO BL33791 和IOM個(gè)塊BlockO blockl023，在行方向的兩側(cè)分別配置行譯碼器的示例。在位線(xiàn)控制電路2內(nèi)，在數(shù)據(jù)輸入輸出緩沖存儲(chǔ)器和收發(fā)數(shù)據(jù)的經(jīng)路10，/10線(xiàn)對(duì) 和位線(xiàn)BLi，BLi+l，. . · (i = 0)之間設(shè)置有檢測(cè)閂鎖電路31。就是說(shuō)，在10，/10線(xiàn)對(duì)和互 相鄰接的奇數(shù)列及偶數(shù)列的2根位線(xiàn)之間分別連接有一個(gè)檢測(cè)閂鎖電路31。圖36示出圖35的NAND單元型EEI3ROM的數(shù)據(jù)寫(xiě)入順序的一例的算法。在此算法中，對(duì)多個(gè)頁(yè)的各頁(yè)順序?qū)懭霐?shù)據(jù)。在數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)，因?yàn)闄z測(cè)閂鎖電 路31處于動(dòng)作中，即使用中，檢測(cè)閂鎖電路31不能用于數(shù)據(jù)輸入等其他動(dòng)作。就是說(shuō)，因?yàn)樵诖藬?shù)據(jù)寫(xiě)入順序中，對(duì)于1頁(yè)，執(zhí)行寫(xiě)入數(shù)據(jù)輸入動(dòng)作和數(shù)據(jù)寫(xiě)入 動(dòng)作，對(duì)各個(gè)頁(yè)反復(fù)執(zhí)行，所以在數(shù)據(jù)寫(xiě)入動(dòng)作中不能并行執(zhí)行寫(xiě)入數(shù)據(jù)輸入動(dòng)作。另外，在實(shí)際的動(dòng)作中，在數(shù)據(jù)寫(xiě)入動(dòng)作結(jié)束后，將寫(xiě)入的數(shù)據(jù)讀出，進(jìn)行寫(xiě)入檢 驗(yàn)確定是否與應(yīng)該寫(xiě)入的數(shù)據(jù)一致，確認(rèn)是否完成正常寫(xiě)入的成功/失敗狀態(tài)。因此，在數(shù)據(jù)寫(xiě)入順序中，寫(xiě)入數(shù)據(jù)輸入動(dòng)作和數(shù)據(jù)寫(xiě)入動(dòng)作交互反復(fù)進(jìn)行。數(shù)據(jù) 寫(xiě)入順序整體所需要的時(shí)間，主要是處理寫(xiě)入數(shù)據(jù)輸入動(dòng)作和處理數(shù)據(jù)寫(xiě)入動(dòng)作的時(shí)間之 和，數(shù)據(jù)寫(xiě)入順序整體所需要的時(shí)間變長(zhǎng)。圖37示出圖35的NAND單元型EEI3ROM的讀出順序的一例的算法。此算法示出的是對(duì)多個(gè)頁(yè)的各頁(yè)連續(xù)進(jìn)行數(shù)據(jù)讀出的場(chǎng)合的順序。在數(shù)據(jù)讀出動(dòng) 作時(shí)，因?yàn)闄z測(cè)閂鎖電路31處于動(dòng)作中，即在使用中，檢測(cè)閂鎖電路31不能用于數(shù)據(jù)輸出 等其他動(dòng)作。在圖37的算法中，由單元數(shù)據(jù)讀出動(dòng)作和讀出數(shù)據(jù)輸出動(dòng)作兩者所需的時(shí)間和 決定整個(gè)讀出順序所需時(shí)間，數(shù)據(jù)讀出順序整體所需要的時(shí)間變長(zhǎng)。另外，為了可以實(shí)現(xiàn)高速緩存功能及多值邏輯動(dòng)作，備有臨時(shí)保持寫(xiě)入數(shù)據(jù)和讀 出數(shù)據(jù)的數(shù)據(jù)改寫(xiě)讀出電路的存儲(chǔ)電路，關(guān)于這種電路，例如，在專(zhuān)利文獻(xiàn)1中有記載，此 專(zhuān)利文獻(xiàn)1為特開(kāi)2001-325796號(hào)公報(bào)。

發(fā)明內(nèi)容
如上所述，在現(xiàn)有的NAND單元型等非易失性半導(dǎo)體存儲(chǔ)裝置中，存在在數(shù)據(jù)寫(xiě)入 動(dòng)作中不能并行執(zhí)行寫(xiě)入數(shù)據(jù)輸入動(dòng)作，使得整個(gè)數(shù)據(jù)寫(xiě)入順序所需時(shí)間變長(zhǎng)的問(wèn)題。另外，還存在在數(shù)據(jù)讀出動(dòng)作中不能并行執(zhí)行讀出數(shù)據(jù)輸出動(dòng)作，使得整個(gè)數(shù)據(jù) 讀出順序所需時(shí)間變長(zhǎng)的問(wèn)題。本發(fā)明正是鑒于上述問(wèn)題而完成的，其第一個(gè)目的是提供一種在動(dòng)作結(jié)束后在將 該動(dòng)作的成功/失敗結(jié)果保持于芯片內(nèi)的第1動(dòng)作及第2動(dòng)作連續(xù)進(jìn)行時(shí)，可以將兩者的 成功/失敗結(jié)果輸出到外部，提高在芯片外的控制上的便利性的半導(dǎo)體集成電路。
另外，本發(fā)明的第二個(gè)目的是提供一種可以在數(shù)據(jù)寫(xiě)入動(dòng)作中并行進(jìn)行寫(xiě)入數(shù)據(jù) 輸入，縮短整個(gè)數(shù)據(jù)寫(xiě)入順序所需時(shí)間，實(shí)現(xiàn)具有高速數(shù)據(jù)寫(xiě)入功能的半導(dǎo)體存儲(chǔ)電路的 半導(dǎo)體集成電路。此外，本發(fā)明的第三個(gè)目的是提供一種可以在數(shù)據(jù)讀出動(dòng)作中并行進(jìn)行讀出數(shù)據(jù) 輸出，縮短整個(gè)數(shù)據(jù)讀出順序所需時(shí)間，實(shí)現(xiàn)具有高速數(shù)據(jù)讀出功能的半導(dǎo)體存儲(chǔ)電路的 半導(dǎo)體集成電路。第一發(fā)明方面的半導(dǎo)體集成電路的特征在于連續(xù)進(jìn)行第1動(dòng)作和第2動(dòng)作，在上 述第ι動(dòng)作結(jié)束后在內(nèi)部保持該動(dòng)作的成功/失敗結(jié)果，在上述第1及上述第2動(dòng)作結(jié)束 后將上述第1動(dòng)作的成功/失敗結(jié)果和上述第2動(dòng)作的成功/失敗結(jié)果兩者輸出到外部。第二發(fā)明方面的半導(dǎo)體集成電路的特征在于可以并行執(zhí)行第1動(dòng)作和第2動(dòng)作， 將表示上述第1動(dòng)作是否處于執(zhí)行中的第1信息及表示在上述第1動(dòng)作中是否可以執(zhí)行上 述第2動(dòng)作的第2信息兩者輸出到外部。第三發(fā)明方面的半導(dǎo)體集成電路的特征在于具備可以并行執(zhí)行第1動(dòng)作和第2 動(dòng)作的內(nèi)部電路；和將表示上述第1動(dòng)作是否處于執(zhí)行中的第1信息及表示在上述第1動(dòng) 作中是否可以執(zhí)行上述第2動(dòng)作的第2信息兩者輸出到外部的輸出電路。第四發(fā)明方面的半導(dǎo)體集成電路的特征在于具備判定內(nèi)部電路剛剛動(dòng)作的結(jié) 果、輸出成功/失敗信號(hào)的成功/失敗判定電路；輸入上述成功/失敗信號(hào)、在上述內(nèi)部電 路中分別保持連續(xù)執(zhí)行的第1動(dòng)作及第2動(dòng)作各自的成功/失敗結(jié)果的成功/失敗保持電 路；以及將在上述第1動(dòng)作及第2動(dòng)作連續(xù)進(jìn)行時(shí)保持于上述成功/失敗保持電路中的上 述第1動(dòng)作及第2動(dòng)作各自的成功/失敗結(jié)果輸出的輸出電路。第五發(fā)明方面的半導(dǎo)體集成電路的特征在于具備與數(shù)據(jù)輸入輸出線(xiàn)相連接、臨 時(shí)保持?jǐn)?shù)據(jù)的數(shù)據(jù)高速緩存電路；與上述數(shù)據(jù)高速緩存電路相連接、讀出從存儲(chǔ)器單元讀 出的數(shù)據(jù)并閂鎖的同時(shí)，將應(yīng)該寫(xiě)入存儲(chǔ)器單元的數(shù)據(jù)進(jìn)行閂鎖的閂鎖電路。


圖1為示出本發(fā)明的實(shí)施方式1的NAND單元型EEPROM的整體概略構(gòu)成的框圖。圖2為取出存儲(chǔ)器單元陣列中的一個(gè)NAND單元部分的剖面圖及等效電路圖。圖3為圖2(a)中的不同剖面的剖面圖。圖4為示出圖1中的存儲(chǔ)器單元陣列的一部分的等效電路圖。圖5為示出圖1中的存儲(chǔ)器單元陣列、位線(xiàn)控制電路、數(shù)據(jù)輸入輸出控制電路的構(gòu) 成一例的電路圖。圖6為示出在利用圖5的電路的場(chǎng)合的數(shù)據(jù)寫(xiě)入順序的一例的算法的示圖。圖7為概略示出在利用圖6的算法的場(chǎng)合的圖5的電路的動(dòng)作的示圖。圖8為示出圖1的NAND單元型EEPROM形成的半導(dǎo)體芯片的數(shù)據(jù)寫(xiě)入順序的控制 方法的一例的示圖。圖9為示出實(shí)施方式1的存儲(chǔ)器單元陣列的變形例1的電路圖。圖10為示出實(shí)施方式1的存儲(chǔ)器單元陣列的變形例2的電路圖。圖11為示出現(xiàn)有例和本發(fā)明的數(shù)據(jù)寫(xiě)入順序的各種控制方法的示圖。圖12為示出本發(fā)明的數(shù)據(jù)寫(xiě)入順序的控制方法的示圖。
圖13為示出在使用圖12的控制方式的場(chǎng)合的數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)的“忙”狀態(tài)的輸 出方法的示圖。圖14為示出在使用圖12的控制方式的場(chǎng)合的數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)的“忙”狀態(tài)的輸 出方法的示圖。圖15為示出在寫(xiě)入動(dòng)作連續(xù)進(jìn)行的場(chǎng)合的狀態(tài)讀時(shí)的成功/失敗輸出結(jié)果定時(shí) 依賴(lài)性的一例的示圖。圖16為示出在寫(xiě)入動(dòng)作連續(xù)進(jìn)行的場(chǎng)合的狀態(tài)讀時(shí)的成功/失敗輸出結(jié)果的定 時(shí)依賴(lài)關(guān)系的一例的示圖。圖17為示出在寫(xiě)入動(dòng)作以外的動(dòng)作和寫(xiě)入動(dòng)作連續(xù)進(jìn)行的場(chǎng)合的狀態(tài)讀時(shí)的成 功/失敗輸出結(jié)果定時(shí)的依賴(lài)關(guān)系的一例的示圖。圖18為示出在寫(xiě)入動(dòng)作以外的動(dòng)作連續(xù)進(jìn)行的場(chǎng)合的狀態(tài)讀時(shí)的成功/失敗輸 出結(jié)果定時(shí)依賴(lài)性的一例的示圖。圖19為實(shí)施方式1的狀態(tài)讀時(shí)的數(shù)據(jù)輸出內(nèi)容的一例的示圖。圖20為示出在實(shí)施方式1的狀態(tài)讀時(shí)、輸出2次寫(xiě)入動(dòng)作的累積成功/失敗的狀 態(tài)的場(chǎng)合的動(dòng)作例的示圖。圖21為示出在實(shí)施方式1的狀態(tài)讀時(shí)、輸出2次寫(xiě)入動(dòng)作的累積成功/失敗的狀 態(tài)的場(chǎng)合的動(dòng)作例的示圖。圖22為示出本發(fā)明的實(shí)施方式2的NAND單元型EEPROM的整體概略構(gòu)成的框圖。圖23為示出本發(fā)明的實(shí)施方式3的NAND單元型EEPROM的整體概略構(gòu)成的框圖。圖M為示出在將本發(fā)明應(yīng)用于圖5的電路的數(shù)據(jù)讀出動(dòng)作的場(chǎng)合的數(shù)據(jù)讀出順 序的實(shí)施例的算法的示圖。圖25為概略示出在利用圖M的算法的場(chǎng)合的圖5的電路的數(shù)據(jù)讀出動(dòng)作的示 圖。圖沈?yàn)槭境霈F(xiàn)有例和本發(fā)明的數(shù)據(jù)讀出順序的各種控制方法的示圖。圖27為示出使用圖沈㈦的控制方式的場(chǎng)合的數(shù)據(jù)讀出動(dòng)作的“就緒”/ “忙”狀 態(tài)的詳情的示圖。圖觀(guān)為示出使用圖沈㈦的控制方式的場(chǎng)合的數(shù)據(jù)讀出動(dòng)作的“就緒”/ “忙”狀 態(tài)的詳情的示圖。圖四為示出歸納本發(fā)明的NAND單元型EEPROM的后臺(tái)動(dòng)作中的有效命令/禁止 命令的示圖。圖30為示出NOR單元型EEPROM的存儲(chǔ)器單元陣列的等效電路圖。圖31為示出DINOR單元型EEPROM的存儲(chǔ)器單元陣列的等效電路圖。圖32為示出AND單元型EEPROM的存儲(chǔ)器單元陣列的等效電路圖。圖33為示出帶有選通晶體管的NOR單元型EEPROM的一例的存儲(chǔ)器單元陣列的等 效電路圖。圖34為示出帶有選通晶體管的NOR單元型EEPROM的另一例的存儲(chǔ)器單元陣列的 等效電路圖。圖35為示出現(xiàn)有的NAND單元型EEPROM的存儲(chǔ)器單元陣列、位線(xiàn)控制電路、數(shù)據(jù) 輸出控制電路的一例的電路圖。
圖36為示出利用圖35的電路的數(shù)據(jù)寫(xiě)入順序的一例的算法的示圖。圖37為示出利用圖35的電路的數(shù)據(jù)寫(xiě)入順序的一例的算法的示圖。
具體實(shí)施例方式下面參照附圖對(duì)本發(fā)明的實(shí)施方式予以說(shuō)明。<實(shí)施方式1>圖1為示出本發(fā)明的實(shí)施方式1的NAND單元型EEPROM的整體概略構(gòu)成的框圖。在存儲(chǔ)器單元陣列1內(nèi)，如后所述，分別設(shè)置有多個(gè)具有控制柵及選擇柵的存儲(chǔ) 器單元。在這些存儲(chǔ)器單元各個(gè)上分別連接有位線(xiàn)和字線(xiàn)。并且，上述多個(gè)存儲(chǔ)器單元分 割為多個(gè)塊，在動(dòng)作時(shí)選擇某一個(gè)塊。在存儲(chǔ)器單元陣列1上連接有位線(xiàn)控制電路2。此位線(xiàn)控制電路2，從存儲(chǔ)器單元 陣列1內(nèi)的多個(gè)存儲(chǔ)器中讀出數(shù)據(jù)并將數(shù)據(jù)寫(xiě)入到各個(gè)存儲(chǔ)器單元中。為此，上述位線(xiàn)控制電路2，包含用來(lái)檢測(cè)放大存儲(chǔ)器單元陣列1內(nèi)的位線(xiàn)的電位 的檢測(cè)放大器和目的為將用來(lái)進(jìn)行寫(xiě)入的數(shù)據(jù)閂鎖的檢測(cè)閂鎖電路(檢測(cè)放大器/數(shù)據(jù)閂 鎖電路)。于是，在位線(xiàn)控制電路2和數(shù)據(jù)輸入輸出控制電路3之間進(jìn)行寫(xiě)入數(shù)據(jù)/讀出數(shù) 據(jù)等的數(shù)據(jù)傳送。上述數(shù)據(jù)輸入輸出控制電路3，如后所述，包含保持寫(xiě)入數(shù)據(jù)/讀出數(shù)據(jù)等的數(shù)據(jù) 高速緩存電路，對(duì)寫(xiě)入數(shù)據(jù)及讀出數(shù)據(jù)等內(nèi)部數(shù)據(jù)或外部數(shù)據(jù)的輸入輸出進(jìn)行控制。此數(shù) 據(jù)輸入輸出控制電路3與數(shù)據(jù)輸入輸出緩沖器(I/O緩沖器)4相連接。另外，上述數(shù)據(jù)輸入輸出控制電路3，由從接受地址輸入的地址緩沖器(地址閂鎖 器)5接受地址信號(hào)的列譯碼器6的輸出進(jìn)行控制。用來(lái)控制存儲(chǔ)器單元的控制柵及選擇柵的行譯碼器7與存儲(chǔ)器單元陣列1相連 接。此外，用來(lái)控制形成存儲(chǔ)器單元陣列1的P型阱區(qū)或P型基板的電位的阱電位控制電 路8與存儲(chǔ)器單元陣列1相連接。另外，用來(lái)控制存儲(chǔ)器單元陣列1內(nèi)的源線(xiàn)電壓的源線(xiàn) 控制電路9與存儲(chǔ)器單元陣列1相連接。另外，設(shè)置有用來(lái)控制選擇塊內(nèi)的字線(xiàn)，即控制柵線(xiàn)的電位的字線(xiàn)控制電路10及 用來(lái)控制行譯碼器7的電源電位的行譯碼器電源控制電路11。此字線(xiàn)控制電路10及譯碼 器電源控制電路11 一起連接到行譯碼器7。此外，還設(shè)置有產(chǎn)生寫(xiě)入用高電壓和中間電壓及刪除用高電壓、讀出用高電壓等， 在刪除動(dòng)作中供給上述P型阱區(qū)或P型基板，在寫(xiě)入動(dòng)作中供給存儲(chǔ)器單元陣列ι內(nèi)的字 線(xiàn)及位線(xiàn)、行譯碼器7等的高電壓和中間電壓生成電路12。此高電壓和中間電壓生成電路 12，與上述存儲(chǔ)器單元陣列1、位線(xiàn)控制電路2、字線(xiàn)控制電路10及譯碼器電源控制電路11 相連接。上述數(shù)據(jù)輸入輸出緩沖器4，在和外部之間進(jìn)行各種數(shù)據(jù)的收發(fā)。在此數(shù)據(jù)輸入輸 出緩沖器4上連接有，例如，由1/0-1 1/0-8組成的8個(gè)I/O焊盤(pán)。于是，經(jīng)過(guò)這8個(gè)I/ 0焊盤(pán)1/0-1 1/0-8從外部供給寫(xiě)入數(shù)據(jù)及地址、命令等，經(jīng)過(guò)這8個(gè)I/O焊盤(pán)1/0-1 1/0-8從內(nèi)部將讀出數(shù)據(jù)及各種信號(hào)輸出到外部。上述數(shù)據(jù)輸入輸出緩沖器4還連接到上述地址緩沖器5及命令譯碼器13。命令譯碼器13，在從1/0-1 1/0-8輸入命令時(shí)，經(jīng)過(guò)數(shù)據(jù)輸入輸出緩沖器4接受此命令進(jìn)行閂鎖，按著閂鎖的命令輸出用來(lái)控制數(shù)據(jù)讀出動(dòng)作、寫(xiě)入動(dòng)作、刪除動(dòng)作等各種 動(dòng)作的控制信號(hào)。另外，設(shè)置有成功/失敗判定電路14及成功/失敗保持電路15。上述成功/失敗 判定電路14與上述位線(xiàn)控制電路2相連接，上述成功/失敗保持電路15與上述成功/失 敗判定電路14相連接。上述成功/失敗保持電路15，例如，由位移寄存器構(gòu)成。上述成功/失敗判定電路14，判定寫(xiě)入或刪除是否正常進(jìn)行。于是，如寫(xiě)入或刪除 正常進(jìn)行，就判定為通過(guò)狀態(tài)，如不是，就判定為失敗狀態(tài)。上述成功/失敗判定電路14的成功/失敗判定，在寫(xiě)入或刪除動(dòng)作結(jié)束之后，發(fā) 送到成功/失敗保持電路15進(jìn)行保持。并且，如用來(lái)調(diào)查成功/失敗狀態(tài)的命令經(jīng)過(guò)I/ 0-1 1/0-8從外部供給，此命令經(jīng)過(guò)數(shù)據(jù)輸入輸出緩沖器4輸入到命令譯碼器13，從命令 譯碼器13輸出控制信號(hào)，根據(jù)此控制信號(hào)將保持于成功/失敗保持電路15中的成功/失 敗判定結(jié)果輸入到數(shù)據(jù)輸入輸出緩沖器4，之后，從1/0-1 1/0-8中的某一個(gè)有選擇地輸 出ο另外，設(shè)置有“就緒”/ “忙”控制電路(R/B控制電路)16。此R/B控制電路16，與 上述數(shù)據(jù)輸入輸出控制電路3及數(shù)據(jù)輸入輸出緩沖器4相連接?！熬途w”/ “忙”控制電路 16，根據(jù)數(shù)據(jù)輸入輸出控制電路3的動(dòng)作，生成表示芯片的動(dòng)作狀態(tài)的“就緒”/ “忙”信號(hào)。 此“就緒” / “忙”信號(hào)輸入到數(shù)據(jù)輸入輸出緩沖器4，之后，從1/0-1 1/0-8中的某一個(gè) 有選擇地輸出。圖2(a)、(b)為取出圖1中的存儲(chǔ)器單元陣列中的一個(gè)NAND單元部分的剖面圖及 等效電路圖，圖3(a)、(b)分別為圖2(a)中的沿3A-3A線(xiàn)的剖面圖及沿!BBIB線(xiàn)的剖面圖。在由元件分離氧化膜21包圍的ρ型硅基板(或ρ型阱區(qū))22上形成由多個(gè)NAND 單元組成的存儲(chǔ)器單元陣列。在一個(gè)NAND單元中，串聯(lián)的多個(gè)存儲(chǔ)器單元(在本例中為 8個(gè)存儲(chǔ)器單元Ml M8)，在鄰接的單元間共用作為各自的源、漏區(qū)的η型擴(kuò)散層23 (23。、 2 3 ^ λ · · · Λ 2 3 -^q) Ο此外，在NAND單元的漏側(cè)分別設(shè)置有和存儲(chǔ)器單元的浮動(dòng)?xùn)趴刂茤磐瑫r(shí)形成的 選通晶體管249,259及2410、邪10。各存儲(chǔ)器單元Ml Μ8具有的構(gòu)造為，在半導(dǎo)體基板22上經(jīng)柵絕緣膜沈形成浮
動(dòng)?xùn)?4(24^24,.....248)，并且在其上經(jīng)柵絕緣膜27形成疊置的控制柵25^5”252.....
258) ο在這樣形成元件的基板上，由CVD氧化膜28覆蓋，在其上配置位線(xiàn)四。位線(xiàn)29， 與NAND單元的一端的漏側(cè)的擴(kuò)散層2 相接觸。上述這種NAND單元，排列成為矩陣狀，NAND單元的漏側(cè)的選通晶體管共同連接到 源線(xiàn)，源側(cè)的選通晶體管則連接到源線(xiàn)(源線(xiàn)電壓?jiǎn)卧?源)。存儲(chǔ)器單元Ml M8的控制柵對(duì)，作為控制柵線(xiàn)(字線(xiàn))CG1、CG2.....CG8共同
配設(shè)于存儲(chǔ)器單元陣列的行方向上。圖4為示出圖2 (a)、(b)中示出的NAND單元配列成為矩陣狀的圖1中的存儲(chǔ)器單 元陣列1的等效電路的一部分的示圖。共有同一字線(xiàn)及選擇柵線(xiàn)的NAND單元群稱(chēng)為塊，例如，在圖中，以虛線(xiàn)圍成的區(qū) 域?yàn)橐粋€(gè)塊。讀出/寫(xiě)入等的動(dòng)作，對(duì)在多個(gè)塊中選擇的一個(gè)選擇塊進(jìn)行。
圖5為示出圖1中的存儲(chǔ)器單元陣列1、位線(xiàn)控制電路2、數(shù)據(jù)輸入輸出控制電路 3的構(gòu)成一例的電路圖。如圖5所示，作為與數(shù)據(jù)輸入輸出緩沖器4進(jìn)行數(shù)據(jù)收發(fā)的路徑的10，/10線(xiàn)對(duì)， 經(jīng)過(guò)設(shè)置于數(shù)據(jù)輸入輸出控制電路3內(nèi)的多個(gè)數(shù)據(jù)高速緩存電路31與設(shè)置于位線(xiàn)控制電 路2內(nèi)的多個(gè)檢測(cè)閂鎖電路32相連接。上述各數(shù)據(jù)高速緩存電路31及各檢測(cè)閂鎖電路32 的構(gòu)成都包含輸入輸出結(jié)點(diǎn)交叉連接的各自2個(gè)反相器電路。更詳細(xì)說(shuō)，各數(shù)據(jù)高速緩存 電路31的構(gòu)成包括由2個(gè)反相器電路組成的閂鎖電路33、連接到此閂鎖電路33的一方 的數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)W和IO線(xiàn)之間的開(kāi)關(guān)用的晶體管34、連接到上述閂鎖電路33的另一方的 數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)N2和檢測(cè)閂鎖電路32之間的開(kāi)關(guān)用的晶體管35、以及連接到上述數(shù)據(jù)存儲(chǔ) 節(jié)點(diǎn)N2和檢測(cè)閂鎖電路32之間的開(kāi)關(guān)用的晶體管36。另外，各檢測(cè)閂鎖電路32的構(gòu)成包括由2個(gè)反相器電路組成的閂鎖電路37和一 端連接到此閂鎖電路37的數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)N3的開(kāi)關(guān)用的晶體管38。于是，在位線(xiàn)控制電路 2內(nèi)在各個(gè)檢測(cè)閂鎖電路32的每一個(gè)中分別設(shè)置2個(gè)開(kāi)關(guān)用的晶體管39、40。上述的一個(gè) 晶體管39與上述晶體管38的另一端和存儲(chǔ)器單元陣列1內(nèi)的偶數(shù)列的任何一根位線(xiàn)之間 相連接，另一個(gè)晶體管40與上述晶體管38的另一端和存儲(chǔ)器單元陣列1內(nèi)的奇數(shù)列的任 何一根位線(xiàn)之間相連接。上述晶體管39、40以位線(xiàn)選擇信號(hào)BTLO或BTLl進(jìn)行柵控。就是說(shuō)，10,/10線(xiàn)對(duì)只直接與數(shù)據(jù)高速緩存電路31相連接，此數(shù)據(jù)高速緩存電路 31與檢測(cè)閂鎖電路32相連接。另外，圖5中示出的是，存儲(chǔ)器單元陣列1具有33792根位線(xiàn)BLO BL33791和 1024個(gè)塊，即塊0 塊1023 (BlockO Blockl023)，在行方向的兩側(cè)分別配置行譯碼器的示例。在圖5的電路中，在奇數(shù)列、偶數(shù)列的2根位線(xiàn)和10，/10線(xiàn)對(duì)之間存在2種閂鎖 電路，即1個(gè)檢測(cè)閂鎖電路32和1個(gè)數(shù)據(jù)高速緩存電路31。所以，在數(shù)據(jù)寫(xiě)入動(dòng)作及數(shù)據(jù) 讀出動(dòng)作時(shí)，可以只選擇與檢測(cè)閂鎖電路32相連接的2根位線(xiàn)中的1根，并只對(duì)與選擇的 位線(xiàn)相連接的存儲(chǔ)器單元執(zhí)行數(shù)據(jù)寫(xiě)入/讀出。因?yàn)樵跀?shù)據(jù)寫(xiě)入動(dòng)作中使用的只是檢測(cè)閂鎖電路32，數(shù)據(jù)高速緩存電路31可以 在獨(dú)立于數(shù)據(jù)寫(xiě)入動(dòng)作的動(dòng)作中使用。例如，可以在下面進(jìn)行的數(shù)據(jù)寫(xiě)入動(dòng)作中使用的寫(xiě) 入數(shù)據(jù)，即寫(xiě)入到次頁(yè)的寫(xiě)入數(shù)據(jù)的輸入動(dòng)作中使用。圖6為示出在利用圖5的電路的場(chǎng)合的數(shù)據(jù)寫(xiě)入順序的一例的算法的示圖。此算法示出在對(duì)多個(gè)頁(yè)的各頁(yè)順序進(jìn)行數(shù)據(jù)寫(xiě)入的數(shù)據(jù)寫(xiě)入順序中，并行進(jìn)行數(shù) 據(jù)寫(xiě)入動(dòng)作和寫(xiě)入到次頁(yè)的寫(xiě)入數(shù)據(jù)輸入動(dòng)作的情況。在最初的步驟中，進(jìn)行對(duì)數(shù)據(jù)高速 緩存電路31的寫(xiě)入數(shù)據(jù)輸入動(dòng)作(到數(shù)據(jù)高速緩存)，在下一個(gè)步驟中從數(shù)據(jù)高速緩存電 路31進(jìn)行從數(shù)據(jù)高速緩存電路31向檢測(cè)閂鎖電路32傳送寫(xiě)入數(shù)據(jù)的動(dòng)作(使用檢測(cè)閂 鎖器)。另外，與此數(shù)據(jù)寫(xiě)入動(dòng)作并行進(jìn)行將下面的寫(xiě)入數(shù)據(jù)輸入到數(shù)據(jù)高速緩存電路31 的動(dòng)作(到數(shù)據(jù)高速緩存)。下面，同樣地，將數(shù)據(jù)從數(shù)據(jù)高速緩存電路31傳送到檢測(cè)閂鎖電路32、進(jìn)行數(shù)據(jù) 寫(xiě)入動(dòng)作。在圖6的算法中，從數(shù)據(jù)高速緩存電路31向檢測(cè)閂鎖電路32的數(shù)據(jù)傳送動(dòng)作是 必需的。不過(guò)，因?yàn)橥ǔ?shù)據(jù)傳送動(dòng)作所需要的時(shí)間與數(shù)據(jù)寫(xiě)入動(dòng)作(通常為大約200μ S)及寫(xiě)入數(shù)據(jù)輸入動(dòng)作(通常為數(shù)十 數(shù)百μ S)相比較非常短，通常為大約2 3μ S，對(duì)整 個(gè)順序所需的時(shí)間幾乎沒(méi)有影響。下面，對(duì)圖6的算法相對(duì)于在現(xiàn)有例中示出的圖36的算法的有利之處，通過(guò)比較 1頁(yè)的數(shù)據(jù)寫(xiě)入動(dòng)作所需時(shí)間進(jìn)行說(shuō)明。利用圖6的算法對(duì)1頁(yè)的數(shù)據(jù)寫(xiě)入動(dòng)作所需時(shí)間是數(shù)據(jù)寫(xiě)入動(dòng)作和與此并行進(jìn)行 的寫(xiě)入數(shù)據(jù)輸入動(dòng)作之中的時(shí)間長(zhǎng)的一方的動(dòng)作所需時(shí)間與寫(xiě)入數(shù)據(jù)傳送動(dòng)作所需時(shí)間 之和。與此相對(duì)，利用在現(xiàn)有例中示出的圖36的算法的1頁(yè)的數(shù)據(jù)寫(xiě)入動(dòng)作所需時(shí)間為數(shù) 據(jù)寫(xiě)入動(dòng)作和寫(xiě)入數(shù)據(jù)輸入動(dòng)作所需時(shí)間之和。如考慮到，通常數(shù)據(jù)寫(xiě)入動(dòng)作所需時(shí)間高達(dá)大約200 μ S，而寫(xiě)入數(shù)據(jù)輸入動(dòng)作所 需時(shí)間為數(shù)十 數(shù)百μ s這一點(diǎn)，因?yàn)閿?shù)據(jù)寫(xiě)入動(dòng)作和寫(xiě)入數(shù)據(jù)輸入動(dòng)作所需時(shí)間的數(shù)量 級(jí)相同，在使用圖6的算法的場(chǎng)合，1頁(yè)寫(xiě)入數(shù)據(jù)輸入動(dòng)作所需時(shí)間大約為數(shù)百μ S。與此相對(duì)，利用圖36的算法的1頁(yè)的數(shù)據(jù)寫(xiě)入動(dòng)作所需時(shí)間為數(shù)百μ s+數(shù)百 μ s，使用圖6的算法的整個(gè)順序所需時(shí)間可大幅度地縮短。圖7(a) (f)為概略示出在利用圖6的算法的場(chǎng)合的圖5的電路的動(dòng)作的示圖。在圖7中，與寫(xiě)入數(shù)據(jù)輸入動(dòng)作并行進(jìn)行的數(shù)據(jù)寫(xiě)入動(dòng)作以“后臺(tái)”(Background) 表示，而數(shù)據(jù)寫(xiě)入動(dòng)作的單獨(dú)動(dòng)作以“前臺(tái)”(Foreground)表示。另外，數(shù)據(jù)寫(xiě)入動(dòng)作表示 為“數(shù)據(jù)編程”(DataProg)，通過(guò)反復(fù)進(jìn)行寫(xiě)入存儲(chǔ)器單元數(shù)據(jù)寫(xiě)入用的電壓施加動(dòng)作“編 程”(programming)和寫(xiě)入檢驗(yàn)動(dòng)作“檢驗(yàn)”(verification)而執(zhí)行。在數(shù)據(jù)寫(xiě)入順序的最后頁(yè)的數(shù)據(jù)寫(xiě)入動(dòng)作中，因?yàn)楸仨気斎胂乱豁?yè)的寫(xiě)入數(shù)據(jù)， 圖6、圖7 —起都變?yōu)閿?shù)據(jù)寫(xiě)入動(dòng)作的單獨(dú)動(dòng)作。所以，在對(duì)最終頁(yè)的數(shù)據(jù)寫(xiě)入動(dòng)作中，不需 要后臺(tái)動(dòng)作。就是說(shuō)，因?yàn)椴恍枰c其他動(dòng)作并行動(dòng)作，所以可使用前臺(tái)動(dòng)作。圖8為示出圖1的NAND單元型EEPROM形成的半導(dǎo)體芯片的數(shù)據(jù)寫(xiě)入順序的控制 方法的一例的示圖。另夕卜，圖8中的Ta至Tf各個(gè)期間的動(dòng)作，與圖7中的(a) (f)相對(duì) 應(yīng)。作為用于實(shí)現(xiàn)寫(xiě)入動(dòng)作的控制方法，一般采用的順序?yàn)榈刂?數(shù)據(jù)輸入用命令 (C0M1)輸入、進(jìn)行數(shù)據(jù)寫(xiě)入的地址輸入、寫(xiě)入數(shù)據(jù)輸入、數(shù)據(jù)寫(xiě)入動(dòng)作開(kāi)始命令的輸入、數(shù) 據(jù)寫(xiě)入動(dòng)作開(kāi)始，作為數(shù)據(jù)寫(xiě)入動(dòng)作開(kāi)始命令，有兩種前臺(tái)用，即可以和寫(xiě)入數(shù)據(jù)輸入動(dòng) 作并行進(jìn)行的數(shù)據(jù)寫(xiě)入動(dòng)作用的命令COM2和后臺(tái)用，即不可以和其他動(dòng)作并行進(jìn)行的數(shù) 據(jù)寫(xiě)入動(dòng)作用的命令COM3。在一方的數(shù)據(jù)寫(xiě)入動(dòng)作用的命令COM3的輸入時(shí)，表示芯片的動(dòng)作狀態(tài)的“就 緒”/ “忙”狀態(tài)的“忙”期間長(zhǎng)，一直到與命令COM3的輸入相對(duì)應(yīng)地?cái)?shù)據(jù)寫(xiě)入動(dòng)作結(jié)束為止 “忙”狀態(tài)一直繼續(xù)。在此“就緒”/ “忙”狀態(tài)，根據(jù)圖1中的數(shù)據(jù)輸入輸出控制電路3的動(dòng) 作在R/B控制電路17中檢測(cè)，相應(yīng)于此檢測(cè)狀態(tài)生成“就緒”信號(hào)/ “忙”信號(hào)。在另一方的數(shù)據(jù)寫(xiě)入動(dòng)作用的命令COM2的輸入時(shí)，表示芯片的動(dòng)作狀態(tài)的“就 緒”/ “忙”狀態(tài)的“忙”期間短，在馬上要輸入命令COM2之前輸入的寫(xiě)入數(shù)據(jù)從數(shù)據(jù)高速緩 存電路31傳送到檢測(cè)閂鎖電路32之后即刻從“忙”狀態(tài)返回到“就緒”信號(hào)/ “忙”狀態(tài)。通常，作為數(shù)據(jù)寫(xiě)入動(dòng)作開(kāi)始命令，通過(guò)在數(shù)據(jù)寫(xiě)入順序中的最終頁(yè)以外使用命 令COM2，可并行執(zhí)行數(shù)據(jù)寫(xiě)入動(dòng)作和寫(xiě)入數(shù)據(jù)輸入動(dòng)作而縮短所需時(shí)間，通過(guò)對(duì)最終頁(yè)使 用命令COM3容易檢測(cè)順序的結(jié)束。就是說(shuō)，采用通過(guò)檢查“就緒”/ “忙”狀態(tài)可以檢測(cè)的方法特別有效。另外，圖8中示出的各個(gè)所需時(shí)間，作為輸入數(shù)據(jù)量1頁(yè)相當(dāng)于2112字節(jié)，數(shù)據(jù)輸 入循環(huán)為50ns，從數(shù)據(jù)高速緩存電路31到檢測(cè)閂鎖電路32的數(shù)據(jù)傳送所需時(shí)間為3 μ s， 數(shù)據(jù)寫(xiě)入動(dòng)作所需時(shí)間為200 μ s，示出的數(shù)據(jù)寫(xiě)入順序?yàn)閺捻?yè)1到頁(yè)N的場(chǎng)合。另外，在圖8所示的方法中，如Tc及Td期間，在后臺(tái)的寫(xiě)入動(dòng)作執(zhí)行中，模擬輸出 “忙”狀態(tài)。在此模擬“忙”狀態(tài)時(shí)，C0M1、COM2、COM3這樣的與寫(xiě)入動(dòng)作相關(guān)聯(lián)的命令以外 的命令，特別是與其他動(dòng)作，例如，數(shù)據(jù)讀出動(dòng)作及數(shù)據(jù)刪除動(dòng)作等相關(guān)聯(lián)的命令的輸入受 到禁止。通常，關(guān)于此禁止命令的輸入，記載于在芯片的規(guī)格說(shuō)明書(shū)中。另外，芯片的設(shè)計(jì)考慮到在輸入上述禁止命令的場(chǎng)合，可以忽視該禁止命令繼續(xù) 后臺(tái)動(dòng)作，可以防止誤動(dòng)作。具體言之，有效命令、禁止命令或可忽視的命令可舉例如下。有效命令是C0M1、 COM2、COM3等寫(xiě)入系列命令，復(fù)位命令，輸出表示“就緒” / “忙”狀態(tài)及成功/失敗狀態(tài)的 信號(hào)的命令。禁止命令或可忽視命令是上述有效命令以外的命令，例如，讀出系列命令，刪 除系列命令。像芯片ID輸出用命令等那樣，屬于上述有效命令、禁止命令的任何一個(gè)也沒(méi)有問(wèn) 題，但這些一般列入到禁止命令方面，具有可以使電路簡(jiǎn)易的優(yōu)點(diǎn)。另外，在上述第具體實(shí)施方式
中，是利用圖5的電路構(gòu)成例進(jìn)行說(shuō)明的，但本發(fā) 明不限于本例，可以有各種改變。圖9為示出具體實(shí)施方式
1的存儲(chǔ)器單元陣列1、位線(xiàn)控制電路2及數(shù)據(jù)輸入輸出 控制電路3的變形例1的構(gòu)成的電路圖。如圖9所示，在將存儲(chǔ)器單元陣列1在字線(xiàn)的延長(zhǎng)方向上在一半處分割而成為2 個(gè)存儲(chǔ)器單元陣列1-1、1_2，使1個(gè)塊在2個(gè)存儲(chǔ)器單元陣列1-1、1_2中各配置半個(gè)的場(chǎng) 合，本發(fā)明當(dāng)然也是有效的。在圖9的構(gòu)成中，在將1頁(yè)的存儲(chǔ)器單元在2個(gè)存儲(chǔ)器單元陣列1-1、1_2中各配置 半個(gè)，對(duì)配置于左右存儲(chǔ)器單元陣列中的1頁(yè)的存儲(chǔ)器單元以上述方式執(zhí)行動(dòng)作的場(chǎng)合， 本發(fā)明也是有效的。圖10為示出具體實(shí)施方式
1的存儲(chǔ)器單元陣列1、位線(xiàn)控制電路2及數(shù)據(jù)輸入輸 出控制電路3的變形例2的構(gòu)成的電路圖。如圖10所示，在將存儲(chǔ)器單元陣列1在字線(xiàn)的延長(zhǎng)方向上在一半處分割而成為2 個(gè)存儲(chǔ)器單元陣列1-1、1-2，并且使1個(gè)塊只配置于單個(gè)存儲(chǔ)器單元陣列1-1或1-2中的場(chǎng) 合，本發(fā)明當(dāng)然也是有效的。在圖10的場(chǎng)合，在左右存儲(chǔ)器單元陣列內(nèi)分別選擇不同的1頁(yè)合計(jì)選擇2頁(yè)執(zhí)行 上述的動(dòng)作的場(chǎng)合，本發(fā)明也是有效的。在此場(chǎng)合，對(duì)不同塊內(nèi)的2頁(yè)的存儲(chǔ)器單元可同時(shí) 進(jìn)行數(shù)據(jù)寫(xiě)入。另外，在存儲(chǔ)器單元陣列不是分割成為2個(gè)而是3個(gè)以上的場(chǎng)合，也可以實(shí)現(xiàn)與上 述同樣的動(dòng)作，本發(fā)明當(dāng)然有效。下面對(duì)本發(fā)明的數(shù)據(jù)寫(xiě)入的控制方式和現(xiàn)有的數(shù)據(jù)寫(xiě)入的控制方式進(jìn)行比較。圖11(a)示出現(xiàn)有的數(shù)據(jù)寫(xiě)入控制方式的概略，圖11(b)示出圖8所示的數(shù)據(jù)寫(xiě) 入的控制方式的概略。
在圖11(a)所示的現(xiàn)有方式中，對(duì)整頁(yè)數(shù)據(jù)寫(xiě)入動(dòng)作可以以前臺(tái)動(dòng)作進(jìn)行，而在 圖11(b)所示的本例方式中，對(duì)最終頁(yè)以外的頁(yè)可以以后臺(tái)動(dòng)作進(jìn)行。圖12示出本發(fā)明的數(shù)據(jù)寫(xiě)入順序的控制方法的概略。這是對(duì)整頁(yè)數(shù)據(jù)寫(xiě)入動(dòng)作以前臺(tái)動(dòng)作進(jìn)行的控制方式，在此場(chǎng)合本發(fā)明也有效。圖13(a)至圖13(d)及圖14(a)、(b)為示出使用圖11(b)的控制方式的場(chǎng)合的數(shù) 據(jù)寫(xiě)入動(dòng)作時(shí)的“忙”信號(hào)的輸出例。另外，在圖中的命令輸入的記述部分中，地址/數(shù)據(jù) 輸入的表示省略，實(shí)際上這些輸入是自不待言的。圖13(a)至圖13(d)及圖14(a)、(b)中的信號(hào)高速緩存-R/B(Cache-R/B)與上 述的“就緒” / “忙”狀態(tài)，例如，圖8中的“就緒” / “忙”狀態(tài)相當(dāng)，通常，與從圖1中的I/ 0焊盤(pán)1/0-1至1/0-8中的某一個(gè)輸出的芯片的“就緒” / “忙”狀態(tài)一致。另一方面，信號(hào) 真-R/B(TrUe-R/B)表示也包含后臺(tái)動(dòng)作的芯片中的動(dòng)作，后臺(tái)動(dòng)作中永遠(yuǎn)是變成為“忙” 狀態(tài)的信號(hào)。圖13(a)是單獨(dú)實(shí)行現(xiàn)有的數(shù)據(jù)寫(xiě)入動(dòng)作的場(chǎng)合，相當(dāng)于前臺(tái)動(dòng)作。在此場(chǎng)合，在 數(shù)據(jù)寫(xiě)入動(dòng)作期間tPROG中，2種信號(hào)高速緩存-R/B與真-R/B —致。圖13(b)、(d)，表示出在數(shù)據(jù)寫(xiě)入動(dòng)作連續(xù)進(jìn)行2次時(shí)，在第1次動(dòng)作結(jié)束后第2 次動(dòng)作開(kāi)始命令輸入的場(chǎng)合的數(shù)據(jù)寫(xiě)入動(dòng)作期間tPROG及“忙”信號(hào)的狀態(tài)。另外，圖13 (C)、圖14(a)，表示出在數(shù)據(jù)寫(xiě)入動(dòng)作連續(xù)進(jìn)行2次時(shí)，在第1次動(dòng)作 中第2次動(dòng)作開(kāi)始命令輸入的場(chǎng)合的數(shù)據(jù)寫(xiě)入動(dòng)作期間tPROG及“忙”信號(hào)的狀態(tài)。另外，圖14(b)，表示出在數(shù)據(jù)寫(xiě)入動(dòng)作以外的動(dòng)作產(chǎn)生的“忙”信號(hào)的輸出動(dòng)作結(jié) 束后數(shù)據(jù)寫(xiě)入動(dòng)作開(kāi)始命令輸入的場(chǎng)合的動(dòng)作期間tPROG及“忙”信號(hào)的狀態(tài)?？梢钥吹?，如圖13(b)至圖13(d)及圖14(a)、(b)所示，在與后臺(tái)動(dòng)作有關(guān)系的場(chǎng) 合，根據(jù)動(dòng)作開(kāi)始命令的輸入定時(shí)“就緒” / “忙”狀態(tài)可以有種種的變化。通常，在某一動(dòng)作結(jié)束后調(diào)查成功/失敗狀態(tài)中，通過(guò)將芯片狀態(tài)輸出命令COMS 輸入到I/O焊盤(pán)1/0-1 1/0-8進(jìn)行。從I/O焊盤(pán)1/0-1 1/0-8輸入的芯片狀態(tài)輸出命 令C0MS，經(jīng)圖1中的數(shù)據(jù)輸入輸出緩沖器4送到命令譯碼器13，在此處生成用來(lái)輸出成功 /失敗狀態(tài)而使用的控制信號(hào)。另一方面，如前所述，在數(shù)據(jù)寫(xiě)入動(dòng)作結(jié)束后，在成功/失敗保持電路15中保持寫(xiě) 入是否正常完成的成功/失敗狀態(tài)。為了調(diào)查此成功/失敗狀態(tài)，在I/O焊盤(pán)1/0-1 I/ 0-8中輸入芯片狀態(tài)輸出命令C0MS。據(jù)此，保持于成功/失敗保持電路15中的數(shù)據(jù)經(jīng)過(guò)數(shù) 據(jù)輸入輸出緩沖器4輸出到I/O焊盤(pán)1/0-1 1/0-8。一般，在輸入芯片狀態(tài)輸出命令COMS之后，輸出包含成功/失敗狀態(tài)的芯片狀態(tài) 的狀態(tài)的動(dòng)作，稱(chēng)為狀態(tài)讀。圖15(a)至圖15(c)及圖16(a)至圖16(c)為示出在寫(xiě)入動(dòng)作連續(xù)進(jìn)行的場(chǎng)合的 狀態(tài)讀時(shí)的成功/失敗輸出結(jié)果的定時(shí)依賴(lài)關(guān)系的一例的示圖。圖17(a)至圖17(c)及圖18(a)、(b)為示出在寫(xiě)入動(dòng)作以外的動(dòng)作和寫(xiě)入動(dòng)作連 續(xù)進(jìn)行的場(chǎng)合的狀態(tài)讀時(shí)的成功/失敗輸出結(jié)果的定時(shí)依賴(lài)關(guān)系的一例的示圖。在圖15至圖18中，“Al-狀態(tài)”(Al-Matus)的標(biāo)記，表示對(duì)Al期間的動(dòng)作(Al動(dòng) 作)的成功/失敗狀態(tài)。同樣，“A2-狀態(tài)”、“Bi-狀態(tài)”、“B2-狀態(tài)”、...等也相對(duì)應(yīng)地表 示A2動(dòng)作、Bl動(dòng)作、B2動(dòng)作、...的成功/失敗狀態(tài)。
如圖15(a)至圖15(c)及圖16(a)至圖16(c)所示，在考慮包含后臺(tái)動(dòng)作的場(chǎng)合 的成功/失敗輸出的場(chǎng)合，明確由狀態(tài)讀輸出的成功/失敗對(duì)應(yīng)什么數(shù)據(jù)寫(xiě)入動(dòng)作，即對(duì)應(yīng) 對(duì)什么頁(yè)的寫(xiě)入動(dòng)作這一點(diǎn)非常重要。如這一點(diǎn)明確地可以發(fā)生，萬(wàn)一在寫(xiě)入出現(xiàn)不良的 場(chǎng)合，就可以確定包含不良數(shù)據(jù)的頁(yè)。為了明確這種成功/失敗和頁(yè)的對(duì)應(yīng)，如圖15(a)至圖15(c)及圖16(a)至圖 16(c)詳細(xì)地示出的，在寫(xiě)入動(dòng)作連續(xù)的場(chǎng)合，對(duì)過(guò)去2次的寫(xiě)入動(dòng)作的成功/失敗同時(shí)或 順序輸出。就是說(shuō)，如圖所示，在芯片狀態(tài)輸出命令COMS輸入之后，從2個(gè)I/O焊盤(pán)1/0-1、 1/0-2輸出與成功/失敗狀態(tài)相對(duì)應(yīng)的信號(hào)。另外，“無(wú)效”(invalid)是不反映成功/失敗 狀態(tài)的無(wú)意義的數(shù)據(jù)。圖19(a)示出在具體實(shí)施方式
1的狀態(tài)讀時(shí)，從8個(gè)I/O焊盤(pán)1/0-1 1/0-8輸 出的數(shù)據(jù)輸出內(nèi)容的一例。從I/O焊盤(pán)1/0-1，輸出馬上要進(jìn)行的動(dòng)作的芯片狀態(tài)(ChipMatus-II)。從I/ 0焊盤(pán)1/0-2輸出在寫(xiě)入動(dòng)作連續(xù)的場(chǎng)合中與緊前面1個(gè)寫(xiě)入啟動(dòng)命令相對(duì)應(yīng)的芯片狀態(tài) (Chip Matus-II)。各個(gè)芯片狀態(tài)，在成功的場(chǎng)合為“0”，而在失敗的場(chǎng)合為“1”。另外，在采用圖15(a)至圖15(c)及圖16(a)至圖16(c)的方式的場(chǎng)合，因?yàn)樵诟?速緩存-R/B和真-R/B的定時(shí)順序中成功/失敗的狀態(tài)內(nèi)容改變，在狀態(tài)讀的輸出數(shù)據(jù)中， 最好也包含高速緩存-R/B、真-R/B。在此場(chǎng)合，變?yōu)閳D19(b)的輸出。在上述狀態(tài)讀中，在 輸入命令COMS后，輸出成功/失敗狀態(tài)及“就緒” / “忙”狀態(tài)。圖20 (a)至圖20(c)及圖21(a)至圖21(f)示出在具體實(shí)施方式
1的狀態(tài)讀時(shí)、 輸出連續(xù)的2次寫(xiě)入動(dòng)作的成功/失敗的狀態(tài)的累積結(jié)果的成功/失敗的狀態(tài)的場(chǎng)合的實(shí) 施例。圖20 (a)的所謂“ (A1+A2)-狀態(tài)”，表示Al和A2的動(dòng)作的成功/失敗的狀態(tài)的累 積結(jié)果，即表示如在A(yíng)l、A2某一動(dòng)作中出現(xiàn)失敗，維持失敗狀態(tài)原樣的狀態(tài)。在實(shí)際的動(dòng)作中，連續(xù)數(shù)頁(yè)至數(shù)十頁(yè)的數(shù)據(jù)寫(xiě)入的場(chǎng)合很多，在此場(chǎng)合，輸出累積 數(shù)頁(yè)至數(shù)十頁(yè)的寫(xiě)入動(dòng)作的成功/失敗的狀態(tài)的累積狀態(tài)。對(duì)于此累積狀態(tài)，如存在可以以通常的復(fù)位命令復(fù)位的方式，也存在只利用累積 狀態(tài)的專(zhuān)用復(fù)位命令可以復(fù)位的方式。如也存在從復(fù)位后馬上的動(dòng)作到最后的動(dòng)作為止的累積成功/失敗的狀態(tài)的方 式作為累積狀態(tài)，也存在只對(duì)于某一特定動(dòng)作或命令，例如，寫(xiě)入動(dòng)作及寫(xiě)入系列命令累積 成功/失敗的狀態(tài)的方式。圖19 (C)，示出包含上述的累積狀態(tài)的輸出的狀態(tài)讀時(shí)的數(shù)據(jù)輸出的一例。在此場(chǎng) 合，從I/O焊盤(pán)1/0-3輸出與累積狀態(tài)(累積芯片狀態(tài))相應(yīng)的數(shù)據(jù)信號(hào)。圖19(d)，示出不包含成功/失敗的狀態(tài)讀時(shí)的數(shù)據(jù)輸出的一例。就是說(shuō)，在上述具體實(shí)施方式
中1的NAND單元型EEPROM中，在動(dòng)作結(jié)束后，動(dòng)作 的成功/失敗結(jié)果保持于芯片內(nèi)的第1動(dòng)作及第2動(dòng)作連續(xù)進(jìn)行時(shí)，兩者的成功/失敗結(jié) 果可以輸出到半導(dǎo)體芯片之外，可提高在芯片外的控制上的便利性。另外，上述NAND單元型EEPR0M，可以并行執(zhí)行第1動(dòng)作，例如，數(shù)據(jù)寫(xiě)入動(dòng)作，和 第2動(dòng)作，例如，寫(xiě)入數(shù)據(jù)輸入動(dòng)作，具有向半導(dǎo)體芯片外輸出表示第1動(dòng)作是否在執(zhí)行中 的數(shù)據(jù)，例如，真-R/B，和第2動(dòng)作是否可以在第1動(dòng)作中執(zhí)行的數(shù)據(jù)，例如，高速緩存-R/B這兩者的動(dòng)作。因此，可以在數(shù)據(jù)寫(xiě)入動(dòng)作中并行地進(jìn)行寫(xiě)入數(shù)據(jù)輸入動(dòng)作。據(jù)此，整個(gè)數(shù)據(jù)寫(xiě)入 順序所需時(shí)間由寫(xiě)入數(shù)據(jù)輸入動(dòng)作所需時(shí)間和數(shù)據(jù)寫(xiě)入動(dòng)作所需時(shí)間中的某一個(gè)時(shí)間長(zhǎng) 的一方?jīng)Q定，時(shí)間短的一方所需時(shí)間對(duì)順序所需時(shí)間沒(méi)有影響。因此，整個(gè)數(shù)據(jù)寫(xiě)入順序所 需時(shí)間可以縮短，可以實(shí)現(xiàn)高速數(shù)據(jù)寫(xiě)入功能。另外，如上所述，具備在動(dòng)作結(jié)束后，將動(dòng)作的成功/失敗結(jié)果保持于芯片內(nèi)的第 1動(dòng)作及第2動(dòng)作，為了在第1動(dòng)作及第2動(dòng)作連續(xù)進(jìn)行時(shí)，在第1及第2動(dòng)作結(jié)束后，將第 1動(dòng)作的成功/失敗結(jié)果和第2動(dòng)作的成功/失敗結(jié)果兩者都輸出到半導(dǎo)體芯片外的動(dòng)作 以半導(dǎo)體集成電路實(shí)現(xiàn)，最好基本上具備如下的構(gòu)成要件。就是說(shuō)，其構(gòu)成最好包括判定集成電路內(nèi)部電路的即將進(jìn)行的動(dòng)作的結(jié)果并生 成成功/失敗信號(hào)的成功/失敗判定電路(成功/失敗判定電路14)；將此成功/失敗信號(hào) 作為輸入，并將集成電路內(nèi)部電路的連續(xù)進(jìn)行的第1動(dòng)作及第2動(dòng)作的各個(gè)成功/失敗結(jié) 果分別保持的成功/失敗保持電路(成功/失敗保持電路15)；以及在第1動(dòng)作和第2動(dòng) 作連續(xù)進(jìn)行的場(chǎng)合，將保持于成功/失敗保持電路中的2個(gè)動(dòng)作的各個(gè)成功/失敗結(jié)果輸 出到半導(dǎo)體芯片外的輸出電路(數(shù)據(jù)輸入輸出緩沖器4)。此外，通過(guò)設(shè)置將上述連續(xù)的第1動(dòng)作及第2動(dòng)作各自的成功/失敗結(jié)果累積保 持的累積結(jié)果保持電路，將保持于此累積結(jié)果保持電路中的上述2個(gè)動(dòng)作的累積結(jié)果及/ 或保持于上述成功/失敗保持電路中的2個(gè)動(dòng)作的各自的成功/失敗結(jié)果由上述輸出電路 輸出到半導(dǎo)體芯片外。圖22為示出具備上述累積結(jié)果保持電路的本發(fā)明的具體實(shí)施方式
2的NAND單元 型EEPROM的整體概略構(gòu)成的框圖。在此EEPROM中，對(duì)圖1的EEPROM新增了累積結(jié)果保持電路17。此累積結(jié)果保持 電路17，與成功/失敗判定電路14和數(shù)據(jù)輸入輸出緩沖器4相連接。累積結(jié)果保持電路 17，接受在成功/失敗判定電路14中生成的多個(gè)動(dòng)作的成功/失敗結(jié)果，將這些多個(gè)成功 /失敗結(jié)果累積。此累積結(jié)果，發(fā)送到數(shù)據(jù)輸入輸出緩沖器4，如圖19所示，之后，從I/O焊 盤(pán)1/0-3輸出到芯片的外部。此外，如果設(shè)置將從上述累積結(jié)果保持電路17輸出的多個(gè)累積成功/失敗結(jié)果分 別進(jìn)行保持的累積數(shù)據(jù)保持電路，則可以將保持于此累積數(shù)據(jù)保持電路中的累積數(shù)據(jù)及/ 或保持于上述成功/失敗保持電路中的2個(gè)動(dòng)作各自的成功/失敗結(jié)果由輸出電路輸出到 半導(dǎo)體芯片外部。圖23為示出具備上述累積結(jié)果保持電路的本發(fā)明的具體實(shí)施方式
3的NAND單元 型EEPROM的整體概略構(gòu)成的框圖。在此EEPROM中，對(duì)圖2的EEPROM新增了累積結(jié)果保持電路18。此累積結(jié)果保持 電路18，與累積結(jié)果保持電路17和數(shù)據(jù)輸入輸出緩沖器4相連接。累積結(jié)果保持電路18， 分別保持從累積結(jié)果保持電路17輸出的多個(gè)累積成功/失敗結(jié)果。在此累積結(jié)果保持電 路18中保持的累積成功/失敗結(jié)果發(fā)送到數(shù)據(jù)輸入輸出緩沖器4。之后，從I/O焊盤(pán)I/ 0-1 1/0-8的任何一個(gè)之中輸出到芯片的外部。在上述各具體實(shí)施方式
中，是以在數(shù)據(jù)寫(xiě)入動(dòng)作中，以利用后臺(tái)動(dòng)作的場(chǎng)合為例 進(jìn)行說(shuō)明的，在其他場(chǎng)合，例如，在將后臺(tái)動(dòng)作應(yīng)用于數(shù)據(jù)讀出動(dòng)作的場(chǎng)合，本發(fā)明也有效。
圖M為示出在將本發(fā)明應(yīng)用于圖5的電路的數(shù)據(jù)讀出動(dòng)作的場(chǎng)合的數(shù)據(jù)讀出順 序的實(shí)施例的算法的示圖。圖25為概略示出在將本發(fā)明應(yīng)用于圖5的電路的數(shù)據(jù)讀出動(dòng)作的場(chǎng)合的數(shù)據(jù)讀 出順序的算法的示圖。此處，在對(duì)多個(gè)頁(yè)連續(xù)進(jìn)行數(shù)據(jù)讀出的場(chǎng)合，并行執(zhí)行單元數(shù)據(jù)讀出動(dòng)作和讀出 數(shù)據(jù)輸出動(dòng)作。這樣一來(lái)，因?yàn)榈?頁(yè)以后的單元數(shù)據(jù)讀出動(dòng)作和數(shù)據(jù)輸出動(dòng)作并行執(zhí)行，整個(gè) 順序所需時(shí)間由單元數(shù)據(jù)讀出動(dòng)作和數(shù)據(jù)輸出動(dòng)作中所需時(shí)間長(zhǎng)的一方的動(dòng)作所需時(shí)間 決定，所需時(shí)間短的一方的動(dòng)作所需時(shí)間沒(méi)有影響。就是說(shuō)，在圖M的各動(dòng)作中，讀出數(shù)據(jù)傳送所需時(shí)間大約為2 3 μ S，單元數(shù)據(jù)讀 出動(dòng)作所需時(shí)間大約為25 50 μ s，讀出數(shù)據(jù)輸出動(dòng)作所需時(shí)間大約為25 100 μ s，讀出 數(shù)據(jù)傳送所需時(shí)間與其他相比極短。所以，數(shù)據(jù)讀出順序所需時(shí)間由單元數(shù)據(jù)讀出動(dòng)作和 讀出數(shù)據(jù)輸出動(dòng)作支配。與此相對(duì)，在圖37所示的上述現(xiàn)有例的算法中，由單元數(shù)據(jù)讀出動(dòng)作和讀出數(shù)據(jù) 輸出動(dòng)作兩者所需時(shí)間的和決定整個(gè)順序的所需時(shí)間。所以，圖M的算法的一方可實(shí)現(xiàn)較 之圖37所示的現(xiàn)有例的算法更高速的數(shù)據(jù)讀出順序。圖25(a)至圖25(f)為概略示出在采用圖M的算法的場(chǎng)合的圖5的電路的數(shù)據(jù) 讀出動(dòng)作的示圖。圖^(a)概略示出現(xiàn)有的數(shù)據(jù)讀出動(dòng)作的各種控制方法，在前臺(tái)進(jìn)行整頁(yè)數(shù)據(jù)讀 出動(dòng)作。圖沈㈦概略示出圖25所示的數(shù)據(jù)讀出動(dòng)作的控制方式。圖沈…)中的① ⑥ 期間的動(dòng)作，與圖25(a)至圖25(f)的動(dòng)作相對(duì)應(yīng)。從圖25及圖26(b)可知，第1頁(yè)的數(shù)據(jù)讀出動(dòng)作(圖中的①的期間)，使用與現(xiàn)有 的數(shù)據(jù)讀出動(dòng)作同樣的控制方式，即使用同樣的命令COM4、C0M5，其動(dòng)作是前臺(tái)動(dòng)作。在圖^(b)中的命令C0M6的輸入以后的動(dòng)作(圖中的② ⑥的期間)中，單元數(shù) 據(jù)讀出動(dòng)作是后臺(tái)動(dòng)作，與讀出數(shù)據(jù)輸出動(dòng)作并行執(zhí)行。后臺(tái)讀出動(dòng)作的開(kāi)始命令是命令C0M6，此命令輸入后，首先，在輸出“忙”狀態(tài)進(jìn)行 讀出數(shù)據(jù)傳送之后，與開(kāi)始次頁(yè)的單元數(shù)據(jù)讀出動(dòng)作的同時(shí)輸出“就緒”狀態(tài)。讀出數(shù)據(jù)輸出是從0列開(kāi)始順序進(jìn)行，在想要指定特定的列地址的場(chǎng)合，如圖 沈(c)所示，通過(guò)在命令C0M8和C0M9之間輸入列地址，可以在讀出數(shù)據(jù)輸出動(dòng)作中，指定特 定的列地址。對(duì)于數(shù)據(jù)讀出順序的最終頁(yè)，在最終頁(yè)數(shù)據(jù)輸出時(shí)不需要讀出次頁(yè)的單元數(shù)據(jù)， 所以采用不伴隨單元數(shù)據(jù)讀出動(dòng)作的讀出數(shù)據(jù)傳送專(zhuān)用命令C0M7是有效的。因?yàn)橥ㄟ^(guò)采 用此命令C0M7使多余的單元數(shù)據(jù)讀出動(dòng)作取消，動(dòng)作所需時(shí)間，即“忙”狀態(tài)時(shí)間可以縮短。0 27(a)至圖27(d)及圖28(a)、(b)示出使用圖^(b)的控制方式的場(chǎng)合的數(shù)據(jù) 讀出動(dòng)作的“就緒” / “忙”狀態(tài)的詳情。另外，在圖中的命令輸入的標(biāo)記部分中，地址/數(shù) 據(jù)輸入的記載省略，實(shí)際上這些當(dāng)然要輸入。圖27(a)至圖27 (d)及圖觀(guān)(a)、(b)中的信號(hào)高速緩存-R/B相當(dāng)于上述“就緒” / “忙”狀態(tài)，例如，圖沈⑶中的“就緒” / “忙”狀態(tài)，通常，與從圖1中的I/O焊盤(pán)I/ 0-1至1/0-8的任何一個(gè)輸出的芯片的一致。另一方面，信號(hào)真-R/B表示也包含后臺(tái)動(dòng)作 的芯片中的動(dòng)作狀態(tài)，后臺(tái)動(dòng)作中經(jīng)常是表示“忙”狀態(tài)的信號(hào)。因?yàn)閷?duì)于數(shù)據(jù)讀出，通常，不輸出成功/失敗狀態(tài)，此場(chǎng)合的狀態(tài)讀時(shí)的數(shù)據(jù)輸出 如圖19(d)所示。在圖27 (a)中的Ll期間，是單獨(dú)執(zhí)行數(shù)據(jù)讀出動(dòng)作的場(chǎng)合，相當(dāng)于前臺(tái)動(dòng)作，在此 場(chǎng)合中，信號(hào)高速緩存-R/B和信號(hào)真-R/B的狀態(tài)一致。圖27(b)、(d)及圖觀(guān)(a)，表示在數(shù)據(jù)讀出動(dòng)作連續(xù)進(jìn)行2次時(shí)，在第1次的動(dòng)作 結(jié)束后輸入第2次的動(dòng)作開(kāi)始命令的場(chǎng)合的讀出動(dòng)作期間及“忙”信號(hào)的狀態(tài)。另外，圖27 (c)及圖觀(guān)(b)，表示在數(shù)據(jù)讀出動(dòng)作連續(xù)進(jìn)行2次時(shí)，在第1次的動(dòng)作 中輸入第2次的動(dòng)作開(kāi)始命令的場(chǎng)合的讀出動(dòng)作期間及“忙”信號(hào)的狀態(tài)?？梢钥吹剑鐖D27(a)至圖27(d)及圖28(a)、(b)所示，在與后臺(tái)動(dòng)作有關(guān)系的場(chǎng) 合，根據(jù)動(dòng)作開(kāi)始命令的輸入定時(shí)，“就緒” / “忙”狀態(tài)可以有種種的變化。數(shù)據(jù)讀出時(shí)的后臺(tái)動(dòng)作中(高速緩存-R/B為“就緒”狀態(tài)，真-R/B為“忙”狀態(tài)) 時(shí)的有效命令及禁止命令，或可忽視命令如下。就是說(shuō)，有效命令是C0M6、C0M7、C0M8、C0M9 等讀出系列命令，復(fù)位命令，輸出表示“就緒”/ “忙”狀態(tài)及成功/失敗狀態(tài)的信號(hào)的命令。 另外，禁止命令或可忽視命令是上述有效命令以外的命令，例如，寫(xiě)入系列命令，刪除系列 命令等。也有像芯片ID輸出用命令這樣，屬于上述有效命令、禁止命令任何一個(gè)也沒(méi)有問(wèn) 題的場(chǎng)合，但這些一般列入到禁止命令方面，具有可以使電路簡(jiǎn)易的優(yōu)點(diǎn)。圖四(a)、(b)為示出歸納本發(fā)明的NAND單元型EEPROM的后臺(tái)動(dòng)作中的有效命令 /禁止命令的示圖。如圖四(a)所示，在數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)，在信號(hào)高速緩存-R/B從“忙”狀態(tài)切換為“就 緒”狀態(tài)之后，信號(hào)真-R/B從“忙”狀態(tài)一直到切換為“就緒”狀態(tài)為止的期間T中有效命 令是C0M6、C0M7、C0M8、C0M9等讀出系列命令，狀態(tài)讀命令COMS、復(fù)位命令等，其他命令是禁 止或可忽視命令。在圖四…)的動(dòng)作中，在讀出最終頁(yè)的數(shù)據(jù)的場(chǎng)合，因?yàn)椴淮嬖诖雾?yè)，即使是連續(xù) 輸入讀出系列命令C0M6，數(shù)據(jù)讀出動(dòng)作對(duì)最終頁(yè)一次足夠。因此，在對(duì)最終頁(yè)連續(xù)輸入讀出系列命令C0M6的場(chǎng)合，對(duì)第2次以后的命令C0M6 的輸入，省略數(shù)據(jù)讀出動(dòng)作，并且“忙”狀態(tài)的輸出只是短時(shí)間，例如，大約2 3μ S，或是可 以采用只進(jìn)行讀出數(shù)據(jù)傳送動(dòng)作的方式。在此場(chǎng)合，因?yàn)槭÷詳?shù)據(jù)讀出動(dòng)作，可實(shí)現(xiàn)動(dòng)作時(shí) 間即“忙”期間的縮短。另外，本發(fā)明不限定于上述各實(shí)施方式，可以有各種改變。例如，在上述各實(shí)施方式中，是以在NAND單元內(nèi)串聯(lián)的存儲(chǔ)器單元的數(shù)目為8個(gè) 的場(chǎng)合為例進(jìn)行說(shuō)明的，在其他的場(chǎng)合，例如，在NAND單元內(nèi)存儲(chǔ)器單元的數(shù)目為1、2、4、 16、32、64的場(chǎng)合等當(dāng)然本發(fā)明也同樣有效。另外，在上述具體實(shí)施方式
中，是以NAND單元型EEPROM為例對(duì)本發(fā)明進(jìn)行說(shuō) 明的，但本發(fā)明不限定于上述個(gè)具體實(shí)施方式
，在其他器件中，例如，NOR單元型EEPR0M、 DINOR單元EEI^ROM、AND單元型EEI3ROM、帶有選擇晶體管的NOR單元型EEI3ROM等之中也可以實(shí)施。例如，NOR單元型EEPROM的存儲(chǔ)器單元陣列的等效電路示于圖30，DINOR單元 EEPROM的存儲(chǔ)器單元陣列的等效電路示于圖31，AND單元型EEPROM的存儲(chǔ)器單元陣列的 等效電路示于圖32，帶有選擇晶體管的NOR單元型EEPROM的存儲(chǔ)器單元陣列的等效電路示 于圖33及圖；34。另外，關(guān)于DINOR單元EEPROM的詳細(xì)情況和關(guān)于A(yíng)ND單元型EEPROM的詳細(xì)情況 已知分別公開(kāi)于“H. Onoda et al.，IEDMTech. Digest, 1992，pp. 599-602” 中和“H. Kume et al.，IEDM Tech. Digest, 1922，pp. 991-993” 中。另外，在上述實(shí)施方式中，是以具有電可改寫(xiě)的非易失性存儲(chǔ)器單元的陣列的半 導(dǎo)體存儲(chǔ)裝置為例對(duì)本發(fā)明進(jìn)行說(shuō)明的，但本發(fā)明也可應(yīng)用于其他的半導(dǎo)體存儲(chǔ)裝置，并 且也可應(yīng)用于其他的半導(dǎo)體集成電路。以上利用具體實(shí)施方式
對(duì)本發(fā)明進(jìn)行了說(shuō)明，但本發(fā)明在不脫離其要旨的范圍內(nèi) 可以有種種改變。如上所述，根據(jù)本發(fā)明的半導(dǎo)體集成電路，在動(dòng)作結(jié)束后在動(dòng)作的成功/失敗結(jié) 果保持于芯片內(nèi)第1動(dòng)作和第2動(dòng)作連續(xù)進(jìn)行時(shí)，可以將兩者的成功/失敗結(jié)果輸出，可以 提高半導(dǎo)體集成電路外的控制上的便利性。另外，可以在數(shù)據(jù)寫(xiě)入動(dòng)作中并行進(jìn)行寫(xiě)入數(shù)據(jù)輸入動(dòng)作，可縮短整個(gè)數(shù)據(jù)寫(xiě)入 順序所需時(shí)間，可以實(shí)現(xiàn)具有高速數(shù)據(jù)寫(xiě)入功能的半導(dǎo)體存儲(chǔ)裝置。另外，可以在數(shù)據(jù)讀出動(dòng)作中并行進(jìn)行讀出數(shù)據(jù)輸出動(dòng)作，可縮短整個(gè)數(shù)據(jù)讀出 順序所需時(shí)間，可以實(shí)現(xiàn)具有高速數(shù)據(jù)讀出功能的半導(dǎo)體存儲(chǔ)裝置。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于包括與數(shù)據(jù)輸入輸出線(xiàn)相連接、臨時(shí)保持?jǐn)?shù)據(jù)的多個(gè)數(shù)據(jù)高速緩存電路；以及與上述數(shù)據(jù)高速緩存電路相連接、檢測(cè)從存儲(chǔ)器單元讀出的數(shù)據(jù)并閂鎖的同時(shí)，將應(yīng) 該寫(xiě)入存儲(chǔ)器單元的數(shù)據(jù)進(jìn)行閂鎖的多個(gè)檢測(cè)閂鎖電路，其中，上述多個(gè)數(shù)據(jù)高速緩存電路與上述數(shù)據(jù)輸入輸出線(xiàn)并聯(lián)連接，并且，上述多個(gè)數(shù)據(jù)高速緩存電路具有同時(shí)保持至少一頁(yè)的數(shù)據(jù)量的功能，并且上述多個(gè)檢 測(cè)閂鎖電路具有同時(shí)保持至少一頁(yè)的數(shù)據(jù)量的功能。
2.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)裝置，其特征在于具備作為上述多個(gè)數(shù)據(jù)高速緩存電路中的一個(gè)的第1數(shù)據(jù)高速緩存電路；和作為上述多個(gè)檢測(cè)閂鎖電路中的一個(gè)的第1檢測(cè)閂鎖電路，其中，與上述第1檢測(cè)閂鎖電路連接的數(shù)據(jù)高速緩存電路僅僅是上述多個(gè)數(shù)據(jù)高速緩 存電路中的上述第1數(shù)據(jù)高速緩存電路，上述第1檢測(cè)閂鎖電路與上述多個(gè)數(shù)據(jù)高速緩存 電路中的上述第1數(shù)據(jù)高速緩存電路以外的其它數(shù)據(jù)高速緩存電路不連接。
3.如權(quán)利要求1的半導(dǎo)體存儲(chǔ)裝置，其特征在于具備作為上述多個(gè)數(shù)據(jù)高速緩存電路中的一個(gè)的第1數(shù)據(jù)高速緩存電路；和作為上述多個(gè)檢測(cè)閂鎖電路中的一個(gè)的第1檢測(cè)閂鎖電路，其中，和上述第1檢測(cè)閂鎖電路之間進(jìn)行數(shù)據(jù)傳送的數(shù)據(jù)高速緩存電路僅僅是上述多 個(gè)數(shù)據(jù)高速緩存電路中的上述第1數(shù)據(jù)高速緩存電路，上述第1檢測(cè)閂鎖電路和上述多個(gè) 數(shù)據(jù)高速緩存電路中的上述第1數(shù)據(jù)高速緩存電路以外的其它數(shù)據(jù)高速緩存電路之間不 進(jìn)行數(shù)據(jù)傳送。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置，在NAND單元型EEPROM中，在數(shù)據(jù)寫(xiě)入動(dòng)作中并行執(zhí)行寫(xiě)入數(shù)據(jù)輸入動(dòng)作，使得整個(gè)數(shù)據(jù)寫(xiě)入順序所需時(shí)間縮短。其中，具有在動(dòng)作結(jié)束后在將該動(dòng)作的成功/失敗結(jié)果保持于芯片內(nèi)的第1動(dòng)作及第2動(dòng)作，在第1動(dòng)作和第2動(dòng)作連續(xù)進(jìn)行時(shí)，具有在第1和第2動(dòng)作結(jié)束后把第1動(dòng)作和第2動(dòng)作這兩者的成功/失敗結(jié)果輸出的動(dòng)作。
文檔編號(hào)G11C16/00GK102136294SQ20101054325
公開(kāi)日2011年7月27日 申請(qǐng)日期2002年12月19日 優(yōu)先權(quán)日2001年12月19日
發(fā)明者中村寬, 今宮賢一, 山村俊雄, 河合礦一, 細(xì)野浩司 申請(qǐng)人:株式會(huì)社東芝