專利名稱：一種eeprom存儲器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲器電路，尤其是一種EEPROM存儲器電路。背景技術(shù)：
此類電路常用于無源RFID電子標(biāo)簽的存儲電路中。存儲陣列可以在掉電情況下 保存數(shù)據(jù)信息。在上電情況下讀取存儲信息，并且可以根據(jù)外部命令更改存儲信息。但對 電路設(shè)計不精細(xì)，對于陣列瞬態(tài)產(chǎn)生的漏電流沒有采取措施。且由于標(biāo)簽內(nèi)部沒有電源，如 何節(jié)省瞬態(tài)所耗能量是重中之重。
現(xiàn)有電路結(jié)構(gòu)如圖5所示，陣列每個block通過一個控制管控制所有存儲單元的 浮柵電壓，所有block的Ag端相連由控制電路共同控制。引起在操作時產(chǎn)生很大的漏電流。 圖6是常規(guī)電路單Block的電路結(jié)構(gòu)，圖中標(biāo)出了電路存在漏電流的通路。
發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種EEPROM存儲器電路，它可以克服現(xiàn)有技術(shù)的不足，是 一種低功耗且可以降低RFID TAG存儲陣列電路的漏電流的電路。
本發(fā)明的技術(shù)方案一種EEPROM存儲器電路，其特征在于它包括Cg端子控制電 路、Ag端子控制電路和存儲單元電路；其中所說的Cg端子控制電路的輸入端和Ag端子控 制電路的輸入端分別接收采集到的數(shù)字信號，二者的輸出端與存儲單元電路的輸入端連接。
上述所說的Cg端子控制電路和Ag端子控制電路由二輸入或非門、兩個反相器、 二輸入與門和二輸入與非門構(gòu)成，其中所說的二輸入或非門的輸入端采集待處理的數(shù)字信 號，其輸出端分別與1個反相器的輸入端和二輸入與非門的一個輸入端連接；所說的與二 輸入或非門連接的反相器的輸出端與二輸入與門的一個輸入端連接；所說的二輸入與門 另一個輸入端與另一個反向器的輸入端連接，同時接受讀寫信號，其輸出端輸出Cg控制信 號；所說的二輸入與非門的另一輸入端連接與二輸入與門連接的反相器的輸出端，其輸出 端輸出Ag控制信號。
上述所說的存儲單元電路是η行m列的陣列結(jié)構(gòu)，共有n*m個Block單元組成；所 說的每個Block單元的輸入端分別與Cg端子控制電路的輸出端、Ag端子控制電路的輸出 端連接。
上述所說的Block單元是由8個存儲單元組成，每個存儲單元都是由存儲單元浮 柵端控制管Ml、存儲單元浮柵端控制管M2、浮柵管源端控制管M3、存儲單元控制管M4和存 儲單元控制管M5構(gòu)成；其中，所說的存儲單元浮柵端控制管Ml的柵極與存儲單元控制管 M4的柵極相互連接作為行選擇管控制柵端Sg，其源級作為Block單元的第i位存儲浮柵電 壓端子Cgi (i = 0-7)，其漏極與存儲單元浮柵端控制管M2的漏極、存儲單元控制管M5的柵 極連接；所說的存儲單元浮柵端控制管M2的柵極作為Cg控制端NCg，其源級接地；所說的 存儲單元控制管M5的漏極與浮柵管源端控制管M3的漏極相連，其源級與存儲單元控制管M4的漏極連接；所說的存儲單元控制管M4的源級作為Block單元的第i位的位線電壓端 BLi (i = 0-7)；所說的浮柵管源端控制管M3的源級接地，其柵極作為Ag控制端Ag_ctrl ；且 每個存儲單元中的存儲單元控制管M4的柵極連接在一起作為行選擇管控制柵端Sg ；所說 的每個存儲單元中的存儲單元浮柵端控制管M2的柵極連接在一起作為Cg控制端NCg ；所 說的每個存儲單元中的浮柵管源端控制管M3的柵極連接在一起作為Ag控制端Ag_ctrl。
上述所說的每一個Block單元中的每個存儲單元的存儲單元控制管M4的柵極相 互連接。
上述所說的Cg端子控制電路的輸出端與每個Block單元中的每個存儲單元的存 儲單元浮柵端控制管M2的柵極連接；所說的Ag端子控制電路的輸出端分別與每個Block 單元中的每個存儲單元的浮柵管源端控制管M3的柵極連接。
本發(fā)明的工作原理存儲單元電路用于存儲數(shù)據(jù)信息；Cg端子控制電路、Ag端子 控制電路用于降低存儲陣列電路的漏電流；可以保證在掉電情況下保存數(shù)據(jù)信息，在上電 情況下讀取存儲信息，并且可以根據(jù)外部命令更改存儲信息，使未被選中的存儲單元通路 處于截至狀態(tài)；Cg端子控制電路決定某行列Cg端子是否被作為放電對象；Ag端子控制電 路用于決定某行列Ag端子是否選擇相互獨立。
圖1、2中7給出的是η行m列的陣列結(jié)構(gòu)，由n*m個Block組成；每個Block由8 個存儲單元組成，如圖3中的16-23所示。整個陣列由8*n*m個存儲單元組成；圖1可以 看出所有Block都與控制電路和數(shù)據(jù)相連接，而彼此之間沒有相互控制關(guān)系；3-6是陣列的 基本操作單元，n*m個Block(3-6)中的結(jié)構(gòu)跟都如圖3所示。SGi (i = 0-n)與第i行的 Block中存儲單元選擇管柵端相連，如8-15。Cg、Ag控制電路與每個Block的CG、AG控制 管柵端分別連在一起，如M2、M3、。Cgi (i = 0-7) ,BLi (i = 0-7)為數(shù)據(jù)輸入端，通過選擇電 路后將數(shù)據(jù)送入到某個Block中。BL端既是輸出又是輸入端。圖2和3中每個Block的所 有的M2的柵端都連在一起，接控制端子NCg，所有的M3的柵端也都連在一起，控制端子為 AG_ctrl。
圖4為Cg、Ag的控制電路。受讀寫信號，行控制信號，列控制信號。通過三個信號 的控制，使得未被選中的Block與選中的Block各端斷開。其作用通過線M、25實現(xiàn)。線 24,25通過對M3、M4M0S管的柵壓控制使得所有Block之間，以及同Block內(nèi)的存儲單元之 間處于相互隔離的狀態(tài)。使得每個存儲單元相互不受影響，Block之間也相互隔離。以達(dá) 到最大程度的降低電路的漏電流。
根據(jù)存儲單元內(nèi)所存數(shù)據(jù)不同，浮柵管具有不同的閾值電壓。
數(shù)據(jù)為邏輯“1”的浮柵管具有高的閾值電壓，Vth_h > OV0數(shù)據(jù)為邏輯“0”的浮 柵管具有低的閾值電壓，vth_l <0V。假設(shè)BitO存儲數(shù)據(jù)為邏輯“1”，Bitl存儲數(shù)據(jù)為邏 輯“0”。在此情況下，再次對存儲單元進(jìn)行具有相同存儲數(shù)據(jù)信息的擦寫操作。浮柵CgO， 1分別加大于10V的高壓和OV偏置，選擇柵Sg加大于10V的高壓偏置。常規(guī)技術(shù)電路，如 圖3，4所示，AG_ctrl接0V。對于Bitl，由于Bitl的閾值電壓Vth_l < 0V，即使Cgl = OV 浮柵已經(jīng)打開。此時在存儲單元Bit0、Bitl之間便產(chǎn)生一條通路，因而產(chǎn)生很大的漏電流。 本發(fā)明如圖2所示，對存儲單元的Ag端進(jìn)行了控制，使得每個存儲單元獨立工作，完全避免 了此種情況的發(fā)生。
對于同行沒有被選中的Block，如果其存儲單元內(nèi)容為邏輯“0”。在對其它模塊操作時，電路出現(xiàn)導(dǎo)通通路，同樣產(chǎn)生很大的漏電流。本發(fā)明存儲單元在不工作狀態(tài)下被接成 二極管形式。在此狀態(tài)下二極管處于截止區(qū)。同時，在高速操作情況下，在存儲單元浮柵會 產(chǎn)生很大的寄生電容。本發(fā)明可以對儲單元浮柵及時放電，以防止寄生電容導(dǎo)致的數(shù)據(jù)錯誤。
本發(fā)明的優(yōu)越性可以降低RFID TAG存儲陣列電路的漏電流；能夠極大地降低電 路的瞬態(tài)功耗。

圖1為本發(fā)明所涉一種EEPROM存儲器電路的電路流程框圖。
圖2為本發(fā)明所涉一種EEPROM存儲器電路的電路結(jié)構(gòu)圖。
圖3為本發(fā)明所涉一種EEPROM存儲器電路中一個Block單元的電路結(jié)構(gòu)圖。
圖4為為本發(fā)明所涉一種EEPROM存儲器電路的Cg、Ag控制電路的電路示意圖。
圖5為現(xiàn)有技術(shù)中的EEPROM ARRAY電路框圖。
圖6為現(xiàn)有技術(shù)中的單Block電路框圖。
其中1為Ncg控制電路；2為Ag控制電路；3為第0行0列Block單元；4為n+1 行0列Block單元；5為第0行m+1列Block單元；6為第n+1行m+1列Block單元；7為本 發(fā)明提出的EEPR0MARRAY電路框圖；8、9、10、11、12、13、14、15為結(jié)構(gòu)相同的存儲單元；16、 17、18、19、20、21、22、23為結(jié)構(gòu)相同的單存儲單元加控制電路；對為連接所有Ncg柵端控制 電壓的控制線；25為連接所有Ag_ctrl柵端控制電壓的控制線；Ml、M2為是存儲單元浮柵 端控制管；M3為是浮柵管源端控制電路；M4、M5為是存儲單元；26為二輸入或非門；27為 反相器；28為二輸入與門；四為二輸入與非門；BitO為Block單元第0位存儲單元；Bit7 為Block單元第7位存儲單元；SgO為第0行選擇管控制柵端；Sgn為第η行選擇管控制柵 端；CgO為Block單元第0位存儲浮柵電壓；Cg7為Block單元第7位存儲浮柵電壓；BLO為 Block單元第0位位線電壓；BL7為Block單元第7位位線電壓；AGO為Block單元第0位 接地端；AG7為Block單元第7位接地端；NCg為Cg控制端；AG_ctrol為AG控制端；Y0、Ym 分別是第0列第m列控制信號；NCgOO、NCgnm分別控制0行0列和η行m列的Cg控制端； AG_ctrl00,AG_ctrlnm分別控制0行0列和η行m列的AG控制端。具體實施例方式
實施例一種EEPROM存儲器電路(見圖1、圖2)，其特征在于它包括Cg端子控制 電路、Ag端子控制電路和存儲單元電路；其中所說的Cg端子控制電路的輸入端和Ag端子 控制電路的輸入端分別接收采集到的數(shù)字信號，二者的輸出端與存儲單元電路的輸入端連接。
上述所說的Cg端子控制電路和Ag端子控制電路(見圖4)由二輸入或非門、兩個 反相器、二輸入與門和二輸入與非門構(gòu)成，其中所說的二輸入或非門的輸入端采集待處理 的數(shù)字信號，其輸出端分別與1個反相器的輸入端和二輸入與非門的一個輸入端連接；所 說的與二輸入或非門連接的反相器的輸出端與二輸入與門的一個輸入端連接；所說的二輸 入與門另一個輸入端與另一個反向器的輸入端連接，同時接受讀寫信號，其輸出端輸出Cg 控制信號；所說的二輸入與非門的另一輸入端連接與二輸入與門連接的反相器的輸出端，其輸出端輸出Ag控制信號。
上述所說的存儲單元電路(見圖2)是η行m列的陣列結(jié)構(gòu)，共有n*m個Block單 元組成；所說的每個Block單元的輸入端分別與Cg端子控制電路的輸出端、Ag端子控制電 路的輸出端連接。
上述所說的Block單元(見圖幻是由8個存儲單元組成，每個存儲單元都是由存 儲單元浮柵端控制管Ml、存儲單元浮柵端控制管M2、浮柵管源端控制管M3、存儲單元控制 管M4和存儲單元控制管M5構(gòu)成；其中，所說的存儲單元浮柵端控制管Ml的柵極與存儲單 元控制管M4的柵極相互連接作為行選擇管控制柵端Sg，其源級作為Block單元的第i位存 儲浮柵電壓端子Cgi (i = 0-7)，其漏極與存儲單元浮柵端控制管M2的漏極、存儲單元控制 管M5的柵極連接；所說的存儲單元浮柵端控制管M2的柵極作為Cg控制端NCg，其源級接 地；所說的存儲單元控制管M5的漏極與浮柵管源端控制管M3的漏極相連，其源級與存儲單 元控制管M4的漏極連接；所說的存儲單元控制管M4的源級作為Block單元的第i位的位 線電壓端BLi (i = 0-7)；所說的浮柵管源端控制管M3的源級接地，其柵極作為Ag控制端 Ag_ctrl ；且每個存儲單元中的存儲單元控制管M4的柵極連接在一起作為行選擇管控制柵 端Sg ；所說的每個存儲單元中的存儲單元浮柵端控制管M2的柵極連接在一起作為Cg控制 端NCg ；所說的每個存儲單元中的浮柵管源端控制管M3的柵極連接在一起作為Ag控制端 Ag_ctrlο
上述所說的每一個Block單元中的每個存儲單元的存儲單元控制管M4的柵極相 互連接(見圖2、圖3)。
上述所說的Cg端子控制電路的輸出端與每個Block單元中的每個存儲單元的存 儲單元浮柵端控制管M2的柵極連接；所說的Ag端子控制電路的輸出端分別與每個Block 單元中的每個存儲單元的浮柵管源端控制管M3的柵極連接(見圖2)。
權(quán)利要求
1.一種EEPROM存儲器電路，其特征在于它包括Cg端子控制電路、Ag端子控制電路和 存儲單元電路；其中所說的Cg端子控制電路的輸入端和Ag端子控制電路的輸入端分別接 收采集到的數(shù)字信號，二者的輸出端與存儲單元電路的輸入端連接。
2.根據(jù)權(quán)利要求1所述的一種EEPROM存儲器電路，其特征在于所說的Cg端子控制電 路和Ag端子控制電路由二輸入或非門、兩個反相器、二輸入與門和二輸入與非門構(gòu)成，其 中所說的二輸入或非門的輸入端采集待處理的數(shù)字信號，其輸出端分別與1個反相器的輸 入端和二輸入與非門的一個輸入端連接；所說的與二輸入或非門連接的反相器的輸出端與 二輸入與門的一個輸入端連接；所說的二輸入與門另一個輸入端與另一個反向器的輸入端 連接，同時接受讀寫信號，其輸出端輸出Cg控制信號；所說的二輸入與非門的另一輸入端 連接與二輸入與門連接的反相器的輸出端，其輸出端輸出Ag控制信號。
3.根據(jù)權(quán)利要求1所述的一種EEPROM存儲器電路，其特征在于所說的存儲單元電路是 η行m列的陣列結(jié)構(gòu)，共有n*m個Block單元組成；所說的每個Block單元的輸入端分別與 Cg端子控制電路的輸出端、Ag端子控制電路的輸出端連接。
4.根據(jù)權(quán)利要求3所述的一種EEPROM存儲器電路，其特征在于所說的Block單元是 由8個存儲單元組成，每個存儲單元都是由存儲單元浮柵端控制管Ml、存儲單元浮柵端控 制管M2、浮柵管源端控制管M3、存儲單元控制管M4和存儲單元控制管M5構(gòu)成；其中，所說 的存儲單元浮柵端控制管Ml的柵極與存儲單元控制管M4的柵極相互連接作為行選擇管控 制柵端Sg，其源級作為Block單元的第i位存儲浮柵電壓端子Cgi (i = 0-7)，其漏極與存 儲單元浮柵端控制管M2的漏極、存儲單元控制管M5的柵極連接；所說的存儲單元浮柵端控 制管M2的柵極作為Cg控制端NCg，其源級接地；所說的存儲單元控制管M5的漏極與浮柵 管源端控制管M3的漏極相連，其源級與存儲單元控制管M4的漏極連接；所說的存儲單元控 制管M4的源級作為Block單元的第i位的位線電壓端BLi (i = 0-7)；所說的浮柵管源端 控制管M3的源級接地，其柵極作為Ag控制端Ag_ctrl ；且每個存儲單元中的存儲單元控制 管M4的柵極連接在一起作為行選擇管控制柵端Sg ；所說的每個存儲單元中的存儲單元浮 柵端控制管M2的柵極連接在一起作為Cg控制端NCg ；所說的每個存儲單元中的浮柵管源 端控制管M3的柵極連接在一起作為Ag控制端Ag_ctrl。
5.根據(jù)權(quán)利要求3所述的一種EEPROM存儲器電路，其特征在于所說的每一個Block單 元中的每個存儲單元的存儲單元控制管M4的柵極相互連接。
6.根據(jù)權(quán)利要求4所述的一種EEPROM存儲器電路，其特征在于所說的每個Block單元 中的每個存儲單元的存儲單元浮柵端控制管M2的柵極與Cg端子控制電路的輸出端連接； 所說的每個Block單元中的每個存儲單元的浮柵管源端控制管M3的柵極與Ag端子控制電 路的輸出端分別連接。
全文摘要
一種EEPROM存儲器電路，其特征在于它包括Cg端子控制電路、Ag端子控制電路和存儲單元電路；其優(yōu)越性可以降低RFID TAG存儲陣列電路的漏電流；能夠極大地降低電路的瞬態(tài)功耗。
文檔編號G11C16/10GK102034544SQ201010616038
公開日2011年4月27日 申請日期2010年12月30日 優(yōu)先權(quán)日2010年12月30日
發(fā)明者呂英杰, 張小興, 戴宇杰, 程兆賢 申請人:天津南大強芯半導(dǎo)體芯片設(shè)計有限公司