專利名稱：嵌入式sdram存儲(chǔ)模塊的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種基于SDRAM芯片的嵌入式緩存模塊，屬于數(shù)據(jù)存儲(chǔ)技術(shù)領(lǐng) 域。
背景技術(shù)：
對(duì)于信號(hào)采集中對(duì)高速數(shù)據(jù)處理的嵌入式應(yīng)用場(chǎng)合，例如雷達(dá)、電子對(duì)抗、通信、 軟件無(wú)線電、地震地質(zhì)信號(hào)分析等多種應(yīng)用領(lǐng)域中對(duì)信號(hào)進(jìn)行連續(xù)高速的采集和處理應(yīng)用 中，由于處理器運(yùn)行速度和外部信號(hào)變化速度不能很好地匹配，所以要加入緩存進(jìn)行協(xié)調(diào) 處理。當(dāng)外部信號(hào)變化速度快于處理器運(yùn)行速度時(shí)，需要用緩存板將采集的外部信號(hào)進(jìn)行 暫存，待處理器處理完上一批數(shù)據(jù)后，再將暫存在緩存板里的數(shù)據(jù)調(diào)入處理器進(jìn)行處理，這 樣可避免數(shù)據(jù)的丟失。當(dāng)外部信號(hào)變化速度慢于處理器運(yùn)行速度時(shí)，可先將采集到的完整 數(shù)據(jù)暫存在緩存板里，然后一次性調(diào)入處理器，這樣可以提高處理器處理數(shù)據(jù)的速度，從而 提高整個(gè)系統(tǒng)的處理能力。通常構(gòu)成高速緩存的方案三種第一種是FIFO (先進(jìn)先出)方式。FIFO存儲(chǔ)器就 象數(shù)據(jù)管道一樣，數(shù)據(jù)從管道的一頭流入、從另一頭流出，先進(jìn)入的數(shù)據(jù)先流出。FIFO具有 兩套數(shù)據(jù)線而無(wú)地址線，可在其一端寫(xiě)操作而在另一端讀操作，數(shù)據(jù)在其中順序移動(dòng)，因而 能夠達(dá)到很高的傳輸速度和效率，且由于省去了地址線而有利于PCB板布線。缺點(diǎn)是只能 順序讀寫(xiě)數(shù)據(jù)，因而顯得比較呆板，而且大容量的高速FIFO非常昂貴；第二種是高速SRAM (靜態(tài)隨機(jī)存儲(chǔ)器)切換方式。高速SRAM只有一套數(shù)據(jù)、地址和控制總線，可通過(guò)三態(tài)緩沖 門(mén)分別接到數(shù)據(jù)采樣器和處理器上。當(dāng)需要采樣數(shù)據(jù)時(shí)，SRAM由三態(tài)門(mén)切換到數(shù)據(jù)采樣器 一側(cè)，以使采樣數(shù)據(jù)寫(xiě)入其中。當(dāng)數(shù)據(jù)采樣結(jié)束后，SRAM再由三態(tài)門(mén)切換到處理器一側(cè)以便 處理器進(jìn)行讀寫(xiě)。這種方式的優(yōu)點(diǎn)是SRAM可隨機(jī)存取，同時(shí)存儲(chǔ)速度很快，缺點(diǎn)是SRAM集 成度低，功耗大，同等容量的體積大，其價(jià)格昂貴。第三種是當(dāng)前市面上已有的SDRAM方式。 在這種方式下通常有兩種類型一種是采用市場(chǎng)上的專用SDRAM接口芯片，這種方式控制 接口固定，訪問(wèn)有限，與采樣電路連接時(shí)，需要設(shè)計(jì)一個(gè)接口轉(zhuǎn)換電路，滿足專用芯片的接 口時(shí)序，會(huì)加大電路的復(fù)雜度；另一種是采用帶有SDRAM接口的處理器，例如TMS320C6000 系列的DSP (數(shù)字信號(hào)處理器)，但是容量有限，不易擴(kuò)展，而且這種方式通常要求對(duì)采集數(shù) 據(jù)進(jìn)行預(yù)處理。
發(fā)明內(nèi)容為解決已有存儲(chǔ)系統(tǒng)存儲(chǔ)帶寬低、存取速度慢、不便管理的特點(diǎn)和技術(shù)問(wèn)題，本實(shí) 用新型提供了一種基于SDRAM的嵌入式緩存模塊，這種模塊易于系統(tǒng)集成，本存儲(chǔ)模塊還 具有存儲(chǔ)帶寬高、存儲(chǔ)容速度快，并能回讀工作狀態(tài)信息而易于管理，克服了傳統(tǒng)存儲(chǔ)設(shè)備 復(fù)雜、功耗體積大的特點(diǎn)。為達(dá)到上述技術(shù)效果，本實(shí)用新型的技術(shù)方案是嵌入式SDRAM存儲(chǔ)模塊，包括SDRAM存儲(chǔ)模塊、FPGA控制器、接插件A和接插件B，所述SDRAM存儲(chǔ)模塊為5片，SDRAM存儲(chǔ)模塊的輸入輸出端與FPGA控制器的通用輸入輸出 口連接，接插件A和接插件B的輸入端與FPGA控制器的通用輸入輸出口連接，接插件A和 接插件B的輸出端與FPGA控制器的通用輸入輸出口連接；接插件A的數(shù)據(jù)輸入接口和接插 件B的數(shù)據(jù)輸入接口將存儲(chǔ)數(shù)據(jù)傳輸至FPGA控制器，再由FPGA控制器寫(xiě)入SDRAM存儲(chǔ)模 塊；接插件B將用戶命令傳輸至FPGA控制器或?qū)PGA控制器內(nèi)部狀態(tài)寄存器的數(shù)據(jù)傳至 用戶板卡，接插件B的數(shù)據(jù)輸出接口將FPGA控制器從SDRAM存儲(chǔ)模塊讀取的數(shù)據(jù)傳至用戶 板卡。接插件A設(shè)置有加載調(diào)試的接口。所述SDRAM存儲(chǔ)模塊為(同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)。所述SDRAM存儲(chǔ)模塊的輸入輸出端是通用I/O 口。所述FPGA控制器的通用輸入輸出口是通用I/O 口。所述接插件A和接插件B為連接用戶板卡與嵌入式SDRAM存儲(chǔ)板的定位接頭。本實(shí)用新型所涉及的存儲(chǔ)模塊是基于SDRAM類型的存儲(chǔ)芯片，控制器采用目前技 術(shù)比較成熟的FPGA (現(xiàn)場(chǎng)可編程大規(guī)模集成電路)，其具有編程方便，設(shè)計(jì)靈活，便于構(gòu)造 大容量的SDRAM存儲(chǔ)器的特點(diǎn)，只需根據(jù)系統(tǒng)技術(shù)進(jìn)行設(shè)計(jì)。在本實(shí)用新型中，F(xiàn)PGA作為 SDRAM芯片控制器和各種數(shù)據(jù)流的橋接，數(shù)據(jù)和命令通過(guò)接插件(連接電子線路的定位接 頭)由用戶板卡傳送到FPGA或由FPGA傳送到用戶板卡，然后FPGA根據(jù)輸入的用戶命令來(lái) 對(duì)SDRAM存儲(chǔ)器進(jìn)行相應(yīng)的讀寫(xiě)操作。嵌入式存儲(chǔ)模塊由三部分構(gòu)成SDRAM組成的存儲(chǔ)模塊、FPGA構(gòu)建的控制器、用于 傳輸數(shù)據(jù)和命令的接插件。模塊框圖及連接關(guān)系如

圖1所示，其中存儲(chǔ)模塊用于對(duì)數(shù)據(jù)的暫存，由5片高速SDRAM構(gòu)成，能對(duì)主機(jī)板寫(xiě)入的數(shù)據(jù)實(shí)時(shí) 響應(yīng)，做到無(wú)丟失的存儲(chǔ)。存儲(chǔ)模塊的功能描述如下存儲(chǔ)模塊共有mode A和mode B兩種存儲(chǔ)模式mode A表示主機(jī)板寫(xiě)入數(shù)據(jù)為5 路，每路數(shù)據(jù)為250M DDR、12bits模式；讀出數(shù)據(jù)為125MHz、12bits模式。mode B表示主機(jī) 板寫(xiě)入數(shù)據(jù)為4路，每路數(shù)據(jù)為250M DDR、20bits模式；讀出數(shù)據(jù)為125MHz、IObits模式。主機(jī)板在讀取數(shù)據(jù)時(shí)，共有三種存儲(chǔ)器空間分配模式，通過(guò)數(shù)據(jù)讀取端口分區(qū)指 示信號(hào)R_PAR進(jìn)行選擇為00時(shí)，表示主機(jī)板通過(guò)數(shù)據(jù)讀取端口從大區(qū)模式的存儲(chǔ)器空間 中讀取緩存的數(shù)據(jù)；為01時(shí)，表示主機(jī)板通過(guò)數(shù)據(jù)讀取端口從小區(qū)模式的A區(qū)中讀取緩存 的數(shù)據(jù)；為10時(shí)，表示主機(jī)板通過(guò)數(shù)據(jù)讀取端口從小區(qū)模式的B區(qū)中讀取緩存的數(shù)據(jù)；為 11時(shí)，默認(rèn)為00。主機(jī)板在寫(xiě)入數(shù)據(jù)時(shí)，共有三種存儲(chǔ)器空間分配模式，通過(guò)數(shù)據(jù)讀取端口分區(qū)指 示信號(hào)W_PAR進(jìn)行選擇為00時(shí)，表示主機(jī)板通過(guò)數(shù)據(jù)寫(xiě)入端口向大區(qū)模式的存儲(chǔ)器空間 中寫(xiě)入需要緩存的數(shù)據(jù)；為01時(shí)，表示主機(jī)板通過(guò)數(shù)據(jù)寫(xiě)入端口向小區(qū)模式的A區(qū)中寫(xiě)入 需要緩存的數(shù)據(jù)；為10時(shí)，表示主機(jī)板通過(guò)數(shù)據(jù)寫(xiě)入端口向小區(qū)模式的B區(qū)中寫(xiě)入需要緩 存的數(shù)據(jù)；為11時(shí)，默認(rèn)為00。FPGA主控器用于SDRAM的讀寫(xiě)控制和數(shù)據(jù)的橋接。該部分程序框圖如圖2所示， 其中命令模塊主要用于接收用戶端口發(fā)送的控制命令和向用戶反饋FPGA內(nèi)部控制程序 的工作狀態(tài)，當(dāng)接收到用戶的相關(guān)控制命令后就向FPGA內(nèi)部相關(guān)程序發(fā)出控制信號(hào)。該模塊工作在由用戶提供的75MHz的主頻下。LVDS, DDR數(shù)據(jù)接收模塊主要用于將用戶發(fā)送的250MHz、DDR格式80bits/60bits 數(shù)據(jù)按照一定格式進(jìn)行接收。將用戶發(fā)送的80bits/60bits差分信號(hào)轉(zhuǎn)化為FPGA內(nèi)部信 號(hào)，然后將250MHZ的DDR數(shù)據(jù)轉(zhuǎn)化為250MHz的160bits數(shù)據(jù)寫(xiě)入FIFO緩存。SDRAM緩存控制器根據(jù)命令端口命令將FIFO中緩存數(shù)據(jù)寫(xiě)入SDRAM存儲(chǔ)器，該模 塊工作在133MHz。當(dāng)命令模塊發(fā)出讀命令，SDRAM緩存控制器將根據(jù)命令端口給出的相應(yīng) 的地址進(jìn)行讀操作，并把讀出的數(shù)據(jù)發(fā)送到FIFO數(shù)據(jù)緩存中。當(dāng)命令模塊發(fā)出讀命令后，dualportRAM將根據(jù)FIFO數(shù)據(jù)緩存狀態(tài)，將讀出數(shù)據(jù) 進(jìn)行緩存。該模塊工作在125MHz。LVDS、SDR數(shù)據(jù)發(fā)送模塊，將根據(jù)命令模塊指令，把緩存在dualportRAM中的數(shù)據(jù) 依次分別讀出，轉(zhuǎn)化為L(zhǎng)VDS差分信號(hào)發(fā)送給用戶接口。FPGA同時(shí)提供內(nèi)部狀態(tài)信息，用戶可回讀此信息以了解存儲(chǔ)板的工作情況。本實(shí)用新型共有兩個(gè)接插件接插件A和接插件B，接插件A的數(shù)據(jù)輸入接口和接 插件B的數(shù)據(jù)輸入接口用于將存儲(chǔ)數(shù)據(jù)傳輸至FPGA，再由FPGA寫(xiě)入SDRAM ；接插件B的命 令接口用于將用戶命令傳輸至FPGA或?qū)PGA內(nèi)部狀態(tài)寄存器的數(shù)據(jù)傳至用戶板卡，接插 件B的數(shù)據(jù)輸出接口用于將FPGA從SDRAM讀取的數(shù)據(jù)傳至用戶板卡。接插件A含有加載 調(diào)試接口，可用于加載調(diào)試。加載方式可通過(guò)板卡自身加載，或由用戶板通過(guò)接插件加載。有益效果本實(shí)用新型所涉及的是一種基于SDRAM的嵌入式緩存模塊，并通過(guò)高 速FPGA和接插件實(shí)現(xiàn)了用戶板卡和存儲(chǔ)模塊間的命令和數(shù)據(jù)通訊，由于FPGA配置靈活并 且具有高速傳輸數(shù)據(jù)的能力，從而使得該存儲(chǔ)模塊易于系統(tǒng)集成，存儲(chǔ)速度快，而且用戶可 通過(guò)接插件B的命令接口回讀FPGA的工作狀態(tài)信息，實(shí)時(shí)了解FPGA的工作狀態(tài)而使本實(shí) 用新型易于管理。本實(shí)用新型還克服了傳統(tǒng)存儲(chǔ)設(shè)備復(fù)雜、功耗體積大的特點(diǎn)。說(shuō)明書(shū)附圖[0028]圖1為本實(shí)用新型的模塊系統(tǒng)框圖；[0029]圖2為FPGA主控器程序框圖；[0030]圖3為SDRAM讀操作流程；[0031]圖4為SDRAM寫(xiě)操作流程；[0032]圖5為SDRAM刷新操作流程；[0033]圖6為命令端口的命令字寫(xiě)入時(shí)序示意圖；[0034]圖7為命令端口的數(shù)據(jù)讀取時(shí)序示意圖；[0035]圖8為從命令端口回讀狀態(tài)字或命令字的時(shí)序示意圖[0036]圖9為通過(guò)命令端口設(shè)置工作參數(shù)的時(shí)序示意圖；[0037]圖10為模式A下的·紋據(jù)寫(xiě)入時(shí)序圖；[0038]圖11為模式B下的·紋據(jù)寫(xiě)入時(shí)序圖；[0039]圖12為模式A下的·紋據(jù)讀取時(shí)序圖；[0040]圖13為模式B下的·紋據(jù)讀取時(shí)序圖；[0041]圖14為模式A下的·紋據(jù)讀取格式示意圖；[0042]圖15為模式B下的·紋據(jù)讀取格式示意圖。
具體實(shí)施方式
實(shí)施例1嵌入式SDRAM存儲(chǔ)模塊，包括SDRAM存儲(chǔ)模塊、FPGA控制器、接插件A和接插件B， 其特征在于所述SDRAM存儲(chǔ)模塊為5片，SDRAM存儲(chǔ)模塊的輸入輸出端與FPGA控制器的 通用輸入輸出口連接，接插件A和接插件B的輸入端與FPGA控制器的通用輸入輸出口連 接，接插件A和接插件B的輸出端與FPGA控制器的通用輸入輸出口連接；接插件A的數(shù)據(jù) 輸入接口和接插件B的數(shù)據(jù)輸入接口將存儲(chǔ)數(shù)據(jù)傳輸至FPGA控制器，再由FPGA控制器寫(xiě) 入SDRAM存儲(chǔ)模塊；接插件B將用戶命令傳輸至FPGA控制器或?qū)PGA控制器內(nèi)部狀態(tài)寄 存器的數(shù)據(jù)傳至用戶板卡，接插件B的數(shù)據(jù)輸出接口將FPGA控制器從SDRAM存儲(chǔ)模塊讀取 的數(shù)據(jù)傳至用戶板卡。上述實(shí)施方式的工作原理和過(guò)程如下一種基于SDRAM的緩存板主控模塊包括一片Xilinx公司的高性能系列FPGA，它通 過(guò)SAMTEC公司的高速接插件完成接口以及邏輯控制，實(shí)現(xiàn)板間高速數(shù)據(jù)傳輸、SDRAM陣列 讀寫(xiě)控制、主機(jī)命令響應(yīng)及狀態(tài)交互。SDRAM存儲(chǔ)陣列模塊包括 5 片 White Electronic Designs Corporation最新大容 量SDRAM芯片，數(shù)據(jù)總?cè)萘繛?0GBit。板間高速數(shù)據(jù)傳輸接口分為數(shù)據(jù)寫(xiě)入端口及數(shù)據(jù)讀取端口，二者獨(dú)立操作。其中， 數(shù)據(jù)寫(xiě)入端口采用LVDS25電平方式，總線速率為250MHz DDR (即數(shù)據(jù)率為500MHz)，數(shù)據(jù) 位寬60bits(mode Α)或80bits (mode B)；數(shù)據(jù)讀取端口采用LVDS25電平方式，總線速率 為 125MHz，數(shù)據(jù)位寬 12bits(mode Α)或 IObits (mode B)。緩存板可以充分利用“寫(xiě)”操作的時(shí)間空隙盡快地從SDRAM陣列中讀取主機(jī)板所 需要的數(shù)據(jù)。命令端口采用LVC0MS25電平方式，總線速率為75MHz，所有命令端口的操作同步 于此時(shí)鐘。 SDRAM讀寫(xiě)操作和刷新操作流程如圖3— 5所示控制邏輯中寫(xiě)的優(yōu)先級(jí)高于讀的優(yōu)先級(jí)，當(dāng)有寫(xiě)數(shù)據(jù)命令時(shí)，首先執(zhí)行寫(xiě)SDRAM 的命令，讀命令將等待到寫(xiě)命令執(zhí)行完成后，繼續(xù)執(zhí)行。當(dāng)系統(tǒng)初始化完成，寫(xiě)命令到來(lái)并 且SDRAM處于可以執(zhí)行寫(xiě)命令的狀態(tài)，系統(tǒng)開(kāi)始對(duì)SDRAM的寫(xiě)操作。在讀操作過(guò)程中，寫(xiě)命 令達(dá)到，讀操作將執(zhí)行完成后，開(kāi)始執(zhí)行寫(xiě)操作，為了保證在這種情況下，不丟失數(shù)據(jù)故寫(xiě) 操作FIFO的深度設(shè)計(jì)為SDRAM爆發(fā)寫(xiě)操作深度的4倍。在寫(xiě)操作時(shí)，首先對(duì)SDRAMO進(jìn)行寫(xiě)操作，激活R0W，等待SDRAM可以寫(xiě)入數(shù)據(jù)后，開(kāi) 始寫(xiě)入256個(gè)64bit數(shù)據(jù)；在寫(xiě)SDRAMO數(shù)據(jù)結(jié)束前5個(gè)時(shí)鐘周期，判斷系統(tǒng)是否滿足繼續(xù) 寫(xiě)入數(shù)據(jù)條件，如果滿足就激活SDRAMl的相關(guān)ROW ；等待SDRAMO的256個(gè)數(shù)據(jù)寫(xiě)完，就中斷 SDRAMO寫(xiě)，同時(shí)開(kāi)始對(duì)SDRAMl寫(xiě)入數(shù)據(jù)；在SDRAMl寫(xiě)入數(shù)據(jù)的過(guò)程中，SDRAMO就繼續(xù)完 成precharge、Auto refresh等操作，并將SDRAMO返回idle狀態(tài)，如果條件滿足繼續(xù)寫(xiě)入 數(shù)據(jù)；在SDRAMl寫(xiě)數(shù)據(jù)結(jié)束前5個(gè)時(shí)鐘周期，系統(tǒng)如果滿足繼續(xù)寫(xiě)入數(shù)據(jù)的條件，就去激活 SDRAMO的相關(guān)R0W，等待SDRAMl的256個(gè)數(shù)據(jù)寫(xiě)完，就中斷SDRAMl寫(xiě)，同時(shí)開(kāi)始對(duì)SDRAMO 寫(xiě)入數(shù)據(jù)；SDRAMl就繼續(xù)完成precharge、Auto refresh等操作。如果系統(tǒng)繼續(xù)滿足寫(xiě)入 數(shù)據(jù)的條件，以上過(guò)程將周而復(fù)始的執(zhí)行。當(dāng)系統(tǒng)不滿足繼續(xù)寫(xiě)入數(shù)據(jù)的條件時(shí)，SDRAM將返回IDLE狀態(tài)。當(dāng)系統(tǒng)初始化完成后，系統(tǒng)滿足讀操作條件，就對(duì)SDRAMO發(fā)起讀操作，首先激活 row,等待SDRAMO滿足讀要求后，進(jìn)入256個(gè)數(shù)據(jù)的讀狀態(tài)(注意由于SDRAM特點(diǎn)，當(dāng)CL=3 時(shí)，數(shù)據(jù)延遲3個(gè)時(shí)鐘周期有效)；在SDRAMO讀操作結(jié)束前5個(gè)時(shí)鐘周期，判斷系統(tǒng)是否滿 足讀操作要求，滿足就激活SDRAMl的相關(guān)row;等待SDRAMO讀數(shù)據(jù)完成時(shí)，中斷SDRAMO讀 操作，同時(shí)SDRAMl就開(kāi)始讀操作；在SDRAMl讀操作的過(guò)程中，SDRAMO繼續(xù)完成precharge、 auto refresh等操作后，返回IDLE狀態(tài)。在SDRAMl讀操作結(jié)束前5個(gè)時(shí)鐘周期，判斷 系統(tǒng)是否滿足讀操作要求，滿足就激活SDRAMO的相關(guān)row ；等待SDRAMl讀數(shù)據(jù)完成，中 斷SDRAMl讀操作，同時(shí)SDRAMO開(kāi)始讀操作；在SDRAMO讀操作過(guò)程中，SDRAMl繼續(xù)完成 precharge,auto refresh等操作后，返回IDLE狀態(tài)。如果系統(tǒng)讀SDRAM的條件繼續(xù)滿足， 相關(guān)操作將周而復(fù)始的進(jìn)行。當(dāng)系統(tǒng)不滿足繼續(xù)讀數(shù)據(jù)的條件時(shí)，SDRAM將返回IDLE狀態(tài)。FPGA邏輯系統(tǒng)將根據(jù)系統(tǒng)時(shí)鐘計(jì)數(shù)auto refresh是否使能。當(dāng)系統(tǒng)計(jì)數(shù)滿足刷 新要求計(jì)數(shù)時(shí)，將auto refresh狀態(tài)處于使能狀態(tài)，如果SDRAM沒(méi)有處于刷新與讀/寫(xiě)的 沖突狀態(tài)，則立即執(zhí)行auto refresh，并將auto refresh狀態(tài)置為不使能狀態(tài)。如果SDRAM 處于刷新與讀/寫(xiě)的沖突狀態(tài)，則延后執(zhí)行auto refresh，在此過(guò)程中保持auto refresh 狀態(tài)處于使能狀態(tài)，當(dāng)SDRAM處于IDLE以后，立即執(zhí)行Auto refresh，同時(shí)將auto refresh 狀態(tài)置為不使能狀態(tài)。命令接口和數(shù)據(jù)接口的時(shí)序如圖6—15所示命令端口由時(shí)鐘信號(hào)C_CLK、寫(xiě)信號(hào)C_WEN、寫(xiě)數(shù)據(jù)總線C_DIN、讀信號(hào)C_REN、讀數(shù) 據(jù)總線C_D0UT、地址總線C_ADDR、全局復(fù)位信號(hào)RESET、模式控制信號(hào)MODE、數(shù)據(jù)寫(xiě)入端口 分區(qū)指示信號(hào)W_PAR以及數(shù)據(jù)讀取端口分區(qū)指示信號(hào)R_PAR組成。命令端口主要完成工作 模式的配置、分區(qū)選擇、SDRAM緩存數(shù)據(jù)回讀起始地址及長(zhǎng)度的配置等，并且能夠回讀各種 狀態(tài)信息。命令端口所有信號(hào)同步于時(shí)鐘信號(hào)C_CLK。數(shù)據(jù)寫(xiě)入端口由時(shí)鐘信號(hào)W_CLK、寫(xiě)信號(hào)W_EN、數(shù)據(jù)總線W_DIN組成。數(shù)據(jù)寫(xiě)入端 口主要完成高速數(shù)據(jù)的接收，然后按照內(nèi)部地址管理信息的指示將數(shù)據(jù)在SDRAM陣列中進(jìn) 行緩存。數(shù)據(jù)寫(xiě)入端口所有信號(hào)同步于時(shí)鐘信號(hào)W_CLK。主機(jī)板通過(guò)數(shù)據(jù)寫(xiě)入端口向SDRAM 存儲(chǔ)板寫(xiě)入待存儲(chǔ)的數(shù)據(jù)可以分為兩種模式，分別為Mode A和Mode B。在模式A下，SDRAM 存儲(chǔ)板為主機(jī)板提供5路、48bits位寬的存儲(chǔ)空間；在模式B下，SDRAM存儲(chǔ)板為主機(jī)板提 供4路、SObits位寬的存儲(chǔ)空間。兩種模式下的數(shù)據(jù)寫(xiě)入時(shí)序示意圖如圖10及圖11所示。數(shù)據(jù)讀取端口由時(shí)鐘信號(hào)R_CLK、讀信號(hào)R_EN、數(shù)據(jù)總線R_D0UT組成。數(shù)據(jù)讀取 端口主要完成SDRAM存儲(chǔ)陣列中緩存數(shù)據(jù)的讀取操作，數(shù)據(jù)讀取的起始地址及讀取長(zhǎng)度由 命令端口設(shè)置。數(shù)據(jù)讀取端口所有信號(hào)同步于時(shí)鐘信號(hào)R_CLK。主機(jī)板通過(guò)數(shù)據(jù)讀取端口 從SDRAM存儲(chǔ)板讀取緩存數(shù)據(jù)可以分為兩種模式，分別為Mode A和Mode B。在模式A下， SDRAM存儲(chǔ)板向主機(jī)板輸出1路、12bits位寬的緩存數(shù)據(jù)；在模式B下，SDRAM存儲(chǔ)板向主 機(jī)板輸出1路、IObits位寬的緩存數(shù)據(jù)。兩種模式下的數(shù)據(jù)讀取時(shí)序示意圖如圖12及圖 13所示。讀取數(shù)據(jù)操作要求SDRAM存儲(chǔ)板能夠盡快響應(yīng)，即必須充分利用兩次“數(shù)據(jù)寫(xiě)入” 的間隔時(shí)間響應(yīng)“讀”數(shù)據(jù)請(qǐng)求，協(xié)助主機(jī)板完成數(shù)據(jù)讀取操作。實(shí)施例2嵌入式SDRAM存儲(chǔ)模塊，包括SDRAM存儲(chǔ)模塊、FPGA控制器、接插件A和接插件B，其特征在于所述SDRAM存儲(chǔ)模塊為5片，SDRAM存儲(chǔ)模塊的輸入輸出端與FPGA控制器的 通用輸入輸出口連接，接插件A和接插件B的輸入端與FPGA控制器的通用輸入輸出口連 接，接插件A和接插件B的輸出端與FPGA控制器的通用輸入輸出口連接；接插件A的數(shù)據(jù) 輸入接口和接插件B的數(shù)據(jù)輸入接口將存儲(chǔ)數(shù)據(jù)傳輸至FPGA控制器，再由FPGA控制器寫(xiě) 入SDRAM存儲(chǔ)模塊；接插件B將用戶命令傳輸至FPGA控制器或?qū)PGA控制器內(nèi)部狀態(tài)寄 存器的數(shù)據(jù)傳至用戶板卡，接插件B的數(shù)據(jù)輸出接口將FPGA控制器從SDRAM存儲(chǔ)模塊讀取 的數(shù)據(jù)傳至用戶板卡。 接插件A設(shè)置有加載調(diào)試的接口。
權(quán)利要求1.嵌入式SDRAM存儲(chǔ)模塊，包括SDRAM存儲(chǔ)模塊、FPGA控制器、接插件A和接插件B， 其特征在于所述SDRAM存儲(chǔ)模塊為5片，SDRAM存儲(chǔ)模塊的輸入輸出端與FPGA控制器的 通用輸入輸出口連接，接插件A和接插件B的輸入端與FPGA控制器的通用輸入輸出口連 接，接插件A和接插件B的輸出端與FPGA控制器的通用輸入輸出口連接；接插件A的數(shù)據(jù) 輸入接口和接插件B的數(shù)據(jù)輸入接口將存儲(chǔ)數(shù)據(jù)傳輸至FPGA控制器，再由FPGA控制器寫(xiě) 入SDRAM存儲(chǔ)模塊；接插件B將用戶命令傳輸至FPGA控制器或?qū)PGA控制器內(nèi)部狀態(tài)寄 存器的數(shù)據(jù)傳至用戶板卡，接插件B的數(shù)據(jù)輸出接口將FPGA控制器從SDRAM存儲(chǔ)模塊讀取 的數(shù)據(jù)傳至用戶板卡。
2.根據(jù)權(quán)利要求1所述的嵌入式SDRAM存儲(chǔ)模塊，其特征在于接插件A設(shè)置有加載 調(diào)試的接口。
專利摘要本實(shí)用新型公開(kāi)了一種嵌入式SDRAM存儲(chǔ)模塊，包括SDRAM存儲(chǔ)模塊、FPGA控制器、接插件A和接插件B，其特征在于所述SDRAM存儲(chǔ)模塊為5片，SDRAM存儲(chǔ)模塊的輸入輸出端與FPGA控制器的通用輸入輸出口連接，接插件A和接插件B的輸入端與FPGA控制器的通用輸入輸出口連接，接插件A和接插件B的輸出端與FPGA控制器的通用輸入輸出口連接，本實(shí)用新型具有易于系統(tǒng)集成，本存儲(chǔ)模塊不僅存儲(chǔ)帶寬高、存儲(chǔ)容速度快，而且能回讀工作狀態(tài)信息而易于管理，還克服了傳統(tǒng)存儲(chǔ)設(shè)備復(fù)雜、功耗體積大的特點(diǎn)。
文檔編號(hào)G11C11/413GK201859658SQ20102062834
公開(kāi)日2011年6月8日 申請(qǐng)日期2010年11月29日 優(yōu)先權(quán)日2010年11月29日
發(fā)明者戴榮, 白湘洲, 陰陶 申請(qǐng)人:成都傅立葉電子科技有限公司