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      使用雙技術晶體管的低泄漏高性能靜態(tài)隨機存取存儲器單元的制作方法

      文檔序號:6770429閱讀:190來源:國知局
      專利名稱:使用雙技術晶體管的低泄漏高性能靜態(tài)隨機存取存儲器單元的制作方法
      技術領域
      本發(fā)明大體來說涉及靜態(tài)隨機存取存儲器(SRAM)單元設計且具體地說涉及一種使用雙技術晶體管來實現(xiàn)改善的性能及功率特性的設計。
      背景技術
      靜態(tài)隨機存取存儲器(SRAM)單元是許多存儲器的基本建構塊。如圖1中所說明的示范性常規(guī)6晶體管(6T)SRAM單元包含兩個交叉耦合的反相器,每一反相器包含串聯(lián)連接的P溝道場效晶體管(PFET)及N溝道場效晶體管(NFET),此舉允許6T SRAM單元存儲一個數(shù)據(jù)位。6T SRAM單元還包含兩個NFET傳遞門晶體管,其允許從6TSRAM單元讀取數(shù)據(jù)及將數(shù)據(jù)寫入到6T SRAM單元中。常規(guī)存儲器電路可并入有多個個別6T SRAM單元。使用6T SRAM單元的存儲器通常用作微處理器、數(shù)字信號處理器(DSP)及其它集成電路中的高速緩沖存儲器。隨著半導體工藝按比例調整成越來越小的最小特征大小,6T SRAM單元的性能并不始終與依賴于使用6T SRAM單元的存儲器的集成電路的性能一樣多地改善。因此,需要提高SRAM單元的性能。一種用以提高性能的常規(guī)技術為用如圖2中所說明的8晶體管(8T) SRAM單元來替換6T SRAM單元。圖2中所說明的8T SRAM單元提供用于存儲于8T SRAM單元中的數(shù)據(jù)位的獨立讀取及寫入路徑。8T SRAM單元歸因于兩個額外晶體管而以增加的泄漏功率為代價來提高性能。還需要降低泄漏功率,以便降低集成電路的總能量使用。由于高速緩沖存儲器通??杀硎菊麄€集成電路的顯著部分且SRAM單元可表示高速緩沖存儲器的大部分,因此尤其需要能夠降低SRAM單元的泄漏功率且因此整體降低集成電路的泄漏功率。因此,需要開發(fā)出在SRAM單元中提高性能且降低泄漏的技術。

      發(fā)明內(nèi)容
      在本發(fā)明的第一實施例中,一種存儲器單元包含存儲元件、耦合到所述存儲元件的寫入電路及耦合到所述存儲元件的讀取電路。所述存儲元件的至少一部分及所述寫入電路的至少一部分是使用較厚功能性柵極氧化物制造,且所述讀取電路的至少一部分是使用較薄功能性柵極氧化物制造。在本發(fā)明的第二實施例中,一種存儲器單元包含第一 NFET及第二 NFET以及第一 PFET及第二 PFET。所述第一 NFET及所述第二 NFET的源極端子耦合到接地電位且所述第一 PFET及所述第二 PFET的源極端子耦合到第一電位。所述第一 NFET的柵極端子耦合到所述第一 PFET的柵極端子,且所述第二 NFET的柵極端子耦合到所述第二 PFET的柵極端子。 所述第一 NFET的漏極端子耦合到所述第一 PFET的漏極端子,且所述第二 NFET的漏極端子耦合到所述第二 PFET的漏極端子。所述第一 NFET及所述第一 PFET的所述柵極端子耦合到所述第二 NFET及所述第二 PFET的所述漏極端子,且所述第二 NFET及所述第二 PFET的所述柵極端子耦合到所述第一 NFET及所述第一 PFET的所述漏極端子。所述存儲器單元進一步包括第三NFET及第四NFET。所述第三NFET及所述第四NFET的柵極端子耦合在一起且適于耦合到寫入字線。所述第三NFET及所述第四NFET的源極端子各自適于耦合到一對互補寫入位線中的一者。所述第三NFET的漏極端子耦合到所述第一 NFET及所述第一 PFET 的所述柵極端子,且所述第四NFET的漏極端子耦合到所述第二 NFET及所述第二 PFET的所述柵極端子。所述存儲器單元進一步包括第五NFET及第六NFET。所述第五NFET的源極端子耦合到接地電位。所述第五NFET的柵極端子耦合到所述第一 NFET及所述第一 PFET 的所述漏極端子。所述第五NFET的漏極端子耦合到所述第六NFET的源極端子。所述第六 NFET的柵極端子適于耦合到讀取字線。所述第六NFET的漏極端子適于耦合到讀取位線。在本發(fā)明的第三實施例中,一種存儲器陣列包含多個存儲器單元。所述多個存儲器單元中的至少一者包括存儲元件、耦合到所述存儲元件的寫入電路及耦合到所述存儲元件的讀取電路。所述存儲元件的至少一部分及所述寫入電路的至少一部分是使用較厚功能性柵極氧化物制造,且所述讀取電路的至少一部分是使用較薄功能性柵極氧化物制造。由本文中的教示的實施例提供的一個優(yōu)點為歸因于在存儲器單元的讀取路徑中使用較高性能晶體管而提高存儲器性能。另一優(yōu)點為存儲器單元的泄漏功率歸因于在存儲器單元的較高性能并非有益的部分中使用較低泄漏晶體管而降低。應理解,對于所屬領域的技術人員來說,本文中的教示的其它實施例將通過下文具體實施方式
      變得顯而易見,在具體實施方式
      中,說明了所述教示的各種實施例。將認識到,本文中的教示能夠在不脫離所述教示的精神及范疇的情況下具有其它及不同實施例。 因此,將圖式及具體實施方式
      視為本質上為說明性的而非限制性的。


      在隨附圖式中通過實例而非通過限制來說明本發(fā)明的教示的各種方面,其中圖1為常規(guī)6T SRAM單元的示意圖;圖2為常規(guī)8T SRAM單元的示意圖;圖3為根據(jù)本發(fā)明的教示的8T SRAM單元的示意圖;圖4為并入有本發(fā)明的教示的存儲器陣列的框圖;及圖5為展示可有利地使用本發(fā)明的實施例的示范性無線通信系統(tǒng)的框圖。
      具體實施例方式下文結合附加圖式所闡述的具體實施方式
      意在作為本發(fā)明的教示的各種示范性實施例的描述,且不意在表示可實踐這些教示的僅有實施例。
      具體實施方式
      出于通過說明而非限制來提供對所述教示的詳盡理解的目的包括具體細節(jié)。所屬領域的技術人員將顯而易見,可以多種方式實踐本發(fā)明的教示。在一些例子中,以框圖形式展示眾所周知的結構及組件以便避免混淆本發(fā)明的概念。圖3為根據(jù)本發(fā)明的教示的8晶體管靜態(tài)隨機存取存儲器(8T SRAM)單元300的示意圖。8T SRAM單元300包括存儲元件302、寫入電路304及讀取電路306。雖然圖3中所說明的8T SRAM單元300具有單一存儲元件302、寫入電路304及讀取電路306,但所屬領域的技術人員將認識到,使用多個存儲元件、寫入電路及讀取電路的其它配置可有利地使用本發(fā)明的教示。在一實施例中,在8T SRAM單元300的制造中使用三重柵極氧化物(TGO)制造工藝。TGO制造工藝提供在單片式集成電路裸片上具有變化的性能特性的三個晶體管柵極氧化物厚度。通常為在給定集成電路裸片上可用的最厚柵極氧化物的I/O柵極氧化物用于在用于輸入到集成電路裸片及從集成電路裸片輸出的電路(I/O裝置)中的晶體管。通常均比I/O柵極氧化物薄的兩個功能性柵極氧化物通常用于集成電路裸片上的裝置的剩余部分(功能性裝置)。較厚功能性柵極氧化物以降低的性能為代價來提供較低泄漏。較薄功能性柵極氧化物以較高泄漏為代價來提供提高的性能。在8T SRAM單元300正在操作時,存儲元件302中的裝置的至少一部分將開啟且將因此連續(xù)地經(jīng)受泄漏。在一實施例中,存儲元件302中的裝置可使用較厚功能性柵極氧化物來制造。此舉產(chǎn)生存儲元件302中的較低泄漏,因而降低8T SRAM單元300的功率消耗。因為存儲元件302中的裝置的至少一部分處于連續(xù)操作中,所以可實現(xiàn)與其它功能性柵極氧化物厚度相比的泄漏功率降低。在一實施例中,存儲元件302包括耦合于接地電位340與第一電位342之間的交叉耦合的反相器,其在此處展示為耦合到較厚功能性柵極氧化物的NFET 3M及356的較厚功能性柵極氧化物的PFET 350及352。此舉允許單一信息位及其互補位存儲于節(jié)點358及 360處。雖然本實施例是針對交叉耦合的反相器,但所屬領域的技術人員將認識到,本發(fā)明的教示也適用于靜態(tài)地存儲信息的其它方法。寫入電路304可能不需要能夠進行高速操作,且因此使用較薄功能性柵極氧化物來制造寫入電路304中的裝置并非有益的。在一實施例中,寫入電路304中的裝置的至少一部分是使用較厚功能性柵極氧化物制造。因此,降低了由寫入電路304消耗的泄漏功率,因而降低8T SRAM單元300的功率消耗。然而,在低的供應電壓下,將較厚功能性柵極氧化物用于寫入電路304中的裝置的至少一部分可能會導致不可接受地低的寫入性能及降級的寫入穩(wěn)定性。為了改善在這些設計中的寫入電路304的性能及穩(wěn)定性,寫入字線3M可適于通過驅動器電路380來驅動。驅動器電路380耦合到比第一電位342高的第二電位390, 且還耦合到接地電位340。在一實施例中,寫入電路304包括使用較厚功能性柵極氧化物所制造的NFET 326 及328。寫入電路304進一步包括寫入字線324,其適于控制NFET 3 及328以使得互補寫入位線320及322上的值可寫入到節(jié)點358及360中。雖然在此實施例中已描述NFET 傳遞門寫入電路配置,但所屬領域的技術人員將認識到,可在不脫離本發(fā)明的教示的范疇的情況下使用其它類型的寫入電路。讀取電路306包括NFET 334及336,其耦合到存儲元件302以便允許讀取存儲于存儲元件302中的數(shù)據(jù)位。讀取電路306進一步包括適于控制NFET 334的讀取字線332 及耦合到NFET 3;34的讀取位線330。NFET 336耦合于NFET 3;34與接地電位340之間且由節(jié)點360控制。讀取字線332及讀取位線330可經(jīng)選擇性地控制以允許存儲于節(jié)點360處的邏輯值的邏輯互補值存在于讀取位線330上。所屬領域的技術人員將認識到,可在不脫離本發(fā)明的教示的范疇的情況下使用其它讀取電路配置。在一個實施例中,讀取電路306中的NFET 334及336是使用較薄功能性柵極氧化物制造的。此舉使得從8T SRAM單元300的讀取操作的性能提高,此情形是有利的,因為讀取操作通常為存儲器性能中的限制因素。然而,在讀取電路306中使用較薄功能性柵極氧化物可能會導致增加的泄漏。使用其它技術以便降低讀取電路306中的泄漏可為有利的。舉例來說,可將源極偏壓施加于讀取電路的至少一部分以較有效地關斷讀取電路306中的裝置。又,可將腳注裝置(未圖示)添加到讀取電路306以允許讀取電路306的剩余部分與接地電位340斷開。在一示范性45nm TGO工藝中,第一電位為0. 9伏且第二電位為1. 1伏。然而,可在不脫離本發(fā)明的教示的情況下使用其它電壓。另外,第一電位342及第二電位390兩者均可適于為可變電壓供應。舉例來說,取決于并入有8T SRAM單元300的裝置的操作模式, 第一電位342可在0. 6伏與0. 9伏之間變化。在本實施例中,存儲元件302及寫入電路304中的所有裝置是由較厚功能性柵極氧化物制成,且讀取電路306中的所有裝置是由較薄功能性柵極氧化物制成。然而,所屬領域的技術人員將認識到,即使在存儲元件302及寫入電路304中并非所有裝置均使用較厚功能性柵極氧化物制造且讀取電路306中并非所有裝置均使用較薄功能性柵極氧化物制造,仍有可能實現(xiàn)功率消耗或性能的某一益處。舉例來說,在于讀取操作期間降低功率消耗尤其有利的應用中,讀取電路306的NFET 336可使用較厚功能性柵極氧化物來制造以降低功率,因為NFET 336的柵極直接耦合到存儲元件,且因此,NFET 336的頻繁切換可為不可能的。在此應用中,NFET 334可使用較薄功能性柵極氧化物來制造以保持某一性能益處。圖4為并入有本發(fā)明的教示的存儲器陣列400的框圖。所述存儲器陣列包括存儲器單元陣列402,其具有并入有如先前所述的本發(fā)明的教示的如圖3中所示的示范性8T SRAM單元的m個行及η個列。8Τ SRAM單元450、460及470分別表示所述陣列的(1,η)、 (m,n)及(m,l)單元。每一行包括耦合到寫入字線412的寫入字線驅動器410及耦合到讀取字線422的讀取字線驅動器420。寫入字線412及讀取字線422兩者耦合到構成所述行的存儲器單元中的每一者;例如,表示存儲器單元(l,n)至(m,n)的單元450至460。每一列包括寫入位線430及讀取位線440。寫入位線430及讀取位線440兩者耦合到構成所述行的存儲器單元中的每一者;例如,表示存儲器單元(m,n)至(m,l)的單元460至470。其中可有利地使用本發(fā)明的教示的存儲器陣列結構的實例包括(但不限于)高速緩沖存儲器或芯片外存儲器。這些高速緩沖存儲器或芯片外存儲器可并入到例如蜂窩式電話、便攜型數(shù)字助理(PDA)或膝上型計算機等消費型電子裝置中。當根據(jù)本發(fā)明的8T SRAM單元300的泄漏與如此項技術中先前已知的8T SRAM單元的泄漏相比(且假設每一 SRAM單元中的個別裝置具有相同尺寸)時,可實現(xiàn)顯著的泄漏降低。在模擬中,觀測到在95%至98%的范圍內(nèi)的泄漏降低。然而,在本發(fā)明的8T SRAM 單元300中使用較厚柵極氧化物裝置可導致單元的降低的性能。為了實現(xiàn)由本發(fā)明的教示提供的電力節(jié)省及較大存儲器結構中的可接受的性能等級兩者,8T SRAM單元300的個別裝置可大于此項技術中已知的SRAM單元中的裝置。按照慣例,此并非優(yōu)選做法,因為隨著裝置大小增加,每一個別8T SRAM單元300的大小也增加且導致增大的芯片面積及增加的功率消耗。然而,即使在8T SRAM單元300的個別裝置已重新定大小以實現(xiàn)所要性能目標之后,仍可通過利用本發(fā)明的教示來實現(xiàn)泄漏功率的顯著降低。在考慮如上文所描述的重新定大小的模擬中,觀測到在50%至75%的范圍內(nèi)的泄漏功率降低。本發(fā)明的教示可有利地與用于降低功率的其它技術組合。舉例來說,在并未有效地使用讀取及寫入位線時,可切斷讀取及寫入位線兩者或允許其“浮動”。圖5為展示可有利地使用本發(fā)明的一實施例的示范性無線通信系統(tǒng)500的框圖。為實現(xiàn)說明的目的,圖5展示三個遠程單元520、530及550以及兩個基站MO。將認識到, 典型無線通信系統(tǒng)可具有更多得多的遠程單元及基站。遠程單元520、530及550包括IC 裝置525A、525B及525C,所述裝置包括此處所揭示的電路。將認識到,任何含有IC的裝置也可包括此處所揭示的電路,包括基站、切換裝置及網(wǎng)絡設備。圖5展示從基站540到遠程單元520、530及550的前向鏈路信號580及從遠程單元520、530及550到基站MO的反向鏈路信號590。在圖5中,將遠程單元520展示為移動電話,將遠程單元530展示為便攜型計算機,且將遠程單元550展示為無線本地環(huán)路系統(tǒng)中的固定位置遠程單元。舉例來說,所述遠程單元可為手機、手持型個人通信系統(tǒng)(PCQ單元、例如個人數(shù)據(jù)助理的便攜型數(shù)據(jù)單元或例如儀表讀取設備的固定位置數(shù)據(jù)單元。雖然圖5說明根據(jù)本發(fā)明的教示的遠程單元, 但本發(fā)明不限于這些示范性所說明單元。本發(fā)明可合適地用于包括集成電路的任何裝置中。雖然在SRAM單元的上下文中揭示本發(fā)明的教示,但將認識到,所屬領域的技術人員可使用與本文中的教示及所附權利要求書一致的各種各樣的實施方案。
      權利要求
      1.一種存儲器單元,其包含存儲元件;寫入電路,其耦合到所述存儲元件;以及讀取電路,其耦合到所述存儲元件;其中所述存儲元件的至少一部分及所述寫入電路的至少一部分是使用較厚功能性柵極氧化物制造的,且所述讀取電路的至少一部分是使用較薄功能性柵極氧化物制造的。
      2.根據(jù)權利要求1所述的存儲器單元,其中所述寫入電路包含寫入字線且其中所述寫入字線適于耦合到第一電位,且所述寫入電路的剩余部分、所述讀取電路及所述存儲元件適于耦合到不同于所述第一電位的第二電位。
      3.根據(jù)權利要求2所述的存儲器單元,其中所述第一電位適于變化。
      4.根據(jù)權利要求2所述的存儲器單元,其中所述第二電位適于變化。
      5.根據(jù)權利要求1所述的存儲器單元,其中所述較厚功能性柵極氧化物提供比所述較薄功能性柵極氧化物低的泄漏。
      6.根據(jù)權利要求1所述的存儲器單元,其中所述較薄功能性柵極氧化物提供比所述較厚功能性柵極氧化物高的性能。
      7.根據(jù)權利要求1所述的寫入電路,其進一步包含適于在未在執(zhí)行寫入操作時浮動的寫入位線。
      8.根據(jù)權利要求1所述的存儲器單元,其中所述讀取電路包含讀取位線。
      9.根據(jù)權利要求8所述的存儲器單元,其中所述讀取位線適于在未在執(zhí)行讀取操作時浮動。
      10.根據(jù)權利要求1所述的存儲器單元,其中所述讀取電路進一步包含腳注裝置。
      11.根據(jù)權利要求10所述的存儲器單元,其中所述腳注裝置耦合于接地電位與所述讀取電路的剩余部分之間。
      12.根據(jù)權利要求1所述的存儲器單元,其中源極偏壓被施加于所述讀取電路的至少一部分。
      13.根據(jù)權利要求1所述的存儲器單元,其進一步包含耦合到所述存儲元件的多個寫入電路。
      14.根據(jù)權利要求1所述的存儲器單元,其進一步包含耦合到所述存儲元件的多個讀取電路。
      15.根據(jù)權利要求1所述的存儲器單元,其中所述存儲器單元安置于由以下各者組成的群組中的一者中微處理器、數(shù)字信號處理器及存儲器陣列。
      16.一種存儲器單元,其包含存儲元件,其包含第一 NFET及第二 NFET以及第一 PFET及第二 PFET,其中每一 NFET的源極端子耦合到接地電位且每一 PFET的源極端子耦合到第一電位,其中所述第一 NFET的柵極端子耦合到所述第一 PFET的柵極端子,其中所述第二 NFET的柵極端子耦合到所述第二 PFET的柵極端子,其中所述第一 NFET的漏極端子耦合到所述第一 PFET的漏極端子,其中所述第二 NFET的漏極端子耦合到所述第二 PFET的漏極端子,且其中所述第一 NFET及第一 PFET的所述柵極端子耦合到所述第二 NFET及第二 PFET的所述漏極端子,且所述第二 NFET及第二 PFET的所述柵極端子耦合到所述第一 NFET及所述第一 PFET的所述漏極端子;寫入電路,其包含第三NFET及第四NFET,其中所述第三NFET及第四NFET的柵極端子耦合在一起且適于耦合到寫入字線,其中所述第三NFET及第四NFET的源極端子各自適于耦合到一對互補位線中的一者,其中所述第三NFET的漏極端子耦合到所述第一 NFET及第一 PFET的所述柵極端子,且其中所述第四NFET的漏極端子耦合到所述第二 NFET及第二 PFET的所述柵極端子;以及讀取電路,其包含第五NFET及第六NFET,其中所述第五NFET的源極端子耦合到所述接地電位,其中所述第五NFET的柵極端子耦合到所述第一 NFET及第一 PFET的所述漏極端子,其中所述第五NFET的漏極端子耦合到所述第六NFET的源極端子,其中所述第六NFET 的柵極端子適于耦合到讀取字線,且其中所述第六NFET的漏極端子適于耦合到讀取位線。
      17.一種存儲器單元,其包含用于存儲數(shù)據(jù)的裝置;用于將數(shù)據(jù)寫入到所述用于存儲數(shù)據(jù)的裝置中的裝置,所述用于寫入數(shù)據(jù)的裝置耦合到所述用于存儲數(shù)據(jù)的裝置;以及用于從所述用于存儲數(shù)據(jù)的裝置讀取數(shù)據(jù)的裝置,所述用于讀取數(shù)據(jù)的裝置耦合到所述用于存儲數(shù)據(jù)的裝置;其中所述用于存儲數(shù)據(jù)的裝置的至少一部分及所述用于寫入數(shù)據(jù)的裝置的至少一部分是使用較厚功能性柵極氧化物制造的,且所述用于讀取數(shù)據(jù)的裝置的至少一部分是使用較薄功能性柵極氧化物制造的。
      18.—種包含多個存儲器單元的存儲器陣列,其中至少一個存儲器單元包含存儲元件;寫入電路,其耦合到所述存儲元件;以及讀取電路,其耦合到所述存儲元件;其中所述存儲元件的至少一部分及所述寫入電路的至少一部分是使用較厚功能性柵極氧化物制造的,且所述讀取電路的至少一部分是使用較薄功能性柵極氧化物制造的。
      19.根據(jù)權利要求18所述的存儲器陣列,其中所述寫入電路進一步包含寫入字線,其中所述寫入字線適于耦合到第一電位,且所述寫入電路的剩余部分、所述讀取電路及所述存儲元件適于耦合到第二電位。
      20.根據(jù)權利要求18所述的存儲器陣列,其中所述存儲器陣列安置于由以下各者組成的群組中的一者中微處理器、數(shù)字信號處理器及存儲器。
      全文摘要
      本發(fā)明提供一種存儲器單元,其包括存儲元件、耦合到所述存儲元件的寫入電路及耦合到所述存儲元件的讀取電路。所述存儲元件的至少一部分及所述寫入電路的至少一部分是使用較厚功能性柵極氧化物制造的,且所述讀取電路的至少一部分是使用較薄功能性柵極氧化物制造的。
      文檔編號G11C11/419GK102272843SQ201080004268
      公開日2011年12月7日 申請日期2010年1月21日 優(yōu)先權日2009年1月22日
      發(fā)明者柴家明, 邁克爾·泰坦·潘, 馬尼什·加爾吉 申請人:高通股份有限公司
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