專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及半導體器件，其在存儲器單元陣列中具有擁有電阻值根據流動的電流可變的存儲器件和用于訪問該存儲器件的單元晶體管的存儲器單元。
背景技術：
作為電阻值根據流動的電流可變的典型存儲器件，電阻隨機存取存儲器器件和熔絲器件(fuse device)是已知的。電阻隨機存取存儲器件是使用了基于向/自絕緣膜的導電離子輸入/輸出和磁性膜的磁方向的導電性變化、晶體結構的位相變化(Phase change) 等的存儲器件，并且能夠可逆地改變電阻值。同時，作為熔絲器件，除了通過激光燒斷的熔絲器件之外，例如已知通過將多晶硅制成的熔絲熔毀來控制電阻值的熔絲器件(例如，參見非專利文獻1)。作為熔絲器件的另一示例，已知用于基于是否電氣地破壞了 MOS晶體管的柵氧膜來進行數據存儲的熔絲器件 (例如，參見專利文獻1)。前面的電氣可控的熔絲器件特別地稱作電熔絲(eFUSE)。相比于電氣地改變電阻值的前述電阻隨機存取存儲器，在eFUSE中，占用面積和電阻變化時流動的電流量是更大的。然而，在eFUSE中，配置是簡單的，并且在制造工藝中幾乎不需要額外的步驟。由此，經常的情況是，eFUSE不用作所謂的通用存儲器，而是用作額外信息的存儲器。例如，eFUSE用于半導體器件(集成電路)的特性調節(jié)(調整)、冗余電路選擇、特性值的可重寫存儲和完成器件后的其它信息等。通常，使用eFUSE的存儲器單元通過將一個eFUSE和一個存取晶體管串聯連接而形成。通常，eFUSE和存取晶體管之間的串聯連接路徑(單元電流路徑)的一端通過位線連接至電源供給路徑，此單元的另一端接地。在eFUSE中，例如，通過熔毀導電層并且破壞絕緣膜，能夠非常大地改變電阻值，從而可以存儲1位數據。在此情況下，在用于通過熔毀導電層并且破壞絕緣膜來進行數據存儲的寫入操作中，向前述的電源供給路徑施加寫電源電壓(下文稱為編程電壓)。從而，盡管eFUSE電阻值從低電阻變?yōu)楦唠娮?，然而相反的操作是不可能的。在存儲數?關于電阻值是保持為初始的低電阻還是已經躍變?yōu)楦唠娮璧男畔? 的讀取操作中，向前述的電源供給路徑施加讀電源電壓(下文稱為讀取電壓)。然后，存取晶體管導通，并且流動的電流的大小例如轉換為電壓值，并且進行感測?，F有技術文獻專利文獻專利文獻1 :U. S.專利第7沈9081號說明書非專利文獻非專利文獻 1 :J. Safran 等人的“A Compact eFUSE Programmable Array Memory for SOI CMOS，，，IEEE. 2007 Symposium on VLSI Circuit of Technical Papers，頁數 72-73。

發(fā)明內容
在存儲器單元中具有電阻值根據流動的電流可變的存儲器件的半導體器件中，在寫入數據時的電流值很大的情況下，應當將存取晶體管的大小剛好增大那么多。存取晶體管的必要大小取決于編程電壓的大小。然而，在以更低的電壓進行編程的情況下，應當更多地增大存取晶體管的大小。例如，以eFUSE為例，在某些情況下，存取晶體管的必要大小是同一代的SRAM存取晶體管的大小的100倍或以上那么大。存取晶體管的柵極連接至例如在行方向上按線布置的多個存儲器單元共用的存取線(其通常稱為字線)。由此，在每個存取晶體管的大小很大的情況下，字線的電容(寫電容和負載電容的總電容)變得非常大。由于在寫入操作中需要使大電流流動，因此字線電容不可避免變得非常大。然而， 這對讀取操作具有負面影響。確切地，相比于寫入操作時，在讀取操作時無需增大字線的電位。由此，在某些情況下，在讀取時施加至字線的讀取電壓低于在寫入時施加至字線的編程電壓。在實際中，由于需要在維持通過寫入操作改變的電阻值的同時讀取存儲數據，因此讀取電壓低于編程電壓。然而，在以低電壓驅動具有大電容的字線的情況下，存取時間增加。 進一步，由于字線電容非常大，因此在對字線充放電時消耗了過多的能量，這是不能降低半導體器件的功耗的抑制因素。在讀取時的存取時間很長并且期望的操作時間如上所述那樣未滿足的情況下，每一條字線可連接的存儲器單元的數目(存儲位數)受到限制。在某些情況下，與存儲器功耗由于對安裝有關的存儲器的系統(tǒng)的需要而過大的情況下類似地，出現存儲器單元數目的這種限制。據此，在減小存取時間和功耗與改善每一條字線的存儲位數之間存在折中關系。在寫入時需要大電流的eFUSE存儲器中，更加嚴格地存在這種折中。然而，在電阻值根據流動的電流可變的其他存儲器(例如，電阻隨機存取存儲器)中，應當以某種程度或另一程度類似地解決這種折中。為了解決前述的問題，本發(fā)明的一目標在于提供能夠解決或修正前述折中的半導體器件。根據本發(fā)明的半導體器件包括其中多個存儲器單元至少布置成一行的存儲器單元陣列。存儲器單元具有存儲器件，其具有根據流動的電流可變的電阻值；以及多個單元晶體管，其串聯連接至存儲器件，并且彼此并行地連接。根據前述的配置，針對每個存儲器單元，包括彼此并行連接的多個單元晶體管。由此，在工作時能夠優(yōu)化地控制流向存儲器件的電流。例如，在數據存儲的情況所需要的電流值大于讀取數據時所需要的電流值的情況下，數據存儲時導通的單元晶體管的數目能夠比讀取數據時的更大。因此，總的操作時間降低至正好的最小值。進一步，在僅導通多個單元晶體管之中的必要數目的單元晶體管的操作中，功耗比導通所有單元晶體管的操作的功耗降低更多。同時，由于操作時間和功耗降低，因此能夠增大同時驅動的存儲器單元的數目。根據本發(fā)明，能夠提供降低存取時間和功耗與改善每一條字線的存儲位數之間的折中得到解決或修正的半導體存儲器件。


圖1是根據第一實施例的半導體器件的芯片配置示圖。
圖2是通過將編程時和讀取時的電流路徑添加至圖1的芯片配置示圖所獲得的示圖。圖3是圖示比較示例的器件配置的示圖。圖4是根據第二實施例的半導體器件的芯片配置示圖。圖5是通過將編程時和讀取時的電流路徑添加至圖4的芯片配置示圖所獲得的示圖。圖6是圖示圖4的半導體器件中切換信號的邏輯組合與存取晶體管的總柵寬(W 長度)之間的關系。圖7是圖示圖4的半導體器件中測試時的控制示例的流程圖。
具體實施例方式下文參照附圖，按照后面提到的順序描述本發(fā)明的實施例。注意，將按照下列順序給出描述。1.第一實施例由兩個彼此并行布置的單元晶體管構成存取晶體管的示例(包括與比較示例對比的比較說明)2.第二實施例由三個或更多個彼此并行的單元晶體管構成存取晶體管的示例， 存取晶體管的有效柵寬通過輸入的控制信號而可變3.其它變型除了在前述第一實施例和前述第二實施例的描述中適當描述的變型以外的變型<1.第一實施例>[芯片配置]圖1圖示根據第一實施例的半導體器件的芯片配置示圖。此實施例的半導體器件包括存儲器單元陣列1 ；以及各種控制電路，其用于控制存儲器單元陣列1的編程(寫入) 和讀取。在存儲器單元陣列1中，多個存儲器單元MC布置成矩陣狀態(tài)。如稍后描述，每個存儲器單元MC均提供在位線BL和第三電壓供給線(GND線13)之間，并且例如均具有熔絲器件F和串聯連接至該熔絲器件F的存取晶體管TRB。圖1例舉了四個存儲器單元MC布置成兩列0位)父2行的情況。然而，多個存儲器單元MC的布局不限于圖1的布局，例如，可以將多個存儲器單元MC布置成一行。注意，在下列描述中，除非有特別的提及，否則多個存儲器單元MC的布局為多列X多行。下文將多個存儲器單元MC布置在列方向上的配置稱為位配置(bit configuration) 0圖1例舉了每列中的每個位配置具有同一配置的情況。然而，每個列中的每個位配置不一定具有同一配置。注意，在下列描述中，將在假設每列的位配置相對于彼此具有同一配置的情況下描述僅僅一個位配置。在此實施例中，存取晶體管TRB由兩個單元晶體管(即，第一單元晶體管TRBl和第二單元晶體管TRB》構成。第一和第二單元晶體管TRBl和TRB2均由NMOS晶體管構成， 并且彼此并行地連接。第一單元晶體管TRBl是在讀取時和編程時一直使用(導通)的單元晶體管。進一步，在存取晶體管TRB中包括的兩個單元晶體管之中，單元晶體管X之外的一個單元晶體管(第二單元晶體管TRB》是僅在讀取時使用的單元晶體管。第一和第二單元晶體管TRBl和TRB2每一個例如均具有比單個存取晶體管所構成的存取晶體管TRB的尺寸更小的尺寸。進一步，第一和第二單元晶體管TRBl和TRB2的總尺寸例如等于單個存取晶體管所構成的存取晶體管TRB的尺寸。此實施例的半導體器件具有在行方向上延伸的多條字線WL1、WL2等。字線WL1、 WL2等中的每一條均處于使得多個單元晶體管(在此實施例中為兩個)中的至少一個能夠與其它單元晶體管獨立地導通/截止的形式，并且包括與每個單元晶體管的柵極連接的多條存取線。確切地，各條字線WL1、WL2等由字線驅動信號WL[A]、ffL[B]等(稍后描述)所輸入到的第一存取線ALl和響應于字線驅動信號WL[A] ,WL[B]等生成的輔助字線驅動信號 WL[A]aUX、ffL[B]aUX等(稍后描述)所輸入到的第二存取線AL2構成。在每一單元行中， 每個存儲器單元MC中包括的第一單元晶體管TRBl的柵極連接至第一存取線ALl。類似地， 在每個單元行中，每個存儲器單元MC中包括的第二單元晶體管TRB2的柵極連接至第二存取線AL2。字線驅動信號WL [A] ,WL [B]等控制包括熔絲器件F的、從位線BL到第三電壓供給線(GND線13)的電流路徑的電連接/斷開。例如，在熔絲器件F連接至位線BL的情況下， 字線驅動信號WL [A]、WL [B]等控制熔絲器件F和第三電壓供給線(GND線13)的電連接/ 斷開。進一步，例如，在熔絲器件F連接至第三電壓供給線(GND線13)的情況下，字線驅動信號WL[A]、WL[B]等控制位線BL和熔絲器件F之間的電連接/斷開。此實施例的半導體器件包括字線驅動電路(WL_DRV)4，其生成字線驅動信號 WL[A]、WL[B]等；以及邏輯電路5，其根據字線驅動信號WL[A]、WL[B]等生成輔助字線驅動信號WL[A]aUX、ffL[B]aUX等。在圖1的示例中，將字線驅動電路4提供為每個單元行共用的電路。字線WL1、WL2等中的每一條連接至字線驅動電路4的輸出。例如，字線驅動電路 4將字線驅動信號WL[A]輸入至字線WLl中包括的第一存取線ALl，將字線驅動信號WL[B] 輸入至字線WL2中包括的第一存取線ALl。在圖1的示例中，為每一列提供一個邏輯電路5，并且邏輯電路5包括緩沖器電路 BUFl、反相器INVl和NOR電路NORl。注意，在多個存儲器單元MC布置成一行的情況下，為每個存儲器單元提供邏輯電路5。緩沖器電路BUFl插入至第一存取線ALl。緩沖器電路BUFl將從字線驅動電路4 輸入的字線驅動信號WL[A]、ffL[B]等輸出至與第一存取線ALl連接的各個第一單元晶體管 TRBl。NOR電路NORl具有2個輸入和1個輸出的配置。NOR電路NORl的輸出連接至第二存取線AL2。NOR電路NORl的一個輸入通過反相器INVl連接至第一存取線ALl，NOR電路NORl的另一個輸入連接至寫入控制線。前述寫入控制線是寫入控制信號(WRITE)輸入到的線。在此實施例中，寫入控制信號(WRITE)控制響應于字線驅動信號WL [A]、WL [B]等生成的輔助字線驅動信號WL[A]aUX、WL[B]aux等(在圖1的示例中，通過反轉字線驅動信號WL[A]、ffL[B]等的信號波形所獲的信號)到第二存取線AL2的輸出。NOR電路NORl對通過反相器INVl從第一存取線ALl輸入的信號(通過反轉字線驅動信號WL [A]、WL [B]等的信號波形所獲得的信號)與從寫入控制線輸入的信號(控制信號(WRITE))之邏輯和進行NOT(非)運算。僅在兩個輸入端兩者中都不存在輸入的情況下，NOR電路NORl輸出H(高)。在輸入至少存在于兩個輸入端中的一個的情況下，NOR電
7路NORl輸出L(低)。據此，字線驅動電路4和邏輯電路5通過將字線驅動信號WL [A]、WL [B]等輸入至第一存取線ALl并且將輔助字線驅動信號WL[A]aUX、WL[B]aux等輸入至第二存取線AL2， 控制每個存儲器單元中包括的多個單元晶體管的導通/截止。如稍后詳細描述的，字線驅動電路4和邏輯電路5控制每個存儲器單元中包括的多個單元晶體管的導通/截止，使得讀取操作時導通的單元晶體管的數目小于編程操作時(寫入操作時)導通的單元晶體管的數目。注意，在第一存取線ALl的負載很大的情況下，期望將緩沖器電路BUFl提供為用以輔助字線驅動電路4的電路。然而，在字線驅動電路4的驅動能力足夠的情況下，能夠省略緩沖器電路BUFl。進一步，圖1例舉了在有關的半導體器件中提供字線驅動電路4的情況。然而，可以與有關的半導體器件獨立地提供字線驅動電路4。在此情況下，將字線驅動信號WL[A]、 WL[B]等從與有關的半導體器件獨立提供的字線驅動電路4(即，從外部)輸入至有關的半導體器件中的第一存取線ALl。進一步，在此情況下，應當提供用于驅動第一存取線ALl的緩沖器電路BUFl。進一步，反相器INVl和NOR電路NORl需要驅動第二存取線AL2的驅動能力。圖1例舉了從器件的外部給出寫入控制信號(WRITE)的情況。然而，可以從器件的內部提供的電路給出寫入控制信號(WRITE)。接下來，針對用于控制位線電壓的配置給出描述。此實施例的半導體器件具有在列方向上延伸的多條位線BL。針對每個列逐一地分配多條位線BL。進一步，對于每個列，此實施例的半導體器件具有第一電壓供給線11、第二電壓供給線(VDD線12)、第三電壓供給線(GND線13)、寫入位選擇晶體管TRA、模式(pattern)寄存器2和讀取電路 (SEAMP+reg (靈敏放大器+寄存器))3。進一步，此實施例的半導體器件具有對于每個位配置共用的熔絲電壓供給電路(VFUSE_P. S) 6。寫入位選擇晶體管TRA的一端(源極或漏極)連接至每條位線BL的一端。讀取電路3和讀取位選擇晶體管TRC的一端(源極或漏極)連接至每條位線BL的另一端。針對每個存儲器單元MC逐一提供的多個熔絲器件F中的每一個的一端連接至每條位線BL的中間部分。彼此并行連接的第一和第二單元晶體管TRBl和TRB2中每一個的一端(源極或漏極)連接至每個熔絲器件F的另一端。第三電壓供給線(GND線1 連接至彼此并行連接的第一和第二單元晶體管TRBl和TRB2的另一端(源極和漏極中未連接至熔絲器件F的那個)。熔絲電壓供給電路6的輸出端連接至寫入位選擇晶體管TRA的另一端(源極和漏極中未連接至位線BL的那個)。模式寄存器2的輸出端連接至寫入位選擇晶體管TRA的柵極。VDD線12連接至讀取位選擇晶體管TRC的另一端(源極和漏極中未連接至熔絲器件F 的那個)。讀取控制線連接至讀取位選擇晶體管TRC的柵極。熔絲電壓供給電路6是用于例如在寫入時生成作為輸出至第一電壓供給線11的電壓值的若干[V]寫入電壓VW的電路。注意，代之熔絲電壓供給電路6，寫入電壓VW可以從外部測試器或安裝了有關的半導體器件(IC)的襯底給出。經由寫入位選擇晶體管TRA、位線BL和存儲器單元MC從第一電壓供給線11到GND 線13的路徑是第一電流(寫入電流Iw)流經的第一電流路徑(寫入電流路徑)。
寫入位選擇晶體管TRA由PMOS晶體管構成。注意，出于下列原因，寫入位選擇晶體管TRA可以由NMOS晶體管構成。在PMOS晶體管中，不存在電壓降(即，所謂的“閾值電壓(Vth)降”)。由此，PMOS晶體管具有將來自熔絲電壓供給電路6的寫入電壓VW準確地給予位線BL的優(yōu)點。同時，通過使用P型溝道晶體管，其占用的面積增大。進一步，由于在編程(寫入) 時使用P型溝道晶體管(TRA)和N型溝道晶體管(TRB)，因此在制造時應當管理(Hianage)P 型溝道晶體管。進一步，應當通過考慮P型溝道晶體管(TRA)和N型溝道晶體管(TRB)之間的特性平衡來進行設計。由此，相比于在圖1的編程時插入至電流路徑的晶體管僅為N 型存取晶體管TRB的情況，用以改變熔絲器件F的電阻的外加電壓的優(yōu)化設計顯著地更難。要如圖1所示那樣使用PMOS晶體管還是將NMOS晶體管用于寫入位選擇晶體管 TRA可以通過全面地考慮前述優(yōu)點和前述缺點而加以決定。寫入位選擇晶體管TRA例如包括在存儲器單元陣列1的位控制電路中。除了寫入位選擇晶體管TRA之外，位控制電路還包括模式保持電路2，其用于保持輸入數據并且輸出用于位的控制位；以及讀取電路3，其包括靈敏放大器和讀取數據寄存器。模式寄存器2是用于在編程時，基于輸入的位地址信號BARD對寫入位選擇晶體管 TRA進行位選擇控制的電路。確切地，與某列對應地提供的模式寄存器2將基于輸入的位地址信號BARD生成的第一位FB[a]輸入至與該列對應地提供的寫入位選擇晶體管TRA的柵極。與另一列對應地提供的模式寄存器2將基于輸入的位地址信號BARD生成的第二位 FB[b]輸入至與該列對應地提供的寫入位選擇晶體管TRA的柵極。注意，圖1例舉了布置成矩陣狀態(tài)的多個存儲器單元MC中的列的數目為2的情況。然而，通常，列的數目大于2，例如64。在此情況下，將位地址信號BARD給予每個模式寄存器2作為6比特控制信號。注意，列的數目可以大于64，例如128、256等。同時，列的數目可以小于64，例如4、8、16或32。位地址信號BARD的位數根據列的數目而確定。注意，模式寄存器2的前述功能能夠用所謂的列譯碼器替代。列譯碼器是用于確定從輸入的列地址選擇的位線開關(在此情況下，寫入位選擇晶體管TRA)的電路。讀取電路3連接至位線BL，并且具有利用靈敏放大器檢測和讀取位線BL的電位的功能。例如，將用于對電源電壓VDD進行供給控制的PMOS晶體管所構成的讀取位選擇晶體管TRC連接至位線BL。讀取位選擇晶體管TRC包括在存儲器單元陣列1的位控制電路中。 讀取位選擇晶體管TRC的源極連接至VDD線12，其漏極連接至位線BL。讀取位選擇晶體管TRC具有與寫入位選擇晶體管TRA類似的優(yōu)點和缺點。圖1圖示了不導致“Vth降(Vth drop)”的PMOS晶體管配置。然而，在所有晶體管都具有NMOS晶體管配置的優(yōu)點是優(yōu)先的情況下，讀取位選擇晶體管TRC可以具有NMOS晶體管配置。在圖1中，根據讀取位選擇晶體管TRC具有PMOS晶體管配置的事實，提供反相器 INV2，其用于將輸入的讀取控制信號(READ)反轉，并且將反轉后的信號給予讀取位選擇晶體管TRC的柵極。由此，在讀取位選擇晶體管TRC具有NMOS晶體管配置的情況下，反相器 INV2是不必要的。進一步，在讀取控制信號(READ)是低有效信號的情況下，反相器INV2同樣是不必要的。在圖1中，從器件的外部給出讀取控制信號(READ)。然而，可以在內部生成控制信號。在圖1的配置中，寫入控制信號(WRITE)是低有效信號，讀取控制信號(READ)是高有效信號。由此，其在寫入(編程)時導致〃(WRITE)，(READ) =L"，其在讀取時導致(WRITE)， (READ) = H。注意，邏輯電路5和位控制電路(模式寄存器2和讀取電路幻的連接關系類似于前述的連接關系。圖2示意性地圖示了編程操作時流動的電流。在圖2中，編程操作時的電流路徑 (第一電流路徑)由粗實線表示，讀取操作時的電流路徑(第二電流路徑)由粗虛線表示。 下文參照圖1和圖2，針對編程操作和讀取操作給出描述。[編程操作]將在假設前述配置的情況下說明第一位[a]的編程操作的示例。在編程的初始狀態(tài)下，在圖1和圖2中，所有的晶體管(TRA TRC)都處于截止的狀態(tài)。在這種狀態(tài)下，熔絲電壓供給電路6輸出正的寫入電壓VW(如，3[V]的電壓)，并且模式寄存器2、字線驅動電路4、邏輯電路5等將用于控制晶體管(TRA TRC)的信號設置到寫入時的邏輯。更確切地，模式寄存器2輸出寫入位FB[a] =0作為位選擇信號。從而，PN溝道型的寫入位選擇晶體管TRA變?yōu)樘幱趯ǖ臓顟B(tài)。進一步，字線驅動電路4(圖1)輸出字線驅動信號WL[B] = 1，并且從外部輸入寫入控制信號(WRITE) = L和讀取控制信號(READ) =L0從而，在具有記為“bita”的熔絲器件F的存儲器單元MC中，第一和第二單元晶體管 TRBl和TRB2兩者均導通，讀取位選擇晶體管TRC截止?；谇笆龅钠迷O定，伴隨著從熔絲電壓供給電路6給出的作為正電源電壓的寫入電壓VW的相對大的第一電流(寫入電流Iw)如圖2中所示那樣流動。寫入電流Iw通過第一電壓供給線11、處于導通狀態(tài)的寫入位選擇晶體管TRA和位線BL流向記為“bita”的熔絲器件F。電流被分至第一單元晶體管TRBl和第二單元晶體管TRB2，并且流入GND線 13。在相當大的電流流過如上那樣形成的電流路徑(第一電流路徑)的情況下，路線上具有最高電阻的熔絲器件F產生熱量。如果熔絲器件F例如由多晶硅構成，則由于熔毀， 熔絲器件F的電阻值變得無比地大。如果熔絲器件F例如由MOS熔絲構成，則由于絕緣破壞，熔絲器件F的電阻值變得無比地小。同時，在具有寫入位FB[b] = 1的相鄰位配置中，根據寫入位FB[b]受控的寫入位選擇晶體管TRA不導通。由此不形成電流路徑，并且熔絲器件F的電阻不增大。[讀取操作]將在假設前述配置的情況下說明第一位[a]的讀取操作。在從存儲器單元MC讀取第一位[a]的操作的初始狀態(tài)下，在圖1和圖2中，所有的晶體管(TRA TRC)都處于截止的狀態(tài)。在這種狀態(tài)下，期望將熔絲電壓供給電路6的輸出(寫入電壓VW)控制在低電平(如，0[V]的電壓)。然后，模式寄存器2、字線驅動電路 4、邏輯電路5等將用于控制晶體管(TRA TRC)的信號設置到讀取時的邏輯。更確切地，模式寄存器2輸出寫入位FB[a] = 1作為位選擇信號。從而，控制P溝道型的寫入位選擇晶體管TRA處于截止的狀態(tài)。進一步，字線驅動電路4輸出字線驅動信號WL[B] = 1，并且進一步，從外部輸入寫入控制信號(WRITE) =H和讀取控制信號(READ) =H。由于寫入控制信號(WRITE)為H，因此在具有記為“bita”的熔絲器件F的存儲器單元MC中，盡管第一單元晶體管TRBl導通，然而第二單元晶體管TRB2不能導通。進一步，由于讀取控制信號(READ)為H，因此讀取位選擇晶體管TRC導通?；谇笆龅钠迷O定，伴隨著供給VDD線12的作為正電源電壓的VDD電壓的第二電流(讀取電流Ir)流動。此時使用的VDD電壓變?yōu)樽x取電壓VR。然而，由于讀取電壓VR 小于寫入電壓VW，因此讀取電流Ir具有比寫入電流Iw的值更小的值。讀取電流Ir通過處于導通狀態(tài)的讀取位選擇晶體管TRC和位線BL從VDD線12流入被記為“bita”的熔絲器件F。電流通過處于導通狀態(tài)的第一單元晶體管TRBl流入GND線13。依據前述電流的位線BL的電位具有通過將電源電壓VDD除以讀取位選擇晶體管 TRC的導通電阻和組合電阻(其通過將熔絲器件F等的電阻添加至第一單元晶體管TRBl的導通電阻而獲得)所獲得的值。讀取電路3中的靈敏放大器在讀取位選擇晶體管TRC的漏極端輸入分壓值VD，并且例如通過參照某個標準確定有關的分壓值VD是高還是低。結果例如被放大為電源電壓擺動的讀取信號。放大后的讀取信號暫時保持在讀取電路3中的輸出寄存器中，并且在從其它位配置讀取的所有位都被設置時輸出至外部。注意，在讀取信號例如由外部測試器讀取的情況下，用戶能夠知道其信息，這能夠用于估計。接下來通過說明比較示例的配置，針對根據圖1和圖2所圖示的第一實施例的電路的操作相比于比較示例的優(yōu)點給出描述。[比較示例]圖3是圖示比較示例的器件配置的示圖。在比較示例中，模式寄存器2、寫入位選擇晶體管TRA、讀取電路3、讀取位選擇晶體管TRC和熔絲電壓供給電路6的連接關系和功能與此實施例的半導體器件中的連接關系和功能類似。然而，在比較示例中，沒有提供此實施例的NOR電路N0R1、反相器INV1、第二存取線AL2、寫入控制信號(WRITE)輸入到的寫入控制線、第二單元晶體管TRB2。在比較示例的存儲器單元MC中，連接至熔絲器件F的存取晶體管TRB由單個NMOS 晶體管構成。從而，由于寫入時應當驅動相當大的電流，因此將存取晶體管TRB的尺寸設為相當大的值。[比較示例的編程操作]接下來將在假設比較示例(圖幻的前述配置的情況下說明第一位[a]的編程操作。在編程的初始狀態(tài)下，在圖3中，所有的晶體管(TRA TRC)都處于截止狀態(tài)。在這種狀態(tài)下，熔絲電壓供給電路6輸出正的寫入電壓VW(如，3[V]的電壓)，并且模式寄存器2、字線驅動電路4等將用于控制晶體管(TRA TRC)的信號設置到寫入時的邏輯。更確切地，模式寄存器2輸出寫入位FB[a] = 0作為位選擇信號。從而，PN溝道型的寫入位選擇晶體管TRA變?yōu)樘幱趯ǖ臓顟B(tài)。進一步，字線驅動器(WL_DRV)輸出字線驅動信號WL[B] = 1，并且進一步，從外部輸入讀取控制信號(READ) =L0從而，在具有記為“bita”的熔絲器件F的存儲器單元MC中，具有大尺寸的單個存取晶體管TRB導通，并且讀取位選擇晶體管TRC截止?；谇笆龅钠迷O定，伴隨著從熔絲電壓供給電路6給出的作為正電源電壓的寫入電壓VW的相對大的第一電流(寫入電流Iw)如圖3中所示那樣流動。寫入電流Iw通過第一電壓供給線11、處于導通狀態(tài)的寫入位選擇晶體管TRA和位線BL流入記為“bita”的熔絲器件F。電流通過具有大尺寸的存取晶體管TRB流入GND線13。在相當大的電流流過如上那樣形成的電流路徑(第一電流路徑)的情況下，路線上具有最高電阻的熔絲器件F產生熱量。在此情況下，如果熔絲器件F例如由多晶硅構成， 則由于熔毀，熔絲器件F的電阻值變得無比地大。如果熔絲器件F例如由MOS熔絲構成，則由于絕緣破壞，熔絲器件F的電阻值變得無比地小。同時，在具有寫入位FB[b] = 1的相鄰位配置中，根據寫入位FB[b]受控的寫入位選擇晶體管TRA不導通。由此不形成電流路徑，并且熔絲器件F的電阻不增大。[比較示例的讀取操作]接下來將在假設比較示例的前述配置的情況下說明第一位[a]的讀取操作(圖 3)。在從存儲器單元MC讀取第一位[a]的操作的初始狀態(tài)下，在圖3中，所有的晶體管(TRA TRC)都處于截止的狀態(tài)。在這種狀態(tài)下，期望將熔絲電壓供給電路6的輸出(寫入電壓VW)控制在低電平(如，0[V]的電壓)。然后，模式寄存器2、字線驅動電路4等將用于控制晶體管(TRA TRC)的信號設置到讀取時的邏輯。更確切地，模式寄存器2輸出寫入位FB[a] = 1作為位選擇信號。從而，控制P溝道型的寫入位選擇晶體管TRA處于截止的狀態(tài)。進一步，字線驅動電路4輸出字線驅動信號WL[B] = 1，并且控制具有大的單個尺寸的存取晶體管TRB處于導通的狀態(tài)。進一步，從外部輸入讀取控制信號(READ) =H0由于寫入控制信號(WRITE)為H，因此讀取位選擇晶體管TRC導通?；谇笆龅钠迷O定，伴隨著供給VDD線12的作為正電源電壓的VDD電壓的第二電流(讀取電流Ir)流動。此時使用的VDD電壓變?yōu)樽x取電壓VR。然而，由于讀取電壓VR 小于寫入電壓VW，因此讀取電流Ir具有比寫入電流Iw的值更小的值。讀取電流Ir通過處于導通狀態(tài)的讀取位選擇晶體管TRC和位線BL從VDD線12流入被記為“bita”的熔絲器件F。電流通過處于導通狀態(tài)的存取晶體管TRB流入GND線13。根據前述電流的位線BL的電位具有通過將電源電壓VDD除以讀取位選擇晶體管 TRC的導通電阻和組合電阻(其通過將熔絲器件F等的電阻添加至存取晶體管TRB的導通電阻而獲得)所獲得的值。讀取電路3中的靈敏放大器在讀取位選擇晶體管TRC的漏極端輸入分壓值VD，并且例如通過參照某個標準確定有關的分壓值VD是高還是低。結果例如被放大為電源電壓擺動的讀取信號。放大后的讀取信號暫時保持在讀取電路3中的輸出寄存器中，并且在從其它位配置讀取的所有位都被設置時輸出至外部。注意，在讀信號例如由外部測試器讀取的情況下，用戶能夠知道其信息，這能夠用于估計。接下來針對相比于圖3的比較示例的圖1和圖2中所示的此實施例的電路的優(yōu)點給出描述。在此實施例中，將存取晶體管TRB分割至第一單元晶體管TRBl和第二單元晶體管 TRB2。第一單元晶體管TRBl連接至第一存取線ALl，而第二單元晶體管TRB2連接至第二存取線AL2。同時，在比較示例中，存取晶體管TRB由具有大尺寸的單個存取晶體管構成，并且存取晶體管TRB連接至單條字線。如上面那樣，每個存儲器單元配置彼此不同。然而，在此實施例中，在編程操作時，第一存取線ALl和第二存取線AL2均并發(fā)地受到驅動，并且流過熔絲器件F的電流分流到第一單元晶體管TRBl和第二單元晶體管TRB2。由此，關于編程操作，在此實施例和比較示例之間沒有很大的差異。注意，在圖1 圖3中，在具有大電容的字線啟動并且隨后寫入位選擇晶體管TRA 被控制為導通的情況下，字線的大電容不會影響編程速率。同時，在讀取操作中，在此實施例和比較示例之間具有差異。在此實施例中，在讀取時，僅第一存取線ALl受到驅動。結果，存取晶體管TRB的一部分(即，第一單元晶體管 TRB1)導通，而作為存取晶體管TRB的剩余部分的第二單元晶體管TRB2截止。由此，讀取時的字線WL的電容(布線電容和負載電容的總電容)變?yōu)閮H僅是第一存取線ALl的電容。 由此，能夠將主要確定第一單元晶體管TRBl的柵負載的第一存取線ALl的電容設置得小于比較示例中的字線的電容。由此，在此情況下，在讀取時能夠加快第一單元晶體管TRBl的切換。例如，在編程時使用(導通)而在讀取時不使用(截止)的第二單元晶體管TRB2 的尺寸增大并且在讀取和編程時使用(導通)的第一單元晶體管TRBl的尺寸減小的情況下，相比于比較示例，能夠加快讀取時的切換速率。例如，第一單元晶體管TRBl和第二單元晶體管TRB2之間的分割比(尺寸比)設為1 3。在此情況下，單純在讀取時使用的第一單元晶體管TRBl的柵電容大約為第二單元晶體管TRB2的四分之一那樣大。幾十 幾百個晶體管柵電容(在某些情況下，幾千個晶體管柵電容)連接至每條存取線(ALl和AL2)。由此，在柵電容充分大于布線自身的電容的情況下，每條存取線(ALl和AL2)的負載電容大致變?yōu)榕c前述晶體管尺寸比具有正相關性的值。讀取時的存取時間與熔絲器件F的電阻值、讀取位選擇晶體管TRC的導通電阻等有關。然而，存取線(或，字線)的負載電容是使存取時間變長的主要因素。在此實施例中， 存取線(或，字線)的負載電容能夠比比較示例中更加顯著地減小。由此，在此實施例中， 具有正好那么多地顯著減小存取時間的優(yōu)點。同時，圖3的存取晶體管TRB由單個晶體管構成，并且其尺寸基于對于寫入時流過大電流的需要而確定。由此，尺寸顯著地大于讀取位選擇晶體管TRC和其它外圍電路的晶體管的尺寸。由此，比較示例具有讀取時的存取時間很長的這一待改進點。進一步，很多的功耗被消耗用于在增大和減小電位時對布線電容進行充放電。由此，存取線(或，字線)的負載電容能夠比比較示例的情況下更加顯著地減少這一事實在很大程度上同樣有助于取得低功耗。進一步，在比較示例的配置中，在某些情況下，讀取時的存取時間很長，并且未滿足期望的操作時間。在此情況下，每一條字線可連接的存儲器單元的數目(存儲位數)受到限制。在存儲器功耗由于對于安裝了存儲器的系統(tǒng)的需要而過大的情況下，類似地出現對存儲器單元數目的這種限制。在比較示例的器件配置中，減少存取時間和功耗與改善每一條字線的存儲位數不能同時實現。在此實施例中，解決或修正了這種折中，從而使設計自由度更加地擴大化。據此， 能夠在滿足期望的高速和低功耗特性的同時實現給定的小尺寸存儲器和給定的大尺寸存儲器兩者。
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<2.第二實施例〉圖4圖示根據第二實施例的半導體器件的芯片配置示圖。進一步，圖5圖示工作時流動的電流的路徑。將針對圖4和5與根據第一實施例的圖1和2之間的差異給出描述。 在圖4和5中，附有與圖1和2相同的附圖標記的組成部分的描述將予以省略。在此實施例中，存取晶體管TRB由三個單元晶體管(即，第一單元晶體管TRB1、第二單元晶體管TRB2和第三單元晶體管TRB!3)構成。第一、第二和第三單元晶體管TRB1、TRB2 和TRB每一個均由NMOS晶體管構成，并且彼此并行地連接。在此實施例中，第一單元晶體管TRBl是在讀取時和編程時一直使用(導通)的單元晶體管(下文稱為“單元晶體管X”)。進一步，第二和第三單元晶體管TRB2和TRB3每一個均是基于稍后描述的切換信號確定在讀取時和編程時是否要使用(導通或截止)的單元晶體管(下文稱為“單元晶體管Y” )。在存取晶體管TRB由單個存取晶體管構成的情況下，第一、第二和第三單元晶體管TRB1、TRB2和TRB3例如分別具有比存取晶體管TRB的尺寸更小的尺寸。進一步，在存取晶體管TRB由單個存取晶體管構成的情況下，第一、第二和第三單元晶體管TRB1、TRB2和TRB3的總尺寸例如等效于存取晶體管TRB的尺寸。例如，在存取晶體管TRB由單個存取晶體管構成的情況下，第一和第二單元晶體管TRBl和TRB2的總尺寸例如可以等效于存取晶體管TRB的尺寸。進一步，在存取晶體管TRB由單個存取晶體管構成的情況下，第一和第三單元晶體管TRBl和TRB3的總尺寸例如可以等效于存取晶體管TRB的尺寸。進一步，在此實施例中，每條字線WL由存取線AL1、AL2和AL3(其數字⑶等于存取晶體管TRB中包括的單元晶體管的數目)構成。存取線ALl連接至第一單元晶體管TRBl 的柵極，存取線AL2連接至第二單元晶體管TRB2的柵極，存取線AL3連接至第三單元晶體管TRB3的柵極。存取線ALl是字線驅動信號WL[A]、WL[B]等所輸入到的線。存取線AL2 和AL3是響應于字線驅動信號WL [A] ,WL [B]生成的輔助字線驅動信號ffL[A]auX、ffL[B]auX 等所輸入到的線。針對每一列提供一個邏輯電路5。在此實施例中，邏輯電路5例如包括一個緩沖器電路BUF1、一個反相器INVl和NOR電路NORl與N0R2 (其數字⑵等于存取晶體管TRB中包括的單元晶體管Y的數目)。注意，在多個存儲器單元MC布置成一行的情況下，針對每個存儲器單元提供邏輯電路5。NOR電路NORl和N0R2具有2個輸入和1個輸出的配置。NOR電路NORl的輸出連接至第二存取線AL2。NOR電路NORl的一個輸入通過反相器INVl連接至第一存取線ALl， NOR電路NORl的另一輸入連接至切換信號線。類似地，NOR電路N0R2的輸出連接至第三存取線AL3。NOR電路N0R2的一個輸入通過反相器INVl連接至第一存取線ALl，NOR電路 N0R2的另一輸入連接至切換信號線。前述的切換信號線是切換信號輸入到的線。切換信號是用于控制響應于字線驅動信號WL[A]、WL[B]生成的輔助字線驅動信號WL[A]aUX、WL[B] aux等至存取線AL2和AL3的輸出的信號。即，切換信號是用于控制與存取線AL2和AL3連接的第二和第三單元晶體管TRB2和TRB3的導通/截止的信號。NOR電路NORl和N0R2對通過反相器INVl從第一存取線ALl輸入的信號(通過反轉字線驅動信號WL [A]、WL [B]等的信號波形所獲得的信號)與從切換信號線輸入的信號 (切換信號)之邏輯和進行NOT運算。僅在兩個輸入端兩者中均不存在輸入的情況下，NOR電路NORl和N0R2輸出H(高)。在輸入至少存在于兩個輸入端中的一個的情況下，NOR電路NORl和N0R2輸出L (低)。據此，字線驅動電路4和邏輯電路5通過將字線驅動信號WL [A]、WL [B]等輸入至第一存取線ALl并且將輔助字線驅動信號WL [A] aux.WL [B] aux等輸入至第二存取線AL2和第三存取線AL3，控制每個存儲器單元中包括的多個單元晶體管的導通/截止。如稍后詳細描述的，字線驅動電路4和邏輯電路5控制每個存儲器單元中包括的多個單元晶體管的導通/截止，使得讀取操作時導通的單元晶體管的數目小于編程操作時(寫入操作時)導通的單元晶體管的數目。注意，在此實施例中，由于存取晶體管TRB中包括的單元晶體管Y的數目為2，因此僅在讀取時導通的單元晶體管的數目在圖4中最大為“2”。然而，該數目可以是“1”。寫入測試方式下的切換信號WTESTO作為切換信號輸入至NOR電路N0R2的兩個輸入之一。進一步，寫入測試方式下的切換信號WTESTl作為切換信號輸入至NOR電路NORl 的兩個輸入之一，而不是圖1情況下的寫入控制信號(WRITE)。注意，前述的兩個切換信號 WTESTO和WTESTl可以是從器件的外部輸入的信號，或者可以是基于外部輸入信號而在器件的內部電路中生成的信號。第二實施例的其它配置與第一實施例的相同。注意，盡管未說明，然而在圖4中， 如圖1中那樣，可以輸入控制模式寄存器2的信號，并且進一步，可以根據需要在器件中提供字線驅動電路4。在圖4的電路配置中，編程時存取晶體管的尺寸是四級可變的，并且編程條件的調節(jié)是可能的。進一步，在調節(jié)的編程條件下，關于讀取時的電流路徑，除了第一單元晶體管TRBl之外，另外導通的單元晶體管的數目也能夠增大。然而，將在假設第一單元晶體管 TRBl的尺寸固定至讀取時給出必要驅動能力的尺寸并且編程時的存取晶體管的尺寸(總柵寬)是四級可變的情況下給出下列描述。圖6圖示切換信號WTESTO和WTESTl的邏輯組合與第一 第三單元晶體管 TRBl TRB3的總柵寬(W長度)之間的關系。在此示例中，第一單元晶體管TRBl的W長度是5 [ μ m]，第二單元晶體管TRB2的W長度是20 [ μ m]，第三存取晶體管TRB3的W長度是 10[μ m]O如附圖中所示，切換信號WTESTO和WTESTl的邏輯組合由外部測試器等控制。此時，確定存取晶體管的寫入電流Iw的電流驅動能力的總W長度能夠以5[μπι]、15[μπι]、 25[μπι]和35[μπι]這四個階段受控。圖7圖示測試時的控制示例。這種控制的假定示例例如包括熔絲器件F的適當熔斷電流(寫入電流)根據產品完成性改變的情況下的優(yōu)化、用于滿足顧客熔斷條件的W 長度的優(yōu)化。下文通過以用以滿足顧客熔斷條件的W長度的優(yōu)化作為示例來給出描述。在圖7的步驟STl中，在產品估計(試生產等)或產品出貨測試時，在具有測試位的用于測試的存儲器單元陣列中，切換信號WTESTO和WTESTl的邏輯如圖6中所示那樣以不同方式改變。進一步，每當邏輯改變時，重復地熔斷熔絲器件F。注意，用于測試的存儲器單元陣列可以在之前形成在產品中，或者可以將從同一晶圓或晶圓批次(lot)任意取樣的器件(芯片)用于測試。在步驟ST2中，對于具有在各種條件下熔斷的熔絲器件F的器件，基于此時的寫入電流和讀取結果，獲得對于顧客熔斷條件優(yōu)化的切換信號WTESTO和WTESTl的邏輯組合。在步驟ST3中，將獲得的切換信號WTESTO和WTESTl的優(yōu)化邏輯組合設置在半導體器件中的寄存器中(未在圖4和圖5中示出)。然后，在配備有前述設置的出貨后的產品中，對于出貨顧客(shipment customer)的顧客熔斷條件優(yōu)化下的熔絲編程是可能的。接下來，作為示例，針對圖6中的切換信號WTESTO = 0和WTESTl = 1的組合的編程操作給出描述。注意，編程操作和讀取操作的基本部分類似于第一實施例。即，對于控制寫入位選擇晶體管TRA和讀取位選擇晶體管TRC以用于偏置設定、驅動字線驅動信號WL[B] 和讀取電路3的操作，其描述將在下文省略。在編程操作中，由于切換信號WTESTO為0，因此將圖5的NOR電路NORl的輸出 (即，第二存取線AL2)驅動在高電平。進一步，由于切換信號WTESTl為1，因此將圖5的 NOR電路N0R2的輸出(即，第三存取線AL3)保持在初始狀態(tài)下的低電平。由此，第一單元晶體管TRBl和第二單元晶體管TRB2導通，并且第三單元晶體管TRB3截止。在圖5中，實線和細間距點劃線圖示了寫入電流Iw流經第一單元晶體管TRBl和第二單元晶體管TRB2 的兩個路徑而沒有流經第三存取晶體管TRB3的路徑的狀態(tài)。同時，在讀取時，在圖5的邏輯組合中，通過如圖5的粗間距點劃線中所示那樣將切換信號WTESTO和WTESTl兩者均設為“ 1 ”，讀取電流Ir僅流經第一單元晶體管TRBl。在第二實施例中，將存取晶體管TRB分割至第一單元晶體管TRB1、第二單元晶體管TRB2和第三單元晶體管TRB3。第一單元晶體管TRBl連接至第一存取線AL1，第二單元晶體管TRB2連接至第二存取線AL2，第三單元晶體管TRB3連接至第三存取線AL3。同時， 在比較示例中，存取晶體管TRB由具有大尺寸的單個存取晶體管構成，并且存取晶體管TRB 連接至單條字線。如上面那樣，每個存儲器單元配置彼此不同。然而，在第二實施例中，在編程操作時，第一存取線ALl、第二存取線AL2和第三存取線AL3都并發(fā)地受到驅動，僅第一存取線ALl和第二存取線AL2并發(fā)地受到驅動，或者僅第一存取線ALl和第三存取線AL3 并發(fā)地受到驅動。流經熔絲器件F的電流被分流至每一個均與受驅動的存取線連接的多個單元晶體管。由此，關于編程操作，在此實施例和比較示例之間沒有很大的差異。同時，在讀取操作中，在此實施例和比較示例中存在差異。在此實施例中，在讀取時，僅第一存取線ALl受到驅動。結果，存取晶體管TRB的一部分(即，第一單元晶體管 TRB1)導通，作為存取晶體管TRB的剩余部分的第二和第三單元晶體管TRB2和TRB3截止。 由此，讀取時的字線WL的電容(布線電容和負載電容的總電容)變?yōu)閮H僅是第一存取線 ALl的電容。由此，能夠將主要確定第一單元晶體管TRBl的柵負載的第一存取線ALl的電容設置得小于比較示例中的字線的電容。由此，在此情況下，讀取時存取時間的高速和低功耗是可能的。進一步，由于每一條字線可連接的位數能夠增大，因此能夠獲得大電容。進一步，在此實施例中，在編程時，能夠改變用于編程的晶體管的尺寸。由此，能夠調節(jié)編程時的電壓、時間等。<3.其它修改〉前述第一實施例和前述第二實施例的存取晶體管的單元配置和控制方法廣泛地適用，只要包括電阻值根據流動的電流可變的存儲器件即可。例如，本發(fā)明可適用于電阻隨機存取存儲器件。本發(fā)明可適用于的電阻隨機存取存儲器件的示例包括使用了基于向/自絕緣膜的導電離子輸入/輸出和磁性膜的磁方向的導電性變化、晶體結構的位相變化等的存儲器件。如根據第二實施例的圖6中所例舉的那樣，W長度不限于“TRB1 TRB2 TRB3 =1:2: 4”，而是能夠采用其它的比值組合。進一步，第一實施例中例舉的W長度不限于 "TRB1 TRB2 = 1 3”，而是例如可以為 1 2，1 4,1 5 等。進一步，在編程時和讀取時均導通的第一單元晶體管TRBl的W長度不一定小于其它單元晶體管的W長度。在存儲器件是熔絲器件F的情況下，寫入電流Iw應當顯著地大于讀取電流Ir。由此，在其電流差很大的情況下，第一單元晶體管TRBl的W長度期望地小于其它單元晶體管的W長度。然而，尤其是在前述的另一電阻隨機存取存儲器件中，例如，在其電流差相當小的情況下，第一單元晶體管TRBl的W長度能夠等于或小于其它單元晶體管的W長度。在第一和第二實施例中，通過作為外部控制信號的寫入控制信號(WRITE)或切換信號WTESTO和WTESTl以及內部的邏輯電路5 (和字線驅動電路4)來進行單元晶體管的切換。單元晶體管的切換可以僅通過外部的控制信號來進行。在此情況下，第一存取線ALl和第二存取線AL2(以及第三存取線AL3)的驅動信號的每一個均從外部輸入作為控制信號。進一步，在第二實施例中的測試后優(yōu)化了切換信號WTESTO和WTESTl之后，能夠僅由內部電路將單元晶體管的切換控制為由內部寄存器保持。在此情況下，作為“內部電路”， 例舉了包括邏輯電路5和寄存器(未圖示)的配置。已經特別地參照本發(fā)明的實施例和變型描述了本發(fā)明。然而，本發(fā)明不限于前述實施例等，而是可以進行各種變型。例如，在第二實施例中，已經針對基于切換信號確定讀取時和編程時是否使用 (導通或截止)的單元晶體管的數目為2的情況給出了描述。然而，其數目可以是三個或更多個。進一步，在前述實施例等中，已經針對讀取時和編程時一直使用(導通)的單元晶體管的數目為1的情況給出了描述。然而，其數目可以是兩個或更多個。
權利要求
1.一種半導體器件，包含存儲器單元陣列，其中多個存儲器單元至少布置成一行，其中存儲器單元具有存儲器件，其具有根據流動的電流而可變的電阻值，以及多個單元晶體管，其串聯連接至存儲器件，并且彼此并行地連接。
2.如權利要求1所述的半導體器件，包含多條存取線，其以每個存儲器單元中的多個單元晶體管中的至少一個能夠與其它單元晶體管獨立地導通/截止的形式連接至每個單元晶體管的柵極。
3.如權利要求2所述的半導體器件，包含用于多個存儲器單元布置成一行的情況下的每個存儲器單元和用于多個存儲器單元布置成多行X多列的情況下的每列，第一電流路徑，相對大的第一電流通過該第一電流路徑流向存儲器件，以及第二電流路徑，相對小的第二電流通過該第二電流路徑流向存儲器件，并且還包含控制電路，其控制每個存儲器單元中包括的多個單元晶體管的導通/截止，使得在每個存儲器單元中，第二電流流過第二電流路徑時導通的單元晶體管的數目小于第一電流流過第一電流路徑時導通的單元晶體管的數目。
4.如權利要求3所述的半導體器件，其中每個存儲器單元包括一個第一單元晶體管和一個第二單元晶體管作為所述多個單元晶體管，在每個存儲器單元中，所述控制電路在使第一電流流向存儲器件的情況下導通第一單元晶體管，在使第二電流流向存儲器件的情況下同樣導通第一單元晶體管，并且在每個存儲器單元中，所述控制電路在使第一電流流向存儲器件的情況下導通第二單元晶體管，在使第二電流流向存儲器件的情況下截止第二單元晶體管。
5.如權利要求4所述的半導體器件，其中，所述多條存取線包括一條第一存取線，其連接至一行中的每個存儲器單元中包括的第一單元晶體管的柵極，以及一條第二存取線，其連接至一行中的每個存儲器單元中包括的第二單元晶體管的柵極，并且其中控制電路通過將第一控制信號輸入至第一存取線并且將由第一控制信號和第二控制信號生成的第三控制信號輸入至第二存取線，控制第一單元晶體管和第二單元晶體管的導通/截止。
6.如權利要求3所述的半導體器件，其中每個存儲器單元包括一個第一單元晶體管和多個第二單元晶體管作為所述多個單元晶體管，在每個存儲器單元中，所述控制電路在使第一電流流向存儲器件的情況下導通第一單元晶體管，在使第二電流流向存儲器件的情況下同樣導通第一單元晶體管，并且在每個存儲器單元中，所述控制電路在使第一電流流向存儲器件的情況下導通所有的第二單元晶體管，在使第二電流流向存儲器件的情況下僅導通作為多個第二單元晶體管中的一部分的一個或多個單元晶體管。
7.如權利要求6所述的半導體器件，其中， 所述多條存取線包括一條第一存取線，其連接至一行中的每個存儲器單元中包括的第一單元晶體管的柵極，以及多條第二存取線，其每一條均針對每個存儲器單元逐一連接至一行中的每個存儲器單元中包括的多個第二單元晶體管中每一個的柵極，并且其中控制電路通過將第一控制信號輸入至第一存取線并且將由第一控制信號和第二控制信號生成的第三控制信號輸入至多條第二存取線，控制第一單元晶體管和多個第二單元晶體管的導通/截止。
8.如權利要求2所述的半導體器件，其中存儲器件是電阻值能夠根據流動的電流不可逆地變化的電熔絲器件。
全文摘要
公開的是存取時間或功耗的降低與每條字線的存儲位數的改善能夠得到平衡的半導體器件。存儲器單元陣列(1)具有存儲器單元(MC)和多個單元晶體管(TRB1、TRB2)以至少一條線的寬度布置的配置，所述存儲器單元(MC)包含電阻值根據流動的電流而變化的熔絲元件(F)，所述多個單元晶體管(TRB1、TRB2)并聯連接至所述熔絲元件(F)。在該半導體器件中，多個單元晶體管(TRB1、TRB2)之中的要導通的單元晶體管的數目可以由要從外部輸入的寫入控制信號(WRITE)和內部的邏輯電路(5)(以及字線驅動器電路(4))控制。
文檔編號G11C17/14GK102460586SQ20108002652
公開日2012年5月16日 申請日期2010年6月8日 優(yōu)先權日2009年6月15日
發(fā)明者鳥毛裕二 申請人:索尼公司