專利名稱：一種nrzi解碼并行設(shè)計電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種解碼電路，尤其涉及一種NRZI解碼的并行設(shè)計電路。
背景技術(shù)：
隨著電子技術(shù)的發(fā)展，USB設(shè)備已經(jīng)大量應(yīng)用于日常生活中。USB技術(shù)采用串行總線，數(shù)據(jù)逐位依次傳送。USB系統(tǒng)中數(shù)據(jù)傳輸采用反向非歸零(Non Return to Zero Invert,簡稱“NRZI，，)編碼方式，這種編碼方式既能保證數(shù)據(jù)傳送的完整性，又不需獨立的時鐘信號和數(shù)據(jù)一起發(fā)送。當遇到O電平信號時NRZI編碼數(shù)據(jù)流發(fā)生跳變，而遇到1電平信號時保持不變。數(shù)據(jù)流中的跳變使解碼器可以與收到的數(shù)據(jù)保持同步，因而不必提供獨立的時鐘信號。大多數(shù)情況下，NRZI編碼與位填充一起使用，因為一長串的連續(xù)1將會導(dǎo)致無電平跳變，從而引起接收器最終丟失同步信號，解決辦法是采用位填充技術(shù)。即在連續(xù)傳輸六個1的情況下填充一個0，使得NRZI編碼數(shù)據(jù)流中發(fā)生跳變，這就確保接收器至少可以在每七個的時間間隔內(nèi)從數(shù)據(jù)流中會檢測到一次跳變，從而使接收器和傳送的數(shù)據(jù)保持同步。 UTMI (USB2. 0 Transceiver Macrocell Interface)發(fā)送端負責在 NRZI 編碼前的數(shù)據(jù)流中插入一個O電平，即填充位操作；UTMI接收端須在NRZI解碼后的數(shù)據(jù)中，當出現(xiàn)六個連續(xù)1 電平后，把其后的一個O電平給抽取出來丟棄，即位抽取操作。如果在接收到的數(shù)據(jù)中，六個連續(xù)的1后跟隨的不是O而是1，則產(chǎn)生錯誤，產(chǎn)生出錯信號。傳統(tǒng)的NRZI解碼碼采用串行設(shè)計來實現(xiàn)的，由于高速模式下，USB的數(shù)據(jù)率是 480Mbps，在串行處理NRZI解碼操作時，需要的工作時鐘為480MHz，極大地增加了電路的功耗。為能有效降低電路功耗，本發(fā)明旨在提供一種并行設(shè)計方法，降低功耗同時能滿足電路需求。

發(fā)明內(nèi)容
本發(fā)明目的提供一種NRZI解碼并行設(shè)計電路，由二選一選擇器和多個同或運算單元構(gòu)成。本發(fā)明技術(shù)方案，在降低時鐘頻率的同時，能有效大幅降低電路的功耗，滿足應(yīng)用需求。一種NRZI解碼并行設(shè)計電路，由二選一選擇器和多個同或運算單元構(gòu)成。二選一選擇器，根據(jù)不同的控制信號選擇輸出值；同或運算單元，由多個同或運算單元構(gòu)成，用于進行同或運算；本發(fā)明采用一個二選一選擇器MUX和八個同或運算單元XN0R，其輸入位寬為8比特。二選一選擇器在同步信號sync的控制下輸入NRZI解碼運算的初始值，八個同或運算模單元采樣外部輸入的八位數(shù)據(jù)，同時進行同或運算并產(chǎn)生運算結(jié)果。整個電路由組合電路構(gòu)成，并行傳輸?shù)臄?shù)據(jù)能同時完成運算，并輸出結(jié)果。通過本發(fā)明提供的內(nèi)容，在傳統(tǒng)電路設(shè)計中采用高速傳輸時，其時鐘頻率能降低 1/8，并能較大程度降低電路中的功耗。


圖1本發(fā)明提供的NRZI解碼并行設(shè)計電路結(jié)構(gòu)圖具體實施方案以下結(jié)合附圖1對本發(fā)明提出的內(nèi)容進行詳細的描述。圖1為本發(fā)明電路結(jié)構(gòu)圖， 如圖所示，八個同或XNOR運算單元分別為同或運算單元XN0R0、同或運算單元XN0R1、同或運算單元XN0R2、同或運算單元XN0R3、同或運算單元XN0R4、同或運算單元XN0R5、同或運算單元XN0R6以及同或運算單元XN0R7。二選一選擇器MUX在sync信號的控制下輸入NRZI 解碼運算的初始值，由八個同或運算單元XNOR采樣外部輸入的八位數(shù)據(jù)，同時進行并同或運算并產(chǎn)生運算結(jié)果。當有數(shù)據(jù)和信號傳輸時，電路首先通過sync信號判斷當前這一字節(jié)的數(shù)據(jù)是否為第一字節(jié)數(shù)據(jù)。sync位寬為1比特，表示當前這字節(jié)數(shù)據(jù)是否為需進行NRZI解碼的數(shù)據(jù)的開始。ini_ValUe位寬為1比特，表示開始進行NRZI解碼的初始值，根據(jù)具體應(yīng)用設(shè)定為 1，b 1或1，b0。din位寬為8比特，表示需進行NRZI解碼的并行輸入數(shù)據(jù)；dout位寬為8 比特，表示經(jīng)NRZI解碼后的輸出結(jié)果。如果sync為l’bl，表明當前這一字節(jié)的數(shù)據(jù)是當前這包數(shù)據(jù)中的第一字節(jié)數(shù)據(jù)， 把預(yù)先設(shè)置或外部輸入的初始值ini^alue通過二選一選擇器輸入到同或XNORO運算單元；否則，則表明當前這一字節(jié)的數(shù)據(jù)不是第一字節(jié)數(shù)據(jù)，把前一周期輸入數(shù)據(jù)的最后一位 din[7]通過二選一選擇器輸入到同或XNORO運算單元。與此同時，把外部輸入的并行數(shù)據(jù) din[7:0]分別按位輸入到不同的同或XNOR運算單元，其中，din
表示din[7:0]中的第 1位數(shù)據(jù)，din[l]表示din[7:0]中的第2位數(shù)據(jù)，din[2]表示din[7:0]中的第3位數(shù)據(jù)， din [3]表示din [7 0]中的第4位數(shù)據(jù)，din [4]表示din [7 0]中的第5位數(shù)據(jù)，din [5]表示 din [7:0]中的第6位數(shù)據(jù)，din [6]表示din [7:0]中的第7位數(shù)據(jù)，din [7]表示din [7:0] 中的第8位數(shù)據(jù)。通過同或運算產(chǎn)生出當前這一位的輸出結(jié)果，并通過dout[7:0]輸出出來。其中輸入數(shù)據(jù)的最后一位din[7]反饋到二選一選擇器MUX，以用來做下一次NRZI解碼運算，其中dout
表示dout [7:0]中的第1位數(shù)據(jù)，dout[l]表示dout [7:0]中的第2 位數(shù)據(jù)，dout [2]表示dout [7 0]中的第3位數(shù)據(jù)，dout [3]表示dout [7 0]中的第4位數(shù)據(jù)，dout [4]表示dout [7:0]中的第5位數(shù)據(jù)，dout [5]表示dout [7:0]中的第6位數(shù)據(jù)， dout [6]表示dout [7:0]中的第7位數(shù)據(jù)，dout [7]表示dout [7:0]中的第8位數(shù)據(jù)。
權(quán)利要求
1.一種NRZI解碼并行設(shè)計電路，由二選一選擇器和多個同或運算單元構(gòu)成，其特征在于同步信號sync控制二選一選擇器的輸入NRZI解碼電路的初始值，多個同或運算模單元采樣外部輸入數(shù)據(jù)進行同或運算。
2.如權(quán)利要求1所述的一種NRZI解碼并行設(shè)計電路，其特征在于所述電路輸入數(shù)據(jù)位寬為八比特。
3.如權(quán)利要求1所述的一種NRZI解碼并行設(shè)計電路，其特征在于所述同或運算單元為八個。
4.如權(quán)利要求1或3所述的一種NRZI解碼并行設(shè)計電路，其特征在于所述八個同或運算單元同時采樣外部輸入數(shù)據(jù)，同時進行同或運算。
全文摘要
本發(fā)明提供一種NRZI解碼并行設(shè)計電路，由一個二選一選擇器和八個同或運算單元構(gòu)成，輸入位寬為8比特。二選一選擇器在同步信號sync的控制下輸入NRZI解碼運算的初始值，八個同或運算單元XNOR采樣外部輸入的八位數(shù)據(jù)，同時進行同或運算并產(chǎn)生運算結(jié)果。通過本發(fā)明提供的方案，能降低電路工作時鐘頻率，同時有效降低電路的功耗。
文檔編號G11B20/10GK102592636SQ20111000487
公開日2012年7月18日 申請日期2011年1月11日 優(yōu)先權(quán)日2011年1月11日
發(fā)明者左耀華 申請人:上海華虹集成電路有限責任公司