專利名稱：具有能夠減少平面面積的配置的半導體集成電路裝置的制作方法
技術領域：
本發(fā)明的各個實施例涉及半導體集成電路裝置，更具體而言，涉及具有能夠減小半導體集成電路裝置的平面面積的配置的半導體集成電路裝置。
背景技術：
通常，NAND快閃存儲器利用隧道效應將電荷儲存到浮置柵極中，或者通過將儲存在浮置柵極中的電荷放電至溝道來執(zhí)行編程或擦除操作。編程操作和擦除操作由于滿足保存儲存的數(shù)據(jù)所需的條件而適合于非易失性存儲器。由于快閃存儲器具有高集成度、低功耗、以及針對外部影響的高耐久性，因此其已被廣泛用于移動設備以及各種其它應用的輔助存儲設備?？扉W存儲器可以分為NAND型快閃存儲器和NOR型快閃存儲器。目前，除別的因素外，考慮到集成度，主要使用NAND型快閃存儲器。NAND型快閃存儲器包括具有漏極選擇晶體管、源極選擇晶體管、以及連接在它們之間的單元串的多個存儲器單元塊。單元串表示這樣的部件，其中，16個或32個MOS晶體管相互串聯(lián)。這樣的單元塊形成組以實現(xiàn)存儲器單元陣列。圖1是現(xiàn)有的快閃存儲裝置的示意電路圖。快閃存儲裝置10可以包括多個存儲器單元塊20、多個字線選擇單元30、以及多個塊選擇單元40。每個存儲器單元塊20可以分為多個單元串ST以及多個頁P。每個字線選擇單元30包括多個開關晶體管，所述多個開關晶體管中的每個與頁P 之一相對應。開關晶體管響應于塊選擇單元40的輸出信號(S卩，用于驅(qū)動字線選擇單元30 的塊選擇字線信號BLSWL)而將多個全局字線GWL<0:31>的信號分別提供給多個局部字線 LWL<0:31>。針對每個存儲器單元塊20提供一個塊選擇單元40。每個塊選擇單元40產(chǎn)生塊選擇字線信號BLSWL來驅(qū)動每個字線選擇單元30。多個全局字線GWL<0:31>設置在塊選擇單元40與字線選擇單元30之間。多個全局字線GWL<0:31>由多個字線選擇單元30共用。借助于這樣的配置，相應的塊選擇單元40 被驅(qū)動，從而將多個全局字線GWL<0:31>的信號傳送至相應的存儲器單元塊20。但是，由于在讀取存儲器單元塊20、對存儲器單元塊20進行編程、以及擦除存儲器單元塊20時構成字線選擇單元30的各個開關晶體管要切換高電壓，因此開關晶體管被制造成具有相對寬的面積。由此，難以減小快閃存儲器的面積
發(fā)明內(nèi)容
因此，需要一種可以使半導體存儲裝置的平面面積減小的改善的半導體存儲裝置。為了獲得所述有益之處并根據(jù)本發(fā)明的目的，如本文所實施并概括描述的，本發(fā)明的一個示例性的方面可以包括一種半導體集成電路裝置。所述裝置可以包括存儲器單元陣列，所述存儲器單元陣列包括多個存儲器單元塊；多個字線選擇部，所述多個字線選擇部與多個存儲器單元塊相對應；塊選擇單元，所述塊選擇單元被配置為將驅(qū)動信號提供給用于驅(qū)動多個存儲器單元塊的多個字線選擇部；以及多個全局線組，其中多個全局線組的每個與多個字線選擇部中的一個相對應。在一個示例性的實施例中，全局線組的每個包括被配置為將電壓信號提供給相應的字線選擇部的多個信號線。根據(jù)另一個示例性的方面，字線選擇部的每個可以包括響應于驅(qū)動信號而將多個信號線的電壓傳送給存儲器單元塊的源極選擇開關晶體管、多個單元開關晶體管、以及漏極選擇開關晶體管。在又一個示例性的方面中，全局線組的每個可以包括全局漏極選擇線、多個全局字線、以及全局源極線。在各個示例性的方面中，存儲器單元塊的每個可以包括多個字線和多個位線，所述多個字線和所述多個位線彼此相交叉。存儲器單元塊的每個還可以包括漏極選擇晶體管、多個單元晶體管、以及源極選擇晶體管，所述的漏極選擇晶體管、多個單元晶體管、以及源極選擇晶體管可以串聯(lián)地連接到每個位線以形成串。本發(fā)明的另一個示例性的方面可以提供一種半導體集成電路裝置，包括第一存儲器單元塊以及與第一存儲器單元塊位于同一平面的第二存儲器單元塊。所述裝置還可以包括與第一存儲器單元塊相對應的第一字線選擇部、與第二存儲器單元塊相對應的第二字線選擇部、被配置為將電壓信號提供給第一字線選擇部的第一全局線組、以及被配置為將電壓信號提供給第二字線選擇部的第二全局線組。所述裝置還可以包括塊選擇單元，所述塊選擇單元被配置為將驅(qū)動信號提供給第一字線選擇部以及第二字線選擇部。在再一個示例性的方面中，第一存儲器單元塊和第二存儲器單元塊的每個包括多個字線以及多個位線，所述多個字線和所述多個位線彼此相交叉。第一存儲器單元塊和第二存儲器單元塊的每個還可以包括漏極選擇晶體管、多個單元晶體管、以及源極選擇晶體管，所述的漏極選擇晶體管、多個單元晶體管、以及源極選擇晶體管可以串聯(lián)地連接到每個位線以形成串。根據(jù)又再一個示例性的方面，第一字線選擇部和第二字線選擇部的每個可以包括漏極選擇開關晶體管，所述漏極選擇開關晶體管被配置為響應于驅(qū)動電壓而從相應的全局線組接收信號并將所接收的信號提供給漏極選擇晶體管的柵極；多個單元開關晶體管，所述多個單元開關晶體管被配置為響應于驅(qū)動電壓而被驅(qū)動，并所述多個單元開關晶體管被配置為與多個單元晶體管連接而將字線信號提供給多個單元晶體管的各個柵極；以及源極選擇開關晶體管，所述源極選擇開關晶體管被配置為響應于驅(qū)動電壓而從相應的全局線組接收信號并將所接收的信號提供給源極選擇晶體管的柵極。在一些示例性的方面中，第一全局線組和第二全局線組的每個包括全局漏極線， 所述全局漏極線被配置為與漏極選擇開關晶體管的漏極連接；多個全局字線，所述多個全局字線被配置為與多個單元開關晶體管的各個漏極連接；以及全局源極線，所述全局源極線被配置為與源極選擇開關晶體管的漏極連接。根據(jù)本發(fā)明另一個示例性方面的裝置還可以包括控制開關，所述控制開關被配置為將接地電壓傳送給漏極選擇開關晶體管的各個源極。在各個示例性的方面中，一種半導體集成電路裝置可以包括多個存儲器單元塊； 與多個存儲器單元塊相對應的多個字線選擇部，所述多個字線選擇部的每個包括多個開關晶體管；塊選擇單元，所述塊選擇單元被配置為將驅(qū)動信號提供給多個開關晶體管；以及與字線選擇部的相應的一個相對應的多個全局線組，所述全局線組的每個包括用于將預定的電壓提供給相應的字線選擇部的各個開關晶體管的信號線。根據(jù)本發(fā)明的另一個示例性的方面，多個信號線的每個可以包括一個接觸，所述一個接觸用于當形成與所述字線選擇部的接觸時與所述開關晶體管中相應的一個相連接。根據(jù)一個示例性的方面，一種半導體集成電路裝置可以包括位于第一平面的多個第一存儲器單元塊，以及位于第二平面的多個第二存儲器單元塊。所述裝置還可以包括與多個第一存儲器單元塊相對應并且位于第一平面的第一字線選擇部，其中第一字線選擇部可以包括多個第一開關晶體管。所述裝置還可以包括與多個第二存儲器單元塊相對應并且位于第二平面的第二字線選擇部，其中第二字線選擇部可以包括多個第二開關晶體管。 所述裝置還可以包括塊選擇單元，所述塊選擇單元被配置為將驅(qū)動信號提供給多個第一開關晶體管和多個第二開關晶體管；第一全局線組，所述第一全局線組與第一字線選擇部相對應；以及第二全局線組，所述第二全局線組與第二字線選擇部相對應。在一些示例性的方面中，第一全局線組和第二全局線組的每個可以包括用于將預定的電壓提供給第一開關晶體管和第二開關晶體管的各個開關晶體管的多個信號線。根據(jù)另一個示例性的方面，第一全局線組和第二全局線組可以分別位于第一平面和第二平面。本發(fā)明的其它的目的和有益之處一部分將在以下的描述中闡明，一部分將從描述中顯然地得出，或者可以通過對本發(fā)明的實踐而習得。借助于所附權利要求中特別指出的要素和組合可以了解并獲得本發(fā)明的目的和有益之處。應當理解的是，前述的概括性的描述以及以下的詳細描述都是示例性并僅用于解釋說明的，并非是對權利要求所限定的本發(fā)明的限制。


包含于此并構成說明書一部分的附圖示出與本發(fā)明一致的各個實施例，并且與說明書一起用于解釋本發(fā)明的原理。圖1是示意性地示出現(xiàn)有的快閃存儲裝置的電路圖。圖2是示意性地示出根據(jù)本發(fā)明的一個示例性實施例的快閃存儲裝置的框圖。圖3是圖2所示的快閃存儲裝置的詳細電路圖。圖4是根據(jù)本發(fā)明的一個示例性實施例的塊選擇單元的內(nèi)部電路圖。圖5是根據(jù)本發(fā)明的另一個示例性實施例的快閃存儲裝置的示意電路圖。
具體實施例方式現(xiàn)在將仔細參考符合本公開的示例性實施方式，附圖中圖示了本公開的例子。只要可能，將在附圖全文中使用相同的附圖標記來表示相同或相似的部分。圖2是根據(jù)本發(fā)明的示例性實施例的快閃存儲裝置的部分框圖。盡管此圖出于示意的目的僅示出兩個存儲器單元塊，但快閃存儲裝置中可以有額外數(shù)量的存儲器單元塊。圖2的快閃存儲裝置可以包括存儲器單元陣列110、字線選擇單元120、以及塊選擇單元130。存儲器單元陣列110可以包括第一存儲器單元塊1 IOa和第二存儲器單元塊1 IOb。 第一存儲器單元塊1 IOa和第二存儲器單元塊1 IOb可以位于同一平面，并且源極線SL可以設置在第一存儲器單元塊IlOa與第二存儲器單元塊IlOb之間。第一存儲器單元塊IlOa 與第二存儲器單元塊IlOb可以關于位于它們之間的源線SL而彼此面對。字線選擇單元120可以包括分別與第一存儲器單元塊IlOa和第二存儲器單元塊 IlOb相對應的第一字線選擇部120a和第二字線選擇部120b。第一字線選擇部120a被配置為從第一存儲器單元塊IlOa的多個字線中選擇一個字線。同樣地，第二字線選擇部120b 被配置為從第二存儲器單元塊IlOb的多個字線中選擇一個字線。在一些示例性實施例中，第一字線選擇部120a和第二字線選擇部120b可以包括多個開關晶體管。多個全局線可以設置在塊選擇單元130與字線選擇單元120之間。多個全局線可以劃分為第一全局線組GLO和第二全局線組GLl。第一全局線組GLO與第一字線選擇部 120a電連接，而第二全局線組GLl與第二字線選擇部120b電連接。塊選擇單元130可以由第一字線選擇部120a和第二字線選擇部120b共用以控制它們的操作。塊選擇單元130可以被配置為產(chǎn)生塊選擇字線信號BLSWL并將塊選擇字線信號BLSWL提供給第一字線選擇部120a和第二字線選擇部120b中的每個。塊選擇單元130可以是在快閃存儲裝置中僅次于字線選擇部120a、120b而占據(jù)第二多的平面面積的電路模塊。通過將塊選擇單元130配置成由多個字線選擇部120a、120b 共用，快閃存儲裝置可以包括減少了數(shù)量的塊選擇單元130，其結果是快閃存儲裝置的整個平面面積減少。雖然塊選擇單元130由多個字線選擇部120a、120b共用，但快閃存儲裝置可以包括與字線選擇部120a、120b的數(shù)量相對應的相同數(shù)量的全局線組GL0、GL1。通常，已知由于字線選擇部120a、120b要執(zhí)行高電壓切換，因此字線選擇部120a、 120b占據(jù)相當大的面積。出于此原因，在設計快閃存儲器時，為字線選擇部120a、120b留出預定的面積，以保證字線選擇部120a、120b的性能。這樣，目前的快閃存儲裝置可以在塊選擇單元130與字線選擇部120a、120b之間具有足夠的空間。結果是，即便具有多個全局線的全局線組GL0、GL1的數(shù)量增加，但這樣的增加也可以不需要額外的面積。圖3是圖2所示的快閃存儲裝置的詳細電路圖。參見圖3，第一存儲器單元塊IlOa和第二存儲器單元塊IlOb中的每個可以包括相互交叉的多個字線LWL0<0:31>、LWL1<0:31>以及多個位線BL0、BLE。多個位線可以劃分為交替地彼此相鄰而布置的多個奇數(shù)位線BLO以及多個偶數(shù)位線BLE。多個單元串112可以與位線BLO、BLE中的每個連接，所述多個單元串112中的每個可以包括多個串聯(lián)連接的 MOS晶體管。根據(jù)一個示例性的實施例，每個單元串112可以包括可彼此串聯(lián)的漏極選擇晶體管DST、多個單元晶體管N<1 32>、以及源極選擇晶體管SST。通常將與一個字線連接的晶體管的組稱為頁。相應地，存儲器單元塊IlOaUlOb中的每個包括多個單元串112和多個頁 124。第一存儲器單元塊IlOa和第二存儲器單元塊1 IOb可以具有相同的配置，并且可以關于位于它們之間的源極線SL而對稱地布置。如圖3所示，第一存儲器單元塊IlOa和第二存儲器單元塊IlOb的源極選擇晶體管SST的源極可以與源極線SL電連接。第一字線選擇部120a可以包括漏極選擇開關晶體管DSW、多個單元開關晶體管 <Sffl SW32〉、以及源極選擇開關晶體管SSW。全局線組GLO、GLl中的每個可以包括全局漏極選擇線⑶L0、⑶Li，多個全局字線 GWL0<0:31>, GffLKO :31>,以及全局源極選擇線 GSL0、GSL1。第一字線選擇部120a的漏極選擇開關晶體管DSW可以與第一全局線組GLO的全局漏極選擇線⑶LO以及第一存儲器單元塊IlOa的第一漏極選擇線DSLO電連接，并且響應于塊選擇字線信號BLSWL而被驅(qū)動。第一字線選擇部120a的多個單元開關晶體管<SW1 SW32>可以連接在第一全局線組GLO的各個全局字線GWL0<0:31>與各個局部字線LWL0<0:31>之間，并響應于塊選擇字線信號BLSWL而被驅(qū)動。第一字線選擇部120a的源極選擇開關晶體管SSW可以連接在第一全局線組GLO 的源極選擇線GSLO與第一源極選擇線SSLO之間，并且響應于塊選擇字線信號BLSWL而被驅(qū)動。第二字線選擇部120b可以具有與第一字線選擇部120a相同的配置。例如，第二字線選擇部120b可以與第二全局線組GLl的第二全局漏極選擇線⑶Ll、多個第二全局字線 GWLKO:31>、以及第二全局源極選擇線GSLl連接。與本發(fā)明的某些實施例一致的快閃存儲裝置還可以包括控制開關CSWl和CSW2， 所述控制開關CSWl和CSW2被配置為將接地電壓提供給漏極選擇開關晶體管DSW的源極 (例如，源極選擇晶體管SST的柵極)，以選擇性地控制存儲器單元塊IlOaUlOb的驅(qū)動?？刂崎_關CSWl和CSW2被配置為響應于塊選擇單元130的反相塊選擇字線信號/BLSWL，而選擇性地將單元接地線SELGND的接地電壓分別提供給漏極選擇線DSLO和DSLl。如上所述，塊選擇單元130被配置為由第一字線選擇部120a和第二字線選擇部 120b共用。這樣，塊選擇單元130被配置為產(chǎn)生塊選擇字線信號BLSWL，并將所產(chǎn)生的塊選擇字線信號BLSffL提供給第一字線選擇部120a和第二字線選擇部120b的單元開關晶體管 <SW1:SW32>的全部的柵極。圖4示出與本發(fā)明的各個實施例一致的示例性的塊選擇單元130的內(nèi)部電路圖。 如圖所示，塊選擇單元130可以包括控制部210、放電部220、以及預充電部230?？刂撇?10可以包括被配置為響應于預充電信號PRE而將控制信號CON傳送至節(jié)點C的NMOS晶體管m 1?？梢酝ㄟ^將編程預充電信號與地址信號組合來獲得控制信號CON。放電部220可以包括被配置為響應于放電信號DIS而將節(jié)點C的電壓放電的NMOS 晶體管m2。預充電部230可以包括開關部分233和鉗位部分235。開關部分233可以包括串聯(lián)連接在高電壓端子VPP與節(jié)點C之間的一對NMOS晶體管N13和附4。NMOS晶體管N13和N14被配置為分別響應于第一地址編碼信號GA和第二地址編碼信號GB而導通。當NMOS 晶體管N13和N14導通時，節(jié)點C被預充電到高電壓電平VPP。鉗位部分235可以包括串聯(lián)連接在高電壓端子VPP與節(jié)點C之間的一對二極管型 NMOS晶體管N15和附6。正如本領域技術人員所知的，此處所使用的術語“二極管型NMOS 晶體管”是指晶體管的柵極和源極彼此連接的晶體管。當節(jié)點C的電壓(即，塊選擇字線信號BLSffL的電壓)升至高于預定的電平時，鉗位部分235將電壓鉗位以使塊選擇字線信號BLSWL的電壓電平保持在預定的電平。在具有上述配置的半導體存儲裝置中，由于塊選擇單元130由第一字線選擇部 120a和第二字線選擇部120b共用，因此可以同時地將塊選擇字線信號BLSWL (即，塊選擇單元130的輸出信號)提供給第一字線選擇部120a和第二字線選擇部120b的開關晶體管 DSff,<SW1:SW32>, SSff0當塊選擇字線信號BLSWL被激活至高電平時，即使開關晶體管DSW、<SW1 SW32>和 SSW同時導通，但由于字線選擇部120a、120b分別與不同的全局線組GL0、GL1連接，因此也可以根據(jù)它們各自的存儲塊而分別地控制字線。例如，當期望選擇位于第一存儲器單元塊IlOa的特定位置的特定字線LWL0<n> 時，盡管塊選擇字線信號BLSffL被提供給第一字線選擇部120a和第二字線選擇部120b，但也可以借助于分別施加至各個全局字線的電壓而選擇性地僅向期望的字線LWL0<n>施加預定的電壓。常規(guī)地，每個字線選擇部的具有相同功能的開關晶體管需要接觸相應的全局線。 其結果是，在一個全局線上設置有多個接觸，這造成結電容增大的問題。但是，本發(fā)明的各個示例性實施例可以提供與各自的字線選擇部120a、120b相對應的全局線組GLO和GLl。這樣，全局字線(或全局漏極線或全局源極線)僅與相應的字線選擇部的開關晶體管連接，這消除了對多個接觸的需求，其結果是結電容降低。以下的表1示出用于與本發(fā)明的各個示例性實施例一致的半導體存儲裝置的讀取、編程和擦除操作的示例性的電壓條件。〈表1>
權利要求
1.一種半導體集成電路裝置，包括存儲器單元陣列，所述存儲器單元陣列包括多個存儲器單元塊； 多個字線選擇部，所述多個字線選擇部與所述多個存儲器單元塊相對應； 塊選擇單元，所述塊選擇單元被配置為將驅(qū)動信號提供給用于驅(qū)動所述多個存儲器單元塊的所述多個字線選擇部；以及多個全局線組，所述多個全局線組中的每個與所述多個字線選擇部中的一個相對應， 所述全局線組的每個包括被配置為將電壓信號提供給相應的所述字線選擇部的多個信號線。
2.如權利要求1所述的半導體集成電路裝置，其中，所述字線選擇部的每個包括用于響應于所述驅(qū)動信號而將所述多個信號線的電壓傳送給所述存儲器單元塊的源極選擇開關晶體管、多個單元開關晶體管、以及漏極選擇開關晶體管。
3.如權利要求1所述的半導體集成電路裝置，其中，所述全局線組的每個包括全局漏極選擇線、多個全局字線、以及全局源極線。
4.如權利要求1所述的半導體集成電路裝置，其中，所述存儲器單元塊的每個包括多個字線和多個位線，所述多個字線和所述多個位線彼此相交叉，并且漏極選擇晶體管、多個單元晶體管和源極選擇晶體管串聯(lián)地連接到每個位線以形成串。
5.一種半導體集成電路裝置，包括 第一存儲器單元塊；第二存儲器單元塊，所述第二存儲器單元塊與所述第一存儲器單元塊位于同一平面； 第一字線選擇部，所述第一字線選擇部與所述第一存儲器單元塊相對應； 第二字線選擇部，所述第二字線選擇部與所述第二存儲器單元塊相對應； 第一全局線組，所述第一全局線組被配置為將電壓信號提供給所述第一字線選擇部； 第二全局線組，所述第二全局線組被配置為將電壓信號提供給所述第二字線選擇部；以及塊選擇單元，所述塊選擇單元被配置為將驅(qū)動信號提供給所述第一字線選擇部以及所述第二字線選擇部。
6.如權利要求5所述的半導體集成電路裝置，其中，所述第一存儲器單元塊和所述第二存儲器單元塊的每個包括多個字線和多個位線、以及漏極選擇晶體管、多個單元晶體管和源極選擇晶體管，所述多個字線和所述多個位線彼此相交叉，并且所述漏極選擇晶體管、 多個單元晶體管和源極選擇晶體管串聯(lián)地連接到每個位線以形成串。
7.如權利要求6所述的半導體集成電路裝置，其中，所述第一字線選擇部和所述第二字線選擇部的每個包括漏極選擇開關晶體管，所述漏極選擇開關晶體管被配置為響應于所述驅(qū)動電壓而從相應的所述全局線組接收信號并將所接收的信號提供給所述漏極選擇晶體管的柵極；多個單元開關晶體管，所述多個單元開關晶體管被配置為響應于所述驅(qū)動電壓而被驅(qū)動，并且所述多個單元開關晶體管被配置為與所述多個單元晶體管連接而將字線信號提供給所述多個單元晶體管的各個柵極；以及源極選擇開關晶體管，所述源極選擇開關晶體管被配置為響應于所述驅(qū)動電壓而從相應的所述全局線組接收信號并將所接收的信號提供給所述源極選擇晶體管的柵極。
8.如權利要求7所述的半導體集成電路裝置，其中，所述第一全局線組和所述第二全局線組的每個包括全局漏極線，所述全局漏極線被配置為與所述漏極選擇開關晶體管的漏極相連接； 多個全局字線，所述多個全局字線被配置為與所述多個單元開關晶體管的各個漏極相連接；以及全局源極線，所述全局源極線被配置為與所述源極選擇開關晶體管的漏極相連接。
9.如權利要求7所述的半導體集成電路裝置，還包括控制開關，所述控制開關被配置為將接地電壓傳送給所述漏極選擇開關晶體管的各個源極。
10.一種半導體集成電路裝置，包括 多個存儲器單元塊；與所述多個存儲器單元塊相對應的多個字線選擇部，所述多個字線選擇部中的每個包括多個開關晶體管；塊選擇單元，所述塊選擇單元被配置為將驅(qū)動信號提供給所述多個開關晶體管；以及與所述字線選擇部的相應的一個相對應的多個全局線組，所述全局線組的每個包括用于將預定的電壓提供給相應的所述字線選擇部的各個開關晶體管的信號線，其中，所述多個信號線的每個包括一個接觸，所述一個接觸用于當形成與所述字線選擇部的接觸時與所述開關晶體管的相應的一個相連接。
11.一種半導體集成電路裝置，包括多個第一存儲器單元塊，所述多個第一存儲器單元塊位于第一平面； 多個第二存儲器單元塊，所述多個第二存儲器單元塊位于第二平面； 第一字線選擇部，所述第一字線選擇部與所述多個第一存儲器單元塊相對應并且位于所述第一平面，所述第一字線選擇部包括多個第一開關晶體管；第二字線選擇部，所述第二字線選擇部與所述多個第二存儲器單元塊相對應并且位于所述第二平面，所述第二字線選擇部包括多個第二開關晶體管；塊選擇單元，所述塊選擇單元被配置為將驅(qū)動信號提供給所述多個第一開關晶體管和所述多個第二開關晶體管；第一全局線組，所述第一全局線組與所述第一字線選擇部相對應；以及第二全局線組，所述第二全局線組與所述第二字線選擇部相對應， 其中，所述第一全局線組和所述第二全局線組的每個包括用于將預定的電壓提供給所述第一開關晶體管和所述第二開關晶體管的相應的一個的多個信號線。
12.如權利要求11所述的半導體集成電路裝置，其中，所述第一全局線組和所述第二全局線組分別位于所述第一平面和所述第二平面。
全文摘要
本發(fā)明公開了半導體集成電路的各種實施例。在一個示例性的實施例中，所述裝置可以包括存儲器單元陣列，所述存儲器單元陣列具有多個存儲器單元塊；多個字線選擇部，所述多個字線選擇部與所述多個存儲器單元塊相對應；塊選擇單元，所述塊選擇單元被配置為將驅(qū)動信號提供給用于驅(qū)動多個存儲器單元塊的多個字線選擇部；以及多個全局線組，多個全局線組的每個與多個字線選擇部中的一個相對應。全局線組的每個可以包括被配置為將電壓信號提供給相應的字線選擇部的多個信號線。
文檔編號G11C16/06GK102262901SQ20111002360
公開日2011年11月30日 申請日期2011年1月21日 優(yōu)先權日2010年5月31日
發(fā)明者樸鎮(zhèn)壽 申請人:海力士半導體有限公司