專利名稱：一種高可靠靜態(tài)存儲(chǔ)單元及其應(yīng)用方法
技術(shù)領(lǐng)域：
本發(fā)明屬于靜態(tài)存儲(chǔ)器領(lǐng)域，涉及一種靜態(tài)存儲(chǔ)單元，尤其是一種高可靠靜態(tài)存儲(chǔ)單元。
背景技術(shù)：
隨著CMOS工藝特征尺寸和電源電壓持續(xù)降低，使CMOS器件面臨重大的可靠性挑戰(zhàn)。對(duì)靜態(tài)存儲(chǔ)單元而言，其噪聲容限，無論是讀寫還是保持，都隨電源電壓的降低而降低， 影響其可靠性。另外隨著特征尺寸下降，工藝變化的影響因素不斷加強(qiáng)，尤其是對(duì)存儲(chǔ)單元這類小尺寸晶體管，驅(qū)動(dòng)能力特性變化范圍更寬，加上噪聲容限的降低，使靜態(tài)存儲(chǔ)器陣列的成品率難以提高。由于晶體管在讀操作時(shí)，存儲(chǔ)節(jié)點(diǎn)電壓升高，使噪聲容限降低，因此目前業(yè)界的研究重點(diǎn)集中在如何提高單元的讀噪聲容限。例如文章“A lowvoltage and process variation tolerant SRAM cell in 90-nm CMOS，， (VLSIDesign Automation and Test(VL SI-DAT),2010 International Symposium onDigital Publication Year :2010, Page (s) 78-81)，該文章聲稱可以提高普通6管SRAM的讀噪聲容限兩倍，但保持噪聲容限略有降低。 提高讀噪聲容限的技術(shù)手段有以下三種，包括晶體管閾值調(diào)整，體區(qū)在讀寫時(shí)采用不同偏置，讀操作時(shí)將存儲(chǔ)節(jié)點(diǎn)與位線隔離。但這些技術(shù)均忽視了單元的保持噪聲容限和抗單粒子性能。在特征尺寸不斷縮小，電源電壓不斷降低的情況下，提高這兩方面可靠性具有重要的意義。

發(fā)明內(nèi)容
本發(fā)明解決的技術(shù)問題是抑制因工藝進(jìn)步及電源電壓降低而日益嚴(yán)重的讀噪聲容限，保持噪聲容限和單粒子翻轉(zhuǎn)問題，提高靜態(tài)存儲(chǔ)單元的可靠性。本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點(diǎn)，提供一種高可靠靜態(tài)存儲(chǔ)單元，包括第一上拉晶體管PU-1、第二上拉晶體管PU-2、第一下拉晶體管PD-1、第二下拉晶體管 PD-2、第一讀訪問晶體管RPG-I、第二讀訪問晶體管RPG-2、第一寫訪問晶體管WPG-I和第二寫訪問晶體管WPG-2 ；其中第一讀訪問晶體管RPG-I和第二讀訪問晶體管RPG-2的柵極接在讀訪問控制信號(hào)RD上，第一寫訪問晶體管WPG-I和第二寫訪問晶體管WPG-2接在寫訪問控制信號(hào)WR上。所述第一上拉晶體管PU-1、第二上拉晶體管PU-2、第一下拉晶體管PD-1、第二下拉晶體管PD-2、第一讀訪問晶體管RPG-1、第二讀訪問晶體管RPG-2、第一寫訪問晶體管 WPG-I和第二寫訪問晶體管WPG-2的驅(qū)動(dòng)能力比為4 :4:4:4:1:1:7:7。在讀操作時(shí)，位線BL和互補(bǔ)位線BLB被充電到高電平然后斷開連接；這時(shí)讀訪問控制信號(hào)RD升高到高電平，打開第一讀訪問晶體管RPG-I和第二讀訪問晶體管RPG-2 ；設(shè) Q點(diǎn)存儲(chǔ)的為0，則BL通過第一讀訪問晶體管RPG-I和第一下拉晶體管PD-I進(jìn)行放電；放電的過程中，節(jié)點(diǎn)Q的電平會(huì)升高，為了防止電平過高引起單元翻轉(zhuǎn)，此時(shí)第一下拉晶體管PD-I的驅(qū)動(dòng)能力要強(qiáng)于第一讀訪問晶體管RPG-1，第一下拉晶體管PD-I為第一讀訪問晶體管RPG-I驅(qū)動(dòng)能力的4倍；在寫的情況下，首先所有的BL和BLB先充電至高電平，然后被選中的BL和BLB被寫電路驅(qū)動(dòng)到相應(yīng)的電平，最后讀訪問控制信號(hào)RD和寫訪問控制信號(hào)WR 先后升高到高電平，打開寫第一寫訪問晶體管WPG-I和第二寫訪問晶體管WPG-2和第一讀訪問晶體管RPG-I和第二讀訪問晶體管RPG-2 ；設(shè)Q點(diǎn)存儲(chǔ)的為0，QB點(diǎn)存儲(chǔ)的為1，而BL 和BLB分別被寫電路驅(qū)動(dòng)為1和0 ；這時(shí)，由于第一寫訪問晶體管WPG-I和第一讀訪問晶體管RPG-I的并聯(lián)，其驅(qū)動(dòng)能力大于第一下拉晶體管PD-1，Q節(jié)點(diǎn)被拉高到VDD電平附近；而第二寫訪問晶體管WPG-2和第二讀訪問晶體管RPG-2的并聯(lián)，其驅(qū)動(dòng)能力大于第一上拉晶體管PU-1，QB節(jié)點(diǎn)被拉低電平VSS附近，即兩邊同時(shí)實(shí)現(xiàn)了寫入。本發(fā)明的基本指導(dǎo)思路如下所述。該發(fā)明在傳統(tǒng)靜態(tài)存儲(chǔ)單元基礎(chǔ)上，增加了一對(duì)訪問晶體管，與原訪問晶體管相并聯(lián)。原訪問晶體管的柵極短接，由讀訪問信號(hào)(RD)控制。增加的訪問晶體管的柵極短接，由寫訪問信號(hào)(WR)控制。當(dāng)單元處于保持時(shí)，RD和WR 均為低電平；讀取單元內(nèi)容時(shí)，僅RD信號(hào)開啟到高電平，WR信號(hào)維持低電平。當(dāng)寫入數(shù)據(jù)時(shí)，RD和WR均開啟。這種訪問控制方式，具有以下三個(gè)優(yōu)點(diǎn)。1)互為反饋的反相器不再受讀寫約束而呈現(xiàn)極度的偏斜，原驅(qū)動(dòng)能力很弱的上拉管增強(qiáng)，與下拉管驅(qū)動(dòng)能力相近或相等，改善了存儲(chǔ)單元的保持噪聲容限。2、上拉管的驅(qū)動(dòng)增強(qiáng)，使存儲(chǔ)單元在受到粒子撞擊時(shí)，可以更快速度恢復(fù)到高電平，減小恢復(fù)時(shí)間，增加單元翻轉(zhuǎn)臨界電荷值，提高了存儲(chǔ)單元抗單粒子翻轉(zhuǎn)SEU(single event upset)性能。3)受可寫入和保持噪聲容限的約束，傳統(tǒng)的存儲(chǔ)單元的訪問管的驅(qū)動(dòng)能力是下拉管的1/2，這使單元的讀噪聲容限很低，本發(fā)明的讀訪問管可以是下拉管的1/4或更弱，改善單元讀噪聲容限。對(duì)普通的6管SRAM單元，為了滿足讀寫的約束條件，上拉管最弱，假設(shè)其驅(qū)動(dòng)能力為1，則為了實(shí)現(xiàn)可寫入，訪問管的驅(qū)動(dòng)能力應(yīng)為2左右。下拉管的驅(qū)動(dòng)能力最強(qiáng)，應(yīng)為4左右，防止在讀過程中存儲(chǔ)0的節(jié)點(diǎn)電壓過高而導(dǎo)致的破壞性讀。這種普通單元有以下缺點(diǎn)。 互補(bǔ)反相器的上拉管與下拉管的驅(qū)動(dòng)能力不一致，約為1 4，導(dǎo)致互補(bǔ)反相器的保持噪聲容限降低。上拉管驅(qū)動(dòng)能力弱使關(guān)閉的NMOS漏區(qū)成為單粒子最敏感的點(diǎn)，一些低能粒子撞擊在漏區(qū)都能引起翻轉(zhuǎn)，降低可靠性。最后一個(gè)是讀噪聲容限，在讀取時(shí)，由于位線充電至高電平后通過存儲(chǔ)為0的節(jié)點(diǎn)訪問管和下拉管放電，導(dǎo)致存儲(chǔ)為0的節(jié)點(diǎn)電壓會(huì)升高，使噪聲容限降低。然而不能降低訪問管的驅(qū)動(dòng)能力來提高讀噪聲容限，因?yàn)樵L問管驅(qū)動(dòng)能力降低，就需要降低上拉管的驅(qū)動(dòng)能力，使互補(bǔ)反相器呈現(xiàn)更大的偏斜。本文提出的發(fā)明可以改善這三方面的可靠性問題。通過對(duì)SMIC的0. 13um, 1. 2V 工藝下的普通單元和加固單元進(jìn)行仿真。普通單元的上拉，訪問，下拉管驅(qū)動(dòng)能力比為 1:2:4。加固單元的上拉，讀訪問，寫訪問，下拉驅(qū)動(dòng)能力比為4 1 7 4。得到的
保持噪聲容限，讀噪聲容限和單元的臨界翻轉(zhuǎn)電荷，如下表所示
權(quán)利要求
1.一種高可靠靜態(tài)存儲(chǔ)單元，其特征在于包括第一上拉晶體管PU-1、第二上拉晶體管PU-2、第一下拉晶體管PD-1、第二下拉晶體管PD-2、第一讀訪問晶體管RPG-1、第二讀訪問晶體管RPG-2、第一寫訪問晶體管WPG-I和第二寫訪問晶體管WPG-2 ；其中第一讀訪問晶體管RPG-I和第二讀訪問晶體管RPG-2的柵極接在讀訪問控制信號(hào)RD上，第一寫訪問晶體管WPG-I和第二寫訪問晶體管WPG-2接在寫訪問控制信號(hào)WR上。
2.如權(quán)利要求1所述一種高可靠靜態(tài)存儲(chǔ)單元，其特征在于所述第一上拉晶體管 PU-1、第二上拉晶體管PU-2、第一下拉晶體管PD-1、第二下拉晶體管PD-2、第一讀訪問晶體管RPG-1、第二讀訪問晶體管RPG-2、第一寫訪問晶體管WPG-I和第二寫訪問晶體管WPG-2 的驅(qū)動(dòng)能力比為4 4 4 4 1 1 7 7。
3.如權(quán)利要求1或2所述一種高可靠靜態(tài)存儲(chǔ)單元的應(yīng)用方法，其特征在于在讀操作時(shí)，位線BL和互補(bǔ)位線BLB被充電到高電平然后斷開連接；這時(shí)讀訪問控制信號(hào)RD升高到高電平，打開第一讀訪問晶體管RPG-I和第二讀訪問晶體管RPG-2 ；設(shè)Q點(diǎn)存儲(chǔ)的為0， 則BL通過第一讀訪問晶體管RPG-I和第一下拉晶體管PD-I進(jìn)行放電；放電的過程中，節(jié)點(diǎn)Q的電平會(huì)升高，為了防止電平過高引起單元翻轉(zhuǎn)，此時(shí)第一下拉晶體管PD-I的驅(qū)動(dòng)能力要強(qiáng)于第一讀訪問晶體管RPG-1，第一下拉晶體管PD-I的為第一讀訪問晶體管RPG-I驅(qū)動(dòng)能力的4倍；在寫的情況下，首先所有的BL和BLB先充電至高電平，然后被選中的BL和 BLB被寫電路驅(qū)動(dòng)到相應(yīng)的電平，最后讀訪問控制信號(hào)RD和寫訪問控制信號(hào)WR先后升高到高電平，打開寫第一寫訪問晶體管WPG-I和第二寫訪問晶體管WPG-2和第一讀訪問晶體管RPG-I和第二讀訪問晶體管RPG-2 ；設(shè)Q點(diǎn)存儲(chǔ)為0，QB點(diǎn)存儲(chǔ)為1，而BL和BLB分別被寫電路驅(qū)動(dòng)為1和0 ；這時(shí)，由于第一寫訪問晶體管WPG-I和第一讀訪問晶體管RPG-I的并聯(lián)，其驅(qū)動(dòng)能力大于第一下拉晶體管PD-1，Q節(jié)點(diǎn)被拉高到VDD電平附近；而第二寫訪問晶體管WPG-2和第二讀訪問晶體管RPG-2的并聯(lián)，其驅(qū)動(dòng)能力大于第一上拉晶體管PU-2，QB 節(jié)點(diǎn)被拉低VSS電平附近，即兩邊同時(shí)實(shí)現(xiàn)了寫入。
全文摘要
本發(fā)明公開了一種高可靠靜態(tài)存儲(chǔ)單元及其應(yīng)用方法，包括第一上拉晶體管PU-1、第二上拉晶體管PU-2、第一下拉晶體管PD-1、第二下拉晶體管PD-2、第一讀訪問晶體管RPG-1、第二讀訪問晶體管RPG-2、第一寫訪問晶體管WPG-1和第二寫訪問晶體管WPG-2；其中第一讀訪問晶體管RPG-1和第二讀訪問晶體管RPG-2的柵極接在讀訪問控制信號(hào)RD上，第一寫訪問晶體管WPG-1和第二寫訪問晶體管WPG-2接在寫訪問控制信號(hào)WR上。本發(fā)明抑制因工藝進(jìn)步及電源電壓降低而日益嚴(yán)重的讀噪聲容限，保持噪聲容限和單粒子翻轉(zhuǎn)問題，提高靜態(tài)存儲(chǔ)單元的可靠性。
文檔編號(hào)G11C11/412GK102163455SQ20111003185
公開日2011年8月24日 申請(qǐng)日期2011年1月28日 優(yōu)先權(quán)日2011年1月28日
發(fā)明者劉佑寶, 吳龍勝, 王云鵬, 王忠芳, 謝成民 申請(qǐng)人:中國(guó)航天科技集團(tuán)公司第九研究院第七七一研究所