專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及半導(dǎo)體設(shè)計(jì)技術(shù)，并且更具體而言，涉及提高列修復(fù)效率的半導(dǎo)體存儲(chǔ)器件。
背景技術(shù)：
諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的半導(dǎo)體存儲(chǔ)器件包括多個(gè)存儲(chǔ)器單元 (memory cell)。如果所述存儲(chǔ)器單元中的任何一個(gè)具有缺陷，則半導(dǎo)體存儲(chǔ)器件會(huì)發(fā)生故障且會(huì)被視為是有缺陷的產(chǎn)品。此外，近來(lái)朝半導(dǎo)體存儲(chǔ)器件的高集成和高速度發(fā)展的趨勢(shì)使這樣有缺陷的存儲(chǔ)器單元的出現(xiàn)機(jī)率有所增加，由此降低了晶片成品率，所述晶片成品率是由沒(méi)有缺陷的芯片的數(shù)量與晶片上所制造的全部的芯片的數(shù)量之比來(lái)表示的，并且決定了制造成本。因此，需要一種用于糾正有缺陷的存儲(chǔ)器單元以增加高度集成的存儲(chǔ)器件的晶片成品率的方法。圖1是示出執(zhí)行現(xiàn)有的缺陷單元列修復(fù)方法的現(xiàn)有半導(dǎo)體存儲(chǔ)器件的方框圖。參見(jiàn)圖1，現(xiàn)有的半導(dǎo)體存儲(chǔ)器件包括沿列方向設(shè)置的多個(gè)列存儲(chǔ)器單元塊00、 01、02、03、04、05、06和07。所述列存儲(chǔ)器單元塊00、01、02、03、04、05、06和07中的每個(gè)包括多個(gè)正常列單元線(xiàn)ONSH、INSH、2NSH、3NSn、4NSn、5NSn、6NSn和7NSYI，以及多個(gè)冗余列單元線(xiàn) ORSH、IRSH、2RSH、3RSn、4RSn、5RSn、6RSn 和 7RSH。由此，如果在列存儲(chǔ)器單元塊00、01、02、03、04、05、06和07中的每個(gè)所包括的正常列單元線(xiàn)ONSH、INSH、2NSH、3NSn、4NSn、5NSn、6NSn和7NSH中發(fā)生故障，則執(zhí)行冗余操作以利用相同的列存儲(chǔ)器單元塊00、01、02、03、04、05、06和07所包括的冗余列單元線(xiàn) ORSH、IRSH、2RSH、3RSn、4RSn、5RSn、6RSn 和 7RSH 對(duì)故障進(jìn)行修復(fù)。然而，如果列存儲(chǔ)器單元塊00、01、02、03、04、05、06和07中的每個(gè)所包括的正常列單元線(xiàn)ONSH、INSYI、2NSYI、3NSYI、4NSYI、5NSYI、6NSYI和7NSYI之中的有故障的正常列單元線(xiàn)的數(shù)量大于相同的列存儲(chǔ)器單元塊00、01、02、03、04、05、06和07所包括的冗余列存儲(chǔ)器單元線(xiàn)ORSH、IRSH、2RSH、3RSn、4RSn、5RSn、6RSn和7RSH的數(shù)量，則現(xiàn)有的冗余操作方法不能執(zhí)行正常的修復(fù)操作。尤其是，即使在列存儲(chǔ)器單元塊00、01、02、03、04、05、06和07的一些之中存在空
閑的冗余列單元線(xiàn)，但其它的單元塊也不能共用所述空閑的冗余列單元線(xiàn)。因此，現(xiàn)有的冗余操作方法不能執(zhí)行正常的修復(fù)操作?，F(xiàn)有的冗余操作的缺點(diǎn)隨著半導(dǎo)體存儲(chǔ)器件技術(shù)的進(jìn)步 (SDR — DDR — DDR2 — DDR3)可能成為越來(lái)越大的問(wèn)題。也就是，由于預(yù)取比特位的數(shù)量隨著半導(dǎo)體存儲(chǔ)器件技術(shù)的發(fā)展而增加，一個(gè)存儲(chǔ)體(bank)所包括的列存儲(chǔ)器單元塊的數(shù)量也在增加。相應(yīng)地，每個(gè)列存儲(chǔ)器單元塊所包括的冗余列單元線(xiàn)的數(shù)量減少。因此，在發(fā)生故障的情形中可覆蓋的正常列單元線(xiàn)的數(shù)量減少。這不理想地減小了執(zhí)行正常的冗余操作的可能性。作為參考，由于對(duì)一般的半導(dǎo)體存儲(chǔ)器件中的行線(xiàn)進(jìn)行修復(fù)的操作不直接施加輸入/輸出數(shù)據(jù)信息，因此在多個(gè)行存儲(chǔ)器單元塊之中可以直接共用冗余行單元線(xiàn)。然而，由于對(duì)列線(xiàn)進(jìn)行修復(fù)的操作必須直接施加輸入/輸出數(shù)據(jù)信息，因此在多個(gè)列存儲(chǔ)器單元塊之中不能直接共用冗余列單元線(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的示例性實(shí)施例針對(duì)一種通過(guò)允許多個(gè)列存儲(chǔ)器單元塊共用冗余列單元線(xiàn)來(lái)提高列修復(fù)效率的半導(dǎo)體存儲(chǔ)器件。根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例，一種具有包括沿列方向設(shè)置的多個(gè)正常單元塊以及冗余單元塊的存儲(chǔ)體的半導(dǎo)體存儲(chǔ)器件包括多個(gè)正常數(shù)據(jù)輸入/輸出單元，所述多個(gè)正常數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而分別從正常單元塊輸入/輸出數(shù)據(jù)；冗余數(shù)據(jù)輸入/輸出單元，所述冗余數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而從冗余單元塊輸入/輸出數(shù)據(jù)；以及連接選擇單元，所述連接選擇單元被配置為響應(yīng)于列地址而選擇性地將正常數(shù)據(jù)輸入/輸出單元和冗余數(shù)據(jù)輸入/輸出單元連接至所述多個(gè)局部數(shù)據(jù)線(xiàn)。所述半導(dǎo)體存儲(chǔ)器件還可以包括多個(gè)局部數(shù)據(jù)輸入/輸出單元，所述多個(gè)局部數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第二輸入/輸出選通信號(hào)而分別在所述局部數(shù)據(jù)線(xiàn)與多個(gè)全局?jǐn)?shù)據(jù)線(xiàn)之間輸入/輸出數(shù)據(jù)。根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例，一種具有K個(gè)冗余單元塊以及M個(gè)正常單元土夬——M為自然數(shù)且至少為K的兩倍——的半導(dǎo)體存儲(chǔ)器件包括M個(gè)正常數(shù)據(jù)輸入/輸出單元，所述M個(gè)正常數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而分別從M個(gè)正常單元塊輸入/輸出N比特?cái)?shù)據(jù)；K個(gè)冗余數(shù)據(jù)輸入/輸出單元，所述K個(gè)冗余數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而從K個(gè)冗余單元塊輸入/輸出N比特?cái)?shù)據(jù)；以及連接選擇單元，所述連接選擇單元被配置為響應(yīng)于列地址而選擇性地將M個(gè)正常數(shù)據(jù)輸入/輸出單元以及K個(gè)冗余數(shù)據(jù)輸入/輸出單元連接至{MXN}個(gè)局部數(shù)據(jù)線(xiàn)。所述半導(dǎo)體存儲(chǔ)器件還可以包括M個(gè)局部數(shù)據(jù)輸入/輸出單元，所述M個(gè)局部數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第二輸入/輸出選通信號(hào)而分別在{MXN}個(gè)局部數(shù)據(jù)線(xiàn)與{MXN}個(gè)全局?jǐn)?shù)據(jù)線(xiàn)之間輸入/輸出N比特?cái)?shù)據(jù)。根據(jù)本發(fā)明的又一個(gè)示例性實(shí)施例，一種具有包括多個(gè)冗余單元塊以及多個(gè)正常單元塊組——每個(gè)正常單元塊組包括多個(gè)正常單元塊——的存儲(chǔ)體的半導(dǎo)體存儲(chǔ)器件包括多個(gè)正常數(shù)據(jù)輸入/輸出組，所述多個(gè)正常數(shù)據(jù)輸入/輸出組被配置為響應(yīng)于第一輸入 /輸出選通信號(hào)而分別從正常單元塊組輸入/輸出數(shù)據(jù)；多個(gè)冗余數(shù)據(jù)輸入/輸出單元，所述多個(gè)冗余數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而從冗余單元塊輸入/輸出數(shù)據(jù)；以及連接選擇單元，所述連接選擇單元被配置為響應(yīng)于列地址而選擇性地將正常數(shù)據(jù)輸入/輸出組和冗余數(shù)據(jù)輸入/輸出單元連接至所述多個(gè)局部數(shù)據(jù)線(xiàn)組，其中局部數(shù)據(jù)線(xiàn)組的每個(gè)包括預(yù)定數(shù)量的局部數(shù)據(jù)線(xiàn)。所述半導(dǎo)體存儲(chǔ)器件還可以包括多個(gè)局部數(shù)據(jù)輸入/輸出組，所述多個(gè)局部數(shù)據(jù)輸入/輸出組被配置為響應(yīng)于第二輸入/輸出選通信號(hào)而分別在局部數(shù)據(jù)線(xiàn)組與多個(gè)全局?jǐn)?shù)據(jù)線(xiàn)組之間輸入/輸出數(shù)據(jù)，其中全局?jǐn)?shù)據(jù)線(xiàn)組的每個(gè)包括多個(gè)全局?jǐn)?shù)據(jù)線(xiàn)。


圖1是執(zhí)行現(xiàn)有的缺陷單元列修復(fù)方法的現(xiàn)有半導(dǎo)體存儲(chǔ)器件的方框圖；圖2A是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的執(zhí)行缺陷單元列修復(fù)方法的存儲(chǔ)體的方框圖；圖2B是根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的執(zhí)行缺陷單元列修復(fù)方法的存儲(chǔ)體的方框圖；圖2C是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的執(zhí)行缺陷單元列修復(fù)方法的半導(dǎo)體存儲(chǔ)器件的方框圖；圖2D是根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的執(zhí)行缺陷單元列修復(fù)方法的半導(dǎo)體存儲(chǔ)器件的方框圖；圖3是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的圖2A中所示的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路的電路圖；圖4是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的圖2A中所示的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路的方框圖；圖5是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的圖3和圖4中所示的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路的操作的時(shí)序圖；圖6是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的用于產(chǎn)生連接選擇信號(hào)的電路的電路圖，所述連接選擇信號(hào)用于控制圖3和圖4中所示的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路的操作；圖7是圖6所示的連接選擇信號(hào)發(fā)生電路的單元線(xiàn)選擇單元的電路圖；圖8是圖6所示的連接選擇信號(hào)發(fā)生電路的單元塊選擇單元的電路圖；和圖9是圖6所示的連接選擇信號(hào)發(fā)生電路的連接選擇信號(hào)輸出單元的電路圖。
具體實(shí)施例方式下面將結(jié)合附圖更加詳細(xì)地描述本發(fā)明的示例性實(shí)施例。然而，本發(fā)明可以用不同的方式實(shí)施，不應(yīng)當(dāng)被理解為限于本文所描述的實(shí)施例。確切地說(shuō)，提供這些實(shí)施例使得本公開(kāi)是清楚和完整的，并且將本發(fā)明的范圍完全地傳達(dá)給本領(lǐng)域的技術(shù)人員。在本公開(kāi)中，在本發(fā)明的各個(gè)附圖和實(shí)施例中，相同的附圖標(biāo)記表示相同的部分。圖2A是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的執(zhí)行缺陷單元列修復(fù)方法的存儲(chǔ)體的方框圖。參見(jiàn)圖2A，根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體包括多個(gè)正常單元塊00、01、02、03、04、05、06和07，所述多個(gè)正常單元塊00、01、02、03、04、05、 06和07沿列方向設(shè)置且分別具有多個(gè)正常列單元線(xiàn)ONSYI、INSYI、2NSYI、3NSYI、4NSYI、 5NSYI、6NSYI和7NSYI ；以及一個(gè)冗余單元塊Rl，所述一個(gè)冗余單元塊Rl被設(shè)置在所述正常單元塊00、01、02、03、04、05、06和07之間且具有多個(gè)冗余列單元線(xiàn)C0MM0N_RSYI。也就是，在根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體中，正常單元塊00、01、02、03、04、05、06和07共用一個(gè)冗余單元塊Rl以執(zhí)行冗余操作。圖2B是根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的執(zhí)行缺陷單元列修復(fù)方法的存儲(chǔ)體的方框圖。參見(jiàn)圖2B，根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體包括 多個(gè)正常單元塊00、01、02、03、04、05、06和07，所述多個(gè)正常單元塊00、01、02、03、04、05、 06和07沿列方向設(shè)置且分別具有多個(gè)正常列單元線(xiàn)ONSYI、INSYI、2NSYI、3NSYI、4NSYI、 5NSYI、6NSYI和7NSYI ；以及兩個(gè)冗余單元塊Rl和R2，所述兩個(gè)冗余單元塊Rl和R2分別具有多個(gè)冗余列單元線(xiàn)C0MM0N_RSYI1和C0MM0N_RSH2。也就是，在根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體中，設(shè)置在存儲(chǔ)體的一側(cè)的正常單元塊00、01、02和03共用第一冗余單元塊Rl來(lái)執(zhí)行冗余操作， 而設(shè)置在存儲(chǔ)體另一側(cè)的正常單元塊04、05、06和07共用第二冗余單元塊R2來(lái)執(zhí)行冗余操作。在圖2B所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體結(jié)構(gòu)中，共用一個(gè)冗余單元塊的正常單元塊比在圖2A所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體結(jié)構(gòu)中的少。因此，當(dāng)與圖2A所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體結(jié)構(gòu)相比較時(shí)，圖2B所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體結(jié)構(gòu)可以減小在共用冗余單元塊時(shí)輸入/輸出冗余數(shù)據(jù)所必需的外圍電路的尺寸。另一方面，在圖2B所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體結(jié)構(gòu)中，包括在一個(gè)冗余單元塊中的冗余列單元線(xiàn)比在圖2A 所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體結(jié)構(gòu)中的少。因此，圖2B所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體結(jié)構(gòu)具有比圖2A所示的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)體結(jié)構(gòu)低的列修復(fù)效率。雖然圖2B圖示的是提供兩個(gè)冗余單元塊Rl和R2來(lái)支持八個(gè)正常單元塊00、01、 02、03、04、05、06和07，但本發(fā)明并不局限于此。也就是，可以提供兩個(gè)或更多個(gè)冗余單元塊來(lái)支持八個(gè)或更多個(gè)正常單元塊。圖2C是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的執(zhí)行缺陷單元列修復(fù)方法的半導(dǎo)體存儲(chǔ)器件的方框圖。參見(jiàn)圖2C，根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件包括多個(gè)存儲(chǔ)體 B0、Bi、B2、B3、B4、B5、B6 和 B7 ；多個(gè)冗余輸入 / 輸出線(xiàn) B0_RI0<07>、B1_RI0<0:7>、 B2_RI0<0:7>、B3_RI0<0:7>、B4_RI0<0:7>、B5_RI0<0:7>、B6_RI0<0:7> 和 B7_RI0<0:7>， 所述多個(gè)冗余輸入 / 輸出線(xiàn) B0_RI0<0:7>、B1_RI0<0:7>、B2_RI0<0:7>、B3_RI0<0:7>、B4_ RI0<0: 7>、B5_RI0<0: 7>、B6_RI0<0: 7> 和 B7_RI0<0: 7> 分別設(shè)置在存儲(chǔ)體 B0、B1、B2、B3、B4、 B5、B6和87中以輸入/輸出用于各個(gè)存儲(chǔ)體肌、81、82、83、84、85、86和B7的冗余數(shù)據(jù)； 以及多個(gè)全局?jǐn)?shù)據(jù)輸入 / 輸出線(xiàn) GIOJXKO :7>、GI0_01<0:7>、GI0_02<0:7>、GI0_03<0:7>、 GI0_04<0: 7>、GI0_05<0: 7>、GI0_06<0: 7> 和 GI0_07<0: 7>，所述多個(gè)全局?jǐn)?shù)據(jù)輸入 / 輸出線(xiàn) GI0_00<0:7>、GI0_01<0:7>、GI0_02<0:7>、GI0_03<0:7>、GI0_04<0:7>、GI0_05<0:7>、GI0_ 06<0:7>和GI0_07<0:7>由所述存儲(chǔ)體B0、Bi、B2、B3、B4、B5、B6和B7共用以輸入/輸出正常數(shù)據(jù)。此處，如圖2A所示，所述存儲(chǔ)體B0、Bi、B2、B3、B4、B5、B6和B7中的每個(gè)分別包括多個(gè)正常單元塊00、01、02、03、04、05、06和07 ；以及一個(gè)冗余單元塊Rl。
圖2D是根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的缺陷單元列修復(fù)方法的半導(dǎo)體存儲(chǔ)器件的方框圖。參見(jiàn)圖2D，根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件包括多個(gè)存儲(chǔ)體 B0、B1、B2、B3、B4、B5、B6 和 B7 ；多個(gè)冗余輸入 / 輸出線(xiàn) B0_RI01<0 3>、B0_RI02<0 3>、B1_ RIOKO :3>、B1_RI02<0:3>、B2_RI01<0 3>、B2_RI02<0 3>、B3_RI01<0 3>、B3_RI02<0 3>、 B4_RI01<0:3>、B4_RI02<0:3>、B5_RI01<0 3>、B5_RI02<0 3>、B6_RI01<0 3>、B6_ RI02<0 3>、B7_RI01<0 3> 和 B7_RI02<0 3>，所述多個(gè)冗余輸入 / 輸出線(xiàn) B0_RI01<0 3>、B0_ RI02<0:3>、B1_RI01<0:3>、B1_RI02<0 3>、B2_RI01<0 3>、B2_RI02<0 3>、B3_RI01<0 3>、 B3_RI02<0:3>、B4_RI01<0:3>、B4_RI02<0 3>、B5_RI01<0 3>、B5_RI02<0 3>、B6_ RIOKO:3>、B6_RI02<0:3>、B7_RI01<0:3> 和 B7_RI02<0:3> 分別設(shè)置在存儲(chǔ)體 BO、Bi、B2、 B3、B4、B5、B6和B7中以輸入/輸出與設(shè)置在所述存儲(chǔ)體B0、B1、B2、B3、B4、B5、B6和B7的每個(gè)中的冗余單元塊Rl和R2的數(shù)量獨(dú)立地對(duì)應(yīng)的冗余數(shù)據(jù)；以及多個(gè)全局?jǐn)?shù)據(jù)輸入/輸出線(xiàn) GI0_00<0:7>、GI0_01<0:7>、GI0_02<0:7>、GI0_03<0:7>、GI0_04<0:7>、GI0_05<0:7>、 GI0_06<0 7> 和 GI0_07<0 7>，所述多個(gè)全局?jǐn)?shù)據(jù)輸入 / 輸出線(xiàn) GIOJXKO 7>、GI0_01<0 7>、 GI0_02<0 7>、GI0_03<0 7>、GI0_04<0 7>、GI0_05<0 7>、GI0_06<0 7> 和 GI0_07<0 7> 由所述存儲(chǔ)體B0、Bi、B2、B3、B4、B5、B6和B7共用以輸入/輸出正常數(shù)據(jù)。此處，如圖2B所示，所述存儲(chǔ)體B0、Bi、B2、B3、B4、B5、B6和B7中的每個(gè)分別包括多個(gè)正常單元塊00、01、02、03、04、05、06和07 ；以及兩個(gè)冗余單元塊Rl和R2。另外，如結(jié)合圖2B所描述的，所述多個(gè)冗余輸入/輸出線(xiàn)B0_RI01<0:3>、B0_ RI02<0:3>、B1_RI01<0:3>、B1_RI02<0: 3>、B2_RI01<0: 3>、B2_RI02<0: 3>、B3_RI01<0: 3>、 B3_RI02<0:3>、B4_RI01<0:3>、B4_RI02<0 : 3>、B5_RI01<0 : 3>、B5_RI02<0 : 3>、B6_ RI01<0:3>、B6_RI02<0:3>、B7_RI01<0:3> 和 B7_RI02<0:3> 的總占據(jù)面積比根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的圖2C中所示的半導(dǎo)體存儲(chǔ)器件的總占據(jù)面積少1/2。圖3是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的圖2A中所示的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路的電路圖。參見(jiàn)圖3，根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件——所述半導(dǎo)體存儲(chǔ)器件具有包括一個(gè)冗余單元塊Rl以及沿列方向設(shè)置的多個(gè)正常單元塊00、01、02、 03、04、05、06和07的存儲(chǔ)體——的單元列修復(fù)電路包括多個(gè)正常數(shù)據(jù)輸入/輸出單元 300，所述多個(gè)正常數(shù)據(jù)輸入/輸出單元300被配置為響應(yīng)于第一輸入/輸出選通信號(hào)RD STROBE 1和WTSTR0BE1而分別從正常單元塊00、01、02、03、04、05、06和07輸入/輸出數(shù)據(jù)；冗余數(shù)據(jù)輸入/輸出單元320，所述冗余數(shù)據(jù)輸入/輸出單元320被配置為響應(yīng)于第一輸入/輸出選通信號(hào)RD STR0BE1和WT STR0BE1而從冗余單元塊Rl輸入/輸出數(shù)據(jù)； 連接選擇單元340，所述連接選擇單元340被配置為響應(yīng)于列地址C0LUMN_ADDR而選擇性地將正常數(shù)據(jù)輸入/輸出單元300和冗余數(shù)據(jù)輸入/輸出單元320連接至多個(gè)局部數(shù)據(jù)線(xiàn) BI0_0<0>、BI0_1<0>、BI0_2<0>、BI0_3<0>、BI0_4<0>、BI0_5<0>、BI0_6<0> 和 BI0_7<0> ； 以及多個(gè)局部數(shù)據(jù)輸入/輸出單元360，所述多個(gè)局部數(shù)據(jù)輸入/輸出單元360被配置為響應(yīng)于第二輸入/輸出選通信號(hào)RD STR0BE2、WTSTR0BE2而分別在局部數(shù)據(jù)線(xiàn)ΒΙ0_0<0>、 BI0_1<0>、BI0_2<0>、BI0_3<0>、BI0_4<0>、BI0_5<0>、BI0_6<0> 和 BI0_7<0> 與多個(gè)全局?jǐn)?shù)據(jù)線(xiàn) GI0_0<0>、GI0_1<0>、GI0_2<0>、GI0_3<0>、GI0_4<0>、GI0_5<0>、GI0_6<0> 和 GI0_7<0>之間輸入/輸出數(shù)據(jù)。此處，所述正常數(shù)據(jù)輸入/輸出單元300響應(yīng)于第一輸入/輸出選通信號(hào)RD STROBE 1和WT STROBE 1而在所述正常單元塊00、01、02、03、04、05、06和07與多個(gè)正常數(shù)據(jù)線(xiàn) LI0_00<0>、LI0_01<0>、LI0_02<0>、LI0_03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0>之間輸入/輸出數(shù)據(jù)。另外，冗余數(shù)據(jù)輸入/輸出單元320響應(yīng)于第一輸入/輸出選通信號(hào)RDSTR0BE1 和WT STROBE 1而在冗余單元塊Rl與冗余數(shù)據(jù)線(xiàn)RI0<0>之間輸入/輸出數(shù)據(jù)。連接選擇單元；340響應(yīng)于列地址C0LUMN_ADDR而從正常數(shù)據(jù)線(xiàn)LI0_00<0>、LI0_ 01<0>、LI0_02<0>、LI0_03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0> 之中選擇修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)，并且分別將除修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)外的正常數(shù)據(jù)線(xiàn)以及冗余數(shù)據(jù)線(xiàn) RI0<0> 連接至局部數(shù)據(jù)線(xiàn) BI0_0<0>、BI0_1<0>、BI0_2<0>、BI0_3<0>、BI0_4<0>、BI0_5<0>、 BI0_6<0> 和 BI0_7<0>。另外，連接選擇單元340包括連接選擇信號(hào)發(fā)生單元342，所述連接選擇信號(hào)發(fā)生單元342被配置為產(chǎn)生多個(gè)連接選擇信號(hào)I0SEL<0:7>，所述多個(gè)連接選擇信號(hào) I0SEL<0:7>的邏輯電平是對(duì)應(yīng)于列地址C0LUMN_ADDR而確定的；以及多個(gè)連接控制單元 344<0:7>，所述多個(gè)連接控制單元344<0:7>被配置為響應(yīng)于連接選擇信號(hào)I0SEL<0:7> 而分別將冗余數(shù)據(jù)線(xiàn)RI0<0>以及正常數(shù)據(jù)線(xiàn)LI0_00<0>、LI0_01<0>、LI0_02<0>、LI0_ 03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0> 中的任何一個(gè)連接至局部數(shù)據(jù)線(xiàn) BI0_0<0>、BI0_1<0>、BI0_2<0>、BI0_3<0>、BI0_4<0>、BI0_5<0>、BI0_6<0> 和 BI0_7<0>。另外，連接控制單元344<0: 7>被操作為使得正常數(shù)據(jù)線(xiàn)LI0_00<0>、LI0_01<0>、 LI0_02<0>、LI0_03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0> 分別連接至多個(gè)第一輸入端子；使得冗余數(shù)據(jù)線(xiàn)RI0<0>共同連接至多個(gè)第二輸入端子；使得局部數(shù)據(jù)線(xiàn) BI0_0<0>、BI0_1<0>、BI0_2<0>、BI0_3<0>、BI0_4<0>、BI0_5<0>、BI0_6<0> 和 BI0_7<0> 分別連接至多個(gè)輸出端子；使得輸出端子中的任何一個(gè)響應(yīng)于連接選擇信號(hào)I0SEL<0:7>中的每個(gè)而連接至第二輸入端子；并使得其它的輸出端子連接至第一輸入端子。例如，當(dāng)連接控制單元中僅連接選擇信號(hào)I0SEL<0:7>之中的第三信號(hào)I0SEL<3>被激活時(shí)，其它所有的連接選擇信號(hào)I0SEL<0:2>和I0SEL<4:7>被去激活。因此，第二輸入端子與輸出端子僅在控制單元344<0:7>之中的第三連接控制單元344<3>中是連接的，使得冗余數(shù)據(jù)線(xiàn)RI0<0> 連接至第三局部數(shù)據(jù)線(xiàn)BI0_3<0>。另外，在其它的第零至第二連接控制單元344<0:2>以及第四至第七連接控制單元344<4:7>中第一輸入端子與輸出端子連接，使得第零至第二正常數(shù)據(jù)線(xiàn)LI0_00<0>、LI0_01<0>和LI0_02<0>以及第四至第七正常數(shù)據(jù)線(xiàn)LI0_04<0>、LI0_ 05<0>、LI0_06<0>和LI0_07<0>分別連接至第零至第二局部數(shù)據(jù)線(xiàn)BI0_0<0>、BI0_1<0>和 BI0_2<0> 以及第四至第七局部數(shù)據(jù)線(xiàn) BI0_4<0>、BI0_5<0>、BI0_6<0> 和 BI0_7<0>。圖4是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的在圖2A中所示的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路的電路圖。參見(jiàn)圖4，根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件——具有包括一個(gè)冗余單元塊Rl以及沿列方向設(shè)置的多個(gè)正常單元塊00、01、02、03、04、05、06和07的存儲(chǔ)體一的單元列修復(fù)電路包括多個(gè)正常數(shù)據(jù)輸入/輸出單元300，所述多個(gè)正常數(shù)據(jù)輸入/輸出單元300被配置為響應(yīng)于第一輸入/輸出選通信號(hào)RD STR0BE1和WT STROBE 1而分別從正常單元塊00、01、02、03、04、05、06和07輸入/輸出數(shù)據(jù)；冗余數(shù)據(jù)輸入/輸出單元320，所述冗余數(shù)據(jù)輸入/輸出單元320被配置為響應(yīng)于第一輸入/輸出選通信號(hào) RD STROBE 1和WT STROBE 1而從冗余單元塊Rl輸入/輸出數(shù)據(jù)；連接選擇單元340，所述連接選擇單元340被配置為響應(yīng)于列地址C0LUMN_ADDR而選擇性地將正常數(shù)據(jù)輸入/輸出單元300和冗余數(shù)據(jù)輸入/輸出單元320連接至多個(gè)局部數(shù)據(jù)線(xiàn)ΒΙ0_0<0>、BI0_1<0>、 BI0_2<0>、BI0_3<0>、BI0_4<0>、BI0_5<0>、BI0_6<0> 和 BI0_7<0> ；以及多個(gè)局部數(shù)據(jù)輸入 /輸出單元360，所述多個(gè)局部數(shù)據(jù)輸入/輸出單元360被配置為響應(yīng)于第二輸入/輸出選通信號(hào) RD STR0BE2 和 WT STR0BE2 而分別在局部數(shù)據(jù)線(xiàn) ΒΙ0_0<0>、BI0_1<0>、BI0_2<0>、 BI0_3<0>、BI0_4<0>、BI0_5<0>、BI0_6<0> 和 BI0_7<0> 與多個(gè)全局?jǐn)?shù)據(jù)線(xiàn) GI0_0<0>、 GI0_1<0>、GI0_2<0>、GI0_3<0>、GI0_4<0>、GI0_5<0>、GI0_6<0> 和 GI0_7<0> 之間輸入 / 輸出數(shù)據(jù)。此處，所述正常數(shù)據(jù)輸入/輸出單元300響應(yīng)于第一輸入/輸出選通信號(hào)RD STROBE 1和WT STROBE 1而在所述正常單元塊00、01、02、03、04、05、06和07與多個(gè)正常數(shù)據(jù)線(xiàn) LI0_00<0>、LI0_01<0>、LI0_02<0>、LI0_03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0>之間輸入/輸出數(shù)據(jù)。并且，冗余數(shù)據(jù)輸入/輸出單元320響應(yīng)于第一輸入/輸出選通信號(hào)RDSTR0BE1 和WT STROBE 1而在冗余單元塊Rl與冗余數(shù)據(jù)線(xiàn)RI0<0>之間輸入/輸出數(shù)據(jù)。連接選擇單元；340響應(yīng)于列地址C0LUMN_ADDR而從正常數(shù)據(jù)線(xiàn)LI0_00<0>、LI0_ 01<0>、LI0_02<0>、LI0_03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0> 之中選擇修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)，并且分別將除修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)外的正常數(shù)據(jù)線(xiàn)以及冗余數(shù)據(jù)線(xiàn) RI0<0> 連接至局部數(shù)據(jù)線(xiàn) BI0_0<0>、BI0_1<0>、BI0_2<0>、BI0_3<0>、BI0_4<0>、BI0_5<0>、 BI0_6<0> 和 BI0_7<0>。另外，連接選擇單元340包括連接選擇信號(hào)發(fā)生單元342，所述連接選擇信號(hào)發(fā)生單元342被配置為產(chǎn)生多個(gè)連接選擇信號(hào)I0SEL<0:7>，所述多個(gè)連接選擇信號(hào)I0SEL<0:7>的邏輯電平是對(duì)應(yīng)于列地址C0LUMN_ADD而確定的；以及多個(gè)連接控制單元344<0:7>，所述多個(gè)連接控制單元344<0:7>被配置為響應(yīng)于所述連接選擇信號(hào) I0SEL<0:7>而分別將冗余數(shù)據(jù)線(xiàn)RI0<0>以及正常數(shù)據(jù)線(xiàn)LI0_00<0>、LI0_01<0>、LI0_ 02<0>、LI0_03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0> 中的任何一個(gè)連接至局部數(shù)據(jù)線(xiàn) BI0_0<0>、BI0_1<0>、BI0_2<0>、BI0_3<0>、BI0_4<0>、BI0_5<0>、BI0_6<0> 和 BI0_7<0>。以下進(jìn)一步提供圖3中未示出的額外的組件。首先，壓縮測(cè)試操作單元310分別連接至局部數(shù)據(jù)線(xiàn)ΒΙ0_0<0>、BI0_1<0>、 BI0_2<0>、BI0_3<0>、BI0_4<0>、BI0_5<0>、BI0_6<0> 和 BI0_7<0> 以并行地對(duì)局部數(shù)據(jù)線(xiàn)的數(shù)據(jù)進(jìn)行壓縮地測(cè)試。另外，多個(gè)正常數(shù)據(jù)鎖存單元330分別連接至正常數(shù)據(jù)線(xiàn)LI0_00<0>、LI0_01<0>、 LI0_02<0>、LI0_03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0>，以鎖存在與列地址C0LUMN_ADDR的輸入周期相對(duì)應(yīng)的第一時(shí)段期間加載到正常數(shù)據(jù)線(xiàn)中的數(shù)據(jù)。冗余數(shù)據(jù)鎖存單元350連接至冗余數(shù)據(jù)線(xiàn)RI0<0>，以鎖存在所述第一時(shí)段期間加載到冗余數(shù)據(jù)線(xiàn)中的數(shù)據(jù)。
此處，通過(guò)從比施加至半導(dǎo)體存儲(chǔ)器件的列地址C0LUMN_ADDR的輸入時(shí)間點(diǎn)晚的某時(shí)間點(diǎn)起對(duì)時(shí)鐘進(jìn)行計(jì)數(shù)來(lái)確定第一時(shí)段。以下結(jié)合圖5對(duì)此進(jìn)行更詳細(xì)地描述。圖3和圖4的共同特征為多個(gè)正常數(shù)據(jù)線(xiàn)LI0_00<0>、LI0_01<0>、LI0_02<0>、 LI0_03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0> 共用一個(gè)冗余數(shù)據(jù)線(xiàn) RI0<0> 來(lái)執(zhí)行冗余操作。雖然在圖3和圖4中僅共用一個(gè)冗余數(shù)據(jù)線(xiàn)RI0<0>，但應(yīng)理解的是可以提供多個(gè)冗余數(shù)據(jù)線(xiàn) RI0<0>、RI0<1>、RI0<2>、RI0<3>、RI0<4>、RI0<5>、RI0<6> 和 RI0<7>(多于一個(gè)的冗余數(shù)據(jù)RI0<0>)。這意味著可以包括比八個(gè)正常數(shù)據(jù)線(xiàn)LI0_00<0>、LI0_01<0>、LI0_02<0>、LI0_ 03<0>、LI0_04<0>、LI0_05<0>、LI0_06<0> 和 LI0_07<0> 多的數(shù)據(jù)線(xiàn)。在圖 4 的配置中，假設(shè)半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸入/輸出帶寬為“X8”。由此，可以理解的是提供八組正常數(shù)據(jù)線(xiàn) LI0_00<0:7>、LI0_01<0:7>、LI0_02<0:7>、LI0_03<0:7>、LI0_04<0:7>、LI0_05<0:7>、LI0_ 06<0:7> 和 LI0_07<0:7> 以及八個(gè)冗余數(shù)據(jù)線(xiàn) RI0<0>、RI0<1>、RI0<2>、RI0<3>、RI0<4>、 RI0<5>、RI0<6>和RI0<7>，并且一組正常數(shù)據(jù)線(xiàn)共用一個(gè)冗余數(shù)據(jù)線(xiàn)來(lái)執(zhí)行冗余操作?？梢岳斫獾氖牵捎谔峁┝税私M正常數(shù)據(jù)線(xiàn)LI0_00<0:7>、LI0_01<0:7>、LI0_02<0:7>、LI0_ 03<0:7>、LI0_04<0:7>、LI0_05<0:7>、LI0_06<0:7> 和 LI0_07<0:7>，因此提供八組全局?jǐn)?shù)據(jù)線(xiàn) GIOJKO :7>、GI0_1<0:7>、GI0_2<0:7>、GI0_3<0:7>、GI0_4<0:7>、GI0_5<0:7>、 GI0_6<0:7> 和 GI0_7<0:7>。如上所述，也可以與圖4所示的半導(dǎo)體存儲(chǔ)器件的配置類(lèi)似的方式來(lái)擴(kuò)展圖3所示的半導(dǎo)體存儲(chǔ)器件的配置。因此，如果將圖3所示的正常數(shù)據(jù)輸入/輸出單元300、冗余數(shù)據(jù)輸入/輸出單元320、連接選擇單元340和局部數(shù)據(jù)輸入/輸出單元350的配置提供為八組，則圖3變得與圖4類(lèi)似。另外，圖4所示的配置可以擴(kuò)展如下。參見(jiàn)圖4，根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件——所述半導(dǎo)體存儲(chǔ)器件具有在列方向上設(shè)置的M個(gè)正常單元塊00、01、02、03、04、05、06和07以及K個(gè)冗余單元塊Rl至RK—一的單元列修復(fù)電路包括M個(gè)正常數(shù)據(jù)輸入/輸出單元300<0:7>， 所述M個(gè)正常數(shù)據(jù)輸入/輸出單元300<0:7>被配置為響應(yīng)于第一輸入/輸出選通信號(hào)RD STROBE 1和WTSTR0BE1而分別從M個(gè)正常單元塊00、01、02、03、04、05、06和07輸入/輸出 N比特的數(shù)據(jù)；K個(gè)冗余數(shù)據(jù)輸入/輸出單元320，所述K個(gè)冗余數(shù)據(jù)輸入/輸出單元320被配置為響應(yīng)于第一輸入/輸出選通信號(hào)RDSTR0BE1和WT STROBE 1而從K個(gè)冗余單元塊Rl 至RK輸入/輸出N比特的數(shù)據(jù)；連接選擇單元340，所述連接選擇單元340被配置為響應(yīng)于列地址C0LUMN_ADDR而選擇性地將M個(gè)正常數(shù)據(jù)輸入/輸出單元300<0 7>和K個(gè)冗余數(shù)據(jù)輸入/輸出單元320以N比特為基礎(chǔ)連接至{MXN}個(gè)局部數(shù)據(jù)線(xiàn)BIOJKO 7>、BI0_1<0 7>、 BI0_2<0 7>、BI0_3<0 7>、BI0_4<0 7>、BI0_5<0 7>、BI0_6<0 7> 和 BI0_7<0 7> ；以及 M 個(gè)局部數(shù)據(jù)輸入/輸出單元360<0:7>，所述M個(gè)局部數(shù)據(jù)輸入/輸出單元360<0:7>被配置為響應(yīng)于第二輸入/輸出選通信號(hào)RD STR0BE2和WT STR0BE2而在{MXN}個(gè)局部數(shù)據(jù)線(xiàn) BIOJKO7>、BI0_1<07>、BI0_2<07>、BI0_3<07>、BI0_4<07>、BI0_5<07>、BI0_6<0 7> 和 BI0_7<0 7> 與{MXN}個(gè)全局?jǐn)?shù)據(jù)線(xiàn) GIOJKO 7>、GI0_1<0 7>、GI0_2<0 7>、GI0_3<0 7>、 GI0_4<0 7>、GI0_5<0 7>、GI0_6<0 7> 和 GI0_7<0 7> 之間分別輸入 / 輸出 N 比特的數(shù)據(jù)。此處，連接選擇單元340選擇性地將{M+K}個(gè)正常數(shù)據(jù)輸入/輸出單元300<0:7>和一個(gè)冗余數(shù)據(jù)輸入/輸出單元320以N比特為基礎(chǔ)連接至N個(gè)局部數(shù)據(jù)線(xiàn)BI0_M<0:7>。所述M個(gè)正常數(shù)據(jù)輸入/輸出單元300<0 7>響應(yīng)于第一輸入/輸出選通信號(hào)RD STROBE 1 和 WT STROBE 1 而分別在 M 個(gè)正常單元塊 00、01、02、03、04、05、06 和 07 與{MXN} 個(gè)正常數(shù)據(jù)線(xiàn) LIOJXKO 7>、LI0_01<0 7>、LI0_02<0 7>、LI0_03<0 7>、LI0_04<0 7>、LI0_ 05<0:7>、LI0_06<0:7>和LI0_07<0:7>之間輸入/輸出N比特的數(shù)據(jù)。另外，K個(gè)冗余數(shù)據(jù)輸入/輸出單元320響應(yīng)于第一輸入/輸出選通信號(hào)RD STROBE 1和WT STROBE 1而分別在K個(gè)冗余單元塊Rl與{KXN}個(gè)冗余數(shù)據(jù)線(xiàn)RI0<0>、 RI0<1>、RI0<2>、RI0<3>、RI0<4>、RI0<5>、RI0<6> 和 RIO < 7 之間輸入 / 輸出 N 比特的數(shù)據(jù)。連接選擇單元；340響應(yīng)于列地址C0LUMN_ADDR而從{MXN}個(gè)正常數(shù)據(jù)線(xiàn)LI0_ 00<0:7>、LI0_01<0:7>、LI0_02<0:7>、LI0_03<0:7>、LI0_04<0:7>、LI0_05<0:7>、LI0_ 06<0:7>和LI0_07<0:7>之中選擇0至{KXN}個(gè)修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)，并且分別將除修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)外的{(M-K)XN}個(gè)正常數(shù)據(jù)線(xiàn)以及與修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)相對(duì)應(yīng)的冗余數(shù)據(jù)線(xiàn)連接至{MXN}個(gè)局部數(shù)據(jù)線(xiàn) BI0_0<0:7>、BI0_1<0:7>、BI0_2<0:7>、BI0_3<0:7>、 BI0_4<0:7>、BI0_5<0:7>、BI0_6<0:7> 和 BI0_7<0:7>。連接選擇單元340包括連接選擇信號(hào)發(fā)生單元342，所述連接選擇信號(hào)發(fā)生單元 342被配置為產(chǎn)生M個(gè)連接選擇信號(hào)I0SEL<0:7>，所述M個(gè)連接選擇信號(hào)I0SEL<0:7>的邏輯電平是對(duì)應(yīng)于列地址C0LUMN_ADDR而產(chǎn)生的；以及M個(gè)連接控制單元344<0 7>，所述M個(gè)連接控制單元344<0:7>被配置為響應(yīng)于M個(gè)連接選擇信號(hào)I0SEL<0:7>而分別將{MXN} 個(gè)正常數(shù)據(jù)線(xiàn) LIOJXKO 7>、LI0_01<0 7>、LI0_02<0 7>、LI0_03<0 7>、LI0_04<0 7>、LI0_ 05<0:7>、LI0_06<0:7>和LI0_07<0:7>之中除被選中的0至{KXN}個(gè)修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)外的正常數(shù)據(jù)線(xiàn)、以及從{KXN}個(gè)冗余數(shù)據(jù)線(xiàn)RI0<0>、RI0<1>、RI0<2>、RI0<3>、RI0<4>、 RI0<5>、RI0<6>和RI0<7>中選擇的0至{KXN}個(gè)冗余數(shù)據(jù)線(xiàn)以N比特為基礎(chǔ)連接至 {MXN}個(gè)局部數(shù)據(jù)線(xiàn) BIOJKO:7>、BI0_1<0:7>、BI0_2<0:7>、BI0_3<0:7>、BI0_4<0:7>、 BI0_5<0:7>、BI0_6<0:7> 和 BI0_7<0:7>。M個(gè)連接控制單元；344<0:7>被配置為使得{MXN}個(gè)正常數(shù)據(jù)線(xiàn)LIOJXKO 7>、 LI0_01<0:7>、LI0_02<0:7>、LI0_03<0:7>、LI0_04<0:7>、LI0_05<0:7>、LI0_06<0:7> 和 LI0_07<0:7>分別以N比特為基礎(chǔ)連接至M個(gè)第一輸入端子；使得{KXN}個(gè)冗余數(shù)據(jù)線(xiàn) RI0<0>、RI0<1>、RI0<2>、RI0<3>、RI0<4>、RI0<5>、RI0<6> 和 RI0<7> 分別以 N 比特為基礎(chǔ)連接至M個(gè)第二輸入端子，其中{MXK}個(gè)第二輸入端子共用一個(gè)冗余數(shù)據(jù)線(xiàn)；使得{MXN}個(gè)局部數(shù)據(jù)線(xiàn) BIOJKO :7>、BI0_1<0:7>、BI0_2<0:7>、BI0_3<0:7>、BI0_4<0:7>、BI0_5<0:7>、 BI0_6<0:7>和BI0_7<0:7>分別以N比特為基礎(chǔ)連接至M個(gè)輸出端子；使得響應(yīng)于M個(gè)連接選擇信號(hào)I0SEL<0:7>而將M個(gè)輸出端子之中的0至K個(gè)輸出端子以N比特為基礎(chǔ)連接至第二輸入端子；并且使得其它的輸出端子以N比特為基礎(chǔ)連接至第一輸入端子。例如， 當(dāng)在連接控制單元344<0:7>中僅連接選擇信號(hào)I0SEL<0:7>之中的第三信號(hào)I0SEL<3>被激活時(shí)，所有其它的連接選擇信號(hào)I0SEL<0:2>和I0SEL<4:7>被去激活。因此，第二輸入端子與輸出端子僅在連接控制單元344<0:7>之中的第三連接控制單元344<3>中是連接的， 使得冗余數(shù)據(jù)線(xiàn) RI0<0>、RI0<1>、RI0<2>、RI0<3>、RI0<4>、RI0<5>、RI0<6> 和 RI0<7> 以 N 比特為基礎(chǔ)連接至第三局部數(shù)據(jù)線(xiàn)BI0_3<0:7>。并且，在其它的第零至第二連接控制單元344<0:2>以及第四至第七連接控制單元344<4:7>中第一輸入端子與輸出端子連接，使得第零至第二正常數(shù)據(jù)線(xiàn)LIOJXKO 7>、LI0_01<0 7>和LI0_02<0 7>以及第四至第七正常數(shù)據(jù)線(xiàn) LI0_04<0 7>、LI0_05<0 7>、LI0_06<0 7> 和 LI0_07<0 7> 分別以 N 比特為基礎(chǔ)連接至第零至第二局部數(shù)據(jù)線(xiàn)BIOJKO 7>、BI0_1<0 7>和BI0_2<0 7>以及第四至第七局部數(shù)據(jù)線(xiàn) BI0_4<0:7>、BI0_5<0:7>、BI0_6<0:7> 和 BI0_7<0:7>。壓縮測(cè)試操作單元310分別連接至{MXN}個(gè)局部數(shù)據(jù)線(xiàn)BI0_0<0:7>、 BI0_1<0:7>、BI0_2<0:7>、BI0_3<0:7>、BI0_4<0:7>、BI0_5<0:7>、BI0_6<0:7> 禾口 BI0_7<0:7>以并行地對(duì)局部數(shù)據(jù)線(xiàn)的數(shù)據(jù)進(jìn)行壓縮地測(cè)試。此外，{MXN}個(gè)正常數(shù)據(jù)鎖存單元330分別連接至{MXN}個(gè)正常數(shù)據(jù)線(xiàn)LI0_ 00<0:7>、LI0_01<0:7>、LI0_02<0:7>、LI0_03<0:7>、LI0_04<0:7>、LI0_05<0:7>、LI0_ 06<0:7>和LI0_07<0:7>，以鎖存在與列地址C0LUMN_ADDR的輸入周期相對(duì)應(yīng)的第一時(shí)段期間加載到正常數(shù)據(jù)線(xiàn) LI0_00<0:7>、LI0_01<0:7>、LI0_02<0:7>、LI0_03<0:7>、LI0_ 04<0:7>、LI0_05<0:7>、LI0_06<0:7>和LI0_07<0:7>中的數(shù)據(jù)，所述第一時(shí)段是通過(guò)從比列地址的輸入時(shí)間點(diǎn)晚的預(yù)定時(shí)間點(diǎn)起對(duì)時(shí)鐘進(jìn)行計(jì)數(shù)而確定的。{KXN}個(gè)冗余數(shù)據(jù)鎖存單元 350 分別連接至{KXN}個(gè)冗余數(shù)據(jù)線(xiàn) RI0<0>、RI0<1>、RI0<2>、RI0<3>、RI0<4>、 RI0<5>、RI0<6>和RI0<7>，以鎖存在所述第一時(shí)段期間加載到冗余數(shù)據(jù)線(xiàn)RI0<0>中的數(shù)據(jù)。此處，“M”為自然數(shù)且至少為“K”的兩倍。在圖4的配置中，“M”為8且“K”為1。 另外，“N”為半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸入/輸出帶寬的大小。在圖4的配置中，“N”為8。利用變量“M”、“K”和“N”來(lái)描述根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路的原因在于變量“M”、“K”和“N”也可以適用于根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的圖2B和圖2D中所示的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路。也就是，根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的圖2B和圖2D中示出的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路可以被配置為如圖4中所示具有為8的值“M”、為2的值“K”、以及為8的值“N”。圖5是示出根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的在圖3和圖4中示出的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路的操作的時(shí)序圖。參見(jiàn)圖5，根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路通過(guò)響應(yīng)于列地址C0LUMN_ADDR來(lái)確定連接選擇信號(hào)I0SEL<0:7>的邏輯電平為邏輯“高” 或邏輯“低”的操作而開(kāi)始操作。此處，第一時(shí)段對(duì)應(yīng)于列地址C0LUMN_ADDR的輸入周期， 在所述第一時(shí)段期間連接選擇信號(hào)I0SEL<0:7>的邏輯電平保持為“高”或“低”。例如，如果每四個(gè)時(shí)鐘周期Gtck)輸入一次列地址C0LUMN_ADDR，則連接選擇信號(hào)I0SEL<0 7>的邏輯電平也是在每四個(gè)時(shí)鐘周期Gtck)時(shí)被確定的。與響應(yīng)于列地址C0LUMN_ADDR來(lái)確定連接選擇信號(hào)I0SEL<0 7>的邏輯電平的操作相獨(dú)立地，第一選通信號(hào)RD STROBE 1在從比列地址C0LUMN_ADDR的輸入時(shí)間點(diǎn)晚的某時(shí)間點(diǎn)起的第二時(shí)段期間被激活，以操作正常數(shù)據(jù)輸入/輸出單元300和冗余數(shù)據(jù)輸入/輸出單元320。也就是，第一選通信號(hào)RD STR0BE1在列地址C0LUMN_ADDR的每個(gè)輸入周期的第二時(shí)段期間被激活，其中所述第二時(shí)段比所述第一時(shí)段短，并且所述第二時(shí)段是通過(guò)從比列地址C0LUMN_ADDR的輸入時(shí)間點(diǎn)晚的某時(shí)間點(diǎn)起對(duì)時(shí)鐘進(jìn)行計(jì)數(shù)來(lái)確定的。例如，在施加列地址C0LUMN_ADDR之后經(jīng)過(guò)了一個(gè)時(shí)鐘周期Itck時(shí)，第一選通信號(hào)RD STROBE 1從去激活狀態(tài)變?yōu)榧せ顮顟B(tài)。其后，第一選通信號(hào)RD STR0BE1在兩個(gè)時(shí)鐘周期2tck期間保持激活狀態(tài)并隨后變?yōu)槿ゼせ顮顟B(tài)。由此，如圖5所示，第一選通信號(hào)RD STROBE 1在連接選擇信號(hào)I0SEL<0:7>的邏輯電平確定之后以充分的余量保持激活狀態(tài)，并且連接選擇信號(hào)I0SEL<0:7>的邏輯電平在去激活狀態(tài)之后以充分的余量發(fā)生改變。因此，正常數(shù)據(jù)輸入/輸出單元300和冗余數(shù)據(jù)輸入/輸出單元320可以始終以穩(wěn)定的余量來(lái)操作。與響應(yīng)于列地址C0LUMN_ADDR而確定連接選擇信號(hào)I0SEL<0 7>的邏輯電平的操作相獨(dú)立地，第二選通信號(hào)RD STR0BE2在從比列地址C0LUMN_ADDR的輸入時(shí)間點(diǎn)晚的某時(shí)間點(diǎn)起的第二時(shí)段期間被激活，以操作局部數(shù)據(jù)輸入/輸出單元360。此處，第二選通信號(hào) RD STR0BE2在第二時(shí)段期間在與第一選通信號(hào)RD STR0BE1相同的時(shí)間點(diǎn)或比第一選通信號(hào)RD STR0BE1晚的時(shí)間點(diǎn)被激活。也就是，第二選通信號(hào)RD STR0BE2在列地址C0LUMN_ ADDR的每個(gè)輸入周期的所述第二時(shí)段期間被激活，其中第二選通信號(hào)RD STR0BE2的激活時(shí)間點(diǎn)與第一選通信號(hào)RDSTR0BE1的激活時(shí)間點(diǎn)相同或比第一選通信號(hào)RD STROBE 1的激活時(shí)間點(diǎn)晚。例如，當(dāng)施加列地址C0LUMN_ADDR之后經(jīng)過(guò)了一個(gè)時(shí)鐘周期“ck時(shí)，第二選通信號(hào)RD STR0BE2從去激活狀態(tài)變?yōu)榧せ顮顟B(tài)。之后，第二選通信號(hào)RD STR0BE2在兩個(gè)時(shí)鐘周期2tck期間保持激活狀態(tài)并隨后變?yōu)槿ゼせ顮顟B(tài)。由此，如圖5所示，第二選通信號(hào)RD STR0BE2在連接選擇信號(hào)I0SEL<0:7>的邏輯電平確定之后以充分的余量保持激活狀態(tài)，并且連接選擇信號(hào)I0SEL<0:7>的邏輯電平在去激活狀態(tài)之后以充分的余量發(fā)生改變。因此，局部數(shù)據(jù)輸入/輸出單元360可以始終以穩(wěn)定的余量操作。另外，由于第一選通信號(hào)RD STR0BE1的激活時(shí)段與第二選通信號(hào)RD STR0BE2的激活時(shí)段相同或比第二選通信號(hào)RD STR0BE2的激活時(shí)段晚，因此正常數(shù)據(jù)輸入 /輸出單元300、冗余數(shù)據(jù)輸入/輸出單元320和局部數(shù)據(jù)輸入/輸出單元360可以協(xié)調(diào)地操作。圖6是根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的用于產(chǎn)生連接選擇信號(hào)的電路的電路圖，所述連接選擇信號(hào)用于控制圖3和圖4所示的半導(dǎo)體存儲(chǔ)器件的單元列修復(fù)電路的操作。參見(jiàn)圖6，連接選擇信號(hào)發(fā)生單元342包括多個(gè)單元塊選擇單元3422L<0 7> 和;3422R<0:7>，所述多個(gè)單元塊選擇單元;3422L<0:7>和;3422R<0:7>被配置為分別選擇正常單元塊00、01、02、03、04、05、06和07之中與冗余單元塊Rl所包括的多個(gè)冗余單元線(xiàn)RSYIL<0:7>和RSYIR<0:7>相對(duì)應(yīng)的多個(gè)修復(fù)目標(biāo)正常單元塊；多個(gè)單元線(xiàn)選擇單元 3424L<0:7>和3424R<0:7>，所述多個(gè)單元線(xiàn)選擇單元3424L<0:7>和3424R<0:7>被配置為將列地址C0LUMN_ADDR與修復(fù)目標(biāo)列地址C0LUMN_ADDR進(jìn)行比較，并根據(jù)比較結(jié)果而分別選擇在正常單元塊00、01、02、03、04、05、06和07的每個(gè)所包括的多個(gè)正常單元線(xiàn) NSYKO :L>之中的與冗余單元塊Rl所包括的多個(gè)冗余單元線(xiàn)RSHIXO :7>和RSHR<0:7> 相對(duì)應(yīng)的多個(gè)修復(fù)目標(biāo)正常單元線(xiàn)；以及多個(gè)連接選擇信號(hào)輸出單元3^6L<0:7>和 3426R<0:7>，所述多個(gè)連接選擇信號(hào)輸出單元3426L<0 7>和3426R<0 7>被配置為響應(yīng)于單元線(xiàn)選擇單元;MML<0:7>和;MMR<0:7>的輸出信號(hào)SYEBL<0>、SYEBL<1>、 SYEBL<2>、SYEBL<3>、SYEBL<4>、SYEBL<5>、SYEBL<6>、SYEBL<7>、SYEBR<0>、SYEBR<1>、 SYEBR<2>、SYEBR<3>、SYEBR<4>、SYEBR<5>、SYEBR<6> 和 SYEBR<7> 并且響應(yīng)于單元塊選擇單元 3422L<0:7> 和 3422R<0:7> 的輸出信號(hào) FL0<0:2>、FL1<0:2>、FL2<0:2>、FL3<0:2>、 FL4<0:2>、FL5<0:2>、FL6<0:2>、FL7<0:2>、FR0<0:2>、FR1<0:2>、FR2<0:2>、FR3<0:2>、 FR4<0:2>、FR5<0:2>、FR6<0:2>和FR7<0:2>而分別確定連接選擇信號(hào)I0SEL<0:7>的邏輯電平。如圖7所示，在連接選擇信號(hào)發(fā)生單元342的配置之中，單元線(xiàn)選擇單元 34ML<0:7>和34MR<0:7>的配置使用熔絲選擇法。也就是，預(yù)先確定是否切斷單元線(xiàn)選擇單元;MML<0 7>和;MMR<0 7>所包括的地址熔絲ADDRESS FUSE<3 9>以確定由冗余單元線(xiàn)RSHIXO:7>和RSHR<0:7>來(lái)修復(fù)正常單元線(xiàn)NSH<0:L>中的哪個(gè)。在連接選擇信號(hào)發(fā)生單元342的配置之中，使用單元塊選擇單元3422L<0:7>和 3422R<0:7>來(lái)確定通過(guò)利用冗余單元線(xiàn)RSYIL<0:7>和RSYIR<0:7>的熔絲選擇來(lái)修復(fù)正常單元塊00、01、02、03、04、05、06和07中的哪個(gè)正常單元塊的正常單元線(xiàn)。參見(jiàn)圖8，可見(jiàn)，當(dāng)加電信號(hào)PWRUP被激活時(shí)，通過(guò)熔絲選擇而直接確定輸出信號(hào)FL<0 7>和FR<0 7>的值。此處，由冗余單元線(xiàn)RSYIL<0:7>和RSYIR<0:7>所修復(fù)的正常單元塊的類(lèi)型可以相互重疊。例如，可以使用冗余單元線(xiàn)RSYIL<0:7>和RSYIR<0:7>中的全部來(lái)修復(fù)僅僅一個(gè)正常單元塊。 參見(jiàn)圖9，連接選擇信號(hào)輸出單元;3^6L<0 7>和;3^6R<0 7>通過(guò)將由單元塊選擇單元3422L<0 7>和3422R<0 7>的操作所產(chǎn)生的修復(fù)目標(biāo)正常單元塊信息與由單元線(xiàn)選擇單元34ML<0:7>和34MR<0:7>的操作所產(chǎn)生的修復(fù)目標(biāo)正常單元線(xiàn)信息進(jìn)行混合，來(lái)產(chǎn)生用于直接控制冗余單元線(xiàn)RSYIL<0:7>和RSYIR<0:7>的連接選擇信號(hào)I0SEL<0:7>。如上文所描述，根據(jù)本發(fā)明的示例性實(shí)施例，除正常列單元塊外，還單獨(dú)地提供僅具有冗余單元線(xiàn)的冗余單元塊，使得所有的正常列單元塊可以共用冗余列單元塊來(lái)執(zhí)行冗余操作。也就是，列單元塊可以共用冗余列單元線(xiàn)。因此，可以顯著地提高列修復(fù)效率。另外，由于無(wú)需在每個(gè)正常列單元塊中包括冗余列單元線(xiàn)，因此可以防止半導(dǎo)體存儲(chǔ)器件所占據(jù)的面積的增加。根據(jù)本發(fā)明的示例性實(shí)施例的成品率增至高達(dá)92% (在現(xiàn)有方法中為80% )，并且根據(jù)本發(fā)明的示例性實(shí)施例所獲得的裸片的數(shù)量增至1464個(gè)(在現(xiàn)有的方法中為1353 個(gè))。雖然本發(fā)明對(duì)具體的實(shí)施例進(jìn)行了描述，但本領(lǐng)域的技術(shù)人員應(yīng)該理解的是，在不脫離所附權(quán)利要求所限定的發(fā)明的主旨和范圍的情況下可以進(jìn)行各種修改和變化。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，所述半導(dǎo)體存儲(chǔ)器件具有存儲(chǔ)體，所述存儲(chǔ)體包括冗余單元塊和多個(gè)正常單元塊，所述半導(dǎo)體存儲(chǔ)器件包括多個(gè)正常數(shù)據(jù)輸入/輸出單元，所述多個(gè)正常數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而分別從所述正常單元塊輸入/輸出數(shù)據(jù)；冗余數(shù)據(jù)輸入/輸出單元，所述冗余數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于所述第一輸入/輸出選通信號(hào)而從所述冗余單元塊輸入/輸出數(shù)據(jù)；以及連接選擇單元，所述連接選擇單元被配置為響應(yīng)于地址而選擇性地將所述正常數(shù)據(jù)輸入/輸出單元和所述冗余數(shù)據(jù)輸入/輸出單元連接至多個(gè)局部數(shù)據(jù)線(xiàn)。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，還包括多個(gè)局部數(shù)據(jù)輸入/輸出單元，所述多個(gè)局部數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第二輸入/輸出選通信號(hào)而分別在所述局部數(shù)據(jù)線(xiàn)與多個(gè)全局?jǐn)?shù)據(jù)線(xiàn)之間輸入/輸出數(shù)據(jù)。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中，所述正常數(shù)據(jù)輸入/輸出單元響應(yīng)于所述第一輸入/輸出選通信號(hào)而在所述正常單元塊與多個(gè)正常數(shù)據(jù)線(xiàn)之間輸入/輸出數(shù)據(jù)。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其中，所述冗余數(shù)據(jù)輸入/輸出單元響應(yīng)于所述第一輸入/輸出選通信號(hào)而在所述冗余單元塊與冗余數(shù)據(jù)線(xiàn)之間輸入/輸出數(shù)據(jù)。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中，所述連接選擇單元響應(yīng)于所述地址而從所述正常數(shù)據(jù)線(xiàn)之中選擇修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)，并且將除所述修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)外的正常數(shù)據(jù)線(xiàn)以及所述冗余數(shù)據(jù)線(xiàn)分別連接至所述局部數(shù)據(jù)線(xiàn)。
6.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其中，所述連接選擇單元包括連接選擇信號(hào)發(fā)生單元，所述連接選擇信號(hào)發(fā)生單元被配置為根據(jù)所述地址而產(chǎn)生具有邏輯電平的多個(gè)連接選擇信號(hào)；以及多個(gè)連接控制單元，所述多個(gè)連接控制單元被配置為響應(yīng)于所述連接選擇信號(hào)而將所述冗余數(shù)據(jù)線(xiàn)和所述正常數(shù)據(jù)線(xiàn)中的任何一個(gè)分別連接至所述局部數(shù)據(jù)線(xiàn)。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器件，其中，所述連接選擇信號(hào)發(fā)生單元包括多個(gè)單元塊選擇單元，所述多個(gè)單元塊選擇單元被配置為從所述正常單元塊之中分別選擇與所述冗余單元塊所包括的多個(gè)冗余單元線(xiàn)相對(duì)應(yīng)的多個(gè)修復(fù)目標(biāo)正常單元塊；多個(gè)單元線(xiàn)選擇單元，所述多個(gè)單元線(xiàn)選擇單元被配置為將所述地址與修復(fù)目標(biāo)地址進(jìn)行比較，并根據(jù)比較結(jié)果而從所述正常單元塊的每個(gè)所包括的多個(gè)正常單元線(xiàn)之中分別選擇與所述冗余單元塊所包括的多個(gè)冗余單元線(xiàn)相對(duì)應(yīng)的多個(gè)修復(fù)目標(biāo)正常單元線(xiàn)；以及多個(gè)連接選擇信號(hào)輸出單元，所述多個(gè)連接選擇信號(hào)輸出單元被配置為響應(yīng)于所述單元線(xiàn)選擇單元和所述單元塊選擇單元的輸出信號(hào)而分別確定所述連接選擇信號(hào)的所述邏輯電平。
8.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器件，其中，所述連接控制單元包括 多個(gè)第一輸入端子，所述多個(gè)第一輸入端子分別連接至所述正常數(shù)據(jù)線(xiàn)；多個(gè)第二輸入端子，所述多個(gè)第二輸入端子共同連接至所述冗余數(shù)據(jù)線(xiàn)；以及多個(gè)輸出端子，所述多個(gè)輸出端子分別連接至所述局部數(shù)據(jù)線(xiàn)， 其中，所述輸出端子中的任何一個(gè)響應(yīng)于所述連接選擇信號(hào)中的每個(gè)而連接至各個(gè)第二輸入端子，而其它的輸出端子連接至所述第一輸入端子。
9.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，還包括壓縮測(cè)試操作單元，所述壓縮測(cè)試操作單元分別連接至所述局部數(shù)據(jù)線(xiàn)以并行地對(duì)所述局部數(shù)據(jù)線(xiàn)的數(shù)據(jù)進(jìn)行壓縮地測(cè)試。
10.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，還包括多個(gè)正常數(shù)據(jù)鎖存單元，所述多個(gè)正常數(shù)據(jù)鎖存單元分別連接至所述正常數(shù)據(jù)線(xiàn)以鎖存在與所述地址的輸入周期相對(duì)應(yīng)的第一時(shí)段期間加載到所述正常數(shù)據(jù)線(xiàn)中的數(shù)據(jù)，所述第一時(shí)段是通過(guò)從比所述地址的輸入時(shí)間點(diǎn)晚的時(shí)間點(diǎn)起對(duì)時(shí)鐘進(jìn)行計(jì)數(shù)來(lái)確定的；以及冗余數(shù)據(jù)鎖存單元，所述冗余數(shù)據(jù)鎖存單元連接至所述冗余數(shù)據(jù)線(xiàn)以鎖存在所述第一時(shí)段期間加載到所述冗余數(shù)據(jù)線(xiàn)中的數(shù)據(jù)。
11.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器件，其中，所述第一選通信號(hào)在所述地址的每個(gè)輸入周期中的第二時(shí)段期間被激活，以操作所述正常數(shù)據(jù)輸入/輸出單元和所述冗余數(shù)據(jù)輸入/輸出單元，所述第二時(shí)段比所述第一時(shí)段短，并且所述第二時(shí)段是通過(guò)從比所述地址的所述輸入時(shí)間點(diǎn)晚的時(shí)間點(diǎn)起對(duì)時(shí)鐘進(jìn)行計(jì)數(shù)來(lái)確定的；并且所述第二選通信號(hào)在所述地址的每個(gè)輸入周期中的所述第二時(shí)段期間在與所述第一選通信號(hào)相同的時(shí)間點(diǎn)、或在比所述第一選通信號(hào)晚的時(shí)間點(diǎn)被激活，以操作所述局部數(shù)據(jù)輸入/輸出單元。
12.—種半導(dǎo)體存儲(chǔ)器件，所述半導(dǎo)體存儲(chǔ)器件具有K個(gè)冗余單元塊和M個(gè)正常單元塊，其中M為自然數(shù)且至少為K的兩倍，所述半導(dǎo)體存儲(chǔ)器件包括M個(gè)正常數(shù)據(jù)輸入/輸出單元，所述M個(gè)正常數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而分別從所述M個(gè)正常單元塊輸入/輸出N比特?cái)?shù)據(jù)；K個(gè)冗余數(shù)據(jù)輸入/輸出單元，所述K個(gè)冗余數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于所述第一輸入/輸出選通信號(hào)而從所述K個(gè)冗余單元塊輸入/輸出N比特?cái)?shù)據(jù)；以及連接選擇單元，所述連接選擇單元被配置為響應(yīng)于地址而選擇性地將所述M個(gè)正常數(shù)據(jù)輸入/輸出單元以及所述K個(gè)冗余數(shù)據(jù)輸入/輸出單元以N比特為基礎(chǔ)連接至{MXN} 個(gè)局部數(shù)據(jù)線(xiàn)。
13.如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器件，還包括M個(gè)局部數(shù)據(jù)輸入/輸出單元，所述M個(gè)局部數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第二輸入/輸出選通信號(hào)而分別在所述 {MXN}個(gè)局部數(shù)據(jù)線(xiàn)與{MXN}個(gè)全局?jǐn)?shù)據(jù)線(xiàn)之間輸入/輸出N比特?cái)?shù)據(jù)。
14.如權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)器件，其中，所述連接選擇單元選擇性地將 {M + K}個(gè)正常數(shù)據(jù)輸入/輸出單元以及一個(gè)冗余數(shù)據(jù)輸入/輸出單元以N比特為基礎(chǔ)連接至N個(gè)局部數(shù)據(jù)線(xiàn)。
15.如權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器件，其中，所述M個(gè)正常數(shù)據(jù)輸入/輸出單元響應(yīng)于所述第一輸入/輸出選通信號(hào)而分別在所述M個(gè)正常單元塊與{MXN}個(gè)正常數(shù)據(jù)線(xiàn)之間輸入/輸出N比特?cái)?shù)據(jù)。
16.如權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，其中，所述K個(gè)冗余數(shù)據(jù)輸入/輸出單元響應(yīng)于所述第一輸入/輸出選通信號(hào)而分別在所述K個(gè)冗余單元塊與{KXN}個(gè)冗余數(shù)據(jù)線(xiàn)之間輸入/輸出N比特?cái)?shù)據(jù)。
17.如權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，其中，所述連接選擇單元響應(yīng)于所述地址而從所述{MXN}個(gè)正常數(shù)據(jù)線(xiàn)之中選擇0至{KXN}個(gè)修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)，并將所述 {MX N}個(gè)正常數(shù)據(jù)線(xiàn)之中除所述修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)外的{(M-K)XN}個(gè)正常數(shù)據(jù)線(xiàn)以及所述{KXN}個(gè)冗余數(shù)據(jù)線(xiàn)之中與所述修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)相對(duì)應(yīng)的所述冗余數(shù)據(jù)線(xiàn)分別連接至所述{MXN}個(gè)局部數(shù)據(jù)線(xiàn)。
18.如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器件，其中，所述連接選擇單元包括連接選擇信號(hào)發(fā)生單元，所述連接選擇信號(hào)發(fā)生單元被配置為根據(jù)所述地址而產(chǎn)生具有邏輯電平的M個(gè)連接選擇信號(hào)；以及M個(gè)連接控制單元，所述M個(gè)連接控制單元被配置為響應(yīng)于所述M個(gè)連接選擇信號(hào)而將所述{MXN}個(gè)正常數(shù)據(jù)線(xiàn)之中除被選中的0至{KXN}個(gè)修復(fù)目標(biāo)正常數(shù)據(jù)線(xiàn)外的正常數(shù)據(jù)線(xiàn)以及從所述{KXN}個(gè)冗余數(shù)據(jù)線(xiàn)之中選擇的0至{KXN}個(gè)冗余數(shù)據(jù)線(xiàn)以N比特為基礎(chǔ)分別連接至所述{MXN}個(gè)局部數(shù)據(jù)線(xiàn)。
19.如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)器件，其中，所述連接選擇信號(hào)發(fā)生單元包括 {KXR}個(gè)單元塊選擇單元，所述{KXR}個(gè)單元塊選擇單元被配置為從所述M個(gè)正常單元塊之中分別選擇與所述K個(gè)冗余單元塊所包括的{KXR}個(gè)冗余單元線(xiàn)相對(duì)應(yīng)的{KXR} 個(gè)修復(fù)目標(biāo)正常單元塊；{KXR}個(gè)單元線(xiàn)選擇單元，所述{KXR}個(gè)單元線(xiàn)選擇單元被配置為將所述地址與修復(fù)目標(biāo)地址進(jìn)行比較，并根據(jù)比較結(jié)果而從所述M個(gè)正常單元塊所包括的{MXS}個(gè)正常單元線(xiàn)之中分別選擇與所述{KXR}個(gè)冗余單元線(xiàn)相對(duì)應(yīng)的{KXR}個(gè)修復(fù)目標(biāo)正常單元線(xiàn)； 以及M個(gè)連接選擇信號(hào)輸出單元，所述M個(gè)連接選擇信號(hào)輸出單元被配置為響應(yīng)于所述 {KXR}個(gè)單元線(xiàn)選擇單元和所述{KXR}個(gè)單元塊選擇單元的輸出信號(hào)而分別確定所述M 個(gè)連接選擇信號(hào)的所述邏輯電平。
20.如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)器件，其中，所述M個(gè)連接控制單元包括M個(gè)第一輸入端子，所述M個(gè)第一輸入端子以N比特為基礎(chǔ)分別連接至所述{MXN}個(gè)正常數(shù)據(jù)線(xiàn)；以及M個(gè)第二輸入端子，所述M個(gè)第二輸入端子以N比特為基礎(chǔ)分別連接至所述{KXN}個(gè)冗余數(shù)據(jù)線(xiàn)，其中，{MXK}個(gè)第二輸入端子共用一個(gè)冗余數(shù)據(jù)線(xiàn)，所述{MXN}個(gè)局部數(shù)據(jù)線(xiàn)以N比特為基礎(chǔ)分別連接至M個(gè)輸出端子，并且所述M個(gè)輸出端子之中的0至K個(gè)輸出端子響應(yīng)于所述M個(gè)連接選擇信號(hào)而以N比特為基礎(chǔ)連接至所述第二輸入端子，而其它的輸出端子以N比特為基礎(chǔ)連接至所述第一輸入端子。
21.如權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)器件，還包括壓縮測(cè)試操作單元，所述壓縮測(cè)試操作單元分別連接至所述{MXN}個(gè)局部數(shù)據(jù)線(xiàn)以并行地對(duì)所述局部數(shù)據(jù)線(xiàn)的數(shù)據(jù)進(jìn)行壓縮地測(cè)試。
22.如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器件，還包括{MXN}個(gè)正常數(shù)據(jù)鎖存單元，所述{MXN}個(gè)正常數(shù)據(jù)鎖存單元分別連接至所述 {MXN}個(gè)正常數(shù)據(jù)線(xiàn)以鎖存在與所述地址的輸入周期相對(duì)應(yīng)的第一時(shí)段期間加載到所述正常數(shù)據(jù)線(xiàn)中的數(shù)據(jù)，所述第一時(shí)段是通過(guò)從比所述地址的輸入時(shí)間點(diǎn)晚的時(shí)間點(diǎn)起對(duì)時(shí)鐘進(jìn)行計(jì)數(shù)來(lái)確定的；以及{KXN}個(gè)冗余數(shù)據(jù)鎖存單元，所述{KXN}個(gè)冗余數(shù)據(jù)鎖存單元分別連接至所述{KX N}個(gè)冗余數(shù)據(jù)線(xiàn)以鎖存在所述第一時(shí)段期間加載到所述冗余數(shù)據(jù)線(xiàn)中的數(shù)據(jù)。
23.如權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器件，其中，所述第一選通信號(hào)在所述地址的每個(gè)輸入周期中的第二時(shí)段期間被激活，以操作所述 {MXN}個(gè)正常數(shù)據(jù)輸入/輸出單元和所述{KXN}個(gè)冗余數(shù)據(jù)輸入/輸出單元，所述第二時(shí)段比所述第一時(shí)段短，并且所述第二時(shí)段是從比所述地址的所述輸入時(shí)間點(diǎn)晚的時(shí)間點(diǎn)起對(duì)時(shí)鐘進(jìn)行計(jì)數(shù)來(lái)確定的；并且所述第二選通信號(hào)在所述地址的每個(gè)輸入周期中的第二時(shí)段期間在與所述第一選通信號(hào)相同的時(shí)間點(diǎn)、或在比所述第一選通信號(hào)晚的時(shí)間點(diǎn)被激活，以操作所述{MXN}個(gè)局部數(shù)據(jù)輸入/輸出單元。
24.一種半導(dǎo)體存儲(chǔ)器件，所述半導(dǎo)體存儲(chǔ)器件具有存儲(chǔ)體，所述存儲(chǔ)體包括多個(gè)冗余單元塊和多個(gè)正常單元塊組，每個(gè)正常單元塊組包括多個(gè)正常單元塊，所述半導(dǎo)體存儲(chǔ)器件包括多個(gè)正常數(shù)據(jù)輸入/輸出組，所述多個(gè)正常數(shù)據(jù)輸入/輸出組被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而分別從所述正常單元塊組輸入/輸出數(shù)據(jù)；多個(gè)冗余數(shù)據(jù)輸入/輸出單元，所述多個(gè)冗余數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于所述第一輸入/輸出選通信號(hào)而從所述冗余單元塊輸入/輸出數(shù)據(jù)；以及連接選擇單元，所述連接選擇單元被配置為響應(yīng)于地址而選擇性地將所述正常數(shù)據(jù)輸入/輸出組和所述冗余數(shù)據(jù)輸入/輸出單元連接至多個(gè)局部數(shù)據(jù)線(xiàn)組，其中所述局部數(shù)據(jù)線(xiàn)組中的每個(gè)包括預(yù)定數(shù)量的局部數(shù)據(jù)線(xiàn)。
25.如權(quán)利要求對(duì)所述的半導(dǎo)體存儲(chǔ)器件，還包括多個(gè)局部數(shù)據(jù)輸入/輸出組，所述多個(gè)局部數(shù)據(jù)輸入/輸出組被配置為響應(yīng)于第二輸入/輸出選通信號(hào)而分別在所述局部數(shù)據(jù)線(xiàn)組與多個(gè)全局?jǐn)?shù)據(jù)線(xiàn)組之間輸入/輸出數(shù)據(jù)，其中所述全局?jǐn)?shù)據(jù)線(xiàn)組中的每個(gè)包括多個(gè)全局?jǐn)?shù)據(jù)線(xiàn)。
26.如權(quán)利要求25所述的半導(dǎo)體存儲(chǔ)器件，其中，所述正常數(shù)據(jù)輸入/輸出組中的每個(gè)包括多個(gè)正常數(shù)據(jù)輸入/輸出單元，所述多個(gè)正常數(shù)據(jù)輸入/輸出單元被配置為從所述正常單元塊組的每個(gè)所包括的多個(gè)正常單元塊輸入/輸出數(shù)據(jù)。
27.如權(quán)利要求沈所述的半導(dǎo)體存儲(chǔ)器件，其中，所述連接選擇單元響應(yīng)于所述地址而選擇性地將所述正常數(shù)據(jù)輸入/輸出組的任何一個(gè)所包括的多個(gè)正常數(shù)據(jù)輸入/輸出單元和所述冗余數(shù)據(jù)輸入/輸出單元中的任何一個(gè)連接至所述局部數(shù)據(jù)線(xiàn)組的任何一個(gè)所包括的多個(gè)局部數(shù)據(jù)線(xiàn)。
28.如權(quán)利要求M所述的半導(dǎo)體存儲(chǔ)器件，還包括壓縮測(cè)試操作單元，所述壓縮測(cè)試操作單元分別連接至所述局部數(shù)據(jù)線(xiàn)組的每個(gè)所包括的多個(gè)局部數(shù)據(jù)線(xiàn)，以并行地對(duì)所述局部數(shù)據(jù)線(xiàn)的數(shù)據(jù)進(jìn)行壓縮地測(cè)試。
29.如權(quán)利要求25所述的半導(dǎo)體存儲(chǔ)器件，其中，所述第一選通信號(hào)在所述地址的每個(gè)輸入周期中的第二時(shí)段期間被激活，以操作所述正常數(shù)據(jù)輸入/輸出組和所述冗余數(shù)據(jù)輸入/輸出單元，所述第二時(shí)段比所述第一時(shí)段短， 并且所述第二時(shí)段是通過(guò)從比所述地址的所述輸入時(shí)間點(diǎn)晚的時(shí)間點(diǎn)起對(duì)時(shí)鐘進(jìn)行計(jì)數(shù)來(lái)確定的；并且所述第二選通信號(hào)在所述地址的每個(gè)輸入周期中的第二時(shí)段期間在與所述第一選通信號(hào)相同的時(shí)間點(diǎn)、或在比所述第一選通信號(hào)晚的時(shí)間點(diǎn)被激活，以操作所述局部數(shù)據(jù)輸入/輸出組。
全文摘要
本發(fā)明提供一種具有包括冗余單元塊和多個(gè)正常單元塊的存儲(chǔ)體的半導(dǎo)體存儲(chǔ)器件，包括多個(gè)正常數(shù)據(jù)輸入/輸出單元，所述多個(gè)正常數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而分別從所述正常單元塊輸入/輸出數(shù)據(jù)；冗余數(shù)據(jù)輸入/輸出單元，所述冗余數(shù)據(jù)輸入/輸出單元被配置為響應(yīng)于第一輸入/輸出選通信號(hào)而從冗余單元塊輸入/輸出數(shù)據(jù)；以及連接選擇單元，所述連接選擇單元被配置為響應(yīng)于地址而選擇性地將所述正常數(shù)據(jù)輸入/輸出單元和冗余數(shù)據(jù)輸入/輸出單元連接至多個(gè)局部數(shù)據(jù)線(xiàn)。
文檔編號(hào)G11C11/406GK102385935SQ20111003614
公開(kāi)日2012年3月21日 申請(qǐng)日期2011年2月11日 優(yōu)先權(quán)日2010年8月31日
發(fā)明者樸文必 申請(qǐng)人:海力士半導(dǎo)體有限公司