專利名稱：存儲(chǔ)單元測試電路及其測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及大容量存儲(chǔ)器技術(shù)領(lǐng)域，具體而言，本發(fā)明涉及存儲(chǔ)單元測試電路及其測試方法。
背景技術(shù)：
存儲(chǔ)器芯片按存取方式可分為隨機(jī)存取存儲(chǔ)器芯片RAM和只讀存儲(chǔ)器芯片ROM。ROM中的信息只能被讀出，而不能被操作者修改或刪除，故一般用于存放固定的程序，如監(jiān)控程序、匯編程序等，以及存放各種表格。RAM主要用來存放各種現(xiàn)場的輸入、輸出數(shù)據(jù)，中間計(jì)算結(jié)果，以及與外部存儲(chǔ)器交換信息和作堆棧用。它的存儲(chǔ)單元根據(jù)具體 需要可以讀出，也可以寫入或改寫。由于RAM由電子器件組成，所以只能用于暫時(shí)存放程序和數(shù)據(jù)，一旦關(guān)閉電源或發(fā)生斷電，其中的數(shù)據(jù)就會(huì)丟失?，F(xiàn)在的RAM多為MOS型半導(dǎo)體電路，它分為靜態(tài)和動(dòng)態(tài)兩種。靜態(tài)RAM是靠雙穩(wěn)態(tài)觸發(fā)器來記憶信息的；動(dòng)態(tài)RAM是靠MOS電路中的柵極電容來記憶信息的。由于電容上的電荷會(huì)泄漏，需要定時(shí)給與補(bǔ)充，所以動(dòng)態(tài)RAM需要設(shè)置刷新電路。但動(dòng)態(tài)RAM比靜態(tài)RAM集成度高、功耗低，從而成本也低，適于作大容量存儲(chǔ)器。按照不同的技術(shù)，存儲(chǔ)器芯片可以細(xì)分為EPR0M、EEPR0M、SRAM、DRAM、FLASH、MASK ROM和FRAM等。存儲(chǔ)器技術(shù)是一種不斷進(jìn)步的技術(shù)，隨著各種專門應(yīng)用不斷提出新的要求，新的存儲(chǔ)器技術(shù)也層出不窮，每一種新技術(shù)的出現(xiàn)都會(huì)使某種現(xiàn)存的技術(shù)走進(jìn)歷史，因?yàn)殚_發(fā)新技術(shù)的初衷就是為了消除或減弱某種特定存儲(chǔ)器產(chǎn)品的不足之處。通常情況下對(duì)于大容量的存儲(chǔ)器芯片，需要設(shè)計(jì)合適的印刷板電路和采用普通的功能測試儀器，在單粒子輻照環(huán)境下對(duì)具備完整的外圍電路結(jié)構(gòu)的大容量存儲(chǔ)器芯片進(jìn)行測試。通過在不同輻照強(qiáng)度下對(duì)芯片的功能測試，來測試其抗單粒子能力。然后，采用這種技術(shù)方案的缺點(diǎn)是測試芯片面積大，成本昂貴，每種新型存儲(chǔ)單元設(shè)計(jì)都需要重新對(duì)外圍結(jié)構(gòu)進(jìn)行設(shè)計(jì)，設(shè)計(jì)周期較長。因此，有必要提出一種有效的技術(shù)方案，在大容量存儲(chǔ)器芯片進(jìn)行單粒子實(shí)驗(yàn)測試時(shí)，能夠減少成本、提高效率，便于進(jìn)行性能測試。

發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術(shù)缺陷之一，特別通過設(shè)計(jì)出應(yīng)用于單粒子實(shí)驗(yàn)的存儲(chǔ)單元功能測試模塊，使得在版圖設(shè)計(jì)時(shí)可以將新型存儲(chǔ)單元直接嵌入到存儲(chǔ)單元測試模塊中，并且只需要采用合適的印刷板電路和普通的測試儀器即可以應(yīng)用于單粒子實(shí)驗(yàn)中的存儲(chǔ)器測試，使得在一次流片中就可以制作多種不同電路結(jié)構(gòu)的存儲(chǔ)單元的測試模塊。為了實(shí)現(xiàn)本發(fā)明之目的，本發(fā)明實(shí)施例公開了一種存儲(chǔ)單元測試電路，包括存儲(chǔ)單元陣列，用于儲(chǔ)存信息數(shù)據(jù)；預(yù)充電電路，用于對(duì)所述存儲(chǔ)單元陣列的位線進(jìn)行預(yù)充電；寫電路，用于將數(shù)據(jù)寫入所述存儲(chǔ)單元陣列；
讀取電路，用于感應(yīng)所述存儲(chǔ)單元陣列中的信息獲得信號(hào)，并放大所述信號(hào)，通過驅(qū)動(dòng)電路驅(qū)動(dòng)所述信號(hào)到壓焊點(diǎn)上，使得所述信號(hào)的電流滿足測試儀器的驅(qū)動(dòng)要求。本發(fā)明實(shí)施例另一方面還公開了一種存儲(chǔ)單元功能測試的方法，包括以下步驟根據(jù)上述的存儲(chǔ)單元測試電路中的預(yù)充電電路、寫電路以及讀取電路，設(shè)計(jì)布局版圖，形成IP核，其中，壓焊塊個(gè)數(shù)與存儲(chǔ)單元陣列中的存儲(chǔ)單元的個(gè)數(shù)相等；設(shè)計(jì)所述存儲(chǔ)單元陣列的版圖，將其嵌入于IP核中，連接信號(hào)完成待測試模塊的版圖設(shè)計(jì)；根據(jù)所述待測試模塊的版圖設(shè)計(jì)生產(chǎn)待測試芯片；將所述待測試芯片固定于載物臺(tái)進(jìn)行抗單粒子測試。
本發(fā)明公開的上述方案，針對(duì)存儲(chǔ)單元單粒子實(shí)驗(yàn)中遇到的問題，解決了測試芯片中遇到的占用面積大、設(shè)計(jì)成本昂貴、設(shè)計(jì)周期長的問題。如果直接對(duì)存儲(chǔ)單元進(jìn)行功能測試，將存儲(chǔ)單元直接連接到壓焊點(diǎn)上，并通過測試儀器進(jìn)行測試的話，由于存儲(chǔ)單元的存取電流比較小，無法帶動(dòng)壓焊點(diǎn)上和測試儀器內(nèi)部的負(fù)載，實(shí)際上無法測試出所需要的結(jié)果，而且采用單個(gè)存儲(chǔ)單元無法模擬其在大容量存儲(chǔ)單元陣列中的邊緣效應(yīng)的影響。本發(fā)明提出的上述方案，使得在版圖設(shè)計(jì)時(shí)可以將新型存儲(chǔ)單元直接嵌入到存儲(chǔ)單元測試模塊中，并且只需要采用合適的印刷板電路和普通的測試儀器，即可以應(yīng)用于單粒子實(shí)驗(yàn)中的存儲(chǔ)器測試，使得在一次流片中就可以制作多種不同電路結(jié)構(gòu)的存儲(chǔ)單元的測試模塊。本發(fā)明附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實(shí)踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中圖I為本發(fā)明實(shí)施例存儲(chǔ)單元功能測試裝置的功能示意圖；圖2為本發(fā)明實(shí)施例預(yù)充電電路的示意圖；圖3為本發(fā)明實(shí)施例寫電路的示意圖；圖4為本發(fā)明實(shí)施例讀取電路的示意圖；圖5為本發(fā)明實(shí)施例測試模塊版圖布局示意圖；圖6為本發(fā)明實(shí)施例試驗(yàn)方案示意圖。
具體實(shí)施例方式下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。為了實(shí)現(xiàn)本發(fā)明之目的，本發(fā)明實(shí)施例提出了一種存儲(chǔ)單元測試電路，包括存儲(chǔ)單元陣列，用于儲(chǔ)存信息數(shù)據(jù)；預(yù)充電電路，用于對(duì)所述存儲(chǔ)單元陣列的位線進(jìn)行預(yù)充電；寫電路，用于將數(shù)據(jù)寫入所述存儲(chǔ)單元陣列；讀取電路，用于感應(yīng)所述存儲(chǔ)單元陣列中的信息獲得信號(hào)，并放大所述信號(hào)，通過驅(qū)動(dòng)電路驅(qū)動(dòng)所述信號(hào)到壓焊點(diǎn)上，使得所述信號(hào)的電流滿足測試儀器的驅(qū)動(dòng)要求。作為本發(fā)明的實(shí)施例，存儲(chǔ)單元陣列包括NXN的存儲(chǔ)單元，以及連接存儲(chǔ)單元的位線和字線。為了便于闡述本發(fā)明，以4X4的存儲(chǔ)單元為例進(jìn)行說明。例如，實(shí)施例中存儲(chǔ)單元(CELL)陣列部分是由4X4存儲(chǔ)單元(CELL)構(gòu)成，一共有八條位線(BL和BLB)和四條字線(WL0 WL3)，在寫操作時(shí)選擇其中一條字線從低電平變?yōu)楦唠娖?，?shù)據(jù)通過寫電路部分(WRITE)寫入存儲(chǔ)單元，并且保存起來。在讀操作的時(shí)候也選擇其中一條字線從低電平變?yōu)楦唠娖剑瑢⒋鎯?chǔ)單元中保存的數(shù)據(jù)讀出來。這里的存儲(chǔ)單元指具有差分輸入輸出的任意結(jié)構(gòu)的存儲(chǔ)單元結(jié)構(gòu)。如圖I所示，為存儲(chǔ)單元測試電路的功能示意圖。在保持狀態(tài)下，預(yù)充電信號(hào)DQ為低電平，預(yù)充電電路對(duì)所有位線充電，使其等于高電平。所有字線、控制信號(hào)WE、CE都處于低電平，這時(shí)候信息保存在存儲(chǔ)單元(CELL)里；在寫操作狀態(tài)下，預(yù)充電信號(hào)DQ從低電平上升到高電平，預(yù)充電電路(PRECHAGE)停止對(duì)所有位線充電，選擇其中一條字線從低電平上升到高電平，同時(shí)使寫控制信號(hào)WE上升到高電平，這時(shí)候輸出端的數(shù)據(jù)通過寫電路·(WRITE)傳輸?shù)轿痪€上，并且保存在存儲(chǔ)單元里。在讀操作狀體下，預(yù)充電信號(hào)DQ從低電平上升到高電平，預(yù)充電電路停止對(duì)所有位線充電，選擇其中一條字線從低電平上升到高電平，同時(shí)使寫控制信號(hào)CE上升到高電平，這時(shí)候存儲(chǔ)單元里的信息通過位線傳輸?shù)阶x取電路(READ)，并通過讀取電路最后輸出到輸出端。作為本發(fā)明的實(shí)施例，預(yù)充電電路包括三個(gè)PMOS晶體管，當(dāng)預(yù)充電控制信號(hào)DQ從高電平變?yōu)榈碗娖綍r(shí)，預(yù)充電電路對(duì)位線BL和BLB進(jìn)行充電，當(dāng)預(yù)充電控制信號(hào)DQ從低電平變?yōu)楦唠娖綍r(shí)，預(yù)充電電路停止對(duì)位線BL和BLB進(jìn)行充電。如圖2所示，為預(yù)充電電路(PRECHARGE)示意圖。當(dāng)預(yù)充電信號(hào)DQ保持低電平時(shí)候，三個(gè)PMOS晶體管保持開啟狀態(tài)，這時(shí)候電流通過兩個(gè)PMOS對(duì)位線充電并充電到VDD，連接兩條位線起到平衡管作用的PMOS管開啟，從而使得兩條位線保持相等的電位。而整體電路處于寫或者讀取狀態(tài)的時(shí)候，預(yù)充電電路DQ上升到高電平，三個(gè)PMOS全部關(guān)閉，電源不再對(duì)位線進(jìn)行充電。作為本發(fā)明的實(shí)施例，寫電路包括兩個(gè)與非門、兩個(gè)反相器和兩個(gè)傳輸門。當(dāng)寫信號(hào)WE從低電平變?yōu)楦唠娖綍r(shí)候,輸入數(shù)據(jù)通過一個(gè)與非門產(chǎn)生反相信號(hào)，正信號(hào)和反相信號(hào)分別通過兩個(gè)反相器和兩個(gè)傳輸門傳輸?shù)絻蓷l反相位線(BL和BLB)，完成寫操作。如圖3所示，為寫電路(WRITE)示意圖。當(dāng)寫信號(hào)WE從低電平變?yōu)楦唠娖綍r(shí)候，輸入數(shù)據(jù)通過一個(gè)與非門產(chǎn)生反相信號(hào)，反相信號(hào)通過另一個(gè)與非門產(chǎn)生正信號(hào)，正信號(hào)和反相信號(hào)分別通過兩個(gè)反相器和兩個(gè)傳輸門傳輸?shù)絻蓷l反相位線(BL和BLB)，并且完成寫操作。作為本發(fā)明的實(shí)施例，讀取電路包括三個(gè)反相器和一個(gè)可控制反相器。當(dāng)讀操作時(shí)候，讀取信號(hào)CE從低電平變?yōu)楦唠娖剑詈笠患?jí)的可控制反相器打開，由于這時(shí)候所選擇的字線已經(jīng)打開，存儲(chǔ)的信息已經(jīng)傳遞到位線BL上，位線BL上的信號(hào)通過前兩級(jí)反相器送到已經(jīng)打開的可控制反相器，最后輸出到輸出端，即感應(yīng)存儲(chǔ)單元陣列中的信息并通過靈敏放大器放大，然后通過驅(qū)動(dòng)電路驅(qū)動(dòng)靈敏放大器放大后的信號(hào)到壓焊點(diǎn)上，使得最終的信號(hào)電流滿足后級(jí)儀器的驅(qū)動(dòng)要求。如圖4所示,為讀取電路(READ)示意圖。當(dāng)讀操作時(shí)候,讀取信號(hào)CE從低電平變?yōu)楦唠娖?，最后一?jí)的可控制反相器打開，由 于這時(shí)候所選擇的字線已經(jīng)打開，存儲(chǔ)的信息已經(jīng)傳遞到位線BL上，位線BL上的信號(hào)通過前兩級(jí)反相器送到已經(jīng)打開的可控制反相器，最后輸出到輸出端，即感應(yīng)存儲(chǔ)單元陣列中的信息并通過讀取電路放大，然后通過驅(qū)動(dòng)電路驅(qū)動(dòng)放大后的信號(hào)到壓焊點(diǎn)上，使得最終的信號(hào)電流滿足后級(jí)儀器的驅(qū)動(dòng)要求。本發(fā)明實(shí)施例還提出了一種根據(jù)上述裝置得到的測試方法，包括以下步驟根據(jù)上述的存儲(chǔ)單元測試電路中的預(yù)充電電路、寫電路以及讀取電路，設(shè)計(jì)布局版圖，形成IP核，其中，壓焊塊個(gè)數(shù)與存儲(chǔ)單元陣列中的存儲(chǔ)單元的個(gè)數(shù)相等；設(shè)計(jì)所述存儲(chǔ)單元陣列的版圖，將其嵌入于IP核中，連接信號(hào)完成待測試模塊的版圖設(shè)計(jì)；根據(jù)所述待測試模塊的版圖設(shè)計(jì)生產(chǎn)待測試芯片；將所述待測試芯片固定于載物臺(tái)進(jìn)行抗單粒子測試。相應(yīng)于上述4X4存儲(chǔ)單元的實(shí)施例，如圖5所示，為測試模塊版圖布局示意圖，圖中是由一個(gè)十六個(gè)壓焊塊、預(yù)充電電路，存儲(chǔ)單元陣列、寫電路和讀取電路組成的版圖布局，示意圖省略了壓焊塊和各電路模塊之間的連接關(guān)系，此處實(shí)際連接關(guān)系與存儲(chǔ)單元功能測試模塊的整體示意圖相同。各壓焊塊對(duì)應(yīng)的實(shí)際信號(hào)的順序可調(diào)換。在特定工藝的條件下，只要設(shè)計(jì)完測試模塊除存儲(chǔ)單元陣列的其他模塊，就可以形成一個(gè)IP核，每次只需要設(shè)計(jì)新型存儲(chǔ)單元陣列的版圖，將存儲(chǔ)單元的陣列直接嵌入IP核，即嵌入圖五中的存儲(chǔ)單元陣列CELL ARRY，并連接相關(guān)信號(hào)即可完成測試模塊的版圖設(shè)計(jì)，這樣大大簡化了設(shè)計(jì)過程。進(jìn)一步而言，如圖6所示的試驗(yàn)方案示意圖，包括由信號(hào)發(fā)生器、示波器、電源、載物臺(tái)和所需測試模塊芯片組成。將所需測試模塊芯片固定在載物臺(tái)上，壓焊塊連接到相應(yīng)的接口 ；信號(hào)發(fā)生器的輸出信號(hào)連接到信號(hào)WLO WL3、DQ，WE，CE和0〈0> 0〈3>相應(yīng)的接口 ；電源也和信號(hào)VDD和GND相應(yīng)的接口相連接；示波器的輸入信號(hào)連接到0〈0> 0〈3>相應(yīng)的接口。先進(jìn)行寫入操作，通過信號(hào)發(fā)生器對(duì)存儲(chǔ)單元測試模塊按照上面的寫操作寫入相應(yīng)的數(shù)據(jù)，然后使信號(hào)WLO WL3、DQ、WE、CE處于低電平，在這種情況下對(duì)載物臺(tái)進(jìn)行輻照，最后停止輻照，通過信號(hào)發(fā)生器對(duì)存儲(chǔ)單元測試模塊按照上面的讀操作寫入控制信號(hào)，通過示波器查看輸出信號(hào)0〈0> 0〈3>的電平正確與否。重復(fù)操作后得出該存儲(chǔ)單元結(jié)構(gòu)的抗單粒子性能。本發(fā)明公開的上述方案，針對(duì)單粒子試驗(yàn)中的存儲(chǔ)單元功能測試，由于電路相對(duì)大容量存儲(chǔ)器的外圍電路簡單很多，且具有可移植性，可以直接將不同的存儲(chǔ)單元直接嵌入到功能測試模塊中，大大縮短了設(shè)計(jì)周期和和減小了芯片面積。使得在一次流片中可以制造很多不同的存儲(chǔ)單元電路結(jié)構(gòu)的功能測試模塊，并且用普通的測試儀器即能測試這些功能測試模塊，大大縮短了對(duì)存儲(chǔ)單元電路結(jié)構(gòu)的抗單粒子能力的探索時(shí)間。本發(fā)明公開的上述方案，針對(duì)存儲(chǔ)單元單粒子實(shí)驗(yàn)中遇到的問題，解決了測試芯片中遇到的占用面積大、設(shè)計(jì)成本昂貴、設(shè)計(jì)周期長的問題。如果直接對(duì)存儲(chǔ)單元進(jìn)行功能測試，將存儲(chǔ)單元直接連接到壓焊點(diǎn)上，并通過測試儀器進(jìn)行測試的話，由于存儲(chǔ)單元的存取電流比較小，無法帶動(dòng)壓焊點(diǎn)上和測試儀器內(nèi)部的負(fù)載，實(shí)際上無法測試出所需要的結(jié)果，而且采用單個(gè)存儲(chǔ)單元無法模擬其在大容量存儲(chǔ)單元陣列中的邊緣效應(yīng)的影響。本發(fā)明提出的上述方案，使得在版圖設(shè)計(jì)時(shí)可以將新型存儲(chǔ)單元直接嵌入到存儲(chǔ)單元測試模塊中，并且只需要采用合適的印刷板電路和普通的測試儀器，即可以應(yīng)用于單粒子實(shí)驗(yàn)中的存儲(chǔ)器測試，使得在一次流片中就可以制作多種不同電路結(jié)構(gòu)的存儲(chǔ)單元的測試模塊。雖然關(guān)于示例實(shí)施例及其優(yōu)點(diǎn)已經(jīng)詳細(xì)說明，應(yīng)當(dāng)理解在不脫離本發(fā)明的精神和所附權(quán)利要求限定的保護(hù)范圍的情況下，可以對(duì)這些實(shí)施例進(jìn)行各種變化、替換和修改。對(duì)于其他例子，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)容易理解在保持本發(fā)明保護(hù)范圍內(nèi)的同時(shí)，工藝步驟的次序可以變化。此外，本發(fā)明的應(yīng)用范圍不局限于說明書中描述的特定實(shí)施例的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開內(nèi)容，作為本領(lǐng)域的普通技術(shù)人員將容易地理解，對(duì)于目前已存在或者以后即將開發(fā)出的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對(duì)應(yīng)實(shí)施例大體相同的功能或者獲得大體相同的結(jié)果，依照本發(fā)明可以對(duì)它們進(jìn)行應(yīng)用。因此，本發(fā)明所附權(quán)利要求旨在將這些工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟包含在其保護(hù)范圍內(nèi)。應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā) 明原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種存儲(chǔ)單元測試電路，其特征在于，包括 存儲(chǔ)單元陣列，用于儲(chǔ)存信息數(shù)據(jù)； 預(yù)充電電路，用于對(duì)所述存儲(chǔ)單元陣列的位線進(jìn)行預(yù)充電； 寫電路，用于將數(shù)據(jù)寫入所述存儲(chǔ)單元陣列； 讀取電路，用于感應(yīng)所述存儲(chǔ)單元陣列中的信息獲得信號(hào)，并放大所述信號(hào)，通過驅(qū)動(dòng)電路驅(qū)動(dòng)所述信號(hào)到壓焊點(diǎn)上，使得所述信號(hào)的電流滿足測試儀器的驅(qū)動(dòng)要求。
2.如權(quán)利要求I所述的存儲(chǔ)單元測試電路，其特征在于，所述存儲(chǔ)單元陣列包括 4X4的存儲(chǔ)單元，以及連接所述存儲(chǔ)單元的八條位線和四條字線；在寫操作時(shí)選擇其中一條字線從低電平變?yōu)楦唠娖?，?shù)據(jù)通過所述寫電路寫入所述存儲(chǔ)單元并保存；在讀操作的時(shí)候選擇其中一條字線從低電平變?yōu)楦唠娖剑瑢⑺龃鎯?chǔ)單元中保存的數(shù)據(jù)讀出。
3.如權(quán)利要求2所述的存儲(chǔ)單元測試電路，其特征在于，所述預(yù)充電電路包括三個(gè)PMOS晶體管，當(dāng)預(yù)充電控制信號(hào)DQ從高電平變?yōu)榈碗娖綍r(shí)，所述預(yù)充電電路對(duì)所述位線進(jìn)行充電，當(dāng)預(yù)充電控制信號(hào)DQ從低電平變?yōu)楦唠娖綍r(shí)，預(yù)充電電路停止對(duì)所述位線進(jìn)行充電。
4.如權(quán)利要求2所述的存儲(chǔ)單元測試電路，其特征在于，所述寫電路包括兩個(gè)與非門、兩個(gè)反相器和兩個(gè)傳輸門；當(dāng)寫信號(hào)WE從低電平變?yōu)楦唠娖綍r(shí)候，輸入數(shù)據(jù)通過與非門產(chǎn)生反相信號(hào)，正信號(hào)和反相信號(hào)分別通過兩個(gè)反相器和兩個(gè)傳輸門傳輸?shù)絻蓷l反相位線完成寫操作。
5.如權(quán)利要求2所述的存儲(chǔ)單元測試電路，其特征在于，所述讀取電路包括三個(gè)反相器和一個(gè)可控制反相器； 用于感應(yīng)所述存儲(chǔ)單元陣列中的信息獲得信號(hào)包括 當(dāng)讀操作時(shí)候，讀取信號(hào)CE從低電平變?yōu)楦唠娖?，可控制反相器打開，存儲(chǔ)的信息傳遞到位線上。
6.如權(quán)利要求5所述的存儲(chǔ)單元測試電路，其特征在于，放大所述信號(hào)，通過驅(qū)動(dòng)電路驅(qū)動(dòng)所述信號(hào)到壓焊點(diǎn)上包括 所述位線上的信號(hào)通過前兩級(jí)反相器送到已經(jīng)打開的可控制反相器，最后輸出到輸出端，即感應(yīng)所述存儲(chǔ)單元陣列中的信息并通過靈敏放大器放大，然后通過驅(qū)動(dòng)電路驅(qū)動(dòng)靈敏放大器放大后的信號(hào)到壓焊點(diǎn)上。
7.一種存儲(chǔ)單元功能測試的方法，其特征在于，包括以下步驟 根據(jù)如權(quán)利要求I至6任意之一所述的存儲(chǔ)單元測試電路中的預(yù)充電電路、寫電路以及讀取電路，設(shè)計(jì)布局版圖，形成IP核，其中，壓焊塊個(gè)數(shù)與存儲(chǔ)單元陣列中的存儲(chǔ)單元的個(gè)數(shù)相等； 設(shè)計(jì)所述存儲(chǔ)單元陣列的版圖，將其嵌入于IP核中，連接信號(hào)完成待測試模塊的版圖設(shè)計(jì)； 根據(jù)所述待測試模塊的版圖設(shè)計(jì)生產(chǎn)待測試芯片； 將所述待測試芯片固定于載物臺(tái)進(jìn)行抗單粒子測試。
全文摘要
本發(fā)明公開了一種存儲(chǔ)單元測試電路，包括存儲(chǔ)單元陣列，用于儲(chǔ)存信息數(shù)據(jù)；預(yù)充電電路，用于對(duì)存儲(chǔ)單元陣列的位線進(jìn)行預(yù)充電；寫電路，用于將數(shù)據(jù)寫入存儲(chǔ)單元陣列；讀取電路，用于感應(yīng)存儲(chǔ)單元陣列中的信息獲得信號(hào)，并放大信號(hào)，通過驅(qū)動(dòng)電路驅(qū)動(dòng)信號(hào)到壓焊點(diǎn)上，使得信號(hào)的電流滿足測試儀器的驅(qū)動(dòng)要求。本發(fā)明還公開了一種存儲(chǔ)單元功能測試的方法。本發(fā)明公開的上述方案，解決了測試芯片中遇到的占用面積大、設(shè)計(jì)成本昂貴、設(shè)計(jì)周期長的問題，在版圖設(shè)計(jì)時(shí)可以將新型存儲(chǔ)單元直接嵌入到存儲(chǔ)單元測試模塊中，只需要采用合適的印刷板電路和普通的測試儀器，即可以應(yīng)用于單粒子實(shí)驗(yàn)中的存儲(chǔ)器測試，在一次流片中就可以制作多種不同電路結(jié)構(gòu)的存儲(chǔ)單元的測試模塊。
文檔編號(hào)G11C29/08GK102903392SQ20111020807
公開日2013年1月30日 申請(qǐng)日期2011年7月25日 優(yōu)先權(quán)日2011年7月25日
發(fā)明者王一奇, 韓鄭生, 趙發(fā)展, 劉夢新, 畢津順 申請(qǐng)人:中國科學(xué)院微電子研究所