專利名稱：讀出放大器的制作方法
技術(shù)領(lǐng)域：
本披露涉及具有偏移量補(bǔ)償?shù)淖x出放大器。
背景技術(shù)：
在嵌入式動態(tài)隨機(jī)存取存儲器(eDRAM)中的位線讀出放大器通常包括一個或兩個交叉耦合晶體管或器件對。理想地，晶體管對中的一個晶體管的每個器件參數(shù)(諸如，閾值電壓Vt、跨導(dǎo)系數(shù)P、節(jié)點(diǎn)電容等)與同一晶體管中的另一晶體管相同。然而，制造處理偏差導(dǎo)致不同晶體管的參數(shù)存在差異或偏移量。結(jié)果，甚至通過相同處理制造的兩個晶體管也固有地具有兩個不同值的兩個閾值電壓VU已經(jīng)使用多種技術(shù)來補(bǔ)償閾值 電壓Vt的差異。然而，大多數(shù)技術(shù)不能在納米級和/或在300MHz以上操作的由先進(jìn)技術(shù)制造的eDRAM中使用。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的ー個方面，提供一種讀出放大器，包括第一 PMOS晶體管，具有第一PMOS漏極、第一 PMOS源極、以及第一 PMOS柵極；第二 PMOS晶體管，具有第二 PMOS漏極、第二 PMOS源極、以及第二 PMOS柵極；第三PMOS晶體管，具有第三PMOS漏極、第三PMOS源極、以及第三PMOS柵極；第四PMOS晶體管，具有第四PMOS漏極、第四PMOS源極、以及第四PMOS柵極；第一 NMOS晶體管，具有第一 NMOS漏極、第一 NMOS源極、以及第一 NMOS柵極；第ニ NMOS晶體管，具有第二 NMOS漏極、第二 NMOS源極、以及第二 NMOS柵極；第三NMOS晶體管，具有第三NMOS漏極、第三NMOS源極、以及第三NMOS柵極；第四NMOS晶體管，具有第四NMOS漏極、第四NMOS源極、以及第四NMOS柵極；控制信號線；第一電源電壓節(jié)點(diǎn)；第ニ電源電壓節(jié)點(diǎn)；第一數(shù)據(jù)線；以及第ニ數(shù)據(jù)線；其中第一 PMOS源極、第二 PMOS源極、以及第ニ電源電壓節(jié)點(diǎn)連接在一起；第一 NMOS源極、第三PMOS源極、第四PMOS源極、第二 NMOS源極、以及第一電源電壓節(jié)點(diǎn)連接在一起；第三NMOS柵極、第四NMOS柵極、第三PMOS柵極、第四PMOS柵極連接在一起并且連接至控制信號線；第一數(shù)據(jù)線、第一 PMOS漏極、第一 NMOS漏極、第四NMOS漏極、以及第二 PMOS柵極連接在一起；第二數(shù)據(jù)線、第二 PMOS漏極、第二 NMOS漏極、第三NMOS漏極、以及第一 PMOS柵極連接在一起；第一 NMOS柵極、第三NMOS源極、以及第三PMOS漏極連接在一起；以及第二 NMOS柵極、第四NMOS源極、以及第四PMOS漏極連接在一起。優(yōu)選地，當(dāng)所述讀出放大器讀出時第三NMOS晶體管和第四匪OS晶體管被配置成導(dǎo)通；以及第三PMOS晶體管和第四PMOS晶體管被配置成截止。優(yōu)選地，當(dāng)讀出放大器讀出時，第一數(shù)據(jù)線和第二數(shù)據(jù)線中的至少ー個被配置成電連接至存儲器単元。優(yōu)選地，在讀出放大器讀出之前第三PMOS晶體管和第四PMOS晶體管被配置成導(dǎo)通；以及第三NMOS晶體管和第四NMOS晶體管被配置成截止。優(yōu)選地，讀出放大器適于具有第一數(shù)據(jù)線和第二數(shù)據(jù)線中的至少ー個，其中，第一數(shù)據(jù)線或第二數(shù)據(jù)線被配置成在一段時間周期內(nèi)基于在第一電壓節(jié)點(diǎn)處施加的高邏輯電平從低邏輯電平達(dá)到預(yù)定值。優(yōu)選地，讀出放大器適于具有第一數(shù)據(jù)線和第二數(shù)據(jù)線，其中，在第三PMOS晶體管和第四PMOS晶體管被配置成導(dǎo)通并且第三NMOS晶體管和第四NMOS晶體管被配置成截止之前，第一數(shù)據(jù)線和第二數(shù)據(jù)線被配置成處于低邏輯電平。優(yōu)選地，第一數(shù)據(jù)線和第二數(shù)據(jù)線連接至充電和均衡電路。優(yōu)選地，第一數(shù)據(jù)線和第二數(shù)據(jù)線電連接至相應(yīng)的第三數(shù)據(jù)線和第四數(shù)據(jù)線。優(yōu)選地，第一數(shù)據(jù)線和第二數(shù)據(jù)線通過相應(yīng)的第一晶體管和第二晶體管電連接至 相應(yīng)的第三數(shù)據(jù)線和第四數(shù)據(jù)線。根據(jù)本發(fā)明的另一方面，提供ー種方法，包括將第一數(shù)據(jù)線、第二數(shù)據(jù)線、第一電源信號、第二電源信號驅(qū)動為低邏輯值；停止驅(qū)動第一數(shù)據(jù)線、第二數(shù)據(jù)線、第一電源信號、以及第ニ電源信號；將第一電源信號驅(qū)動為高邏輯值；從而第一數(shù)據(jù)線的第一電壓值和第ニ數(shù)據(jù)線的第二電壓值升高；在第一電壓值和/或第二電壓值升高到預(yù)定電壓值之后，停止驅(qū)動第一電源信號，從而第一電源信號和第二電源信號朝向預(yù)定電壓值改變；將存儲器単元電連接至第一數(shù)據(jù)線或第二數(shù)據(jù)線；將第一電源信號驅(qū)動為低邏輯值并且將第二電源信號驅(qū)動至高邏輯值；以及基于在第一數(shù)據(jù)線和第二數(shù)據(jù)線上的電壓電平，檢測存儲在存儲器單元中的數(shù)據(jù)值。優(yōu)選地，第一電壓值升高包括配置第一 NMOS晶體管以用作第一 MOS ニ極管；第一 NMOS晶體管的漏極連接至第一數(shù)據(jù)線；以及第二電壓值升高包括配置第二 NMOS晶體管以用作第二MOS ニ極管；第二 NMOS晶體管的漏極連接至第二數(shù)據(jù)線。優(yōu)選地，所述方法進(jìn)ー步包括導(dǎo)通在第一 NMOS晶體管的柵極和源極之間連接的第一 PMOS晶體管，以配置第一 NMOS晶體管用作第一 MOS ニ極管；以及導(dǎo)通在第二 NMOS晶體管的柵極和漏極之間連接的第二 PMOS晶體管，以配置第二 NMOS晶體管用作第二 MOS ニ極管。優(yōu)選地，所述方法進(jìn)ー步包括截止在第一 NMOS晶體管的柵極和第三PMOS晶體管的柵極之間連接的第三NMOS晶體管；以及截止在第二 NMOS晶體管的柵極和第四PMOS晶體管的柵極之間連接的第四NMOS晶體管。優(yōu)選地，當(dāng)?shù)谝?PMOS晶體管和第二 PMOS晶體管截止；以及第三NMOS晶體管和第四NMOS晶體管導(dǎo)通時，檢測電壓電平。優(yōu)選地，將第一數(shù)據(jù)線和第二數(shù)據(jù)線驅(qū)動為低邏輯值包括激活在第一 NMOS晶體管、第二 NMOS晶體管、以及第三NMOS晶體管的柵極處的信號；第一 NMOS晶體管連接在第一和第二數(shù)據(jù)線之間；第二 NMOS晶體管和第三NMOS晶體管串聯(lián)連接在第一數(shù)據(jù)線和第二數(shù)據(jù)線之間；以及停止將第一數(shù)據(jù)線和第二數(shù)據(jù)線驅(qū)動為低邏輯值包括將第一電源信號驅(qū)動為高邏輯值。根據(jù)本發(fā)明的另一方面，提供ー種方法，包括將第一信號和第二信號驅(qū)動為高電平；將第一信號和第二信號驅(qū)動為低電平；為低電平的第二信號截止第一 NMOS晶體管和第ニ NMOS晶體管并且導(dǎo)通第一 PMOS晶體管和第二 PMOS晶體管；將第一電源信號驅(qū)動為高電平；停止將第ー電源信號驅(qū)動為高電平；將第二信號驅(qū)動為高電平，以導(dǎo)通第一 NMOS晶體管和第二 NMOS晶體管，并且截止第一 PMOS晶體管和第二 PMOS晶體管；將存儲器単元電連接至第一數(shù)據(jù)線或第二數(shù)據(jù)線；以及將第一電源信號驅(qū)動為低電平并且將第二電源信號驅(qū)動為高電平；其中，第一 NMOS晶體管連接在第三PMOS晶體管的柵極和第三NMOS晶體管的柵極之間;第二 NMOS晶體管連接在第四PMOS晶體管的柵極和第四NMOS晶體管的柵極之間；第一 PMOS晶體管連接在第三NMOS晶體管的柵極和第一電源信號之間；第二 PMOS晶體管連接在第四NMOS晶體管的柵極和第一電源信號之間。優(yōu)選地，將第一信號驅(qū)動為高電平，以使第一數(shù)據(jù)線和第二數(shù)據(jù)線處于低邏輯電平。優(yōu)選地，將第一電源信號驅(qū)動為高電平以使第一數(shù)據(jù)線處的第一電壓值和第二數(shù) 據(jù)線處的第二電壓值増加，第一數(shù)據(jù)線連接至第三NMOS晶體管的漏極，并且第二數(shù)據(jù)線連接至第四NMOS晶體管的漏扱；以及在第一電壓值或第二電壓值達(dá)到預(yù)定值之后，停止驅(qū)動第一電源信號。優(yōu)選地，第一電壓值基于用作第一 MOS ニ極管的第三NMOS晶體管増加；以及第ニ電壓值基于用作第二 MOS ニ極管的第四NMOS晶體管増加。優(yōu)選地，導(dǎo)通第一 PMOS晶體管以使第三NMOS晶體管用作第一 MOS ニ極管；以及導(dǎo)通第二 PMOS晶體管導(dǎo)致第四NMOS晶體管用作第二 MOS ニ極管。


在以下附圖和說明書中論述本披露的一個或多個實(shí)施例的詳情。其他特征和優(yōu)點(diǎn)從說明書、附圖和權(quán)利要求將變得明顯。圖I是根據(jù)一些實(shí)施例的示出與存儲器單元結(jié)合使用的讀出放大器的電路的示意圖。圖2是示出在補(bǔ)償模式下操作的圖I的電路中的讀出放大器的電路的示意圖。圖3是示出在讀出模式下操作的圖I中的電路的讀出放大器的電路的示意圖。圖4是根據(jù)一些實(shí)施例的示出操作圖I中的電路的方法的流程圖。圖5是根據(jù)一些實(shí)施例的與圖4的方法中的步驟對應(yīng)的波形的圖表。在各個附圖中的相似參考符號指示相似元件。
具體實(shí)施例方式以下使用特定語言披露在圖中所示的實(shí)施例或?qū)嵗?。然而，將明白，?shí)施例和實(shí)例不是限制性的。在所披露的實(shí)施例中的任何改變和修改、以及在本文獻(xiàn)中披露的原理的任何進(jìn)ー步應(yīng)用都可以按照相關(guān)領(lǐng)域技術(shù)人員預(yù)期那樣正常地發(fā)生。貫穿多個實(shí)施例，可以重復(fù)參考標(biāo)號，但是即使一個實(shí)施例與另ー實(shí)施例的特征共享相同參考標(biāo)號，也不要求一個實(shí)施例的特征應(yīng)用于另ー實(shí)施例。一些實(shí)施例具有以下特征和/或優(yōu)點(diǎn)中的一個或結(jié)合。所披露的補(bǔ)償機(jī)構(gòu)允許吉比特級別eDRAM中的讀出放大器的最小偏移量和穩(wěn)定操作、以及增加的存儲器密度和性能。然而，僅補(bǔ)償NMOS交叉耦合讀出對的偏移量。由于存儲器陣列中的位線被預(yù)先充電以接地，而不是傳統(tǒng)電平 0. 5x VDD，所以不要求專用發(fā)生器。預(yù)充電和均衡晶體管接收不超過操作電壓VDD的柵極電壓。結(jié)果，晶體管具有高性能，可靠，并且可以是規(guī)則邏輯薄-氧化物晶體管。然而，提供高于VDD的電壓電平的發(fā)生器可以具有較低發(fā)電容量并且占用較少面積。由于補(bǔ)償，要求較少的位線分離，從而能夠使位線結(jié)合另外的存儲器単元。因此，存儲器更加密集。全局位線通過類似串聯(lián)方式的兩個而不是三個NMOS晶體管放電。從而，讀取電流較大，允許從(局域)位線到全局位線的數(shù)據(jù)轉(zhuǎn)移比使用三個NMOS晶體管的電路更快。僅ー個信號被用于控制讀出放大器模式，這比使用兩個信號的其他方法有利。典型電路圖I是根據(jù)一些實(shí)施例的示出與存儲器單元195結(jié)合使用的讀出放大器105的電路100的示意圖。晶體管190允許通過位線BL和ZBL在讀出放大器105和存儲器單元195之間進(jìn)行訪問。位線BL和ZBL連接至相等數(shù)量的存儲器単元，但是僅一個晶體管190和一個電容器195被示出用于解釋。信號EQ和晶體管125、135和145被用于預(yù)充電和均衡位線BL和ZBL。代替“充 電”的術(shù)語“預(yù)充電”通常用于指示在讀出或讀取之前給位線BL和ZBL充電。晶體管145結(jié)合在位線BL和ZBL之間。晶體管125和135串聯(lián)結(jié)合在位線BL和ZBL之間。當(dāng)信號EQ被施加有高邏輯電平(High，高電平)吋，晶體管125、135和145導(dǎo)通，允許位線BL和ZBL在晶體管125和135的漏極處處于相同地電平(ground level) 0換句話說，位線BL和ZBL被預(yù)充電和均衡以接地。在該方面，多種實(shí)施例與位線BL和ZBL被預(yù)充電至不同于地(ground)的電壓電平(諸如0. 5xVDD)的其他方法不同。在一些實(shí)施例中，由于電壓VDD由其他晶體管使用，所以信號EQ的高邏輯電平是可容易地使用的操作電壓VDD。字線WL導(dǎo)通或者截止晶體管190，以允許通過晶體管190對存儲器單元195的訪問。在圖I的實(shí)例中，晶體管190和存儲器単元195電結(jié)合至位線BL用于解釋。根據(jù)存儲器陣列中的實(shí)現(xiàn)，一些存儲器単元可以連接至位線BL，同時ー些其他存儲器単元可以連接至位線ZBL。當(dāng)晶體管190的柵極處的字線WL被施加有低邏輯電平(Low，低電平)時，字線WL截止晶體管190，從而使存儲器単元195與位線BL或與讀出放大器105截止電連接。然而，當(dāng)字線WL被施加有高電平吋，字線WL導(dǎo)通晶體管190，從而將存儲器単元195電連接至位線BL。在一些實(shí)施例中，字線WL的高電壓電平約為I. 3x VDD，字線WL的低電壓電平低于地。在一些實(shí)施例中，存儲器單元195是存儲電荷的電容器。如圖I中所示，當(dāng)存儲器単元195連接至位線BL時，存儲器単元195與位線BL共享相同電荷。根據(jù)指示存儲器單元195的邏輯電平的電荷，位線BL被以ー種方式或另ー種方式上拉。例如，如果存儲器單元195存儲低邏輯電平(例如，低電平)時，位線BL朝向地上拉。相反地，如果存儲器単元195存儲高邏輯電平吋，則位線BL朝向電壓VDD上拉。在共享電荷之后，位線BL和位線ZBL之間的電壓差(通常被稱為位線分離)開始擴(kuò)大(develop)。位線分離的幅度取決于存儲器単元195和位線BL的電荷轉(zhuǎn)移比率或容量。如果位線BL較長并且連接至許多存儲器單元，則電荷比率變小并且位線分離減少。相反地，如果位線BL較短并且連接至較少存儲器單元，則電荷比率變高并且位線分離增加。位線BL和ZBL用作讀出放大器105的數(shù)據(jù)輸入和輸出(IO)。通常，除了當(dāng)被預(yù)充電和均衡時，位線BL和ZBL為相互相反的電平。例如，如果位線BL為低電平，則位線ZBL為高電平，但是如果位線BL為高電平，則位線ZBL為低電平。在寫循環(huán)中，將邏輯電平施加至第一位線并且將相反電平施加至另一位線，使得將第一位線處的邏輯電平寫入存儲器單元195。例如，將高電平施加至位線BL并且將低電平施加至位線ZBL，使得存儲器単元195被寫入高電平。相反地，將低電平施加至位線BL并且將高電平施加至位線ZBL，使得存儲器単元195被寫入低電平。在讀取循環(huán)中，讀出或讀取位線BL和ZBL處的邏輯電平顯示存儲在存儲器單元195中的數(shù)據(jù)。例如，如果存儲器単元195存儲高電平，則讀出位線BL顯示高電平。相反地，如果存儲器単元195存儲低電平，則讀出位線BL顯示低電平。當(dāng)在位線BL和ZBL之間存在位線分離吋，則與晶體管130和140的VGS相比，晶體管110和120的電壓VGS存在差異。讀出放大器105讀出或放大該電壓差。電壓VGS是從晶體管的柵極到源極的電壓。信號CSL和晶體管155和165使得分別在位線BL和ZBL之間以及全局位線GBL和ZGBL之間進(jìn)行數(shù)據(jù)轉(zhuǎn)移。例如，當(dāng)NMOS晶體管155和165的柵極處的信號CSL被 施加有低電平吋，晶體管155和165截止，并且用作開路。全局位線GBL和ZGBL與各個位線BL和ZBL截止電連接。然而，當(dāng)信號CSL被施加有高電平吋，晶體管155和165導(dǎo)通并且用作短路。有效地，位線BL和ZBL上的數(shù)據(jù)被轉(zhuǎn)移至相應(yīng)全局位線GBL和ZGBL。信號SP和SN被用于導(dǎo)通或截止讀出放大器105。信號SP通常被稱為正電源電壓，信號SN通常被稱為負(fù)電源電壓(甚至在很多情況下，信號SN具有正電壓)。通常，當(dāng)信號SP和SN處于相同電平時，放大器105截止，并且當(dāng)信號SP處于VDD并且信號SN處于接地電平時，讀出放大器105導(dǎo)通。讀出放大器105 包括晶體管 110、120、130、140、150、160、170、和 180。NMOS 晶體管160結(jié)合在晶體管110和120的柵極之間。NMOS晶體管180結(jié)合在晶體管130和140的柵極之間。PMOS晶體管150結(jié)合在晶體管120的柵極和信號SN之間。PMOS晶體管170結(jié)合在晶體管140的柵極和信號SN之間。PMOS晶體管110和130對以及NMOS晶體管120和140對形成讀出放大器105的讀出對。通常，由于不匹配，諸如，由制造處理變化導(dǎo)致的不匹配，NMOS晶體管120和140和/或PMOS晶體管110和130具有不同特征，例如包括閾值電壓Vt的差異，其導(dǎo)致不同的漏極到源極電流等。信號SAE與晶體管150、160、170和180 —起被配置成補(bǔ)償晶體管120和140之間的不匹配。晶體管150和170被稱為補(bǔ)償使能晶體管(compensation enable transistor)。晶體管150和170的漏極結(jié)合至各個晶體管120和140的柵極，并且結(jié)合至各個晶體管160和180的源扱。晶體管150和170的柵極結(jié)合在一起，結(jié)合至晶體管160和180的柵極，并且結(jié)合至信號SAE。晶體管150和170的源極結(jié)合至信號SN。晶體管160和180被稱為讀出使能晶體管。晶體管160的漏極結(jié)合至晶體管110的柵極、晶體管130和140的漏極、以及位線ZBL。晶體管180的漏極結(jié)合至晶體管130的柵極、晶體管110和120的漏極、以及位線BL。信號SAE耦合至晶體管160、180、150和170的柵極。晶體管150、160、170和180作為開關(guān)，并且在適當(dāng)時，根據(jù)應(yīng)用的需要用作開路或短路。例如，當(dāng)信號SAE被施加有低電平時，信號SAE導(dǎo)通PMOS晶體管150和170，但是截止NMOS晶體管160和180。被截止的晶體管160和180作為開路。被導(dǎo)通的晶體管150和170作為短路以補(bǔ)償晶體管120和140之間的不匹配。相反地，當(dāng)信號SAE被施加有高電平時，信號SAE截止PMOS晶體管150和170，但是導(dǎo)通NMOS晶體管160和180。被截止的晶體管150和170作為開路。被導(dǎo)通的晶體管160和180作為短路，并且能夠通過晶體管110、130、120和140讀出。在一些實(shí)施例中，晶體管150和170導(dǎo)通用于補(bǔ)償。換句話說，讀出放大器105在補(bǔ)償模式下操作。然后，晶體管160和180導(dǎo)通，以使通過讀出放大器105讀出。換句話說，讀出放大器105在讀出模式下操作。晶體管150、160、170和180的操作的這種解釋被簡化用于解釋目的。實(shí)際上，晶體管150、160、170和180中的每個是否打開或閉合取決于相應(yīng)電壓VGS和VGD而不是僅取決于信號SAE提供的柵極電壓。電壓VGS是晶體管的柵極和源極之間的下降的電壓，同時電壓VGD是晶體管的柵極和漏極之間的下降的電壓。典型補(bǔ)償模式圖2是示出在補(bǔ)償模式下操作的讀出放大器105的電路200。在電路200中，信號SAE被施加有低電平。結(jié)果，由于在NMOS晶體管160和180的柵極處的信號SAE為低電平，NMOS晶體管160和180截止并且作為開路。為了解釋，未畫出晶體管160和180。同時，在PMOS晶體管150和170的柵極處的信號SAE也為低電平。PMOS晶體管150和170導(dǎo)通，并且用作短路。晶體管150被示出為結(jié)合晶體管120的柵極和信號SN的線。類似地，晶體管170被示出為結(jié)合晶體管140的柵極和信號SN的線。有效地，晶體管120的柵極和源極結(jié)合在一起，并且晶體管柵極和源極結(jié)合在一起。由于晶體管120的柵極和源極結(jié)合在一起，所以晶體管120用作MOS ニ極管。類似地，由于晶體管140的柵極和源極結(jié)合在一起，所以晶體管140也用作MOS ニ極管。典型i賣出模式圖3是根據(jù)一些實(shí)施例的示出在讀出模式下操作的讀出放大器105的電路300。在電路300中，信號SAE被施加有高電平。由于在PMOS晶體管150和170的柵極處的信號SAE是高電平，所以PMOS晶體管150和170截止，并且用作開路。為了解釋，未畫出晶體管150和170。同吋，由于在NMOS晶體管160和180的柵極處的信號SAE是高電平，所以NMOS晶體管160和180導(dǎo)通，并且作為短路。晶體管160被示出為結(jié)合晶體管NM0S120的柵極和PMOS晶體管110的柵極的線。類似地，晶體管180被示出為結(jié)合NMOS晶體管140的柵極和PMOS晶體管130的柵極的線。本領(lǐng)域普通技術(shù)人員將認(rèn)識到，在圖3中繪制的晶體管110和120以及130和140為通常已知的交叉耦合。晶體管110和120的柵極結(jié)合在一起，并且結(jié)合至晶體管130和140的漏極以及位線ZBL。類似地，晶體管130和140的柵極結(jié)合在一起，并且結(jié)合至晶體管110和120的漏極以及位線BL。在一些實(shí)施例中，如在電路300中在讀出模式下操作之前，讀出放大器105在補(bǔ)償模式下操作，如電路200中所示。數(shù)學(xué)計算為了解釋，電壓VtN120是NMOS晶體管120的閾值電壓。電壓VtN140是NMOS晶體管140的閾值電壓。而且，電壓VtN140小于VtN120。電壓A V是電壓VtN120和VtN140之間的電壓差。換句話說，AV = VtN120-VtN140o電壓VBL和VZBL是在各個位線BL和ZBL上的電壓。電流1120和1140是流過各個晶體管120和140的飽和電流。電壓VGS120 和VGS140分別是晶體管120和140的柵極和源極的電壓。P是晶體管120和140中的每個的跨導(dǎo)系數(shù)。
在沒有補(bǔ)償?shù)那闆r下，流過各個晶體管120和140的飽和電流IDS120和IDS140如下IDS120 = /2)x(VGS120-VtN120)2IDS140 = /2)x(VGS140-VtN140)2由于電壓VtN140小于電壓VtN120，所以電流IDS140大于電流IDS120。在補(bǔ)償之后，即，在放大器105作為圖2中的電路200操作之后VBL = VZBL+(VtN120-VtN140)當(dāng)讀出放大器105在讀出模式下操作為圖3中的電路300時 VGS120 = VGS140+AV= VGS140+(VtN120-VtN140)結(jié)果，IDS140 = ^ /2x(VGS140-VtN140)2IDS120 = ^ /2x (VGS140+VtN120-VtN140-VtN120)2= ^ /2x(VGS140-VtN140)2實(shí)際上，IDS140 = IDS120換句話說，晶體管120和140之間的差異或不匹配已經(jīng)被補(bǔ)償。典型方法和相應(yīng)波形圖4是根據(jù)一些實(shí)施例示出電路100的操作的方法400。圖5是與圖4中的方法400的步驟對應(yīng)的波形的圖表。在圖5中，除非另外闡述，用于除了字線WL之外的相應(yīng)信號的波形的低電平和高電平是相應(yīng)的電壓VSS和VDD。字線WL的低電平和高電平各為-0.4V和1.3x VDD0波形的虛線表示相應(yīng)節(jié)點(diǎn)未被驅(qū)動，但是相應(yīng)信號對其他信號和/或電路的操作起作用。在時間t4之前并且在時間t7之后，字線WL被驅(qū)動為低電平。存儲器単元195不被訪問用于讀取。在時間t4和t7之間，字線WL被驅(qū)動為高電平。存儲器195被訪問用于讀取。在步驟405中，在時間tl，讀出放大器105進(jìn)入充電狀態(tài)。字線WL被驅(qū)動為低電平，使存儲器単元195與位線BL和讀出放大器105截止電連接。信號SAE被驅(qū)動為高電平。信號SN和SP被驅(qū)動為低電平以截止讀出放大器105。信號EQ被驅(qū)動為高電平，以在晶體管125和135的漏極處將位線BL和ZBL充電和均衡至電壓VSS。在步驟410中，在時間t2，信號EQ被驅(qū)動為低電平，以停止給位線BL和ZBL充電和均衡。在一些實(shí)施例中，為低電平的信號EQ還截止用于信號SP和SN的驅(qū)動器。結(jié)果，信號SP和SN浮置。在時間t7之后，直到信號EQ被驅(qū)動為高電平期間，信號EQ保持為低電平。在相同時間t2，信號SAE被驅(qū)動為低電平，導(dǎo)致電路100在補(bǔ)償模式下操作，如電路200所示。晶體管120和140用作MOS ニ極管。另外，信號SN被驅(qū)動為到電壓VDD的高電平。從而，信號SP跟隨信號SN。晶體管120的源極處的位線BL和晶體管140的源極處的位線ZBL通過用作MOS ニ極管的各個晶體管120和140朝向高電平充電。由于晶體管120和140的閾值電壓差，位線BL和位線ZBL被充電至不同電壓電平。為了解釋的目的，閾值電壓VtN140小于閾值電壓VtN120。結(jié)果，位線ZBL被充電至高于位線BL的電平。在步驟415中，在時間t3，在位線BL和位線ZBL被充電至約0. 5x VDD之后，驅(qū)動信號SN被釋放。在時間t3和t4之間，位線BL和ZBL保持在約0. 5x VDD。然而，信號SN和SP朝向此時位線BL和ZBL所在的0. 5x VDD電平漂移。在步驟420中，在時間t4，在信號SN和SP達(dá)到0.5x VDD之后，信號SAE被施加有高電平。電路100在讀出模式下操作，如圖3中所示。
此時，VGSI20 = VGS140+(VtN120-VtN140)實(shí)際上，具有高于晶體管140的閾值電壓VtN140的閾值電壓VtN120的晶體管120具有高于晶體管140的電壓VGS140的電壓VGS120。而且，如以上解釋那樣均衡電流IDS120和IDS140。結(jié)果，晶體管120和140的閾值電壓的差異被補(bǔ)償。在步驟425中，在約時間t4之后或時間t4之后不久，字線WL被施加有高電平。晶體管190導(dǎo)通。存儲器単元195電結(jié)合至位線BL。根據(jù)存儲在195中的數(shù)據(jù)，位線BL被上拉或下拉，然而，位線ZBL不被驅(qū)動并且保持在先前電平。換句話說，位線BL和位線ZBL之間的位線分離擴(kuò)大。為了解釋的目的，位線BL被朝向高電平上拉，同時位線ZBL保持在接近 0. 5x VDD的電平。在步驟430中，在時間t5，當(dāng)位線分離足夠用于讀出放大器105讀出位線分離，或者換句話說，足夠讀出數(shù)據(jù)時，用低電平驅(qū)動信號SN，并且然后用高電平驅(qū)動信號SP，以導(dǎo)通讀出放大器105。從而,位線分離進(jìn)ー步擴(kuò)大。在步驟435中，在時間t6，位線分離被擴(kuò)大為全擺幅。換句話說，位線BL已經(jīng)達(dá)到電壓VDD，并且位線ZBL已經(jīng)達(dá)到電壓VSS。檢測位線BL和ZBL上的電壓電平顯示存儲在存儲器単元195中的數(shù)據(jù)。在步驟440中，在時間t7，字線WL被施加有低電平，以使存儲器單元195與位線BL截止電連接。在時間t7之后不久，信號SP被驅(qū)動為低電平，其與為低電平的信號SN —起，截止讀出放大器105。信號EQ被驅(qū)動為高電平，類似于時間tl和t2之間的時間周期，使讀出放大器處于預(yù)充電模式。已經(jīng)描述了多個實(shí)施例。然而應(yīng)該明白，在不脫離本披露的精神和范圍的情況下可以作出多種修改。例如，被示出為特定摻雜類型(例如，N-型或P-型金屬氧化物半導(dǎo)體(NM0S或PMOS))的多種晶體管用于解釋目的，本披露的實(shí)施例不限于特定類型。選擇用于特定晶體管的不同摻雜類型在多種實(shí)施例的范圍內(nèi)。在以上說明中使用的多種信號的低或高邏輯電平(例如，低電平或高電平)也用于解釋目的。當(dāng)使信號有效和/或無效時，多種實(shí)施例不限于特定電平。選擇不同電平在多種實(shí)施例的范圍內(nèi)。一些實(shí)施例關(guān)于讀出放大器。讀出放大器包括第一 PMOS晶體管、第二 PMOS晶體管、第三PMOS晶體管、第四PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管、第四NMOS晶體管、控制信號線、第一電源電壓節(jié)點(diǎn)、第二電源電壓節(jié)點(diǎn)、第一數(shù)據(jù)線、以及第二數(shù)據(jù)線。第一 PMOS晶體管具有第一 PMOS漏極、第一 PMOS源極、以及第一 PMOS柵極。第二 PMOS晶體管具有第二 PMOS漏極、第二 PMOS源極、以及第二 PMOS柵極。第三PMOS晶體管具有第三PMOS漏極、第三PMOS源極、以及第三PMOS柵極。第四PMOS晶體管具有第四PMOS漏極、第四PMOS源極、以及第四PMOS柵極。第一 NMOS晶體管具有第一 NMOS漏極、第一 NMOS源極、以及第一 NMOS柵極。第二 NMOS晶體管具有第二 NMOS漏極、第二 NMOS源極、以及第二 NMOS柵極。第三NMOS晶體管具有第三NMOS漏極、第三NMOS源極、以及第三NMOS柵極。第四NMOS晶體管具有第四NMOS漏極、第四NMOS源極、以及第四NMOS柵極。第一 PMOS源極、第二 PMOS源扱、以及第ニ電源電壓節(jié)點(diǎn)結(jié)合在一起。第一 NMOS源極、第三PMOS源極、第四PMOS源極、第二 NMOS源極、以及第一電源電壓節(jié)點(diǎn)結(jié)合在一起。第三NMOS柵極、第四NMOS柵極、第三PMOS柵極、以及第四PMOS柵極結(jié)合在一起并且結(jié)合至控制信號線。第一數(shù)據(jù)線、第一 PMOS漏極、第一 NMOS漏極、第四NMOS漏極、以及第二 PMOS柵極結(jié)合在一起。第二數(shù)據(jù)線、第二 PMOS漏極、第二 NMOS漏極、第三NMOS漏極、以及第一 PMOS柵極結(jié)合在一起。第一 NMOS柵極、第三NMOS源極、以及第三PMOS漏極結(jié)合在一起。第二 NMOS柵極、第四NMOS源極、以及第四PMOS漏極結(jié)合在一起。一些實(shí)施例是關(guān)于方法的。該方法將第一數(shù)據(jù)線、第二數(shù)據(jù)線、第一電源信號、以及第ニ電源信號驅(qū)動為低邏輯值。該方法停止驅(qū)動第一數(shù)據(jù)線、第二數(shù)據(jù)線、第一電源信 號、以及第二電源信號。該方法將第一電源信號驅(qū)動至高邏輯值。第一數(shù)據(jù)線的第一電壓值和第二數(shù)據(jù)線的第二電壓值從而升高。該方法在第一電壓值和/或第二電壓值升高到預(yù)定值之后停止驅(qū)動第一電源信號。第一電源信號和第二電源信號從而朝向預(yù)定電壓值改變。該方法將存儲器単元電結(jié)合至第一數(shù)據(jù)線或第二數(shù)據(jù)線。該方法將第一電源信號驅(qū)動至數(shù)據(jù)低邏輯值，并且將第二電源信號驅(qū)動至高邏輯值。該方法基于第一和第二數(shù)據(jù)線上的電壓電平檢測存儲在存儲器単元中的數(shù)據(jù)值。一些實(shí)施例關(guān)于方法。該方法將第一信號和第二信號驅(qū)動為高。該方法將第一信號和第二信號驅(qū)動為低。為低的第二信號截止第一 NMOS晶體管和第二 NMOS晶體管并且導(dǎo)通第一 PMOS晶體管和第二 PMOS晶體管。該方法將第一電源信號驅(qū)動為高。該方法停止將第一電源信號驅(qū)動為高。該方法將第二信號驅(qū)動為高，以導(dǎo)通第一NMOS晶體管和第二NMOS晶體管，并且截止第一 PMOS晶體管和第二 PMOS晶體管。該方法將存儲器単元電結(jié)合至第一數(shù)據(jù)線或第二數(shù)據(jù)線。該方法將第一電源信號驅(qū)動為低并且將第二電源信號驅(qū)動為高。第一 NMOS晶體管結(jié)合在第三PMOS晶體管和第三NMOS晶體管的柵極之間。第二 NMOS晶體管結(jié)合在第四PMOS晶體管和第四NMOS晶體管的柵極之間。第一 PMOS晶體管結(jié)合在第三NMOS晶體管的柵極和第一電源信號之間。第二 PMOS晶體管結(jié)合在第四NMOS晶體管的柵極和第一電源信號之間。以上方法示出了典型步驟，但是它們不必須按照所示的順序執(zhí)行。根據(jù)所披露實(shí)施例的精神和范圍，在適當(dāng)時，步驟可以被添加、代替、改變順序、和/或去除。
權(quán)利要求
1.一種讀出放大器，包括 第一 PMOS晶體管，具有第一 PMOS漏極、第一 PMOS源極、以及第一 PMOS柵極； 第二 PMOS晶體管，具有第二 PMOS漏極、第二 PMOS源極、以及第二 PMOS柵極； 第三PMOS晶體管，具有第三PMOS漏極、第三PMOS源極、以及第三PMOS柵極； 第四PMOS晶體管，具有第四PMOS漏極、第四PMOS源極、以及第四PMOS柵極； 第一 NMOS晶體管，具有第一 NMOS漏極、第一 NMOS源極、以及第一 NMOS柵極； 第二 NMOS晶體管，具有第二 NMOS漏極、第二 NMOS源極、以及第二 NMOS柵極； 第三NMOS晶體管，具有第三NMOS漏極、第三NMOS源極、以及第三NMOS柵極； 第四NMOS晶體管，具有第四NMOS漏極、第四NMOS源極、以及第四NMOS柵極； 控制信號線； 第一電源電壓節(jié)點(diǎn)； 第二電源電壓節(jié)點(diǎn)； 第一數(shù)據(jù)線；以及 第二數(shù)據(jù)線； 其中 所述第一 PMOS源極、所述第二 PMOS源扱、以及所述第二電源電壓節(jié)點(diǎn)連接在一起；所述第一 NMOS源極、所述第三PMOS源極、所述第四PMOS源極、所述第二 NMOS源極、以及所述第一電源電壓節(jié)點(diǎn)連接在一起； 所述第三NMOS柵極、所述第四NMOS柵極、所述第三PMOS柵極、所述第四PMOS柵極連接在一起并且連接至所述控制信號線； 所述第一數(shù)據(jù)線、所述第一 PMOS漏極、所述第一 NMOS漏極、所述第四NMOS漏扱、以及所述第二 PMOS柵極連接在一起； 所述第二數(shù)據(jù)線、所述第二 PMOS漏極、所述第二 NMOS漏極、所述第三NMOS漏扱、以及所述第一 PMOS柵極連接在一起； 所述第一 NMOS柵極、所述第三NMOS源極、以及所述第三PMOS漏極連接在一起；以及 所述第二 NMOS柵極、所述第四NMOS源極、以及所述第四PMOS漏極連接在一起。
2.根據(jù)權(quán)利要求I所述的讀出放大器，其中，當(dāng)所述讀出放大器讀出時 所述第三NMOS晶體管和所述第四NMOS晶體管被配置成導(dǎo)通；以及 所述第三PMOS晶體管和所述第四PMOS晶體管被配置成截止，所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線中的至少ー個被配置成電連接至存儲器単元。
3.根據(jù)權(quán)利要求I所述的讀出放大器，其中，在所述讀出放大器讀出之前 所述第三PMOS晶體管和所述第四PMOS晶體管被配置成導(dǎo)通；以及 所述第三NMOS晶體管和所述第四NMOS晶體管被配置成截止，以及所述讀出放大器適于具有至少ー個所述第一數(shù)據(jù)線或所述第二數(shù)據(jù)線中，其中，所述第一數(shù)據(jù)線或所述第二數(shù)據(jù)線被配置成在一段時間周期內(nèi)基于在所述第一電壓節(jié)點(diǎn)處施加的高邏輯電平從低邏輯電平達(dá)到預(yù)定值。
4.根據(jù)權(quán)利要求I所述的讀出放大器，其中，在所述讀出放大器讀出之前 所述第三PMOS晶體管和所述第四PMOS晶體管被配置成導(dǎo)通；以及 所述第三NMOS晶體管和所述第四NMOS晶體管被配置成截止，以及所述讀出放大器適于具有所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線，其中，在所述第三PMOS晶體管和所述第四PMOS晶體管被配置成導(dǎo)通并且所述第三NMOS晶體管和所述第四NMOS晶體管被配置成截止之前，所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線被配置成處于低邏輯電平。
5.根據(jù)權(quán)利要求I所述的讀出放大器，其中，所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線連接至充電和均衡電路，以及， 所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線通過相應(yīng)的第五晶體管和第六晶體管電連接至相應(yīng)的第三數(shù)據(jù)線和第四數(shù)據(jù)線。
6.ー種方法，包括 將第一數(shù)據(jù)線、第二數(shù)據(jù)線、第一電源信號、第二電源信號驅(qū)動為低邏輯值； 停止驅(qū)動所述第一數(shù)據(jù)線、所述第二數(shù)據(jù)線、所述第一電源信號、以及所述第二電源信 號; 將所述第一電源信號驅(qū)動為高邏輯值；從而所述第一數(shù)據(jù)線的第一電壓值和所述第二數(shù)據(jù)線的第二電壓值升高； 在所述第一電壓值和/或所述第二電壓值升高到預(yù)定電壓值之后，停止驅(qū)動所述第一電源信號，從而所述第一電源信號和所述第二電源信號朝向所述預(yù)定電壓值改變； 將存儲器単元電連接至所述第一數(shù)據(jù)線或所述第二數(shù)據(jù)線； 將所述第一電源信號驅(qū)動為所述低邏輯值并且將所述第二電源信號驅(qū)動至所述高邏輯值；以及 基于在所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線上的電壓電平，檢測存儲在所述存儲器単元中的數(shù)據(jù)值。
7.根據(jù)權(quán)利要求6所述的方法，其中 所述第一電壓值升高包括配置第一 NMOS晶體管以用作第一 MOS ニ極管；所述第一NMOS晶體管的漏極連接至所述第一數(shù)據(jù)線；以及 所述第二電壓值升高包括配置第二 NMOS晶體管以用作第二 MOS ニ極管；所述第二NMOS晶體管的漏極連接至所述第二數(shù)據(jù)線。
8.根據(jù)權(quán)利要求6所述的方法，所述方法進(jìn)ー步包括 導(dǎo)通在所述第一 NMOS晶體管的柵極和源極之間連接的第一 PMOS晶體管，以配置所述第一 NMOS晶體管用作所述第一 MOS ニ極管； 導(dǎo)通在所述第二 NMOS晶體管的柵極和漏極之間連接的第二 PMOS晶體管，以配置所述第二 NMOS晶體管用作所述第二 MOS ニ極管；截止在所述第一 NMOS晶體管的柵極和第三PMOS晶體管的柵極之間連接的第三NMOS晶體管；以及 截止在所述第二 NMOS晶體管的柵極和第四PMOS晶體管的柵極之間連接的第四NMOS晶體管，其中，當(dāng)所述第一 PMOS晶體管和所述第二 PMOS晶體管截止；以及所述第三NMOS晶體管和所述第四NMOS晶體管導(dǎo)通時，檢測存儲在所述存儲器単元中的所述數(shù)據(jù)值。
9.根據(jù)權(quán)利要求6所述的方法，其中 將所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線驅(qū)動為所述低邏輯值包括激活在第一 NMOS晶體管、第二 NMOS晶體管、以及第三NMOS晶體管的柵極處的信號； 所述第一 NMOS晶體管連接在所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線之間； 所述第二 NMOS晶體管和所述第三NMOS晶體管串聯(lián)連接在所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線之間；以及 停止將所述第一數(shù)據(jù)線和所述第二數(shù)據(jù)線驅(qū)動為所述低邏輯值包括將所述第一電源信號驅(qū)動為高邏輯值。
10.ー種方法，包括 將第一信號和第二信號驅(qū)動為高電平； 將所述第一信號和所述第二信號驅(qū)動為低電平；為低電平的所述第二信號截止第一NMOS晶體管和第二 NMOS晶體管并且導(dǎo)通第一 PMOS晶體管和第二 PMOS晶體管； 將第一電源信號驅(qū)動為高電平； 停止將所述第一電源信號驅(qū)動為高電平； 將所述第二信號驅(qū)動為高電平，以導(dǎo)通所述第一NMOS晶體管和所述第二NMOS晶體管，并且截止所述第一 PMOS晶體管和所述第二 PMOS晶體管； 將存儲器単元電連接至第一數(shù)據(jù)線或第二數(shù)據(jù)線；以及 將所述第一電源信號驅(qū)動為低電平并且將第二電源信號驅(qū)動為高電平； 其中 所述第一 NMOS晶體管連接在第三PMOS晶體管的柵極和第三NMOS晶體管的柵極之間； 所述第二 NMOS晶體管連接在第四PMOS晶體管的柵極和第四NMOS晶體管的柵極之間； 所述第一 PMOS晶體管連接在所述第三NMOS晶體管的柵極和所述第一電源信號之間； 所述第二 PMOS晶體管連接在所述第四NMOS晶體管的柵極和所述第一電源信號之間。
11.根據(jù)權(quán)利要求10所述的方法，其中，將所述第一信號驅(qū)動為高電平，以使第一數(shù)據(jù)線和第二數(shù)據(jù)線處于低邏輯電平， 將所述第一電源信號驅(qū)動為高電平以使所述第一數(shù)據(jù)線處的第一電壓值和所述第二數(shù)據(jù)線處的第二電壓值増加，所述第一數(shù)據(jù)線連接至所述第三NMOS晶體管的漏極，并且所述第二數(shù)據(jù)線連接至所述第四NMOS晶體管的漏扱；以及 在所述第一電壓值或所述第二電壓值達(dá)到預(yù)定值之后，停止將所述第一電源信號驅(qū)動為聞電平。
12.根據(jù)權(quán)利要求10所述的方法，其中， 所述第一電壓值基于用作第一 MOS ニ極管的所述第三NMOS晶體管増加；以及 所述第二電壓值基于用作第二 MOS ニ極管的所述第四NMOS晶體管増加， 導(dǎo)通所述第一 PMOS晶體管以使所述第三NMOS晶體管用作第一 MOS ニ極管；以及 導(dǎo)通所述第二 PMOS晶體管導(dǎo)致所述第四NMOS晶體管用作第二 MOS ニ極管。
全文摘要
本發(fā)明公開一種讀出放大器，其包括第一PMOS晶體管、第二PMOS晶體管、第三PMOS晶體管、第四PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管、以及第四NMOS晶體管。第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、以及第二NMOS晶體管形成交叉耦合讀出對。第三PMOS和第四PMOS晶體管用作補(bǔ)償晶體管。第三NMOS和第四NMOS晶體管用作讀出使能晶體管。
文檔編號G11C11/4091GK102646444SQ20111024928
公開日2012年8月22日 申請日期2011年8月26日 優(yōu)先權(quán)日2011年2月17日
發(fā)明者穆罕默德·努莫, 謝爾吉·羅曼諾夫斯基 申請人:臺灣積體電路制造股份有限公司