專利名稱：一種非易失性存儲器ip核的測試和驗證開發(fā)系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及半導體集成電路制造領域，特別是涉及非易失性存儲器(NVM， Non-Volatile Memory)的測試技術、開發(fā)技術和驗證技術。
背景技術：
IP 核(IP core, Intellectual Property core,知識產權核)是那些己驗證的、可 重復利用的、具有某種確定功能的IC(集成電路)模塊。分為軟IP核、固IP核和硬IP核。
軟IP 核(soft IP core)是用硬件描述語言(HDL, Hardware Description Language)描述的功能塊,但是并不涉及用什么具體電路和電路元件實現這些功能。軟IP 核通常是以硬件描述語言源文件的形式出現。
固IP核(firm IP core)除了完成軟IP核所有的設計外,還完成了門電路級綜合 和時序仿真等設計環(huán)節(jié)，一般以門電路級網表形式提交用戶使用。
硬IP核(hard IP core)則是完成了綜合的功能塊，已有固定的拓撲布局和具體 工藝，并已經經過工藝驗證，具有可保證的性能。硬IP核一般以經過完全的布局布線的網 表形式提供。
本申請中的NVM IP核采用硬IP核。NVM IP核是指內嵌有諸如FLASH、EEPROM等 NVM的IP核，這種IP核的測試通常包括模擬參數測試、內部模擬模塊的TRIMMING測試、存 儲單元在各種模式的數據讀寫測試、存儲單元讀寫速度測試、讀寫壽命測試等。NVM IP核的 開發(fā)通常包括接口邏輯開發(fā)、測試邏輯開發(fā)、訪問軟件開發(fā)等。NVM IP核的驗證通常包括功 能驗證和性能驗證。
目前針對IP核的開發(fā)通常采用FPGA(Field Programmable Gate Array,現場可編 程邏輯門陣列)開發(fā)系統(tǒng)，該系統(tǒng)一般以FPGA作為數字邏輯開發(fā)驗證的核心和載體；需要 大量外圍電路和大量擴展接口。將其運用于NVM IP核則存在如下缺點
1、通常采用FLASH芯片來模擬NVM IP核，FLASH芯片與實際的NVM IP核接口不 一致。必須將NVM IP核接口修改為通用的FLASH芯片接口才能進行開發(fā)。因此，這種環(huán)境 只能對除NVM IP核接口邏輯之外的數字邏輯進行驗證，不能提供對NVM IP核操作正確性 的驗證。
2、不提供NVM IP核的專用測試環(huán)境，由于沒有專用的NVM IP核，所采用的環(huán)境 如特定的電源電壓條件，特定的連接特性等都是針對通用FLASH芯片的，不能進行針對NVM IP核的性能測試，如模擬參數測試、讀寫模式測試、讀寫壽命測試、讀寫速度測試等。
3、由于不能提供NVM IP核的專用測試環(huán)境，驗證用的FLASH芯片與實際NVM IP 核接口不一致，功能不一致，模擬性能參數不一致，這樣的驗證環(huán)境往往只能部分驗證邏輯 功能，不能保證驗證的完整性和正確性。發(fā)明內容
本發(fā)明所要解決的技術問題是提供一種NVM IP核的測試和驗證開發(fā)系統(tǒng)，該系統(tǒng)提供針對NVM IP核的專用測試環(huán)境、專用驗證環(huán)境，可對NVM IP核進行全部項目的驗證、 開發(fā)和測試。
為解決上述技術問題，本發(fā)明NVM IP核的測試和驗證開發(fā)系統(tǒng)包括
電源模塊，為該系統(tǒng)中的各個模塊提供電源；
NVM IP核，就是待測試、待開發(fā)、待驗證的對象；
BIST (Built-1n Self Test，內建自測)電路，與所述NVM IP核相連接，用于對所 述NVM IP核進行測試；
上位機，其中具有測試軟件，該軟件控制BIST電路進行各種測試操作；
FPGA芯片，與所述NVM IP核相連接，用于對所述NVM IP核進行開發(fā)；
FPGA配置電路，與所述FPGA芯片相連接，用于FPGA數字邏輯和下載和燒寫；所述 FPGA數字邏輯就是指FPGA芯片對NVM IP核的各種開發(fā)邏輯；
FPGA外圍電路，與所述FPGA芯片相連接，用于在BIST電路對NVM IP核進行測試 時顯示NVM IP核的信號，還用于在FPGA芯片對NVM IP核運行開發(fā)邏輯時進行調試。
進一步地，所述NVM IP核的測試和驗證開發(fā)系統(tǒng)還包括
USB接口電路，與所述BIST電路通過BIST串行通信線纜相連接；
所述上位機與所述USB接口電路通過USB線纜相連接。
所述NVM IP核的測試和驗證開發(fā)系統(tǒng)包括兩個操作通道BIST測試通道和FPGA 客戶應用通道；
所述BIST測試通道包括上位機及其中的測試軟件、USB接口電路、BIST電路。其 中BIST電路與NVM IP核相連接。BIST電路接收測試軟件的指令并進行解碼，然后執(zhí)行 對NVM IP核接口信號的控制，以實現讀操作；任意模式、任意數據的編程操作；各種測試操 作；任一信號的單步操作。USB接口電路則實現上位機軟件與BIST電路之間的通信和指令 轉換。上位機軟件除具有數據讀寫功能、顯示功能外，還能發(fā)送指令，實現對NVM IP核信號 的任意控制，實現對NVM IP核的任意測試操作和調試操作。
所述FPGA客戶應用通道包括FPGA芯片、FPGA配置電路、FPGA外圍電路，其中FPGA 芯片與NVM IP核相連接。在BIST測試通道工作時，可以通過FPGA芯片把NVM IP核的相 關接口信號引出到FPGA外圍電路上進行監(jiān)控，以驗證這些相關信號時序的正確性。當BIST 測試通道不工作時，FPGA客戶應用通道可以運行FPGA芯片燒寫的客戶設計邏輯，由BIST測 試通道驗證其對NVM IP核操作的正確性，如數據讀寫的正確性可以通過BIST測試通道的 上位機中測試軟件的讀寫來進行驗證。
本發(fā)明NVM IP核的測試和驗證開發(fā)系統(tǒng)集測試、開發(fā)、驗證三大功能于一體，大大 加速了客戶對NVM IP核的開發(fā)、驗證和應用，節(jié)省NVM IP核客戶MPW (流片)的時間和費用。
在測試方面，該系統(tǒng)可作為硅片(Wafer)測試機臺的補充測試手段，從而減少對 測試機臺資源的占用。該系統(tǒng)還提供了一個NVM IP核的BIST測試通道，能完成NVM IP核 的各種功能測試。
在開發(fā)方面，該系統(tǒng)提供了一個NVM IP核的FPGA客戶應用通道(即FPGA開發(fā)通 道)，能通過FPGA芯片實現對NVM IP核的開發(fā)。
在驗證方面，該系統(tǒng)提供了一種NVM IP核的驗證手段，FPGA客戶應用通道的時序可以與BIST測試通道產生的時序進行比較。一方面客戶設計的邏輯通過FPGA客戶應用通 道寫入NVM IP核的數據，可以通過BIST測試通道進行讀取、顯示、存儲。另一方面還能通 過BIST測試通道將數據進入NVMIP核，而通過FPGA客戶應用通道進行讀操作，驗證客戶的 讀操作。


圖1是本發(fā)明NVM IP核的測試和驗證開發(fā)系統(tǒng)的示意圖。
圖中附圖標記說明
I為印刷電路板(PCB) ; 10為電源模塊;11為NVM IP核；12為BIST電路；13為上 位機；130為測試軟件；14為FPGA芯片；15為FPGA配置電路；16為FPGA外圍電路；17為 USB接口電路；171為BIST串行通信線纜；172為USB線纜。
具體實施方式
本發(fā)明NVM IP核的測試和驗證開發(fā)系統(tǒng)的一個實施例如圖1所示，包括
電源模塊10，為該系統(tǒng)中的各個模塊提供電源；
NVM IP核11，就是待測試、待開發(fā)、待驗證的對象；
BIST電路12，與所述NVM IP核11相連接，用于對所述NVM IP核11進行測試；
上位機13，其中具有測試軟件130，該軟件130控制BIST電路12對NVM IP核11 進行各種測試操作；
FPGA芯片14，與所述NVM IP核11相連接，用于對所述NVM IP核11進行開發(fā)；
FPGA配置電路15，與所述FPGA芯片14相連接，用于對NVM IP核11進行各種開 發(fā)設計的數字電路邏輯可以通過編譯、綜合、布局布線后下載到FPGA配置電路15中，并在 上電時自動從FPGA配置電路15加載到FPGA芯片14中運行；
FPGA外圍電路16，與所述FPGA芯片14相連接，用于在BIST電路12對NVM IP核 11進行測試時顯示NVM IP核11的信號，還用于在FPGA芯片14對NVM IP核11運行各種 開發(fā)設計的數字電路邏輯時進行調試。FPGA外圍電路16包括LED顯示電路、數碼管顯示電 路、LCD顯示電路、撥動開關、按鍵開關電路等。
在圖1所示的具體實施例中還包括USB接口電路17，與所述BIST電路12通過 BIST串行通信線纜171相連接。所述上位機13與所述USB接口電路17通過USB線纜172 相連接。這是為了在不同數據接口之間進行數據交換而增加的接口轉換模塊。
圖1中的電源模塊10、NVM IP核11、BIST電路12 ；FPGA芯片14 ；FPGA配置電路 15、FPGA外圍電路16、USB接口電路17、BIST串行通信線纜171通常制作在一塊印刷電路 板I之上。而上位機13例如為PC機、單片機等，其與印刷電路板I之間通過USB線纜172 相連接。
圖1所示的NVM IP核的測試和驗證開發(fā)系統(tǒng)包括兩個操作通道BIST測試通道 和FPGA客戶應用通道。
所述BIST測試通道包括上位機13及其中的測試軟件130、USB接口電路17、BIST 電路12。其中BIST電路12與NVM IP核11相連接。BIST電路12接收測試軟件130的指 令并進行解碼，然后執(zhí)行對NVM IP核11接口信號的控制，以實現讀操作；任意模式、任意數據的編程操作；各種測試操作；任一信號的單步操作。讀寫數據可以在軟件130的界面中進 行顯示；讀出數據也可以寫入特定的文件中存儲。USB接口電路17則實現上位機軟件130 與BIST電路12之間的通信和指令轉換。上位機軟件130除具有數據讀寫功能、顯示功能 外，還能發(fā)送指令，實現對NVM IP核11信號的任意控制，實現對NVM IP核11的任意測試 操作和調試操作。
所述FPGA客戶應用通道包括FPGA芯片14、FPGA配置電路15、FPGA外圍電路16， 其中FPGA芯片14與NVM IP核11相連接。在BIST測試通道工作時，可以通過FPGA芯片 14把NVM IP核11的相關接口信號引出到FPGA外圍電路16上進行監(jiān)控，以驗證這些相關 信號時序的正確性。當BIST測試通道不工作時，FPGA客戶應用通道可以運行FPGA芯片14 中燒寫的客戶設計邏輯，由BIST測試通道驗證其對NVM IP核11操作的正確性，如數據讀 寫的正確性可以通過BIST測試通道的上位機13中測試軟件130的讀寫來進行驗證。
所述BIST測試通道既可獨立運行NVM IP核的測試，也可作為客戶邏輯應用時的 驗證參照。
以上僅為本發(fā)明的優(yōu)選實施例，并不用于限定本發(fā)明。對于本領域的技術人員來 說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內，所作的任何修改、等同 替換、改進等，均應包含在本發(fā)明的保護范圍之內。
權利要求
1.一種非易失性存儲器IP核的測試和驗證開發(fā)系統(tǒng)，其特征是，包括電源模塊，為該系統(tǒng)中的各個模塊提供電源；NVM IP核，就是待測試、待開發(fā)、待驗證的對象；BIST電路，與所述NVM IP核相連接，用于對所述NVM IP核進行測試；上位機，其中具有測試軟件，該軟件控制BIST電路進行各種測試操作；FPGA芯片，與所述NVM IP核相連接，用于對所述NVM IP核進行開發(fā)；FPGA配置電路，與所述FPGA芯片相連接，用于FPGA數字邏輯的下載和燒寫；FPGA外圍電路，與所述FPGA芯片相連接，用于在BIST電路對NVM IP核進行測試時顯示NVM IP核的信號，還用于在FPGA芯片對NVM IP核運行FPGA數字邏輯時進行調試。
2.根據權利要求1所述的非易失性存儲器IP核的測試和驗證開發(fā)系統(tǒng)，其特征是，還包括USB接口電路，與所述BIST電路通過BIST串行通信線纜相連接；所述上位機與所述USB接口電路通過USB線纜相連接。
3.根據權利要求1所述的非易失性存儲器IP核的測試和驗證開發(fā)系統(tǒng)，其特征是，所述NVM IP核的測試和驗證開發(fā)系統(tǒng)包括兩個操作通道BIST測試通道和FPGA客戶應用通道；所述BIST測試通道包括上位機及其中的測試軟件、USB接口電路、BIST電路，其中BIST 電路與NVM IP核相連接；所述FPGA客戶應用通道包括FPGA芯片、FPGA配置電路、FPGA外圍電路，其中FPGA芯片與NVM IP核相連接。
4.根據權利要求3所述的非易失性存儲器IP核的測試和驗證開發(fā)系統(tǒng)，其特征是，所述BIST測試通道中，BIST電路接收測試軟件的指令并進行解碼，然后執(zhí)行對NVM IP核接口信號的控制，以實現讀操作；任意模式、任意數據的編程操作；各種測試操作；任一信號的單步操作。
5.根據權利要求3所述的非易失性存儲器IP核的測試和驗證開發(fā)系統(tǒng)，其特征是，所述BIST測試通道中，USB接口電路實現上位機軟件與BIST電路之間的通信和指令轉換。
6.根據權利要求3所述的非易失性存儲器IP核的測試和驗證開發(fā)系統(tǒng)，其特征是，在 BIST測試通道工作時，通過FPGA芯片把NVM IP核的接口信號引出到FPGA外圍電路上進行監(jiān)控，以驗證這些相關信號時序的正確性。
7.根據權利要求3所述的非易失性存儲器IP核的測試和驗證開發(fā)系統(tǒng)，其特征是，當 BIST測試通道不工作時，FPGA客戶應用通道運行FPGA芯片中燒寫的客戶設計邏輯，由BIST 測試通道驗證其對NVM IP核操作的正確性。
全文摘要
本發(fā)明公開了一種非易失性存儲器IP核的測試和驗證開發(fā)系統(tǒng)，包括電源模塊，為該系統(tǒng)中的各個模塊提供電源；NVM IP核，就是待測試、待開發(fā)、待驗證的對象；BIST電路，與所述NVM IP核相連接，用于對所述NVM IP核進行測試；上位機，其中具有測試軟件，該軟件控制BIST電路進行各種測試操作；FPGA芯片，與所述NVM IP核相連接，用于對所述NVM IP核進行開發(fā)；FPGA配置電路，與所述FPGA芯片相連接，用于FPGA數字邏輯的下載和燒寫；FPGA外圍電路，與所述FPGA芯片相連接，用于顯示和調試。本發(fā)明NVM IP核的測試和驗證開發(fā)系統(tǒng)集測試、開發(fā)、驗證三大功能于一體，大大加速了客戶對NVM IP核的開發(fā)、驗證和應用，節(jié)省NVM IP核客戶流片的時間和費用。
文檔編號G11C29/56GK103000230SQ20111026704
公開日2013年3月27日 申請日期2011年9月9日 優(yōu)先權日2011年9月9日
發(fā)明者雷冬梅, 趙鋒 申請人:上海華虹Nec電子有限公司