專利名稱：半導體存儲裝置及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及一種半導體存儲裝置及其操作方法，更具體地涉及一種非易失性存儲器件及其操作方法。
背景技術(shù)：
半導體存儲裝置包括用于儲存數(shù)據(jù)的存儲器件。為了提高存儲器件的集成度，正在縮小存儲器件的尺寸。然而，這種尺寸上的縮小由于例如半導體材料或工藝條件上的限制而正接近極限。為了解決這種問題，將存儲器件制造成三維(3D)結(jié)構(gòu)。在將存儲器件的結(jié)構(gòu)從2D 結(jié)構(gòu)轉(zhuǎn)變?yōu)?D結(jié)構(gòu)時，制造工藝和操作條件改變。此外，存儲器件的操作條件必須設定在最佳的狀態(tài)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的示例性實施例，可以通過檢測操作條件并響應于所述檢測來操作半導體存儲裝置來改善半導體存儲裝置的操作特性。根據(jù)本發(fā)明的一個方面，一種半導體存儲裝置包括存儲塊，所述存儲塊包括存儲串，存儲串具有耦接在源極線與各個位線之間的各個溝道層；操作電路組，所述操作電路組被配置成將熱空穴供應至溝道層，并對存儲串的存儲器單元執(zhí)行擦除操作；擦除操作判定電路，所述擦除操作判定電路被配置成當目標數(shù)量的熱空穴被供應至溝道層的第一溝道層時產(chǎn)生塊擦除使能信號；以及控制電路，所述控制電路被配置成響應于塊擦除使能信號來執(zhí)行擦除操作。根據(jù)本發(fā)明的另一個方面，一種操作半導體存儲裝置的方法包括以下步驟將熱空穴供應至耦接源極線與在各個位線之間的存儲串的溝道層；將目標數(shù)量與供應至溝道層中每個的熱空穴的數(shù)量進行比較；以及當至少目標數(shù)量的熱空穴被供應至溝道層時對存儲串的存儲器單元執(zhí)行擦除操作。


圖1是根據(jù)本發(fā)明的一個示例性實施例的半導體器件的電路圖。圖2是示出用于實施圖1的電路的半導體器件的結(jié)構(gòu)的立體圖。圖3是通過將圖2的U形存儲串描繪成如直的水平串那樣來說明圖2所示的存儲串的操作的截面圖。圖4是根據(jù)本發(fā)明的一個示例性實施例的半導體存儲裝置的框圖。
圖5是圖4所示的擦除操作判定電路的框圖。圖6是說明根據(jù)本發(fā)明的一個示例性實施例的操作半導體存儲裝置的方法的波形圖。
具體實施例方式下面將參照附圖詳細描述本發(fā)明的示例性實施例。提供附圖以便本領(lǐng)域普通技術(shù)人員能理解本發(fā)明的實施例的范圍。圖1是根據(jù)本發(fā)明的一個示例性實施例的半導體器件的電路圖。參見圖1，NAND快閃存儲器件(即，典型的非易失性存儲器件)的普通存儲串包括漏極選擇晶體管DST，被配置成具有與位線BL耦接的漏極；源極選擇晶體管SST，被配置成具有與源極線SL耦接的源極；以及多個存儲器單元Cl至C8，所述多個存儲器單元Cl 至C8串聯(lián)耦接在漏極選擇晶體管與源極選擇晶體管之間。此處，存儲器單元的數(shù)量可以改變?yōu)檫m于半導體裝置使用的不同環(huán)境。例如，存儲器單元的數(shù)量可為8。管道晶體管(pipe transistor)PTr耦接在位于3D結(jié)構(gòu)的單元串中間的一對存儲器單元C4、C5之間。因此，單元串的存儲器單元Cl至C8中的一些存儲器單元(Cl至C4) 串聯(lián)耦接在源極選擇晶體管SST與管道晶體管PTr之間，由此形成第一存儲器組。其余的存儲器單元C5至C8串聯(lián)耦接在漏極選擇晶體管DST與管道晶體管PTr之間，由此形成第二存儲器組。管道晶體管PTr形成在襯底中。源極選擇晶體管SST與第一存儲器組的存儲器單元Cl至C4沿垂直于襯底的方向串聯(lián)設置在源極線SL與管道晶體管PTr之間。漏極選擇晶體管DST與第二存儲器組的存儲器單元C5至C8沿著垂直于襯底的方向串聯(lián)設置在位線 BL與管道晶體管PTr之間。根據(jù)一個例子，第一存儲器組的存儲器單元Cl至C4的數(shù)量與第二存儲器組的存儲器單元C5至C8的數(shù)量優(yōu)選地相同。由于存儲器單元Cl至C8是垂直層疊的，因此穿過存儲器單元Cl至C8的溝道的方向是垂直于襯底的。此外，由于存儲串的存儲器單元Cl至C8分為第一存儲器組和第二存儲器組，所以一個存儲串包括兩個垂直溝道層，每個垂直溝道層都垂直于襯底。管道晶體管PTr起的作用是將第一存儲器組的存儲器單元Cl至C4的溝道區(qū)與第二存儲器組的存儲器單元C5至C8的溝道區(qū)電耦接。以下將更詳細地描述包括3D存儲串的半導體器件的結(jié)構(gòu)。圖2是示出包括圖1的電路的半導體器件的結(jié)構(gòu)的立體圖。更具體地，圖2是半導體存儲裝置的存儲器陣列中所包括的存儲塊的立體圖。示出的存儲塊包括6X2個存儲串MS、以及源極選擇晶體管SST和漏極選擇晶體管DST。參見圖2，存儲塊包括多個存儲串MS。如稍后將描述的，存儲串MS中的每個包括多個電可重寫的存儲器單元Cl至C8。存儲器單元Cl至C8串聯(lián)耦接。形成一個存儲串的存儲器單元Cl至C8是通過層疊多個半導體層形成的。存儲串MS中的每個包括溝道層SC、 字線WLl至WL8以及管道柵(pipe gate)PG0存儲串MS形成的溝道層SC可以是U形的3D 結(jié)構(gòu)。根據(jù)一個例子，溝道層SC可以由摻有帶五個價電子的雜質(zhì)的多晶硅層形成。從圖2結(jié)構(gòu)的正面觀看時，U形溝道層SC為U形。U形溝道層SC包括一對柱狀部CLa和CLb，所述一對柱狀部CLa和CLb自半導體襯底Ba沿著大體垂直的方向延伸；以及耦接部JP，所述耦接部JP形成為將柱狀部CLa和CLb的下端部耦接。柱狀部CLa和CLb 可以是圓柱狀或方柱狀。此外，柱狀部CLa和CLb可以是任何其它合理適用的柱狀。此處， 如圖2的箭頭所示，行方向與層疊方向成直角，列方向與層疊方向和行方向成直角。在U形溝道層SC中，耦接所述一對柱狀部CLa和CLb的中心軸的線(例如，耦接部JP)被設置成平行于列方向。此外，U形溝道層SC被設置成在沿著行方向與列方向延伸的平面上形成矩陣。形成在所述層上的字線WLl至WL8沿著行方向延伸。字線WLl至WL8彼此絕緣且隔開，并作為組而沿列方向以期望的節(jié)距(Pitch)重復地形成。字線WLl與字線WL8形成在同一層上。同樣地，字線WL2與字線WL7形成在同一層上，字線WL3與字線札6形成在同一層上，且字線WL4與字線WL5形成在同一層上。存儲器單元Cl至C8的柵極相對于列方向設置在存儲器單元的相同位置上，多個存儲串的存儲器單元Cl至C8的柵極被配置成沿著行方向形成線。此處，存儲器單元Cl至 C8的柵極耦接至各個字線WLl至WL8。雖未圖示，但字線WLl至WL8沿行方向的每個端部為階梯狀結(jié)構(gòu)。字線WLl至WL8形成為包圍多個柱狀部CLa和CLb，其中所述多個柱狀部 CLa與CLb沿行方向形成行。字線至札8與柱狀部CLa與CLb之間形成有氧化物-氮化物-氧化物(ONO) 層(未圖示)。ONO層包括與柱狀部CLa與CLb相鄰的隧道絕緣層、與隧道絕緣層相鄰的電荷陷阱層以及與電荷陷阱層相鄰的阻擋絕緣層。正如本領(lǐng)域普通技術(shù)人員清楚的，電荷陷阱層起的作用是捕獲電荷。此處，電荷陷阱層被形成為包圍柱狀部CLa和CLb以及耦接部 JP的整個表面，且字線WLl至WL8被形成為包圍電荷陷阱層。漏極選擇晶體管DST包括柱狀溝道層CLa的相應部分以及漏極選擇線DSL。柱狀溝道層CLa形成為沿著垂直于襯底Ba的方向延伸。漏極選擇線DSL設置在位于字線的最高位置處的字線WL8之上。漏極選擇線DSL 沿行方向延伸。在列方向上，漏極選擇線DSL與源極選擇線SSL交替，并且在漏極選擇線 DSL之間具有期望的節(jié)距。此處，在行方向上，漏極選擇線DSL之間插入有間隙，漏極選擇線 DSL的每個被形成為沿著行方向包圍柱狀溝道層的相應的行。源極選擇晶體管SST包括柱狀溝道層CLb的相應部分和源極選擇線SSL。源極選擇線SSL設置在位于字線中最高位置處的字線WLl之上。源極選擇線SSL沿著行方向延伸。 在列方向上，源極選擇線SSL與漏極選擇線DSL交替，并且在源極選擇線SSL之間具有期望的節(jié)距。此處，在行方向上，源極選擇線SSL之間插入有間隙，源極選擇線SSL的每個被形成為包圍柱狀溝道層CLb的相應的行。管道柵PG形成為覆蓋所述多個耦接部JP的下部，且沿著行方向和列方向二維地延伸。在列方向上，多個柱狀溝道層CLb被設置成彼此相鄰。如圖2所示，柱狀溝道層 CLb的上端部耦接至源極線SL。此處，源極線SL共同地耦接至柱狀溝道層CLb。位線BL形成在柱狀溝道層CLa的頂部，且可以經(jīng)由各個插塞(plug)PL與柱狀溝道層CLa耦接。位線BL設置在源極線SL之上。位線BL沿著列方向重復地延伸，且被形成為沿著行方向在位線BL之間具有間隙。如果圖2的電路為二維存儲串結(jié)構(gòu)，則當在擦除操作中供應約20V的高電壓至P阱時，存儲器單元的浮柵中所捕獲的電子因P阱與浮柵之間的高電壓差而朝P阱放電，從而存儲器單元被擦除。然而，圖2的電路是三維存儲串結(jié)構(gòu)，因此以不同方式執(zhí)行擦除操作。圖3是通過將圖2的U形存儲串描繪成如直線的水平串那樣來說明圖2所示的存儲串的操作的截面圖。參見圖3，ONO層形成為包括隧道絕緣層Tox、電荷陷阱層CT和阻擋絕緣層Box，這與以上參照圖2對ONO層的描述一致。包括隧道絕緣層Tox、電荷陷阱層CT和阻擋絕緣層 Box的ONO層形成在字線WLl至WL8與溝道層SC之間。根據(jù)一個例子，電荷陷阱層CT可以由氮化物層形成。如果擦除操作執(zhí)行得太快，則可能沒有足夠的電荷分布到溝道層SC上，使得電荷陷阱層CT中捕獲的電子可能不能正確地執(zhí)行足夠的放電，因而可能不能正確地執(zhí)行存儲器單元的擦除。根據(jù)一個示例性實施例，通過感測位線BL的電壓為足夠高來檢測用于執(zhí)行擦除操作的在溝道層SC中的充分的電荷分布，其中位線BL的電壓指示溝道層因電荷積累而產(chǎn)生的電壓。雖然在有足夠時間的情況下在溝道層SC中可以充分地產(chǎn)生空穴對從而使空穴對可以被用于將電荷陷阱層CT的電子的放電，但是人為地將時間設定成例如幾秒鐘對于擦除操作而言可能太長。因此，根據(jù)一個示例性實施例，通過感測位線BL的電壓為足夠高來檢測用于執(zhí)行擦除操作的在溝道層SC中的充分的電荷分布，其中這一電壓電平指示溝道層SC因電荷積累而產(chǎn)生的電壓。使用檢測結(jié)果來觸發(fā)更快速的擦除操作。根據(jù)一個例子，將柵致漏極泄漏(GIDL)現(xiàn)象用于擦除操作，其中控制供應至源極線SL與源極選擇線SSL的電壓以產(chǎn)生熱空穴，控制供應至源極線SL與源極選擇線SL的電壓使得可以注入足夠的熱空穴以形成高電場。因此，電荷陷阱層CT的電子被放電，存儲器單元可被正確地擦除。然而，如以上參照圖2所描述的，在3D存儲串中，具有多個層的存儲器單元形成在 U形溝道結(jié)構(gòu)中。此處，在擦除操作中空穴的注入狀態(tài)可以取決于各種參數(shù)。如果確定了熱空穴h從源極線SL至位線BL分布到溝道層SC上的時間點、以及要利用注入到溝道層SC 中的熱空穴h數(shù)量來執(zhí)行擦除操作的時間點，則可以利用熱空穴且在期望的目標時間內(nèi)適當?shù)貓?zhí)行擦除操作。根據(jù)一個例子，熱空穴h分布到溝道層SC上的時間點可以是熱空穴h 從源極線SL到達由漏極選擇線DSL包圍的溝道層SC的時間點。根據(jù)一個例子，可以通過測量與溝道層SC耦接的位線BL的電壓來確定熱空穴h從源極線SL到由漏極選擇線DSL 包圍的溝道層SC的時間點。對此更詳細描述如下。圖4是根據(jù)本發(fā)明的一個示例性實施例的半導體存儲裝置的框圖。參見圖4，半導體存儲裝置包括存儲器陣列410、操作電路組(電壓供應電路420、 感測電路組430以及列選擇電路440)、控制電路450、以及擦除操作判定電路460。存儲器陣列410包括多個存儲塊。所述多個存儲塊中的每個包括耦接在源極線SL 與各個位線BL1、…、BLk、…、BLn之間的多個串。所述串中的每個包括耦接在各個位線 (例如，BLl)與源極線SL之間的漏極選擇晶體管、存儲器單元、管道晶體管以及源極選擇晶體管。存儲塊具有如圖2所示的相同結(jié)構(gòu)，因此省略其詳細說明。根據(jù)一個例子，字線的數(shù)量為八(即，WLl至WL8)，如圖2所示。字線的數(shù)量(即，層疊的存儲器單元的數(shù)量)可以根據(jù)實施圖2電路的不同環(huán)境而改變。根據(jù)一個例子，操作電路組包括電壓供應電路420、感測電路組430以及列選擇電
8路440，并且操作電路組被配置成對選中的存儲塊的存儲器單元執(zhí)行編程操作、讀取操作或擦除操作。電壓供應電路420響應于控制電路450的內(nèi)部命令信號CMDi和行地址信號RADD 而將用于存儲器單元的編程操作、擦除操作或讀取操作的操作電壓提供至選中的存儲塊的漏極選擇線DSL、字線WLl至WL8、源極選擇線SSL以及源極線SL。電壓供應電路420可以包括電壓發(fā)生電路和行譯碼器。電壓供應電路420的電壓發(fā)生電路響應控制電路450的內(nèi)部命令信號CMDi而產(chǎn)生用于對存儲器單元進行編程、讀取或擦除的操作電壓。電壓供應電路420的行譯碼器響應于控制電路450的行地址信號RADD而將電壓發(fā)生電路的操作電壓供應至存儲器陣列410的存儲塊中的選中的一個存儲塊的局部線DSL、ffLl至WL8、SSL以及源極線SL。感測電路組430包括耦接至位線BLl至BLn的感測電路。感測電路中的每個可以是NAND快閃存儲器件中所使用的頁緩沖器。當執(zhí)行編程操作時，感測電路組430起的作用是暫時儲存要儲存在存儲器單元中的數(shù)據(jù)，并根據(jù)數(shù)據(jù)來控制位線BLl至BLn的電壓。此夕卜，當執(zhí)行讀取操作時，感測電路組430起的作用是通過位線BLl至BLn來感測存儲器單元的閾值電壓電平，并暫時儲存與感測到的結(jié)果相對應的數(shù)據(jù)。列選擇電路440將外部輸入數(shù)據(jù)順序地傳送至感測電路組430的感測電路，以便將輸入數(shù)據(jù)儲存在存儲器單元中。此外，列選擇電路440起的作用是將從存儲器單元讀取的并儲存在感測電路組430的感測電路中的數(shù)據(jù)順序地輸出至數(shù)據(jù)線DL。擦除操作判定電路460例如通過感測位線BLl至BLn的各自的電壓來判定用于擦除存儲器單元的足夠數(shù)量的熱空穴是否已注入到存儲塊的存儲串的溝道層(參見圖3的 SC)中。擦除操作判定電路460響應于上述判定而輸出塊擦除使能信號BERASE_EN(例如， 被使能的塊擦除使能信號BERASE_EN)?？刂齐娐?50響應于塊擦除使能信號BERASE_EN來控制電壓供應電路420，以擦除選中的存儲塊的存儲器單元。電壓供應電路420控制局部線 DSL、ffLl至WLruSSL以及源極線SL的電壓，使得可以在控制電路450的控制之下擦除存儲器單元。根據(jù)一個例子的擦除操作判定電路460的操作如下。圖5是圖4所示的擦除操作判定電路的框圖。參見圖5，擦除操作判定電路460包括參考電壓發(fā)生電路462、熱空穴檢測電路464 以及塊擦除判定電路466。當進入擦除操作模式時，參考電壓發(fā)生電路462產(chǎn)生參考電壓VREF。將參考電壓 VREF與位線電壓中的每個進行比較?？梢皂憫趦?nèi)部信號來改變參考電壓VREF。例如， 當將用以通知進入擦除操作模式的內(nèi)部信號(例如，諸如Erase LOGRST的內(nèi)部信號)和偏壓設定信號(例如，Erase DLE與CTLBUS<20>)輸入至參考電壓發(fā)生電路462的譯碼器時，譯碼器輸出8比特的輸出信號(例如，SEV<7:0>)以及8比特的反相輸出信號(例如， SEVN<7:0>)。參考電壓發(fā)生電路462的參考電壓輸出單元響應于所述輸出信號、所述反相輸出信號、帶隙參考電壓以及使能信號(例如，REF_DET_EN)而產(chǎn)生參考電壓VREF。此處， 可以響應于偏壓設定信號(例如，CTLBUS<2:0>)以在0. 65V與1.0V的范圍內(nèi)以50mV為單位對參考電壓VREF的電平進行控制。熱空穴檢測電路464將位線的電壓(或電位)與參考電壓VREF進行比較，以判定要開始擦除操作的時間點。更具體而言，熱空穴檢測電路464將位線(例如，與溝道層 SC相耦接、用于判定最小目標數(shù)量的熱空穴供應的位線BL)的電壓與參考電壓VREF進行比較，以將供應的熱空穴的數(shù)量與目標數(shù)量進行比較，從而響應于在溝道層SC中已達到目標數(shù)量的熱空穴的檢測來激活存儲串的擦除，所述檢測是例如通過檢測位線BL——如耦接至溝道層SC的各個位線——的電壓來實現(xiàn)的。為此，可以進一步將帶隙參考電壓與使能信號(例如，Erase_DET_EN，未圖示)輸入至熱空穴檢測電路464。雖然在圖5中僅示出位線 BLUBLk以及BLn耦接至熱空穴檢測電路464，但可以將任何一個或更多個位線耦接至圖5 的熱空穴檢測電路464，以用于上述位線電壓檢測操作的檢測。根據(jù)一個例子，熱空穴檢測電路464將參考電壓VREF與耦接至存儲塊的位線中的第一個位線BLl上的電壓、位于中間部分的位線(例如，BLk)上的電壓以及最后一個位線BLn上的電壓中的每個進行比較。可以通過將參考電壓VREF與位線BLl的電壓、BLk的電壓以及BLn的電壓中的每個進行比較來檢查熱空穴是否均勻地注入到存儲塊的溝道層SC中。此外，通過將參考電壓VREF與位線 BLl的電壓、BLk的電壓以及BLn的電壓中的每個進行比較，在判定是否開始存儲串的擦除操作時，可以通過共同使用數(shù)個位線電壓而一致地控制存儲塊的存儲器單元的擦除特性。根據(jù)第二個例子，如果各個位線的電壓被判定為高于參考電壓(即，如果熱空穴被判定為充分地注入溝道層SC)，則熱空穴檢測電路464產(chǎn)生與各個位線相對應的串擦除使能信號SERASE_EN1、SERASE_EN2以及SERASE_EN3 (例如，被激活的串擦除使能信號 SERASE_ENU SERASE_EN2 以及 SERASE_EN3)。在所有的串擦除使能信號SERASE_EN1、SERASE_EN2以及SERASE_EN3都被激活時， 塊擦除判定電路466將塊擦除使能信號BERASE_EN輸出至控制電路450。盡管示出塊擦除判定電路466接收串擦除使能信號SERASE_EN1、SERASE_EN2以及SERASE_EN3，但是塊擦除判定電路466可以替代地響應于如上所述的對任何一個或更多個位線BL的檢測而接收任何一個更或多個串擦除使能信號，且響應于一個或更多個串擦除使能信號來產(chǎn)生塊擦除使能信號BERASE_EN。控制電路450響應于塊擦除使能信號BERASE_EN來控制操作電路組，從而可以執(zhí)行存儲塊的擦除操作。如上所述，根據(jù)例子，可以根據(jù)參考電壓VREF的電平來改變要開始擦除操作的時間點。因此，將參考電壓VREF的電平設定為期望的電平。熱空穴檢測電路464所感測到的各個位線的電位取決于注入存儲串的溝道層(參見圖3的SC)中的熱空穴h的數(shù)量。注入的熱空穴的數(shù)量取決于存儲塊中所包括的串的數(shù)量、存儲器陣列或存儲平面(Plane)中所包括的存儲塊的數(shù)量、以及GIDL現(xiàn)象發(fā)生的程度。如果已知用于正確執(zhí)行擦除操作的熱空穴的最小數(shù)量，則可以估算出與期望的注入熱空穴數(shù)量(例如，熱空穴的最小數(shù)量)相對應的各個位線的期望電壓。因此，可以基于與用于正確執(zhí)行擦除操作的在溝道層SC中產(chǎn)生的熱空穴的最小數(shù)量相對應的所估算出的位線電壓而控制參考電壓VREF的電平，來準確控制要開始擦除操作的時間點?？梢岳孟率龇绞絹砉浪阕⑷氲目昭ǖ臄?shù)量。在圖2的3D存儲器陣列中，在找到單位存儲器單元(unit cell)的位線電容之后，將所述位線電容乘以存儲塊中所包括的存儲串的數(shù)量以及存儲器陣列或存儲器平面中所包括的存儲塊的數(shù)量，從而獲得存儲塊中的存儲器單元的總位線電容。在這種情況下，利用以下的等式1獲得每存儲塊的位線電容。
[等式1]BL電容/平面=[BL電容/單位存儲器單元]X [串的數(shù)量/塊]X [塊的數(shù)量/ 平面]如果參考電壓VREF被設定為0. 8V，則可以在位線的電位因GIDL現(xiàn)象而變得高于 0. 8V時來執(zhí)行擦除操作。同時，利用以下的等式2求出用于估算開始擦除操作的時間點的各個位線的電荷量。[等式2]所需的電荷Q = [BL電容/存儲塊]X [參考電壓電平]利用以下的等式3求出所需的GIDL電流的總量。[等式3]所需的總GIDL電流=[所需的電荷￠/[充電時間]利用以下的等式4求出每存儲串的GIDL電流總量。[等式4]每源極選擇線SSL所需的總GIDL電流=[所需的總GIDL電流]X [SSL/串]。此處，因為GIDL電流是從串中所包括的源極選擇線SSL供應的，所以通過每源極選擇線SSL所需的總GIDL電流來指示GIDL電流。由于注入溝道層中的熱空穴的數(shù)量是根據(jù)GIDL電流來確定的，所以基于GIDL電流可以估算出注入的熱空穴的數(shù)量，且可以確定參考電壓VREF的電平。上述方法僅是示例性的，也可以利用其它方法來確定參考電壓VREF的電平。換言之，可以根據(jù)不同的設計參數(shù)、例如包括操作電壓和存儲器單元尺寸而改變上述等式。此處，可以通過執(zhí)行適當?shù)臏y試而視情況將參考電壓VREF改變得適當。圖6是說明根據(jù)本發(fā)明的一個示例性實施例的操作半導體存儲裝置的方法的波形圖。參見圖6，在Tl和T2段中執(zhí)行供應熱空穴的操作。參見圖3和圖4，電壓供應電路420將字線WLl至WL8設定在浮置狀態(tài)，并供應接地電壓至源極選擇線SSL。當將熱空穴供應電壓Vl供應至源極線SL時，由于GIDL電流的出現(xiàn)，熱空穴h注入到溝道層SC中。位線BL的電位借助于熱空穴h而升高。擦除操作判定電路460通過感測各個位線BL的電位來判定是否有目標數(shù)量的熱空穴h注入到溝道層SC中。如果判定結(jié)果的是，基于所感測到的位線BL的電位而判定出有目標數(shù)量的熱空穴h或大于目標數(shù)量的熱空穴h注入到溝道層SC中，則擦除操作判定電路460將塊擦除使能信號BERASE_EN輸出至控制電路450。在T3至T5段(圖6)，控制電路450響應于塊擦除使能信號BERASE_EN來控制電壓供應電路420，使得源極選擇線SSL處于浮置狀態(tài)且擦除電壓V2被供應至源極線SL。當將擦除電壓V2供應至源極線SL時，字線WLl至WL8與處于浮置狀態(tài)的源極選擇線SSL的電壓由于容性耦接而升高。接著，在T6段，當電壓供應電路420將接地電壓提供至字線WLl至WL8時，字線 WLl至WL8與溝道層SC之間的電壓差充分地增加，使得電荷陷阱層CT所捕獲的電子朝溝道層SC放電。接著，在T7段，終止擦除電壓V2的供應，擦除操作完成。
根據(jù)本發(fā)明的實施例，設定了最佳的操作狀態(tài)，且半導體存儲裝置在此狀態(tài)下操作。因此，可改善半導體存儲裝置的特性。
權(quán)利要求
1.一種半導體存儲裝置，包括存儲塊，所述存儲塊包括存儲串，所述存儲串具有耦接在源極線與各個位線之間的各個溝道層；操作電路組，所述操作電路組被配置成向所述溝道層供應熱空穴，并對所述存儲串的存儲器單元執(zhí)行擦除操作；擦除操作判定電路，所述擦除操作判定電路被配置成當至少目標數(shù)量的熱空穴被供應至所述溝道層中的第一溝道層時產(chǎn)生塊擦除使能信號；以及控制電路，所述控制電路被配置成響應于所述塊擦除使能信號來控制所述操作電路組執(zhí)行所述擦除操作的時間點。
2.如權(quán)利要求1所述的半導體存儲裝置，其中，所述擦除操作判定電路被配置成通過感測所述位線中的第一位線的電壓來確定供應至所述第一溝道層的熱空穴的數(shù)量，感測到的電壓指示注入到所述第一溝道層中的熱空穴的數(shù)量。
3.如權(quán)利要求1所述的半導體存儲裝置，其中，所述擦除操作判定電路被配置成當所述至少目標數(shù)量的熱空穴被供應至所述第一溝道層時輸出所述塊擦除使能信號。
4.如權(quán)利要求3所述的半導體存儲裝置，其中，所述擦除操作判定電路被配置成通過感測所述位線中的相應一個的電壓來確定供應至所述溝道層中每個的熱空穴的數(shù)量，所述位線中的相應一個的電壓根據(jù)注入到各自的溝道層中的熱空穴的數(shù)量而變化。
5.如權(quán)利要求1所述的半導體存儲裝置，其中，所述擦除操作判定電路被配置成當所述至少目標數(shù)量的熱空穴供應至所述存儲串之中依次為第一個存儲串的溝道層、位于所述存儲串中間部分的存儲串的溝道層、以及最后一個存儲串的溝道層中的每個時，輸出所述塊擦除使能信號。
6.如權(quán)利要求5所述的半導體存儲裝置，其中，所述擦除操作判定電路被配置成通過感測所述位線中的相應一個的電壓來確定供應至所述溝道層中每個的熱空穴的數(shù)量，感測到的電壓根據(jù)注入到所述溝道層中的熱空穴的數(shù)量而變化。
7.如權(quán)利要求1所述的半導體存儲裝置，其中，所述擦除操作判定電路包括參考電壓發(fā)生電路，所述參考電壓發(fā)生電路被配置成產(chǎn)生參考電壓；熱空穴檢測電路，所述熱空穴檢測電路被配置成通過將所述參考電壓與根據(jù)供應至所述第一溝道層的熱空穴的數(shù)量而變化的、所述位線中的相應一個的電壓進行比較，來檢測被供應至所述第一溝道層的熱空穴的數(shù)量，并用于根據(jù)檢測結(jié)果產(chǎn)生串擦除使能信號；以及塊擦除判定電路，所述塊擦除判定電路被配置成響應于所述串擦除使能信號來產(chǎn)生所述塊擦除使能信號。
8.如權(quán)利要求5所述的半導體存儲裝置，其中，所述擦除操作判定電路包括參考電壓發(fā)生電路，所述參考電壓發(fā)生電路被配置成產(chǎn)生參考電壓；熱空穴檢測電路，所述熱空穴檢測電路被配置成將所述參考電壓與所述存儲串之中依次為所述第一存儲串的位線電壓、位于所述存儲串中間部分的存儲串的位線電壓、以及所述最后一個存儲串的位線電壓中的每個進行比較，其中，所述第一存儲串的位線電壓、位于所述存儲串中間部分的存儲串的位線電壓、以及所述最后一個存儲串的位線電壓中的每個根據(jù)供應至所述溝道層中的相應一個溝道層的熱空穴的數(shù)量而變化，以及如果比較的結(jié)果是，判定出所述至少目標數(shù)量的熱空穴已供應至所述的三個存儲串的溝道層中的每個，則產(chǎn)生第一至第三串擦除使能信號；以及塊擦除判定電路，所述塊擦除判定電路被配置成響應于所述第一至第三串擦除使能信號來產(chǎn)生所述塊擦除使能信號。
9.如權(quán)利要求1所述的半導體存儲裝置，其中，所述操作電路組被配置成將用于產(chǎn)生熱空穴的電壓供應至所述源極線，使得在所述存儲串的存儲器單元的字線為浮置的狀態(tài)下熱空穴被供應至所述溝道層。
10.如權(quán)利要求9所述的半導體存儲裝置，其中，響應于通過所述擦除操作判定電路作出的對所述至少目標數(shù)量的熱空穴已供應至所述第一溝道層的判定，所述操作電路組被配置成將擦除電壓供應至所述源極線，隨后將接地電壓供應至所述字線。
11.如權(quán)利要求1所述的半導體存儲裝置，其中，所述溝道層中的每個具有U形三維結(jié)構(gòu)。
12.如權(quán)利要求1所述的半導體存儲裝置，其中，所述溝道層中的每個由摻有帶五個價電子的雜質(zhì)的多晶硅層形成。
13.如權(quán)利要求1所述的半導體存儲裝置，其中，所述控制電路被配置成確定供應在所述溝道層中產(chǎn)生熱空穴的電壓，并且響應于由所述擦除操作判定電路通過將與所述第一溝道層耦接的位線的電壓與參考電壓進行比較而作出的對所述至少目標數(shù)量的熱空穴已供應至所述第一溝道層的判定，而將擦除電壓供應至所述源極線以及將接地電壓供應至至少一個字線以用于執(zhí)行所述擦除操作。
14.如權(quán)利要求1所述的半導體存儲裝置，其中，所述控制電路被配置成確定供應在所述溝道層中產(chǎn)生熱空穴的電壓，并且響應于由所述擦除操作判定電路通過將與所述溝道層中的兩個或更多個溝道層耦接的各個位線的電壓與參考電壓進行比較而作出的對所述至少目標數(shù)量的熱空穴已供應至所述兩個或更多個溝道層的判定，而將所述源極線的擦除電壓和接地電壓供應至除了所述兩個或更多個溝道層以外的至少一個字線以用于執(zhí)行擦除操作。
15.一種操作半導體存儲裝置的方法，包括將熱空穴供應至耦接在源極線與各個位線之間的存儲串的溝道層；將目標數(shù)量與供應至所述溝道層中每個的熱空穴的數(shù)量進行比較；以及當至少目標數(shù)量的熱空穴供應至所述溝道層時，對所述存儲串的存儲器單元執(zhí)行擦除操作。
16.如權(quán)利要求15所述的方法，其中，通過將參考電壓與所述位線的電壓中的每個進行比較來執(zhí)行將目標數(shù)量與供應至所述溝道層中每個的熱空穴的數(shù)量進行比較的步驟，所述位線的電壓中的每個根據(jù)供應至各個溝道的熱空穴的數(shù)量而變化。
17.如權(quán)利要求16所述的方法，其中，當所述位線的電壓中的每個高于所述參考電壓時，執(zhí)行擦除操作。
18.如權(quán)利要求15所述的方法，其中，在至少目標數(shù)量的熱空穴被供應至所述存儲串中的兩個或更多個存儲串的每個溝道時，執(zhí)行擦除操作。
19.如權(quán)利要求15所述的方法，其中，當至少目標數(shù)量的熱空穴被供應至所述存儲串中依次為第一個存儲串、位于中間部分的存儲串和最后一個存儲串的每個溝道層時，執(zhí)行所述擦除操作。
全文摘要
本發(fā)明提供一種半導體存儲裝置，包括存儲塊，所述存儲塊包括存儲串，存儲串具有耦接在源極線與各個位線之間的各個溝道層；操作電路組，所述操作電路組被配置成向溝道層供應熱空穴，并且對存儲串的存儲器單元執(zhí)行擦除操作；擦除操作判定電路，所述擦除操作判定電路被配置成當至少目標數(shù)量的熱空穴被供應至溝道層中的第一溝道層時產(chǎn)生塊擦除使能信號；以及控制電路，所述控制電路被配置成響應于塊擦除使能信號來執(zhí)行擦除操作。
文檔編號G11C16/02GK102456410SQ201110320200
公開日2012年5月16日 申請日期2011年10月20日 優(yōu)先權(quán)日2010年10月26日
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