專利名稱：差分讀寫回讀出放大器電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種差分讀寫回讀出放大器電路和方法。
背景技術(shù)：
在半導(dǎo)體工藝中，對于先進(jìn)電子電路，尤其對于制作為集成電路(“1C”)的電路，通常需要使用用于存儲的存儲器，并且最近，使用用于不連續(xù)存儲的存儲器。存儲單元可以為諸如動態(tài)隨機(jī)存取存儲器(“SRAM”)的動態(tài)RAM (“DRAM”)或者更快的單元。在某些高度集成器件中，將嵌入式存儲陣列設(shè)置為集成電路的一部分，該集成電路可以包括其他功能。所謂的芯片上系統(tǒng)(“SoC”)器件可以提供處理器、程序存儲器、數(shù)據(jù)存儲存儲器，以及需要實現(xiàn)整個系統(tǒng)解決方案的其他功能。單芯片手機(jī)、PDA等可能使用SoC技術(shù)。這些先進(jìn)的集成電路需要形成為集成電路的一部分的嵌入式SRAM存儲器，該集成電路還包括其他功 能，例如，模擬數(shù)轉(zhuǎn)換器、無線收發(fā)器、微處理器、微控制器、處理器、手機(jī)電路等。近來，有時將嵌入式存儲器設(shè)計設(shè)置為“磁心”或“宏(macros) ”存儲器，該“磁心”或“宏(macros) ”存儲器包含在諸如專用集成電路(“ASIC”)的集成電路上的其他用戶特定功能電路。存儲陣列可以形成有SRAM單元陣列，被配置為將所存儲的表示數(shù)據(jù)的電荷置于多條位線中的一條或者一對上。還可以將這些位線稱作數(shù)據(jù)線或列線。響應(yīng)于激活了的行線上的信號，將這些位線連接至存儲在單元中的值。還可以將激活了的行線稱作字線。然后，將具有數(shù)據(jù)的這些位線連接至讀出放大器。有時使用差分讀出放大器來接收相對較小的差分電壓信號，通常在一對原碼(true)和補(bǔ)碼(complement)位線上的差分電壓信號，并且然后，在讀出放大器鎖存所感測的值的情況下，輸出通過其他電路使用的所放大的數(shù)據(jù)信號。該放大的信號可以具有用于高電平的大于等于I. 0V、和用于低電平的幾乎OV或者接地電壓的全邏輯電平電壓。通過該電壓電平來表示數(shù)據(jù)值，該電壓電平可以為二進(jìn)制數(shù)據(jù)的“I”或“O”。可以將數(shù)據(jù)值任意指定為某個電壓電平，并且沒有必要直接對應(yīng)。在SRAM陣列中，當(dāng)實施寫周期時，激活連接至所選擇的單元行的行線或字線。通過在所謂的“行解碼器”中對存儲地址字段的一部分進(jìn)行解碼來進(jìn)行行選擇。該寫字線可能導(dǎo)致寫操作沒有選擇的存儲單元列具有連接至相應(yīng)位線的其內(nèi)部存儲節(jié)點(diǎn)。因為沒有選擇接收新數(shù)據(jù)的這些單元，而是由于寫字線被激活，有時通過寫操作來影響這些單元，所以將這些單元稱作“半選擇(half select)”單元?？梢酝ㄟ^“單元干擾”作用來影響該半選擇單元，g卩，因為通常將選通門(pass gate)用在這些SRAM單元中的寫部分，并且激活了的字線導(dǎo)致這些選通門開路，所以可能不正確地改變存儲在這些單元中的數(shù)據(jù)，并且可能產(chǎn)生“單元干擾錯誤(cell disturb error)”。應(yīng)該避免TCell干擾。在傳統(tǒng)SRAM陣列中，可以通過SRAM單元使用單個讀端口。單個讀端口 SRAM單元為緊湊區(qū)域并且因此，提供了相對較高的電路密度，在存儲陣列和嵌入式存儲陣列中期望這種相對較高的電路密度。可以將該單個讀端口用于克服“半選擇”影響。然而，為了防止可能發(fā)生的不同單元干擾，當(dāng)對于位于所選擇列中的單元實施寫入時，對于位于未選擇列中的單元實施讀取周期和寫回周期。不期望讀取沿著激活了的寫字線所定位的未選擇單元所需要的時間，然后，將所取回的數(shù)據(jù)置于寫電路中所需要的時間，以及將該數(shù)據(jù)寫回未選擇SRAM單元的時間較長。使用單個讀端口表示對于單端讀位線順序延長單元讀時間，從而達(dá)到全邏輯電平電壓，并且然后，將讀數(shù)據(jù)處理為用于未選擇列的寫數(shù)據(jù)，然后，隨后寫回未選擇單元。在寫回期間，還通過輸入寫數(shù)據(jù)寫所選擇的單元，但是選擇全部單元并且因此沒有“半選擇”干擾錯誤。為了防止在傳統(tǒng)SRAM陣列中的“半選擇”干擾錯誤，使用讀寫回需要特別長的寫周期，并且然后，這降低了該器件的數(shù)據(jù)流量。因此，存在SARM陣列和讀出放大器電路的連續(xù)需要，該電路為未選擇的列單元提供了包括讀寫回的更快的寫周期，從而為了解決未選擇單元的“半選擇”干擾，不需要及時延長寫周期
發(fā)明內(nèi)容
、
為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種裝置，包括存儲陣列，包括配置在多行和多列中的多個存儲單元；多條讀字線，連接至沿著所述存儲陣列的多行所配置的所述多個存儲單元；多條寫字線，連接至沿著所述存儲陣列的多行所配置的所述多個存儲單元；多個讀位線對，連接至配置在所述存儲陣列的多列中的所述多個存儲單元；多個寫位線對，連接至配置在所述存儲陣列的多列中的所述多個存儲單元；以及至少一個差分讀寫回讀出放大器，連接至與所述多個存儲單元的多列中的一列相對應(yīng)的讀位線對和寫位線對，被配置為響應(yīng)于控制信號，差分感測所述讀位線對上的較小信號讀數(shù)據(jù)，將所述感測到的數(shù)據(jù)鎖存在讀出放大器中，并且將所述感測到的數(shù)據(jù)輸出到所述寫位線對上。在該裝置中，所述至少一個差分讀寫回讀出放大器進(jìn)一步包括第一讀晶體管和第二讀晶體管，均連接在所述讀位線對中的一條讀位線和第一讀出放大器節(jié)點(diǎn)和第二讀出放大器節(jié)點(diǎn)之間，被配置為響應(yīng)于讀開關(guān)信號，將所述讀位線對上的較小信號差分讀數(shù)據(jù)輸入到所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)；鎖存器，響應(yīng)于讀出放大器使能信號，將所述電壓鎖存在所述第一放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)作為全邏輯電平信號；第一寫緩沖器和第二寫緩沖器，所述第一寫緩沖器連接在所述第一讀出放大器節(jié)點(diǎn)和所述寫位線對的第一寫位線之間，所述第二寫緩沖器連接在所述第二讀出放大器節(jié)點(diǎn)和所述寫位線對的第二寫位線之間；第一寫輸入數(shù)據(jù)晶體管和第二寫輸入數(shù)據(jù)晶體管，響應(yīng)于寫使能信號，將寫數(shù)據(jù)輸入所述第一讀出放大器節(jié)點(diǎn)，并且將補(bǔ)碼寫數(shù)據(jù)輸入所述第二讀出放大器節(jié)點(diǎn)；以及第一預(yù)充電電路，包括分別連接至所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)的第一預(yù)充電晶體管和第二預(yù)充電晶體管，并且被配置為響應(yīng)于預(yù)充電控制信號，將預(yù)充電電壓置于所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)中的每個上。在該裝置中，所述差分讀寫回讀出放大器進(jìn)一步包括第一數(shù)據(jù)輸出緩沖器，連接在所述第一讀出放大器節(jié)點(diǎn)和數(shù)據(jù)輸出端之間，以及第二數(shù)據(jù)輸出緩沖器，連接在所述第二讀出放大器節(jié)點(diǎn)和所述第二數(shù)據(jù)輸出端之間。在該裝置中，所述存儲單元陣列均包括8T SRAM單元。
在該裝置中，所述存儲單元陣列均包括具有差分讀端口和專用寫端口的SRAM單
J Li o在該裝置中，所述預(yù)充電電路被配置為響應(yīng)于預(yù)充電控制信號，選擇性地將預(yù)充電電壓置于所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)上，并且所述第一讀晶體管和所述第二讀晶體管被進(jìn)一步配置為響應(yīng)于所述讀開關(guān)信號，將所述預(yù)充電電壓連接至所述讀位線對的所述第一讀位線和所述第二讀位線。在該裝置中，所述第一寫數(shù)據(jù)晶體管和所述第二寫數(shù)據(jù)晶體管均進(jìn)一步包括柵極輸入，連接至相應(yīng)的寫數(shù)據(jù)輸入，并且被配置為響應(yīng)于寫使能信號，將所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)中的相應(yīng)一個連接至電源電壓節(jié)點(diǎn)。根據(jù)本發(fā)明的另一方面，提供了一種集成電路，包括用戶定義電路，形成在半導(dǎo)體基板上；以及嵌入式存儲電路，形成在所述半導(dǎo)體基板上，所述嵌入式存儲電路進(jìn)一步包括存儲單元陣列，配置為多行和多列；多個行地址解碼器電路，輸出所述存儲單元陣列的 選擇行上的讀字線和寫字線；讀字線和寫字線，均連接至沿著所述多行中一行所設(shè)置的所述存儲單元陣列中的存儲單元；多個原碼和補(bǔ)碼讀位線對，每個讀位線對都沿著所述多列中的一列連接到所述存儲單元陣列的存儲單元；多個原碼和補(bǔ)碼寫位線對，每個寫位線對都沿著所述多列中的一列連接到所述存儲單元陣列的存儲單元；多個差分讀寫回讀出放大器，均與所述多列中的一列相對應(yīng)，并且均連接至用于感測所述寫位線對上的差分電壓的所述原碼和補(bǔ)碼寫位線對中的一條；以及所述差分讀寫回讀出放大器與所述多列相對應(yīng)，并且均進(jìn)一步連接至用于將差分電壓寫在所述寫位線對上的所述原碼和補(bǔ)碼寫位線對中的一條；以及所述差分讀寫回讀出放大器被配置為響應(yīng)于控制信號，接收在所述相應(yīng)讀位線對上的差分讀信號，鎖存與所述差分讀信號相對應(yīng)的數(shù)據(jù)信號，以及將所述數(shù)據(jù)信號輸出到所述寫位線對上。在該集成電路中，所述差分讀寫回讀出放大器均進(jìn)一步包括包括第一預(yù)充電晶體管和第二預(yù)充電晶體管的預(yù)充電電路，用于響應(yīng)于預(yù)充電控制信號，將預(yù)充電電壓輸出至所述讀出放大器的第一內(nèi)部節(jié)點(diǎn)和第二內(nèi)部節(jié)點(diǎn)。在該集成電路中，所述差分讀寫回讀出放大器均進(jìn)一步包括第一讀晶體管和第二讀晶體管，被配置為響應(yīng)于讀開關(guān)控制信號，將所述讀位線對中的相應(yīng)一條連接至第一讀出放大器節(jié)點(diǎn)和第二讀出放大器節(jié)點(diǎn)。在該集成電路中，所述差分讀寫回讀出放大器均進(jìn)一步包括第一寫數(shù)據(jù)輸入晶體管和第二寫數(shù)據(jù)輸入晶體管，均被配置為響應(yīng)于寫使能控制信號，將原碼和補(bǔ)碼寫數(shù)據(jù)輸入信號中的相應(yīng)一個連接至所述第一讀出放大器節(jié)點(diǎn)和第二讀出放大器節(jié)點(diǎn)，通過所述原碼和補(bǔ)碼寫數(shù)據(jù)輸入來確定所述原碼和補(bǔ)碼寫數(shù)據(jù)輸入信號中的相應(yīng)一個。在該集成電路中，所述差分讀寫回讀出放大器均進(jìn)一步包括連接到所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)的原碼和補(bǔ)碼數(shù)據(jù)輸出信號，用于將從所述陣列中的存儲單元所讀取到的數(shù)據(jù)輸出。在該集成電路中，所述差分讀寫回讀出放大器均進(jìn)一步包括感測數(shù)據(jù)鎖存器，連接在所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)之間，被配置為響應(yīng)于讀出放大器使能控制信號鎖存差分?jǐn)?shù)據(jù)。在該集成電路中，進(jìn)一步包括連接至所述原碼和補(bǔ)碼數(shù)據(jù)輸出信號的輸出數(shù)據(jù)多路復(fù)用器，被配置為在存儲器讀操作期間輸出至少一個數(shù)據(jù)信號。在該集成電路中，進(jìn)一步包括控制電路，被配置為將讀出放大器使能信號、讀開關(guān)信號、寫使能信號、以及預(yù)充電信號中的至少一個輸出到所述差分讀寫回讀出放大器中的至少一個，從而實施存儲操作。在該集成電路中，位于所述存儲單元陣列中的所述存儲單元為8TSRAM單元。根據(jù)本發(fā)明的有一方面，提供了一種方法，包括提供了存儲陣列，包括配置為多行和多列的多個存儲單元；將多條讀字線連接到沿著所述多行所配置的所述多個存儲單元；將多條寫字線連接到沿著所述多行所配置的所述多個存儲單元；將讀位線對連接到沿著所述多列所配置的所述多個存儲單元；將寫位線對連接到沿著所述多列所配置的所述多個存儲單元；將至少一個差分讀寫回讀出放大器連接到寫位線對和讀位線對，所述寫位線和所述讀位線連接到位于所述陣列中的所述多個存儲單元的所述多列中的一列；響應(yīng)于對應(yīng)的讀字線，從位于存儲單元的多列中的激活的行中的存儲單元接收所述差分讀寫回讀出 放大器中的所述讀位線對上的較小擺幅差分讀信號；將所述接收到的數(shù)據(jù)作為補(bǔ)碼寫數(shù)據(jù)信號從所述差分讀寫回讀出放大器驅(qū)動到與位于所述陣列中的所述存儲單元列相對應(yīng)的所述寫位線對；以及響應(yīng)于所述對應(yīng)的寫位線，將所述補(bǔ)碼補(bǔ)償寫數(shù)據(jù)信號寫入位于所述存儲單元的列中的激活了的行中的所述存儲單元。在該方法中，進(jìn)一步包括設(shè)置預(yù)充電電路，所述預(yù)充電電路被配置為響應(yīng)于所述預(yù)充電信號，將預(yù)充電電壓施加到存儲單元的對應(yīng)列中的所述寫位線對和所述讀位線對上。在該方法中，進(jìn)一步包括將輸入寫數(shù)據(jù)接收到所述存儲單元的多列中的至少一列的差分讀寫回讀出放大器中；將所述輸入寫數(shù)據(jù)作為原碼和補(bǔ)碼寫數(shù)據(jù)信號輸出到所述存儲單元的至少一列的所述寫位線對上；以及響應(yīng)于連接到所述至少一個存儲單元的寫字線，將所述原碼和補(bǔ)碼寫數(shù)據(jù)寫入位于所述存儲單元的多列的至少一列中的存儲單元中。在該方法中，連接至少一個差分讀寫回讀出放大器的步驟進(jìn)一步包括將一對預(yù)充電晶體管連接到讀出放大器鎖存節(jié)點(diǎn)的補(bǔ)償對，被配置為響應(yīng)于預(yù)充電信號，將公共電壓施加到所述讀出放大器節(jié)點(diǎn)對上；將包括一對交叉連接反相器的鎖存器連接至所述讀出放大器鎖存節(jié)點(diǎn)對，被配置為響應(yīng)于讀使能控制信號，在所述讀出放大器鎖存節(jié)點(diǎn)對處保持電壓；將一對讀開關(guān)連接在所述讀出放大器鎖存節(jié)點(diǎn)的每個和所述對應(yīng)讀位線對中的相應(yīng)一個之間，被配置為響應(yīng)于讀開關(guān)控制信號，將差分讀信號連接至所述讀出放大器鎖存節(jié)點(diǎn)；將一對寫數(shù)據(jù)輸入晶體管連接在原碼寫數(shù)據(jù)輸入和所述讀出放大器鎖存節(jié)點(diǎn)中的一個，以及補(bǔ)碼寫數(shù)據(jù)輸入和所述另一讀出放大器鎖存節(jié)點(diǎn)之間，被配置為響應(yīng)于寫使能信號，將原碼和補(bǔ)碼寫數(shù)據(jù)輸入到所述讀出放大器鎖存節(jié)點(diǎn)；以及將一對寫位線緩沖器連接在所述讀出放大器鎖存節(jié)點(diǎn)中的每個和所述寫位線對中的相應(yīng)一個之間，被配置為將預(yù)充電電壓或者原碼和補(bǔ)碼寫數(shù)據(jù)電壓驅(qū)動到所述寫位線對上。


為了更好地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在將結(jié)合附圖所進(jìn)行的以下描述作為參考，其中圖I示出了 SRAM單元的存儲陣列的框圖；圖2示出了差分讀寫回讀出放大器的實施例的簡單電路圖3示出了實現(xiàn)差分讀寫回讀出放大器的電路的實施例的電路圖；圖4示出了通過圖2和圖3的差分讀寫回讀出放大器實施例的使用的控制信號設(shè)置的表格；圖5示出了結(jié)合讀出放大器實施例的SRAM陣列實施例的簡單框圖；圖6示出了通過實施例使用的時序信號波形；以及圖7示出了包括SRAM陣列和用戶指定邏輯的集成電路實施例；附圖、示意圖以及示圖僅為了說明，并且不是為了限定，而僅為本發(fā)明的實施例的示例，為了說明的目的，簡化了該附圖、示意圖、以及示圖，并且沒有按比例繪制。
具體實施方式

下面，詳細(xì)討論本發(fā)明優(yōu)選實施例的制造和使用。然而，應(yīng)該理解，本實施例提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的發(fā)明概念。所討論的具體實施例僅僅示出制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍?，F(xiàn)在詳細(xì)描述的本申請的實施例提供了用于提供差分讀寫回讀出放大器的方法和電路的新式方法和裝置。在實施例中，將差分讀寫回讀出放大器用于防止“半選擇”單元干擾錯誤，而提供了用于SRAM存儲單元陣列的快速寫入周期時間。差分讀寫回讀出放大器實施快速讀取“未選擇”單元，另外，該快速讀取經(jīng)常出現(xiàn)單元干擾錯誤。這些單元為沿著作為用于寫操作的所選擇的存儲單元的字線所設(shè)置的“半選擇”單元。所選擇的單元將接收在寫位線上的輸入數(shù)據(jù)，將該寫位線連接至外部寫數(shù)據(jù)輸入?？焖僮x取未選擇的單元，然后，將所讀取的數(shù)據(jù)臨時存儲在差分讀寫回讀出放大器中。然后，將數(shù)據(jù)連接至用于未選擇的單元的寫位線，從而使得當(dāng)寫字線被激活時，將剛剛從未選擇單元讀取的讀數(shù)據(jù)“寫回”未選擇單元，從而克服任何潛在單元干擾問題。圖I示出了傳統(tǒng)SRAM單元陣列的框圖。將該圖表描述為提供優(yōu)選使用實施例的更清晰圖表。在圖I中，例如，存儲單元13為具有單個讀端口( “RP”)的SRAM單元。例如，可以存在具有附加的一個或兩個晶體管的6T SRAM單元，從而將多個單元連接至單端讀位線。地址解碼器19通過在寫周期期間驅(qū)動諸如標(biāo)記為WffL的字線的所選擇的字線。沿著字線WffL的多個單元為未選擇單元18，經(jīng)常有“半選擇”現(xiàn)象；或者選擇的單元16。注意，雖然這里僅示出了幾個存儲單元，多行和多列，但是在實際SRAM陣列中，可以使用配置在多行和多列中的幾千個存儲單元?？梢詫⒍鄠€子陣列用于以足夠的負(fù)載驅(qū)動和訪問速度為讀出放大器提供位線。在寫周期期間，將寫數(shù)據(jù)置于用于位于選擇的列中的單元的位線上。在圖I中，作為非限制示例性實例，該選擇的列可以是陣列11的中間列。接收寫數(shù)據(jù)線“WD”上的數(shù)據(jù)，并且將該數(shù)據(jù)通過多路復(fù)用器17輸入到單元中間列的位線上。然而，對于沿著沒有位于選擇的列中的字線WWL的單元來說，沒有出現(xiàn)寫數(shù)據(jù)。相反，為了防止單元干擾錯誤，首先讀取未選擇列；這里，使用單個讀端口實施讀取。例如，訪問存儲單元并且將數(shù)據(jù)讀出至緩沖器115，例如，讀位線上，然后，通過輸入多路復(fù)用器17反饋該數(shù)據(jù)并且將該數(shù)據(jù)反饋到位于未選擇的單元中的這些單元的寫位線上。因為以需要單條位線增大至全邏輯值的形式讀取單個讀端口單元，所以與簡單寫回選擇單元所需要的時間相比較，傳統(tǒng)讀寫回周期非常慢(周期時間長)。為了解決“半選擇”干擾錯誤，以比期望的更長的時間延長寫周期，降低了用于SRAM陣列的周期時間和數(shù)據(jù)流量。圖2示出了差分讀寫回讀出放大器21的實施例。在圖2中，讀出放大器21具有數(shù)據(jù)輸出DO和補(bǔ)碼數(shù)據(jù)輸出DB、開關(guān)RS、WS和WSB、差分讀位線輸入RBL和RBLB、以及補(bǔ)碼寫位線輸出WBL和WBLB。在運(yùn)行期間，讀出放大器可以將數(shù)據(jù)從外部數(shù)據(jù)端口寫在一對寫位線上。讀出放大器21還可以讀取位線RBL和RBLB上的差分?jǐn)?shù)據(jù)，然后，將該差分?jǐn)?shù)據(jù)寫回寫位線WBL和WBLB上。在具有專用差分讀和寫位線對的SRAM單元的操作中，讀出放大器21可以大幅減少實施讀寫回周期所需要的時間，并且還防止“半選擇”干擾現(xiàn)象。在寫字線上產(chǎn)生寫字線脈沖以前，差分讀取未選擇的單元。因為用于差分讀感測的電壓電平為小擺幅電壓，所以當(dāng)與使用傳統(tǒng)單端口 SRAM單元讀取到單條讀位線上的時間相比較，建立與讀位線對上存儲數(shù)據(jù)相對應(yīng)的差分電壓所需要的時間非常短。然后，對于未選擇單元位于的多列來說，將剛剛讀取和感測到的數(shù)據(jù)連接到補(bǔ)碼寫位線上，并且當(dāng)寫字線被激活以寫入選擇的SRAM單元時，未選擇的SRAM單元也經(jīng)受數(shù)據(jù)寫回。位于選擇的列中的單元從外部數(shù)據(jù)端口接收新數(shù)據(jù)，使用在圖2中的WS和WSB將該數(shù)據(jù)連接到寫位線上。圖2的實施例說明了一種可能 實施方式，該實施方式通過位線WBL和WBLB所確定了輸入寫數(shù)據(jù)值，根據(jù)該輸入數(shù)據(jù)，通過輸入數(shù)據(jù)的WS和WSB輸入信號將這兩條位線接地。圖3示出了 DRWB讀出放大器21的電路實現(xiàn)的示例性實施例的電路圖。在圖3中，示出了連接至位于讀出放大器21中的補(bǔ)碼節(jié)點(diǎn)IN和INB的數(shù)據(jù)輸出線DOUT和DOUTB。通過交叉連接的反相器來形成感測鎖存器(sense latch)，該交叉連接的反相器由CMOS晶體管N0、P0和N1、P1形成。差分讀位線RBL和RBLB —起形成一對讀位線，響應(yīng)于讀開關(guān)信號“RS”上的低電平值，該差分讀位線通過p型選通門(pass gate)PGO和PGl連接到節(jié)點(diǎn)IN和INB上。通過寫信號“WS”和“WSB”將用于寫周期的輸入數(shù)據(jù)輸入讀出放大器的節(jié)點(diǎn)IN、INB,該寫信號連接至N型寫晶體管NWO和NWl的柵極。寫使能信號WE啟動寫數(shù)據(jù)晶體管NWO和NW1，從而將節(jié)點(diǎn)IN和INB接地。響應(yīng)于WS和WSB線上的補(bǔ)碼寫數(shù)據(jù)位，確定選擇接地的節(jié)點(diǎn)。這些電壓對應(yīng)于寫輸入數(shù)據(jù)和補(bǔ)碼寫輸入數(shù)據(jù)。將寫位線WBL和WBLB連接至位于相應(yīng)單元列中的存儲單元，將相應(yīng)單元列連接至DRWB讀出放大器21。將寫緩沖器22和24配置為具有存儲在節(jié)點(diǎn)IN和INB處的數(shù)據(jù)的寫位線驅(qū)動至寫位線對WBL和WBLB上。預(yù)充電電路23為讀出放大器21的一部分。將預(yù)充電控制輸入PRE連接至預(yù)充電晶體管P2和P3。還將預(yù)充電電壓驅(qū)動到寫位線WBL和WBLB上，以及讀出放大器IN和INB的內(nèi)部節(jié)點(diǎn)上。通過使用選通門PGO和PG1，在差分讀感測操作以前，還可以連接該電壓從而使讀位線RBL和RBLB相等。圖3的電路實現(xiàn)提供了若干優(yōu)點(diǎn)。通過結(jié)合預(yù)充電電路23和寫位線驅(qū)動器22和24以及讀出放大器，該預(yù)充電電路包括P2和P3晶體管以及PRE控制信號，對于DRWB讀出放大器電路所需要的硅面積基本上沒有超過傳統(tǒng)讀出放大器。P2和P3的預(yù)充電電路、以及讀選通門PGO和PGl還提供了在存儲器操作以前將讀位線對RBL和RBLB均衡的方法(means)。將該均衡處理用于將兩條讀位線或者差分位線對RBL、RBLB設(shè)置為公共電壓、通常小于或者等于Vdd/2。通常，該電壓為表示所存儲的數(shù)據(jù)邏輯“I”的電壓。當(dāng)用于所選擇的單元行的讀字線RWL被激活時，未選擇的存儲單元對讀位線中的一條或另一條放電，所以SRAM單元內(nèi)的讀端口晶體管被激活。剩余讀位線保持平等化電壓并且因此，在讀位線之間形成較小的信號差分電壓。例如，如果存儲單元存儲“ I ”，則當(dāng)讀位線RWL被激活時，連接至該存儲單元的對應(yīng)讀位線RBL可以保持高電平，而補(bǔ)碼讀位線(RBLB)開始下降(因為SRAM單元對該補(bǔ)碼讀位線放電至更低信號)。反之，如果存儲單元存儲“0”，則當(dāng)讀字線RWL激活時，讀位線RBL可能開始降低，而該位線對中的補(bǔ)碼讀位線(RBLB)將保持高電平。當(dāng)這種較小信號差分信電壓大到足以通過位于DRWB讀出放大器21中的讀出放大器感測出時，將下降位線下拉至地電位，其中，現(xiàn)在，下降位線可能為約100毫伏，該電壓小于保持高電平的讀位線，而另一條讀位線可以連接至正電源電壓并且上升，或者僅保持為預(yù)充電電壓。因此，將所存儲的數(shù)據(jù)傳送至讀出放大器所需要的初始差分電壓非常小，并且在讀位線對上的該差分電壓在相當(dāng)短的時間內(nèi)上升，減少了讀取SRAM單元所需要的時間，該時間基本上沒有超過具有單端讀位線和單端放大器的單個讀端口陣列所需要的讀時間。在通過讀出放大器感測較小差分讀電壓以后，讀出放大器驅(qū)動分離的內(nèi)部節(jié)點(diǎn)IN和INB，將較小信號放大至全邏輯電平。在運(yùn)行中，使用實施例，存儲周期從預(yù)充電階段開始。PRE輸入將所選擇電壓移動到讀出放大器中的內(nèi)部節(jié)點(diǎn)IN和INB上，并且當(dāng)RS信號被激活時，將均衡電壓設(shè)置在讀位線RBL和RBLB上。將讀位線設(shè)置為公共平等化電勢，從而使得當(dāng)差分讀周期從存儲單元的激活了的讀位線RWL開始，可以通過將一條或者兩條(而不是兩條)拉至地電平快速提高讀位線上的較小信號差分讀電壓。如上所述，使用存儲單元內(nèi)的讀端口晶體管對所選擇的讀位線放電，通過將讀位線連接至位于激活了的字線上的SRAM存儲單元的原碼和補(bǔ)碼存儲數(shù)據(jù)節(jié)點(diǎn)來放大以上信號差分讀電壓。然后，SRAM單元讀端口對讀位線中的一條(而不是兩條)放電并且使這兩條位線電壓分離，從而形成差分信號。本領(lǐng)域技術(shù)人員將意識到可以對圖3的電路進(jìn)行某些修改。本文，將將這些可選布局視為可選實施例，其中，這些可選實施例為本發(fā)明的一部分并且這些可選實施例在所附權(quán)利要求的范圍內(nèi)。例如，選通門可以為P或者N型，或者甚至可以使用這兩種類型，并且可以任意地將信號指定原碼或補(bǔ)碼值，必要時，可以添加反相器從而改變控制或數(shù)據(jù)信號的極性，P型和N型晶體管可以用一個替換另一個并且相應(yīng)地修改如公知的電源電壓，并且可以對圖3的實施進(jìn)行其他修改，而沒有改變讀出放大器21的總體運(yùn)行，而仍實現(xiàn)使用實施例產(chǎn)生的優(yōu)勢。這些可選布置中的每個為本發(fā)明的可選實施例并且沒有通過文中所述的示例性實例來限定實施例。對于讀周期來說，讀出放大器21的運(yùn)行對于未選擇的存儲單元和選擇的存儲單元來說是類似的。在位于選擇的單元行上的激活了的讀字線以后，或者通過該字線，讀開關(guān)信號RS為低電平。因為在讀位線上與所存儲的SRAM單元數(shù)據(jù)相對應(yīng)的較小信號差分電壓增大(通過一條位線從平等化電壓下降，該平等化電壓通常為減小的正電壓，例如Vdd/2)，所以通過控制信號SAE使能讀出放大器并且鎖定節(jié)點(diǎn)IN和INB處的電壓并且放大至全邏輯電平。然后，數(shù)據(jù)輸出緩沖器26和28將鎖定的全邏輯電平信號驅(qū)動到數(shù)據(jù)輸出DOUT和DOUTB上。然后，將數(shù)據(jù)輸出線連接至輸出多路復(fù)用器(未示出)，其中，該多路復(fù)用器基于SRAM地址位從多列中選擇讀數(shù)據(jù)列，并且，如果SRAM陣列含有集成電路的其他功能，則將該數(shù)據(jù)輸出線引出至系統(tǒng)中或者芯片上的其他電路。、
在寫周期中，DRWB讀出放大器21實施用于未選擇列的兩種操作。首先，如上所述，通過與位于激活了的字線上的存儲單元中的存儲數(shù)據(jù)值相對應(yīng)的較小信號差分讀數(shù)據(jù)來實施差分讀感測周期。然后，讀出放大器21鎖存來自讀位線對的較小信號差分讀數(shù)據(jù)并且放大該數(shù)據(jù)。然后，因為對于未選擇列來說，寫使能輸入線WE被去激活，并且沒有使用數(shù)據(jù)輸入信號WS和WSB，所以通過讀數(shù)據(jù)來驅(qū)動寫位線WBL和WBLB。當(dāng)行寫字線WffL對于寫周期所尋址(address)的單元行被激活時，現(xiàn)在，用于未選擇列單元的寫位線WBL和WBLB的差分對上的數(shù)據(jù)為剛才從這些單元所讀取的數(shù)據(jù)，并且將該數(shù)據(jù)寫回該單元。換句話說，在實施例中，差分讀取為“半選擇”的存儲單元，然后寫回，從而不會產(chǎn)生單元干擾錯誤。然而，與傳統(tǒng)SRAM陣列的讀寫 。產(chǎn)生這種縮短的讀寫回周期時間，部分因為大幅降低了感測讀位線對上的較小差分信號所需要的時間，沒有超過使用傳統(tǒng)單端讀位線和寫回布置的時間。在較小信號差分感測中，在周期中的寫回部分以前，僅放大了讀位線上的較小電壓偏差。較小差分信號電壓可以小至100毫伏或者更?。灰虼?，該較小差分信號電壓非常迅速地在處于低電平的讀位線上產(chǎn)生。然后，通過位于未選擇列中的讀出放大器將感測到的讀數(shù)據(jù)快速驅(qū)動回寫位線WBL和WBLB上，從而讀取用于寫回的存儲單
J Li o當(dāng)使用圖3的讀出放大器21的實施例時，圖4示出了用于位于SRAM陣列中的存儲單元的選擇列和未選擇列的讀和寫的控制信號。在讀操作中，例如，圖3中的DRWB讀出放大器21接收用于選擇的列的激活了的低電平信號RS。對于未選擇列來說，沒有實施讀，所以RS信號沒有被激活。SRAM電路的輸出多路復(fù)用器從激活了的列選擇精確的數(shù)據(jù)輸出DOUT和補(bǔ)碼數(shù)據(jù)輸出DOUTB線。根據(jù)單元位于選擇列上(其中，新的寫數(shù)據(jù)替換單元中的存儲數(shù)據(jù))還是位于未選擇列上(其中，保持現(xiàn)有數(shù)據(jù))，存儲單元的寫操作改變。對于沿著選擇行的選擇列中的SRAM單元來說，從位于數(shù)據(jù)輸入WS和WSB處的外部數(shù)據(jù)端口接收置于寫位線WBL和WBLB上的寫數(shù)據(jù)信號。因此，用于這些列的RS(讀開關(guān))信號為關(guān)斷(Off)，而響應(yīng)于在圖3中的寫使能(WE)控制信號，通過使用N溝槽寫端口晶體管將寫數(shù)據(jù)輸入讀出放大器節(jié)點(diǎn)IN和 INB。反之，對于未選擇列來說，首先實施差分讀取。因此，對于這些列來說，讀開關(guān)信號RS在寫周期的第一部分的時間段內(nèi)為導(dǎo)通(On)(用于圖3中所示的電路實施激活了的低電平)。然后，DRffB讀出放大器21從在讀位線RBL和RBLB上的用于沿著選擇行線的單元的未選擇列接收存儲數(shù)據(jù)，并且讀出放大器21放大在用于未選擇列的寫位線WBL和WBLB上的該接收數(shù)據(jù)。因此，當(dāng)在未選擇的存儲單元處的寫字線WWL被激活時，將用于選擇列的輸入數(shù)據(jù)寫入選擇的存儲單元，并且同時將未選擇列的讀數(shù)據(jù)寫回未選擇的存儲單元。圖5示出了結(jié)合位于存儲單元陣列中的DRWB讀出放大器21的實施例的存儲陣列51的實施例。存儲單元為雙端口 SRAM單元，具有用于讀線對的專用讀位線對RBL、RBLB,以及用于寫線對的專用寫位線對WBL和WBLB，為存儲單元的每列提供讀位線和寫位線中的每對。將存儲單元配置在共用這些位線對的多列中，并且配置在沿著讀和寫位線的多行中。將讀字線標(biāo)示為RWL。標(biāo)記了 WffL的代表寫字線。從存儲地址的一部分中對讀字線進(jìn)行解碼并且通過RWL驅(qū)動器55來驅(qū)動讀字線并且從存儲地址的一部分中對寫字線進(jìn)行解碼并且通過WffL驅(qū)動器53來驅(qū)動該寫字線?？刂齐娐?4將讀開關(guān)信號RS、寫使能信號WE、讀出放大器使能信號SAE、以及預(yù)充電信號PRE輸出至讀出放大器21。因此，每個存儲單元接收讀字線RWL、寫字線WWL，該讀字線和寫字線控制用于將數(shù)據(jù)移入或者移出SRAM存儲單元的讀和寫端口，該存儲單元位于差分讀位線、和寫位線上，通過沿著相同列的單元來共用該差分讀位線和寫位線。如圖5所示，將存儲單元中的每列連接至為上述DRWB讀出放大器的實施例的至少一個讀出放大器21。每個讀出放大器21以原碼和補(bǔ)碼形式接收輸入數(shù)據(jù)DIN和DINB。將該輸入數(shù)據(jù)用于選擇的SRA M單元的寫操作。每個讀出放大器21以原碼和補(bǔ)碼形式再次輸出讀數(shù)據(jù)作為DOUT和D0UTB。每個讀出放大器從用于相應(yīng)列的讀位線對RBL和RBLB上的存儲單元接收差分讀信號，并且每個讀出放大器21以原碼和補(bǔ)碼形式將寫位線對WBL和WBLB上的寫數(shù)據(jù)驅(qū)動至選擇的存儲單元，并且還將讀數(shù)據(jù)驅(qū)動至用于未選擇的列單元的寫位線對上，從而將讀數(shù)據(jù)寫回未選擇的存儲單元。標(biāo)記為MUX的多路復(fù)用器57從多個單元列接收原碼輸出數(shù)據(jù)DO和補(bǔ)碼D0B，并且選擇用于讀操作的激活了的列，并且數(shù)據(jù)緩沖器59將數(shù)據(jù)驅(qū)動至輸出數(shù)據(jù)信號DOUT上，該輸出數(shù)據(jù)信號可以為單端數(shù)據(jù)信號；可選地，可以提供原碼和補(bǔ)碼數(shù)據(jù)D0UT。數(shù)據(jù)緩沖器59還接收輸入數(shù)據(jù)并且將該數(shù)據(jù)連接至用于寫操作的選擇的單元列，并且為了寫至DRWB讀出放大器21以原碼和補(bǔ)碼的形式形成信號DIN和DINB。連接信號DIN和DINB，從而將數(shù)據(jù)寫至讀出放大器21，所以將該讀出放大器連接至圖3中的信號WS和WSB。在存儲陣列51的讀操作中，響應(yīng)于激活了的讀字線RWL，選擇的列和選擇的行單元將與存儲數(shù)據(jù)相對應(yīng)的較小擺幅差分信號輸出至讀位線RBL、RBLB上的讀出放大器。通過相應(yīng)的讀出放大器21來感測、鎖定、以及放大該差分讀信號，并且然后通過數(shù)據(jù)多路復(fù)用器57和緩沖器59將讀數(shù)據(jù)輸出至數(shù)據(jù)輸出線DOUT上。對于寫周期，存在兩種類型的操作。對于通過用于操作的存儲地址的一部分所確定的選擇的列中的單元來說，將DATA IN的輸入數(shù)據(jù)變換為原碼和補(bǔ)碼寫數(shù)據(jù)DIN和DINB并且將該輸入數(shù)據(jù)連接至用于讀出放大器21的寫數(shù)據(jù)輸入。然后，使用上述和圖3中所示的線WS和WSB將該原碼和補(bǔ)碼寫數(shù)據(jù)輸入至位于節(jié)點(diǎn)IN和INB處的讀出放大器。然后，讀出放大器21將該寫數(shù)據(jù)驅(qū)動至用于選擇的單元列的相應(yīng)寫位線對WBL和WBLB上，并且當(dāng)用于選擇的單元行的寫字線WWL被激活時，將數(shù)據(jù)寫入選擇的SRAM單元或者多個單元。對于沿著所選擇的列中的相同的激活了的行的多個單元來說，位于這些列中的讀出放大器21首先實施上述差分讀周期，感測讀位線RBL和RBLB上的差分讀信號，并且將所感測的較小信號電壓鎖定在讀出放大器節(jié)點(diǎn)IN和INB中。然后，將讀數(shù)據(jù)輸出到與未選擇的單元列相對應(yīng)的寫位線對WBL和WBLB上。當(dāng)用于激活了的單元行的寫字線WffL被激活時，未選擇的SRAM單元被寫回，從而完成了寫周期，并防止了激活了的行上的未選擇單元的干擾錯誤。圖6示出了在方法實施例中觀測到的某些波形的時序圖。在圖6中，在時序圖中示出了三個動作。具有所示的兩個寫動作，一個寫至選擇的列，一個寫至實施例的讀和寫回特征所示出的的未選擇的列。第三動作為讀周期，該讀周期以相同方式影響選擇的和未選擇的列。在圖6中的時間t0處，寫周期從選擇的列開始。在線WS/WSB上接收寫數(shù)據(jù)(參見圖3)。因此，該寫數(shù)據(jù)還出現(xiàn)在差分讀出放大器的內(nèi)部的節(jié)點(diǎn)IN/INB處。位于選擇的列中的激活了的行中的存儲單元(未示出)具有激活了的字線，所以由于連接至這些線的單元，因此將差分讀位線RBL/RBLB示出為分離地分布。然而，在用于寫的選擇列中，RS信號沒有被激活并且所以沒有將RBL線上的讀數(shù)據(jù)連接至讀出放大器。在時間tl處，SAE信號有效并且使能讀出放大器。然而，隨著寫數(shù)據(jù)通過寫數(shù)據(jù)緩沖器連接到寫位線WBL和WBLB (見圖3)上，在該寫位線WBL和WBLB上已經(jīng)存在有了該寫數(shù)據(jù)。然后，在時間t2處，將這些線上的數(shù)據(jù)寫入存儲單元。對于未選擇的列來說，如在圖6的中間部分所示的，寫周期具有少許不同。在時間tO'處，讀控制信號RS被激活。該信號使能在未選擇的列讀位線RBL/RBLB上放大的較小差分信號，從而連接至位于讀出放大器內(nèi)的節(jié)點(diǎn)IN和INB。在時間tl'處，讀出放大器使能信號SAE被激活。然后，如圖所示，差分讀出放大器鎖存并且放大較小信號。然后，將該數(shù)據(jù)連接到差分寫位線WBL/WBLB上。在時間t2'處的該周期結(jié)束時，將該數(shù)據(jù)寫回位于未選擇的列中的存儲單元。因此，差分讀出放大器接收用于未選擇的列的讀數(shù)據(jù)，并且將該數(shù) 據(jù)寫回存儲單元。在圖6的右側(cè)部分中示出了讀周期。對于讀周期來說，在WS和WSB輸入信號處沒有輸入數(shù)據(jù)。讀控制信號RS在時間t3處被激活，該讀控制信號將讀位線RBL/RBLB連接至位于讀出放大器內(nèi)部的節(jié)點(diǎn)IN和INB。這些節(jié)點(diǎn)最初從差分讀位線上的選擇的行接收較小信號的差分?jǐn)?shù)據(jù)。然后，SAE使能信號在時間t4處被激活，該使能信號使能差分讀出放大器從而放大讀數(shù)據(jù)。然后，節(jié)點(diǎn)IN和INB變換為全邏輯電平信號，并且數(shù)據(jù)輸出線DOUT和DOUTB將接收讀數(shù)據(jù)。使用實施例的差分讀寫回讀出放大器和相應(yīng)的差分讀寫回方法需要為雙端口的存儲單元，即，該存儲單元具有專用讀和寫位線對?？梢酝ㄟ^具有用于讀和寫位線的雙端口布置的任何單元使用實施例，例如，該單元包括8T和IOT單元。圖7示出將存儲陣列51和用戶指定邏輯電路45相集成的集成電路IC1，例如SoC或者ASIC的簡單框圖?？梢詫⑦@種電路用于實現(xiàn)先進(jìn)的集成功能，例如，使用了單個集成電路的專用處理器、手機(jī)、PDA、視頻播放器、游戲機(jī)等。由于使用實施例的差分讀寫回讀出放大器的實施例，嵌入式SRAM陣列51達(dá)到更高性能。該差分讀寫回讀出放大器提供了減小的寫周期時間而沒有半選擇單元干擾，以及有效率的電路面積。在實施例中，一種裝置包括存儲陣列，包括配置為多行和多列的多個存儲單元；多條讀字線，連接至沿著存儲陣列的多行所配置的多個存儲單元；多條寫字線，連接至沿著存儲陣列的多行的所配置的多個存儲單元；多個讀位線對，連接至配置在存儲陣列的多列中的多個存儲單元；多個寫位線對，連接至配置在存儲陣列的多列中的多個存儲單元；以及至少一個差分讀寫回讀出放大器，連接至讀位線對并且連接至與多個存儲單元的多列中的一列相對應(yīng)的寫位線對，被配置為響應(yīng)于控制信號，差分感測讀位線對上的較小信號讀數(shù)據(jù)，將所感測的數(shù)據(jù)鎖定在讀出放大器中，以及將所感測的數(shù)據(jù)輸出到寫位線對上。在另一實施例中，集成電路包括形成在半導(dǎo)體基板上的用戶定義電路；以及形成在半導(dǎo)體基板上的嵌入式存儲電路，嵌入式存儲電路進(jìn)一步包括配置為多行和多列的存儲單元陣列；多個行地址解碼器電路將讀字線和寫字線引出到存儲單元陣列的選擇行上；讀字線和寫字線，均連接至沿著多行中的一行的所設(shè)置的存儲單元；多個原碼和補(bǔ)碼讀位線對，每個讀位線對連接至沿著多列中的一列的存儲單元；多個原碼和補(bǔ)碼寫位線對，每個寫位線對連接至沿著多列中的一列的存儲單元；多個差分讀寫回讀出放大器，均與多列中的一列相對應(yīng)并且連接至原碼和補(bǔ)碼讀位線對中的一個，用于感測讀位線對上的差分電壓；與多列相對應(yīng)的該差分讀寫回讀出放大器，進(jìn)一步連接至原碼和補(bǔ)碼寫位線對中的一個，用于將差分電壓寫在寫位線對上；以及將差分讀寫回讀出放大器配置為響應(yīng)于控制信號，接收各個讀位線對上的差分讀信號，感測該差分讀信號，鎖定與該差分讀信號相對應(yīng)的數(shù)據(jù)信號，以及將數(shù)據(jù)信號輸出到寫位線對上，從而對于位于存儲陣列中的至少一個單元實施寫操作。在另一實施例中，方法包括提供存儲陣列，該存儲陣列包括配置為多行和多列的多個存儲單元；將多條讀字線連接至沿著多行所配置的多個存儲單元；將多條寫字線連接至沿著多行所配置的多個存儲單元；將讀位線對連接至沿著多列所配置的多個存儲單元；將寫位線對連接至沿著多列所配置的多個存儲單元；將至少一個差分讀寫回讀出放大器連接至讀位線對并且將寫位線對連接至位于陣列中存儲單元的多列中的一列，響應(yīng)于相應(yīng)讀字線，從位于存儲單元的多列中的激活了的行上的存儲單元接收位于差分讀寫回讀出放大器中的讀位線對上的較小擺幅差分讀信號；將來自差分讀寫回讀出放大器的接收到的數(shù)據(jù)、作為補(bǔ)碼寫數(shù)據(jù)信號驅(qū)動至與位于陣列中單元的多列相對應(yīng)的謝位線對；并且響應(yīng)于相應(yīng)寫字線，將補(bǔ)碼寫數(shù)據(jù)信號寫入存儲單元列中的激活了的行上的存儲單元。本申請的范圍并不僅限于本說明書中描述的結(jié)構(gòu)、方法和步驟的特定實施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明的公開，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與本文所述相應(yīng)實施例基本相同的功能或獲得基本相同結(jié)果的工藝、或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的工藝或步驟的范圍內(nèi)。
權(quán)利要求
1.一種裝置，包括 存儲陣列，包括配置在多行和多列中的多個存儲單元； 多條讀字線，連接至沿著所述存儲陣列的多行所配置的所述多個存儲單元； 多條寫字線，連接至沿著所述存儲陣列的多行所配置的所述多個存儲單元； 多個讀位線對，連接至配置在所述存儲陣列的多列中的所述多個存儲單元；多個寫位線對，連接至配置在所述存儲陣列的多列中的所述多個存儲單元；以及至少一個差分讀寫回讀出放大器，連接至與所述多個存儲單元的多列中的一列相對應(yīng)的讀位線對和寫位線對，被配置為響應(yīng)于控制信號，差分感測所述讀位線對上的較小信號讀數(shù)據(jù)，將所述感測到的數(shù)據(jù)鎖存在讀出放大器中，并且將所述感測到的數(shù)據(jù)輸出到所述寫位線對上。
2.根據(jù)權(quán)利要求I所述的裝置，其中，所述至少一個差分讀寫回讀出放大器進(jìn)一步包括 第一讀晶體管和第二讀晶體管，均連接在所述讀位線對中的一條讀位線和第一讀出放大器節(jié)點(diǎn)和第二讀出放大器節(jié)點(diǎn)之間，被配置為響應(yīng)于讀開關(guān)信號，將所述讀位線對上的較小信號差分讀數(shù)據(jù)輸入到所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)； 鎖存器，響應(yīng)于讀出放大器使能信號，將所述電壓鎖存在所述第一放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)作為全邏輯電平信號； 第一寫緩沖器和第二寫緩沖器，所述第一寫緩沖器連接在所述第一讀出放大器節(jié)點(diǎn)和所述寫位線對的第一寫位線之間，所述第二寫緩沖器連接在所述第二讀出放大器節(jié)點(diǎn)和所述寫位線對的第二寫位線之間； 第一寫輸入數(shù)據(jù)晶體管和第二寫輸入數(shù)據(jù)晶體管，響應(yīng)于寫使能信號，將寫數(shù)據(jù)輸入所述第一讀出放大器節(jié)點(diǎn)，并且將補(bǔ)碼寫數(shù)據(jù)輸入所述第二讀出放大器節(jié)點(diǎn)；以及 第一預(yù)充電電路，包括分別連接至所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)的第一預(yù)充電晶體管和第二預(yù)充電晶體管，并且被配置為響應(yīng)于預(yù)充電控制信號，將預(yù)充電電壓置于所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)中的每個上，以及第一數(shù)據(jù)輸出緩沖器，連接在所述第一讀出放大器節(jié)點(diǎn)和數(shù)據(jù)輸出端之間，以及第二數(shù)據(jù)輸出緩沖器，連接在所述第二讀出放大器節(jié)點(diǎn)和所述第二數(shù)據(jù)輸出端之間。
3.根據(jù)權(quán)利要求I所述的裝置，其中，所述存儲單元陣列均包括8TSRAM單元，或者 所述存儲單元陣列均包括具有差分讀端口和專用寫端口的SRAM單元。
4.根據(jù)權(quán)利要求2所述的裝置，其中，所述預(yù)充電電路被配置為響應(yīng)于預(yù)充電控制信號，選擇性地將預(yù)充電電壓置于所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)上，并且所述第一讀晶體管和所述第二讀晶體管被進(jìn)一步配置為響應(yīng)于所述讀開關(guān)信號，將所述預(yù)充電電壓連接至所述讀位線對的所述第一讀位線和所述第二讀位線。或者 所述第一寫數(shù)據(jù)晶體管和所述第二寫數(shù)據(jù)晶體管均進(jìn)一步包括柵極輸入，連接至相應(yīng)的寫數(shù)據(jù)輸入，并且被配置為響應(yīng)于寫使能信號，將所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)中的相應(yīng)一個連接至電源電壓節(jié)點(diǎn)。
5.一種集成電路，包括 用戶定義電路，形成在半導(dǎo)體基板上；以及 嵌入式存儲電路，形成在所述半導(dǎo)體基板上，所述嵌入式存儲電路進(jìn)一步包括存儲單元陣列，配置為多行和多列； 多個行地址解碼器電路，輸出所述存儲單元陣列的選擇行上的讀字線和寫字線； 讀字線和寫字線，均連接至沿著所述多行中一行所設(shè)置的所述存儲單元陣列中的存儲單元； 多個原碼和補(bǔ)碼讀位線對，每個讀位線對都沿著所述多列中的一列連接到所述存儲單元陣列的存儲單元； 多個原碼和補(bǔ)碼寫位線對，每個寫位線對都沿著所述多列中的一列連接到所述存儲單元陣列的存儲單元； 多個差分讀寫回讀出放大器，均與所述多列中的一列相對應(yīng)，并且均連接至用于感測所述寫位線對上的差分電壓的所述原碼和補(bǔ)碼寫位線對中的一條；以及 所述差分讀寫回讀出放大器與所述多列相對應(yīng)，并且均進(jìn)一步連接至用于將差分電壓寫在所述寫位線對上的所述原碼和補(bǔ)碼寫位線對中的一條；以及 所述差分讀寫回讀出放大器被配置為響應(yīng)于控制信號，接收在所述相應(yīng)讀位線對上的差分讀信號，鎖存與所述差分讀信號相對應(yīng)的數(shù)據(jù)信號，以及將所述數(shù)據(jù)信號輸出到所述寫位線對上。
6.根據(jù)權(quán)利要求5所述的集成電路，其中，所述差分讀寫回讀出放大器均進(jìn)一步包括包括第一預(yù)充電晶體管和第二預(yù)充電晶體管的預(yù)充電電路，用于響應(yīng)于預(yù)充電控制信號，將預(yù)充電電壓輸出至所述讀出放大器的第一內(nèi)部節(jié)點(diǎn)和第二內(nèi)部節(jié)點(diǎn)，或者 所述差分讀寫回讀出放大器均進(jìn)一步包括第一讀晶體管和第二讀晶體管，被配置為響應(yīng)于讀開關(guān)控制信號，將所述讀位線對中的相應(yīng)一條連接至第一讀出放大器節(jié)點(diǎn)和第二讀出放大器節(jié)點(diǎn)，或者 所述差分讀寫回讀出放大器均進(jìn)一步包括第一寫數(shù)據(jù)輸入晶體管和第二寫數(shù)據(jù)輸入晶體管，均被配置為響應(yīng)于寫使能控制信號，將原碼和補(bǔ)碼寫數(shù)據(jù)輸入信號中的相應(yīng)一個連接至所述第一讀出放大器節(jié)點(diǎn)和第二讀出放大器節(jié)點(diǎn)，通過所述原碼和補(bǔ)碼寫數(shù)據(jù)輸入來確定所述原碼和補(bǔ)碼寫數(shù)據(jù)輸入信號中的相應(yīng)一個，或者 所述差分讀寫回讀出放大器均進(jìn)一步包括連接到所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)的原碼和補(bǔ)碼數(shù)據(jù)輸出信號，用于將從所述陣列中的存儲單元所讀取到的數(shù)據(jù)輸出，或者 所述差分讀寫回讀出放大器均進(jìn)一步包括感測數(shù)據(jù)鎖存器，連接在所述第一讀出放大器節(jié)點(diǎn)和所述第二讀出放大器節(jié)點(diǎn)之間，被配置為響應(yīng)于讀出放大器使能控制信號鎖存差分?jǐn)?shù)據(jù)。
7.根據(jù)權(quán)利要求6所述的集成電路，進(jìn)一步包括連接至所述原碼和補(bǔ)碼數(shù)據(jù)輸出信號的輸出數(shù)據(jù)多路復(fù)用器，被配置為在存儲器讀操作期間輸出至少一個數(shù)據(jù)信號。
8.根據(jù)權(quán)利要求5所述的集成電路，進(jìn)一步包括控制電路，被配置為將讀出放大器使能信號、讀開關(guān)信號、寫使能信號、以及預(yù)充電信號中的至少一個輸出到所述差分讀寫回讀出放大器中的至少一個，從而實施存儲操作，或者 位于所述存儲單元陣列中的所述存儲單元為8T SRAM單元。
9.一種方法，包括 提供了存儲陣列，包括配置為多行和多列的多個存儲單元；將多條讀字線連接到沿著所述多行所配置的所述多個存儲單元； 將多條寫字線連接到沿著所述多行所配置的所述多個存儲單元； 將讀位線對連接到沿著所述多列所配置的所述多個存儲單元； 將寫位線對連接到沿著所述多列所配置的所述多個存儲單元； 將至少一個差分讀寫回讀出放大器連接到寫位線對和讀位線對，所述寫位線和所述讀位線連接到位于所述陣列中的所述多個存儲單元的所述多列中的一列； 響應(yīng)于對應(yīng)的讀字線，從位于存儲單元的多列中的激活的行中的存儲單元接收所述差分讀寫回讀出放大器中的所述讀位線對上的較小擺幅差分讀信號； 將所述接收到的數(shù)據(jù)作為補(bǔ)碼寫數(shù)據(jù)信號從所述差分讀寫回讀出放大器驅(qū)動到與位于所述陣列中的所述存儲單元列相對應(yīng)的所述寫位線對；以及 響應(yīng)于所述對應(yīng)的寫位線，將所述補(bǔ)碼補(bǔ)償寫數(shù)據(jù)信號寫入位于所述存儲單元的列中的激活了的行中的所述存儲單元。
10.根據(jù)權(quán)利要求9所述的方法，進(jìn)一步包括設(shè)置預(yù)充電電路，所述預(yù)充電電路被配置為響應(yīng)于所述預(yù)充電信號，將預(yù)充電電壓施加到存儲單元的對應(yīng)列中的所述寫位線對和所述讀位線對上，或者 將輸入寫數(shù)據(jù)接收到所述存儲單元的多列中的至少一列的差分讀寫回讀出放大器中； 將所述輸入寫數(shù)據(jù)作為原碼和補(bǔ)碼寫數(shù)據(jù)信號輸出到所述存儲單元的至少一列的所述寫位線對上；以及 響應(yīng)于連接到所述至少一個存儲單元的寫字線，將所述原碼和補(bǔ)碼寫數(shù)據(jù)寫入位于所述存儲單元的多列的至少一列中的存儲單元中，或者 連接至少一個差分讀寫回讀出放大器的步驟進(jìn)一步包括 將一對預(yù)充電晶體管連接到讀出放大器鎖存節(jié)點(diǎn)的補(bǔ)償對，被配置為響應(yīng)于預(yù)充電信號，將公共電壓施加到所述讀出放大器節(jié)點(diǎn)對上； 將包括一對交叉連接反相器的鎖存器連接至所述讀出放大器鎖存節(jié)點(diǎn)對，被配置為響應(yīng)于讀使能控制信號，在所述讀出放大器鎖存節(jié)點(diǎn)對處保持電壓； 將一對讀開關(guān)連接在所述讀出放大器鎖存節(jié)點(diǎn)的每個和所述對應(yīng)讀位線對中的相應(yīng)一個之間，被配置為響應(yīng)于讀開關(guān)控制信號，將差分讀信號連接至所述讀出放大器鎖存節(jié)占. 將一對寫數(shù)據(jù)輸入晶體管連接在原碼寫數(shù)據(jù)輸入和所述讀出放大器鎖存節(jié)點(diǎn)中的一個，以及補(bǔ)碼寫數(shù)據(jù)輸入和所述另一讀出放大器鎖存節(jié)點(diǎn)之間，被配置為響應(yīng)于寫使能信號，將原碼和補(bǔ)碼寫數(shù)據(jù)輸入到所述讀出放大器鎖存節(jié)點(diǎn)；以及 將一對寫位線緩沖器連接在所述讀出放大器鎖存節(jié)點(diǎn)中的每個和所述寫位線對中的相應(yīng)一個之間，被配置為將預(yù)充電電壓或者原碼和補(bǔ)碼寫數(shù)據(jù)電壓驅(qū)動到所述寫位線對上。
全文摘要
本發(fā)明提供了一種差分讀寫回讀出放大器電路和方法。存儲陣列包括配置為多行和多列的多個存儲單元；連接至存儲單元的多條讀字線；多條寫字線，連接至沿著所述存儲陣列的多行所配置的存儲單元；多個寫字線對，連接至配置為多列的存儲單元；多個寫字線對，連接至配置為多列的存儲單元；以及至少一個差分讀寫回讀出放大器，連接至讀位線對和連接至與存儲單元的多列中的一列相對應(yīng)的寫位線對，被配置為差分讀取讀位線對上的較小信號讀數(shù)據(jù)，并且將所感測到的數(shù)據(jù)輸出到所述寫位線對上。本發(fā)明還公開了對應(yīng)的方法。
文檔編號G11C7/06GK102737697SQ201110332908
公開日2012年10月17日 申請日期2011年10月27日 優(yōu)先權(quán)日2011年3月30日
發(fā)明者吳瑞仁 申請人:臺灣積體電路制造股份有限公司