專利名稱：存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲裝置，該存儲裝置包括能夠通過改變電阻變化層的電特性來存儲信息的存儲元件。
背景技術(shù)：
對于基于最小設(shè)計(jì)規(guī)則(minimum design rule)F來形成最高密度的晶體管陣列的方法，已知的有DRAM(動態(tài)隨機(jī)存取存儲器)的存儲單元(例如，參照非專利文獻(xiàn)1 (Y. K· Park 等 24 人在"2007 Symposium on VLSI Technology Digest of Technical Papers，， 發(fā)表的 “Fully Integrated 56nm DRAM Technology for 1 Gb DRAM，，，第 I9O-I9I 頁)和非專利文獻(xiàn) 2(Changhyun Cho 等 13 人在 “2005 Symposium on VLSI Technology Digest of Technical Papers，，發(fā)表的 “A 6F2 DRAM Technology in 60nm era for Gigabit Densities”，第36-37頁))。在相關(guān)技術(shù)的結(jié)構(gòu)中，一個(gè)晶體管可形成為具有6F2的面積， 從而可獲得最小單元面積的平面晶體管。另一方面，近年來，通過將所謂的雙極性電阻變化型存儲元件(其通過電流的方向來記錄低電阻狀態(tài)和高電阻狀態(tài))與晶體管陣列進(jìn)行組合來形成ITlR型(S卩，一個(gè)晶體管具有一個(gè)存儲元件)非易失性存儲器的方法得到積極發(fā)展。然而，對于電阻變化型存儲元件的情形，在不做變化的情況下應(yīng)用非專利文獻(xiàn)1和非專利文獻(xiàn)2中披露的現(xiàn)有技術(shù)的 DRAM晶體管陣列未必容易。原因在于，DRAM的各列存在有一條位線(BL)。在DRAM中，整個(gè)存儲陣列的公共的平板電極電位固定到Vc/%而BL的電位運(yùn)行于Vc或GND，由此記錄邏輯值。即，在DRAM中，+Vc/2的電位差足以保證存儲陣列的操作。另一方面，在電阻變化型存儲元件中，需要至少約2V的寫入電壓，且向使用第二位線(BL2)取代平板電極的存儲陣列提供+Vc或-Vc電壓，以將與DRAM的位線相對應(yīng)的第一位線(BLl)和第二位線(BL2)的電位互補(bǔ)地改變成Vc或GND。如上所述，電阻變化型存儲元件在單元結(jié)構(gòu)和操作上顯著不同于相關(guān)技術(shù)的DRAM，從而不可能通過簡單地應(yīng)用現(xiàn)有技術(shù)的DRAM的晶體管陣列來實(shí)現(xiàn)更高的密度和更大的容量。

發(fā)明內(nèi)容
鑒于上述原因，期望提供一種能夠?qū)崿F(xiàn)更高密度和更大容量的存儲裝置。本發(fā)明實(shí)施例的存儲裝置包括晶體管陣列，其具有多個(gè)晶體管；及多個(gè)存儲元件，對于所述多個(gè)晶體管中的每個(gè)晶體管設(shè)有一個(gè)所述存儲元件。所述晶體管陣列包括 基板，所述多個(gè)晶體管的擴(kuò)散層處于所述基板的表面上；多個(gè)平行的字線，其處于所述基板上；多個(gè)平行的第一位線，其在與所述字線垂直的方向上設(shè)置；位接觸電極，其設(shè)置在相鄰的兩個(gè)所述字線之間，并連接所述第一位線和所述擴(kuò)散層；及節(jié)點(diǎn)接觸電極，其設(shè)置在中間夾有所述位接觸電極的兩個(gè)相鄰所述字線之中各字線的與所述位接觸電極相反的一側(cè)，所述節(jié)點(diǎn)接觸電極連接到所述擴(kuò)散層。所述多個(gè)存儲元件具有下部電極，其連接到所述節(jié)點(diǎn)接觸電極，并相對各所述多個(gè)存儲元件設(shè)置，所述下部電極的設(shè)置位置為，在與所述基板的所述表面平行的平面內(nèi)，在靠近所述位接觸電極的方向上從所述節(jié)點(diǎn)接觸電極正上方偏移；存儲層，其設(shè)置在所述下部電極上，且其電阻值由于電壓施加而可逆地變化；及多個(gè)平行的第二位線，其在所述存儲層上在與所述第一位線的延伸方向相同的方向上延伸，其中， 各所述第二位線疊加在與所述第一位線兩側(cè)處的所述節(jié)點(diǎn)接觸電極相連接的所述下部電極上。本發(fā)明另一實(shí)施例的存儲裝置包括晶體管陣列，其具有多個(gè)晶體管；及多個(gè)存儲元件，對于所述多個(gè)晶體管中的每個(gè)晶體管設(shè)有一個(gè)所述存儲元件。所述晶體管陣列包括基板，所述多個(gè)晶體管的擴(kuò)散層處于所述基板的表面上；多個(gè)平行的字線，其處于所述基板上；多個(gè)平行的第一位線，其在與所述字線垂直的方向上設(shè)置；位接觸電極，其設(shè)置在相鄰的兩個(gè)所述字線之間，并連接所述第一位線和所述擴(kuò)散層；及節(jié)點(diǎn)接觸電極，其設(shè)置在中間夾有所述位接觸電極的兩個(gè)相鄰所述字線之中各字線的與所述位接觸電極相反的一偵L所述節(jié)點(diǎn)接觸電極連接到所述擴(kuò)散層。所述多個(gè)存儲元件具有下部電極，其連接到所述節(jié)點(diǎn)接觸電極，并相對各所述多個(gè)存儲元件設(shè)置；存儲層，其設(shè)置在所述下部電極上，且其電阻值由于電壓施加而可逆地變化；及多個(gè)平行的第二位線，其在所述存儲層上在與所述第一位線的延伸方向相同的方向上延伸，其中，各所述第二位線疊加在與處于相鄰的兩個(gè)所述第一位線之間的所述節(jié)點(diǎn)接觸電極相連接的所述下部電極上。本發(fā)明又一實(shí)施例的存儲裝置包括晶體管陣列，其具有多個(gè)晶體管；及多個(gè)存儲元件，對于所述多個(gè)晶體管中的每個(gè)晶體管設(shè)有一個(gè)所述存儲元件。所述晶體管陣列包括基板，所述多個(gè)晶體管的擴(kuò)散層處于所述基板的表面上；多個(gè)平行的字線，其處于所述基板上；多個(gè)平行的第一位線，其在與所述字線垂直的方向上設(shè)置；位接觸電極，其設(shè)置在相鄰的兩個(gè)所述字線之間，并連接所述第一位線和所述擴(kuò)散層；及節(jié)點(diǎn)接觸電極，其設(shè)置在中間夾有所述位接觸電極的兩個(gè)相鄰所述字線之中各字線的與所述位接觸電極相反的一側(cè)，所述節(jié)點(diǎn)接觸電極連接到所述擴(kuò)散層。所述多個(gè)存儲元件具有下部電極，其連接到所述節(jié)點(diǎn)接觸電極，并相對各所述多個(gè)存儲元件設(shè)置；存儲層，其設(shè)置在所述下部電極上，且其電阻值由于電壓施加而可逆地變化；及多個(gè)平行的第二位線，其在所述存儲層上在與所述第一位線的延伸方向相同的方向上延伸，其中，各所述第二位線疊加在與處于三個(gè)相鄰所述第一位線之中兩端的第一位線之間的所述節(jié)點(diǎn)接觸電極相連接的所述下部電極上。在本發(fā)明實(shí)施例的存儲裝置中，通過將第一位線和第二位線兩者的電位互補(bǔ)地改變成Vc或GND，向存儲元件的下部電極與第二位線之間施加電壓+Vc或-Vc。由此，存儲層的電阻值變低(低電阻狀態(tài)；寫入狀態(tài))或變高(高電阻狀態(tài)；擦除狀態(tài))。注意，寫入操作和擦除操作與低電阻和高電阻之間的對應(yīng)關(guān)系取決于定義，在本說明書中，低電阻狀態(tài)定義為寫入狀態(tài)，而高電阻狀態(tài)定義為擦除狀態(tài)。根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲裝置，由于下部電極的設(shè)置位置為，在與基板表面平行的平面內(nèi)在靠近位接觸電極的方向上從節(jié)點(diǎn)接觸電極正上方偏移，所以在不改變晶體管陣列的高密度布置結(jié)構(gòu)的情況下使第二位線之間的距離變寬。因而，能夠?qū)崿F(xiàn)更高的密度和更大的容量。根據(jù)本發(fā)明的另一實(shí)施例的存儲裝置，由于各第二位線疊加在與處于兩個(gè)相鄰第一位線之間的節(jié)點(diǎn)接觸電極相連接的下部電極上，所以在不改變晶體管陣列的高密度布置結(jié)構(gòu)的情況下使第二位線之間的距離變寬。因而，能夠?qū)崿F(xiàn)更高的密度和更大的容量。根據(jù)本發(fā)明的又一實(shí)施例的存儲裝置，由于各第二位線疊加在與三個(gè)相鄰第一位線之中兩端的第一位線之間的節(jié)點(diǎn)接觸電極相連接的下部電極上，所以在不改變晶體管陣列的高密度布置結(jié)構(gòu)的情況下使第二位線之間的距離變寬。因而，能夠?qū)崿F(xiàn)更高的密度和更大的容量。


圖1是表示本發(fā)明第一實(shí)施例的存儲裝置的結(jié)構(gòu)的平面圖。圖2A和圖2B是表示圖1所示的存儲裝置的結(jié)構(gòu)在IIA方向和IIB方向上所視的側(cè)視圖。圖3是表示圖2A和圖2B所示的存儲層的示例的剖面圖。圖4是圖1所示的存儲裝置的等效電路圖。圖5是表示本發(fā)明參考示例的存儲裝置的結(jié)構(gòu)的平面圖。圖6A和圖6B是表示圖5所示的存儲裝置的結(jié)構(gòu)在VIA方向和VIB方向上所視的側(cè)視圖。圖7A和圖7B是說明圖5所示的參考示例的問題的平面圖。圖8A和圖8B是說明下部電極的偏移方向的平面圖。圖9A和圖9B是表示變形例1的存儲裝置的結(jié)構(gòu)的側(cè)視圖。圖IOA和圖IOB是表示變形例2的存儲裝置的結(jié)構(gòu)的側(cè)視圖。圖11是表示本發(fā)明第二實(shí)施例的存儲裝置的結(jié)構(gòu)的平面圖。圖12是說明下部電極的偏移方向的平面圖。圖13是表示本發(fā)明第三實(shí)施例的存儲裝置的結(jié)構(gòu)的平面圖。圖14是圖13所示的存儲裝置的等效電路圖。圖15是表示本發(fā)明第四實(shí)施例的存儲裝置的結(jié)構(gòu)的平面圖。
圖16是說明下部電極的偏移方向的平面圖。圖17是表示本發(fā)明第五實(shí)施例的存儲裝置的結(jié)構(gòu)的平面圖。圖18是圖17所示的存儲裝置的等效電路圖。圖19是表示本發(fā)明第六實(shí)施例的存儲裝置的結(jié)構(gòu)的平面圖。圖20是說明下部電極的偏移方向的平面圖。圖21是表示本發(fā)明第七實(shí)施例的存儲元件的結(jié)構(gòu)的剖面圖。圖22是表示本發(fā)明第八實(shí)施例的存儲元件的結(jié)構(gòu)的剖面圖。
具體實(shí)施例方式在下文中，將參照附圖詳細(xì)說明本發(fā)明的實(shí)施例。以下述順序進(jìn)行說明。1.第一實(shí)施例(下部電極在位接觸電極方向上偏移且各第二位線疊加在第一位線兩側(cè)處的下部電極上的示例)
2.變形例1 (節(jié)點(diǎn)接觸電極、連接插頭和下部電極稍微偏移的示例)3.變形例2 (節(jié)點(diǎn)接觸電極的直徑增大的示例)4.第二實(shí)施例(下部電極在位接觸電極方向上移位并成直線地布置的示例)5.第三實(shí)施例(各第二位線疊加在與處于相鄰的兩個(gè)第一位線之間的節(jié)點(diǎn)接觸電極連接的下部電極上的示例)6.第四實(shí)施例(下部電極偏移并成直線地布置的示例)7.第五實(shí)施例(各第二位線疊加在與處于相鄰的三個(gè)第一位線中兩端的第一位線之間的節(jié)點(diǎn)接觸電極相連接的下部電極上的示例)8.第六實(shí)施例(下部電極偏移并布置成兩條線的示例)9.第七實(shí)施例(PCM的示例)10.第八實(shí)施例(ReRAM的示例)1.第一實(shí)施例圖1表示本發(fā)明第一實(shí)施例的存儲裝置的平面結(jié)構(gòu)，圖2A和圖2B表示圖1所示的存儲裝置在IIA方向和IIB方向上所視的結(jié)構(gòu)。存儲裝置1在包括多個(gè)晶體管的晶體管陣列10上具有多個(gè)存儲元件20。例如，晶體管陣列10在基板11上具有多個(gè)平行的字線WL和多個(gè)平行的第一位線 IBL0基板11例如包括硅(Si)基板，晶體管的擴(kuò)散層(有源區(qū)域)IlA設(shè)置在基板11的表面上。擴(kuò)散層IlA通過元件隔離層IlB彼此隔離。字線WL兼用作晶體管的柵極，例如在基板11上沿圖1的橫向設(shè)置。字線WL的上表面和側(cè)表面由絕緣層12A覆蓋。例如，第一位線IBL沿垂直于字線WL的方向設(shè)置，即，沿圖1的縱向設(shè)置。第一位線IBL的上表面和側(cè)表面由絕緣層12B覆蓋。注意，字線WL和第一位線IBL的寬度等于最小設(shè)計(jì)規(guī)則(光刻工藝加工限制)F，第一位線IBL的間距是最小設(shè)計(jì)規(guī)則F的三倍(3F)，字線WL的間距是最小設(shè)計(jì)規(guī)則F的兩倍QF)。位接觸電極BC設(shè)置在相鄰的兩個(gè)字線WL之間。位接觸電極BC連接第一位線IBL 和擴(kuò)散層11A，并兼用作晶體管的源極和漏極中的一者。連接插頭13設(shè)置在位接觸電極BC 和擴(kuò)散層IlA之間。對于中間夾有位接觸電極BC的兩個(gè)相鄰字線WL中的各個(gè)字線WL，節(jié)點(diǎn)接觸電極 NC設(shè)置在該字線WL的與位接觸電極BC相反的一側(cè)。節(jié)點(diǎn)接觸電極NC連接稍后所述的下部電極21和擴(kuò)散層11A，并兼用作晶體管的源極和漏極中的另一者。連接插頭14設(shè)置在節(jié)點(diǎn)接觸電極NC和擴(kuò)散層1IA之間。相鄰的兩個(gè)晶體管共用位接觸電極BC，每個(gè)晶體管設(shè)有一個(gè)節(jié)點(diǎn)接觸電極NC。因此，如圖1中的虛線所示，一個(gè)晶體管具有包含半個(gè)位接觸電極BC和一個(gè)節(jié)點(diǎn)接觸電極NC 的平行四邊形區(qū)域。每個(gè)晶體管的面積為6F2，從而以極高的密度布置晶體管。晶體管陣列10的多個(gè)晶體管中的每個(gè)晶體管設(shè)置有一個(gè)存儲元件20，例如，每個(gè)存儲元件20具有通過從晶體管陣列10 —側(cè)起順序布置下部電極21、存儲層22和第二位線 2BL而獲得的結(jié)構(gòu)。對于晶體管陣列10的多個(gè)晶體管中的每個(gè)晶體管，設(shè)置一個(gè)下部電極21，下部電極21經(jīng)由連接層23連接到節(jié)點(diǎn)接觸電極NC。下部電極21包括用于半導(dǎo)體工藝的布線材料，例如，W(鎢)、WN(氮化鎢)、TiN(氮化鈦)和TaN(氮化鉭)。
圖3表示存儲層22的示例。存儲層22的電阻值由于電壓施加而可逆地變化，例如，存儲層22具有通過從下部電極21 —側(cè)起依次順序堆疊電阻變化層22A和離子源層22B 而獲得的結(jié)構(gòu)。離子源層22B包含碲(Te)、硫⑶和硒(Se)中的至少一種硫族元素，以作為被負(fù)離子化的離子導(dǎo)電材料。而且，離子源層22B還包含鋯(Zr)和/或銅(Cu)，以作為能被正離子化的金屬元素，且還包含鋁(Al)和/或鍺(Ge)，以作為在擦除時(shí)形成氧化物的元素。 具體地，離子源層22B例如包含ZrTeAl、ZrTeAlGe, CuZrTeAl, CuTeGe或CuSiGe等組成的離子源層材料。注意，離子源層22B也可包含除上述元素之外的元素，例如，硅(Si)。作為電導(dǎo)屏障的電阻變化層22A具有穩(wěn)定信息保持特性的功能，其包括電阻值大于離子源層22B的電阻值的材料。對于電阻變化層22A的組成材料，例如，優(yōu)選地，使用包含諸如Gd(釓)等稀土元素、Al、Mg(鎂)、Ta、Si(硅)和Cu中至少一種元素的氧化物或氮化物。圖1、圖2A和圖2B所示的第二位線2BL用作對應(yīng)于下部電極21的上部電極，第二位線2BL設(shè)置成在與第一位線BL的延伸方向相同的方向上延伸的多條平行的線狀電極。 與下部電極21相類似，第二位線2BL包括已知的用于半導(dǎo)體工藝的布線材料。圖4表示存儲裝置1的等效電路圖。兩個(gè)晶體管通過它們之間的位接觸電極BC 連接到第一位線1BL。字線WL連接到晶體管的柵極，位接觸電極BC連接到晶體管的源極和漏極中的一者，存儲層22和第二位線2BL經(jīng)由節(jié)點(diǎn)接觸電極NC和下部電極21連接到晶體管的源極和漏極中的另一者(見圖1、圖2A和圖2B)。 如圖1、圖2A和圖2B所示，在與基板11的表面平行的平面內(nèi)，下部電極21的設(shè)置位置為在靠近位接觸電極BC的方向上從節(jié)點(diǎn)接觸電極NC的正上方偏移。各第二位線2BL 疊加到與第一位線IBL兩側(cè)的節(jié)點(diǎn)接觸電極NC相連接的下部電極21。由此，在存儲裝置1 中，能夠?qū)崿F(xiàn)更高的密度和更大的容量。圖5、圖6A和圖6B表示下部電極21不偏移而直接設(shè)置在節(jié)點(diǎn)接觸電極NC上的情況。節(jié)點(diǎn)接觸電極NC不布置成格子圖案(lattice pattern) 0原因在于，僅在考慮晶體管的布置的情況下在原來不具有第二位線2BL的DRAM中高密度地形成晶體管陣列10，從而在不考慮第二位線2BL的情況下布置節(jié)點(diǎn)接觸電極NC。因此，如果各第二位線2BL布置成疊加到與第一位線IBL兩側(cè)的節(jié)點(diǎn)接觸電極NC相連接的下部電極21，則第二位線2BL的形狀扭曲。另外，相鄰的第二位線2BL之間的距離在部分處變得比最小設(shè)計(jì)規(guī)則F窄，從而難以實(shí)現(xiàn)。由于這個(gè)原因，可以想到，如圖7B所示，將相鄰的第二位線2BL之間的距離比最小設(shè)計(jì)規(guī)則F窄的部分加寬至最小設(shè)計(jì)規(guī)則F。然而，在這種情況下，每個(gè)晶體管的面積變得大于6F2，從而導(dǎo)致存儲裝置的附加值降低及成本增加。另一方面，在本實(shí)施例中，如圖8B中的箭頭Al所示，在與基板11的表面平行的平面內(nèi)，下部電極在靠近位接觸電極BC的方向上從節(jié)點(diǎn)接觸電極NC的正上方偏移。由此，下部電極21布置成在第一位線IBL附近形成線，從而簡化了第二位線2BL的形狀。因此，第二位線2BL能夠設(shè)置成使得每個(gè)晶體管具有6F2的面積。期望地，下部電極21的偏移量能夠使第二位線2BL在不干擾相鄰單元的范圍內(nèi)疊加在下部電極21的整個(gè)上表面上。而且，在存儲裝置1中，下部電極21與存儲層22、第二位線2BL之間的接觸部分用作存儲元件20，第二位線2BL相對下部電極21沒有邊界。因此，存在如下問題器件尺寸由于光刻時(shí)的未對準(zhǔn)(misalignment)的量而容易變化。然而，圖8B所示的第二位線2BL 的寬度是最小設(shè)計(jì)規(guī)則F的兩倍(2F)，相鄰的第二位線2BL之間的距離等于最小設(shè)計(jì)規(guī)則 F。因此，相鄰的第二位線2BL之間的距離變大，第二位線2BL相對下部電極21設(shè)有余量。 因此，即使當(dāng)在光刻時(shí)在下部電極21和第二位線2BL之間出現(xiàn)未對準(zhǔn)，器件尺寸也幾乎不受到影響，能夠穩(wěn)定地批量生產(chǎn)存儲裝置。圖1、圖2A和圖2B所示的連接層23設(shè)置在節(jié)點(diǎn)接觸電極NC的上表面與下部電極 21的下表面之間，其形狀能夠吸收節(jié)點(diǎn)接觸電極NC和下部電極21之間的偏移量。通過增加連接層23，能夠在簡單結(jié)構(gòu)和制造工藝中以期望的量偏移下部電極21，能夠可靠實(shí)現(xiàn)下部電極21和節(jié)點(diǎn)接觸電極NC之間的電連接。例如，可通過下述方式制造存儲裝置1。首先，如圖1、圖2A和圖2B所示，在硅制成的基板11上形成晶體管陣列10，晶體管陣列10包括字線WL、絕緣層12、連接插頭13、連接插頭14、第一位線1BL、位接觸電極BC 和節(jié)點(diǎn)接觸電極NC。接著，如圖2A和圖2B所示，在節(jié)點(diǎn)接觸電極NC上形成連接層23，例如通過氮化鈦 (TiN)在接觸層23上形成下部電極21。于此，如圖1、圖2A、圖2B和圖8B所示，在與基板 11的表面平行的平面內(nèi)，下部電極21的設(shè)置位置為在靠近位接觸電極BC的方向上從節(jié)點(diǎn)接觸電極NC的正上方偏移。接下來，例如，通過濺鍍(sputtering)形成厚度為1. Onm的釓(Gd)膜。接著，通過使用氧等離子體對釓(Gd)膜進(jìn)行氧化，來形成由氧化釓(GdOx)制成的電阻變化層材料膜(未圖示)。接著，例如，通過濺鍍形成厚度為60nm的由CWrTeAl制成的離子源層材料膜(未圖示)。在形成電阻變化層材料膜和離子源層材料膜之后，在離子源層材料膜上沉積例如由鎢(W)制成的第二位線材料膜。接著，通過等離子刻蝕(plasma etching)等圖案化由電阻變化層材料膜、離子源層材料膜和第二位線材料膜形成的層疊膜，由此，形成第二位線 2BL以及包括電阻變化層22A和離子源層22B的存儲層22。除等離子刻蝕之外，離子研磨 (ion milling)、RIE(反應(yīng)離子刻蝕)等已知方法也可用于圖案化。接著，對層疊膜進(jìn)行熱處理。以此方式，完成了圖1、圖2A和圖2B所示的存儲裝置1。在存儲裝置1中，例如，第一位線IBL和第二位線2BL兩者的電位互補(bǔ)地變化成Vc 或GND，向存儲元件20的下部電極21與第二位線2BL之間施加來自電源(脈沖施加構(gòu)件， 未圖示)的電壓+Vc或-Vc，存儲層22的電特性(例如電阻值)發(fā)生變化，由此進(jìn)行信息的寫入、擦除和讀取。下文將具體說明它們的操作。首先，向存儲元件20施加正電壓，使得例如第二位線2BL處于正電位，而下部電極 21 一側(cè)處于負(fù)電位。由此，在存儲層22中，例如，從離子源層22B離子導(dǎo)出Cu和/或&的陽離子，陽離子在下部電極21側(cè)與電子結(jié)合并沉積，于是在下部電極21與電阻變化層22A 之間的界面上形成具有降低至金屬狀態(tài)的低電阻的^ 和/或Cu導(dǎo)電路徑(絲)?；蛘撸陔娮枳兓瘜?2A中形成導(dǎo)電路徑。由此，電阻變化層22A的電阻值變小，從而從作為初始狀態(tài)的高電阻狀態(tài)轉(zhuǎn)變成低電阻狀態(tài)。
接著，即使移除正電壓以消除施加在存儲元件20的電壓，仍保持低電阻狀態(tài)。艮口， 信息已被寫入。在本實(shí)施例用于僅進(jìn)行一次寫入的存儲裝置(即，所謂的PROM(可編程只讀存儲器))的情況下，僅通過上述記錄過程就完成了記錄。另一方面，對于能夠擦除的存儲裝置(即，RAM(隨機(jī)存取存儲器)、EEPR0M(電可擦除可編程只讀存儲器)等)的應(yīng)用，需要擦除過程。在擦除過程中，向存儲元件20施加負(fù)電壓，使得例如第二位線2BL處于負(fù)電位，而下部電極21 —側(cè)處于正電位。由此，電阻變化層22A內(nèi)已形成的導(dǎo)電路徑的^ 和/或Cu受到氧化及離子化，擴(kuò)散在離子源層22B中， 或與Te等結(jié)合，形成Cu2Te、CuTe等化合物。接著，^ 和/或Cu導(dǎo)電路徑消失或減少，從而電阻值變高。或者，離子源層22B中存在的添加元素Al、Ge等進(jìn)一步在陽極上形成氧化物膜，從而上述層轉(zhuǎn)變成高電阻狀態(tài)。接著，即使移除負(fù)電壓以消除施加到存儲元件20的電壓，仍保持高電阻值狀態(tài)。 由此，能夠擦除寫入信息。通過重復(fù)上述過程，可重復(fù)地進(jìn)行存儲元件20的信息寫入和寫入信息的擦除。另外，例如，在高電阻值狀態(tài)對應(yīng)于信息“0”以及低電阻值狀態(tài)對應(yīng)于信息“1”的情況下，信息可在信息記錄過程中通過施加正電壓從“0”變成“ 1 ”，并可在信息擦除過程中通過施加負(fù)電壓從“ 1 ”變成“0”。為了解調(diào)記錄數(shù)據(jù)，初始電阻值與記錄后的電阻值的比越大越好。注意，當(dāng)電阻變化層的電阻值太大時(shí)，難以進(jìn)行寫入，即難以降低電阻，寫入閾值電壓太大，因而，期望初始電阻值等于或小于IGQ。當(dāng)電阻變化層22A包括稀土元素的氧化物時(shí)，能夠通過該層的厚度或氧含量來控制該層的電阻值。寫入操作和擦除操作與低電阻和高電阻之間的對應(yīng)關(guān)系取決于定義，在本說明書中，低電阻狀態(tài)定義為寫入狀態(tài)，而高電阻狀態(tài)定義為擦除狀態(tài)。如上所述，在本實(shí)施例中，由于在與基板11的表面平行的平面內(nèi)，下部電極21的設(shè)置位置為在靠近位接觸電極BC的方向上從節(jié)點(diǎn)接觸電極NC正上方偏移，所以第二位線 2BL之間的距離能夠在不改變晶體管陣列10的高密度布置結(jié)構(gòu)的情況下變寬。因此，降低了晶體管和存儲元件20的尺寸，能夠在有限的面積內(nèi)設(shè)置多個(gè)位，由此，能夠?qū)崿F(xiàn)高容量存儲裝置1。另外，能夠降低每個(gè)位的成本。而且，能夠?qū)崿F(xiàn)隨機(jī)存取，并能夠提高存儲裝置 1的性能。2.變形例1在上述實(shí)施例中，示出了如下情形在節(jié)點(diǎn)接觸電極NC和下部電極21之間設(shè)置連接層23，連接層23的形狀能夠吸收節(jié)點(diǎn)接觸電極NC與下部電極21之間的偏移量。然而， 如圖9A和圖9B所示，連接插頭14、節(jié)點(diǎn)接觸電極NC和下部電極21可從連接插頭14起朝下部電極21 —側(cè)順序偏移并堆疊。3.變形例2另外，如圖IOA和圖IOB所示，節(jié)點(diǎn)接觸電極NC的直徑可大于連接插頭14的直徑。 節(jié)點(diǎn)接觸電極NC的直徑設(shè)置成使其能夠與連接插頭14的上表面和下部電極21的下表面接觸。4.第二實(shí)施例圖11表示本發(fā)明第二實(shí)施例的存儲裝置IA的平面結(jié)構(gòu)。除下部電極21在與第一位線IBL平行的方向上成直線地布置之外，存儲裝置IA與第一實(shí)施例具有相同的結(jié)構(gòu)、 功能和優(yōu)點(diǎn)，并可以相似的方式制造。如圖12中的箭頭A2所示，在與基板11的表面平行的平面內(nèi)，下部電極21的設(shè)置位置為在靠近位接觸電極BC的方向上從節(jié)點(diǎn)接觸電極NC的正上方偏移，并進(jìn)一步在與字線WL平行的方向上偏移半個(gè)最小設(shè)計(jì)規(guī)則F(FA)15下部電極21的偏移方向A2與字線WL 平行，并每隔一列變?yōu)榉聪颉Ｔ谶@個(gè)結(jié)構(gòu)中，下部電極21以一定的余量處于第二位線2BL的下方。因此，即使在圖案化第二位線2BL時(shí)出現(xiàn)未對準(zhǔn)，仍不影響器件特性。注意，圖12所示的第二位線2BL的寬度是最小設(shè)計(jì)規(guī)則F的兩倍QF)，且相鄰的第二位線2BL之間的距離等于最小設(shè)計(jì)規(guī)則F，然而，如果第二位線2BL的寬度在可補(bǔ)償疊加偏移的范圍內(nèi)變窄， 則相鄰的第二位線2BL之間的距離可變寬，可降低加工失敗的出現(xiàn)頻率。例如，如圖11所示，第二位線2BL的寬度可設(shè)置成最小設(shè)計(jì)規(guī)則F的1. 5倍(1. 5F)，相鄰的第二位線2BL之間的距離可設(shè)置成最小設(shè)計(jì)規(guī)則F的1. 5倍(1. 5F)。第三至第六實(shí)施例在上述第一和第二實(shí)施例中，說明了第一位線IBL和第二位線2BL—對一關(guān)系的情況。在下文中，第三至第六實(shí)施例涉及第一位線IBL和第二位線2BL之間的對應(yīng)關(guān)系變化的示例。5.第三實(shí)施例圖13表示本發(fā)明第三實(shí)施例的存儲裝置IB的平面結(jié)構(gòu)，圖14表示存儲裝置IB 的等效電路圖。在存儲裝置IB中，相鄰的兩個(gè)第一位線IBL相關(guān)的下部電極21共用一個(gè)第二位線2BL。換句話說，第一位線IBL的右側(cè)相關(guān)的下部電極21與該第一位線IBL的左側(cè)相關(guān)的下部電極21設(shè)置在不同第二位線2BL的下方。除此之外，存儲裝置IB與第一實(shí)施例具有相同的結(jié)構(gòu)、功能和優(yōu)點(diǎn)，并可以相似的方式制造。在本實(shí)施例中，各第二位線2BL疊加在如下下部電極21上，S卩，這些下部電極21 與處于相鄰的兩個(gè)第一位線IBL之間的節(jié)點(diǎn)接觸電極NC相連接。換句話說，與相鄰的兩個(gè)第一位線IBL中的左邊第一位線IBL的右側(cè)處的節(jié)點(diǎn)接觸電極NC相連接的下部電極21和與右邊第一位線IBL的左側(cè)處的節(jié)點(diǎn)接觸電極NC相連接的下部電極21設(shè)置在相同第二位線2BL的下方。由此，在不偏移下部電極21的位置的情況下，簡化了第二位線2BL的形狀。 因此，第二位線2BL能夠設(shè)置成使得每個(gè)晶體管的面積為6F2。存儲裝置IB的操作與第一實(shí)施例的操作相同。6.第四實(shí)施例圖15表示本發(fā)明第四實(shí)施例的存儲裝置IC的平面結(jié)構(gòu)。在存儲裝置IC中，與處于相鄰的兩個(gè)第一位線IBL之間的節(jié)點(diǎn)接觸電極NC相連接的下部電極21在與第一位線 IBL平行的方向上成直線地布置。除此之外，存儲裝置IC與第三實(shí)施例具有相同的結(jié)構(gòu)、功能和優(yōu)點(diǎn)，并可以相似的方式制造。如圖16中的箭頭A3所示，在與基板11的表面平行的平面內(nèi)，下部電極21的設(shè)置位置在與字線WL平行的方向偏移半個(gè)最小設(shè)計(jì)規(guī)則F(FA)15下部電極21的偏移方向A3 與字線WL平行，并每隔一列變?yōu)榉聪颉Ｔ谠摻Y(jié)構(gòu)中，下部電極21以一定余量處于第二位線 2BL的下方。于是，即使在圖案化第二位線2BL時(shí)出現(xiàn)未對準(zhǔn)，仍不影響器件特性。注意， 圖16所示的第二位線2BL的寬度是最小設(shè)計(jì)規(guī)則F的兩倍(2F)，相鄰的第二位線2BL之間的距離等于最小設(shè)計(jì)規(guī)則F，然而，如果第二位線2BL的寬度在可補(bǔ)償未對準(zhǔn)的范圍內(nèi)變窄，則相鄰的第二位線2BL之間的距離可變寬，可降低加工失敗的出現(xiàn)頻率。例如，如圖15 所示，第二位線2BL的寬度可設(shè)置成最小設(shè)計(jì)規(guī)則F的1. 5倍(1. 5F)，相鄰的第二位線2BL 之間的距離可設(shè)置成最小設(shè)計(jì)規(guī)則F的1. 5倍(1. 5F)。下部電極21、節(jié)點(diǎn)接觸電極NC和連接插頭14的結(jié)構(gòu)與第一實(shí)施例或變形例1和 2的結(jié)構(gòu)相同。7.第五實(shí)施例圖17表示本發(fā)明第五實(shí)施例的存儲裝置ID的平面結(jié)構(gòu)，圖18表示存儲裝置ID 的等效電路圖。除向每兩個(gè)第一位線IBL相關(guān)的下部電極21設(shè)置一個(gè)第二位線2BL之外， 存儲裝置ID與第一實(shí)施例具有相同的結(jié)構(gòu)、功能和優(yōu)點(diǎn)，并可以相似的方式制造。 在本實(shí)施例中，各第二位線2BL疊加在如下下部電極21上，S卩，這些下部電極21 與處于三個(gè)相鄰的第一位線IBL之中兩端的第一位線IBL之間的節(jié)點(diǎn)接觸電極NC相連接。 換句話說，對于三個(gè)相鄰的第一位線1BL，與中間第一位線IBL兩側(cè)處的節(jié)點(diǎn)接觸電極NC相連接的下部電極21、與左邊第一位線IBL右側(cè)處的節(jié)點(diǎn)接觸電極NC相連接的下部電極21、 以及與右邊第一位線IBL左側(cè)處的節(jié)點(diǎn)接觸電極NC相連接的下部電極21設(shè)置在相同的第二位線2BL下方。由此，在不偏移下部電極21的位置的情況下簡化了第二位線2BL的形狀。 因此，第二位線2BL可設(shè)置成使得每個(gè)晶體管的面積為6F2。另外，第二位線2BL的寬度變寬，加工變得容易，從而可降低加工失敗的發(fā)生頻率。在存儲裝置ID中，當(dāng)僅向任意一個(gè)存儲元件20施加電壓時(shí)，需要使附近的第一位線IBL的電位與第二位線2BL的電位相等，使得電壓沒有施加到其它存儲元件20。在下文中，將說明各個(gè)情況。注意，下文提到的第一位線IBL和第二位線2BL之外的其它線設(shè)定成地(GND)電位。首先，當(dāng)與左邊第一位線IBL相連接的存儲元件20的電阻變低時(shí)，第二位線2BL 和中間第一位線IBL設(shè)置成+V，此時(shí)，對應(yīng)的字線WL被激活。當(dāng)電阻變高時(shí)，左邊第一位線 IBL設(shè)置成+V，此時(shí)，對應(yīng)的字線WL被激活。接下來，當(dāng)與中間第一位線IBL的左側(cè)相連接的存儲元件20的電阻變低時(shí)，第二位線2BL和右邊第一位線IBL設(shè)置成+V，此時(shí)，對應(yīng)的字線WL被激活。當(dāng)電阻變高時(shí)，中間第一位線IBL設(shè)置成+V，此時(shí)，對應(yīng)的字線WL被激活。當(dāng)與中間第一位線IBL的右側(cè)相連接的存儲元件20的電阻變低時(shí)，第二位線2BL 和左邊第一位線IBL設(shè)置成+V，此時(shí)，對應(yīng)的字線WL被激活。當(dāng)電阻變高時(shí)，中間第一位線 IBL設(shè)置成+V，此時(shí)，對應(yīng)的字線WL被激活。當(dāng)與右邊第一位線IBL相連接的存儲元件20的電阻變低時(shí)，第二位線2BL和中間第一位線IBL設(shè)置成+V，此時(shí)，對應(yīng)的字線WL被激活。當(dāng)電阻變高時(shí)，右邊第一位線IBL設(shè)置成+V，此時(shí)，對應(yīng)的字線WL被激活。S卩，在本實(shí)施例中，通過將其它存儲元件20(其與所選擇的存儲元件20共用字線 WL和第二位線2BL)的下部電極21相關(guān)的第一位線IBL設(shè)定成與所共用的第二位線2BL具有相同的電位，來改變所選擇的存儲元件20的電阻值。除此之外，本實(shí)施例的存儲裝置ID 的驅(qū)動方法與第一實(shí)施例的驅(qū)動方法相同。8.第六實(shí)施例
圖19表示本發(fā)明第六實(shí)施例的存儲裝置IE的平面結(jié)構(gòu)。在存儲裝置IE中，與處于三個(gè)相鄰第一位線IBL之中兩端的第一位線IBL之間的節(jié)點(diǎn)接觸電極NC相連接的下部電極21在與第一位線IBL平行的方向上成兩直線地布置。除此之外，存儲裝置IE與第五實(shí)施例具有相同的結(jié)構(gòu)、功能和優(yōu)點(diǎn)，并可以相似的方式制造。如圖20中的箭頭A3所示，在與基板11的表面平行的平面內(nèi)，下部電極21的設(shè)置位置在與字線WL平行的方向上偏移。下部電極21的偏移方向A3與字線WL平行，并每隔一列變?yōu)榉聪?。在該結(jié)構(gòu)中，下部電極21以一定余量處于第二位線2BL的下方。因此， 即使在圖案化第二位線2BL時(shí)出現(xiàn)未對準(zhǔn)，仍不影響器件特性。另外，相鄰的第二位線2BL 之間的距離變寬，從而可降低加工失敗的發(fā)生頻率。注意，圖20所示的第二位線2BL的寬度是最小設(shè)計(jì)規(guī)則F的四倍(4F)，相鄰第二位線2BL之間的距離是最小設(shè)計(jì)規(guī)則F的兩倍 OF)。下部電極21、節(jié)點(diǎn)接觸電極NC和連接插頭14的結(jié)構(gòu)與第一實(shí)施例或變形例1和 2的結(jié)構(gòu)相同。9.第七實(shí)施例圖21表示本發(fā)明第七實(shí)施例的存儲裝置1的存儲元件20A的結(jié)構(gòu)。除存儲元件 20A包括相變存儲器(Phase Change Memory, PCM)之外，存儲裝置1與第一實(shí)施例具有相同的結(jié)構(gòu)、功能和優(yōu)點(diǎn)，并可以相似的方式制造。因而，使用相同的附圖標(biāo)記說明對應(yīng)的元件。存儲元件20A是在下部電極21和第二位線2BL之間具有由GeSbTe合金(例如， Ge2Sb3Te5)制成的存儲層M的PCM。在存儲層M中，通過電流施加，在晶體狀態(tài)和非晶體狀態(tài)(非晶態(tài))之間產(chǎn)生相變，電阻值隨著相變可逆地變化。在存儲裝置1中，第一位線IBL和第二位線2BL兩者的電位互補(bǔ)地變成Vc或GND， 向存儲元件20的下部電極21與第二位線2BL之間施加來自電源(脈沖施加構(gòu)件，未圖示) 的電壓+Vc或-Vc，存儲層M從具有高電阻的非晶體狀態(tài)變化成具有低電阻的晶體狀態(tài) (或從具有低電阻的晶體狀態(tài)變化成具有高電阻的非晶體狀態(tài))。通過重復(fù)上述過程，可重復(fù)地進(jìn)行存儲元件20A的信息寫入和寫入信息的擦除。10.第八實(shí)施例圖22表示本發(fā)明第八實(shí)施例的存儲裝置1的存儲元件20B的結(jié)構(gòu)。除存儲元件 20B包括電阻隨機(jī)存取存儲器(Resistive Random Access Memory,ReRAM)之外，存儲裝置 1與第一實(shí)施例具有相同的結(jié)構(gòu)、功能和優(yōu)點(diǎn)，并可以相似的方式制造。因而，使用相同的附圖標(biāo)記說明對應(yīng)的元件。存儲元件20B是在下部電極21和第二位線2BL之間具有由氧化物(例如，NiO, TiO2^PrCaMnO3等)制成的存儲層25的ReRAM，存儲元件20B的電阻值由于向氧化物施加電壓而可逆地變化。在存儲裝置1中，第一位線IBL和第二位線2BL兩者的電位互補(bǔ)地變成Vc或GND， 向存儲元件20B的下部電極21與第二位線2BL之間施加來自電源(脈沖施加構(gòu)件，未圖示)的電壓+Vc或-Vc，存儲層25從高電阻狀態(tài)變化成低電阻狀態(tài)(或從低電阻狀態(tài)變化成高電阻狀態(tài))。通過重復(fù)上述過程，可重復(fù)地進(jìn)行存儲元件20B的信息寫入和寫入信息的擦除。
14
如上所述，參照實(shí)施例說明了本發(fā)明，然而，本發(fā)明不限于上述實(shí)施例，而可作出各類變形。例如，不限于上述實(shí)施例中說明的各個(gè)層的材料、或沉積方法和沉積條件，也可使用其它材料或其它沉積方法。例如，在第一實(shí)施例中，可將例如鈦(Ti)、鉿(Hf)、釩(V)、鈮 (Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)或鎢(W)等其它過渡金屬元素添加到離子源層22B。另外， 除銅(Cu)、銀(Ag)或鋅(Zn)之外，也可添加鎳(Ni)等。另外，例如，在實(shí)施例中，通過具體列舉說明了存儲元件20、20A、20B和存儲裝置 1、1A-1E的結(jié)構(gòu)，然而，不必設(shè)置所有的層，或者可進(jìn)一步設(shè)置其它層。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，依據(jù)設(shè)計(jì)要求和其它因素，可以在本發(fā)明所附的權(quán)利要求及其等同物的范圍內(nèi)進(jìn)行各種修改、組合、次組合及改變。
權(quán)利要求
1.一種存儲裝置，其包括晶體管陣列，其具有多個(gè)晶體管；及多個(gè)存儲元件，對于所述多個(gè)晶體管中的每個(gè)晶體管設(shè)有一個(gè)所述存儲元件， 所述晶體管陣列包括基板，所述多個(gè)晶體管的擴(kuò)散層處于所述基板的表面上，多個(gè)平行的字線，其處于所述基板上，多個(gè)平行的第一位線，其在與所述字線垂直的方向上設(shè)置，位接觸電極，其設(shè)置在相鄰的兩個(gè)所述字線之間，并連接所述第一位線和所述擴(kuò)散層， 節(jié)點(diǎn)接觸電極，其設(shè)置在中間夾有所述位接觸電極的兩個(gè)相鄰所述字線之中各字線的與所述位接觸電極相反的一側(cè)，所述節(jié)點(diǎn)接觸電極連接到所述擴(kuò)散層， 所述多個(gè)存儲元件具有下部電極，其連接到所述節(jié)點(diǎn)接觸電極，并相對各所述多個(gè)存儲元件設(shè)置，所述下部電極的設(shè)置位置為，在與所述基板的所述表面平行的平面內(nèi)，在靠近所述位接觸電極的方向上從所述節(jié)點(diǎn)接觸電極正上方偏移，存儲層，其設(shè)置在所述下部電極上，且其電阻值由于電壓施加而可逆地變化， 多個(gè)平行的第二位線，其在所述存儲層上在與所述第一位線的延伸方向相同的方向上延伸，其中，各所述第二位線疊加在與所述第一位線兩側(cè)處的所述節(jié)點(diǎn)接觸電極相連接的所述下部電極上。
2.如權(quán)利要求1所述的存儲裝置，其中，與所述第一位線的兩側(cè)處的所述節(jié)點(diǎn)接觸電極相連接的所述下部電極在與所述第一位線平行的方向上成直線地布置。
3.如權(quán)利要求1或2所述的存儲裝置，其中，在所述節(jié)點(diǎn)接觸電極與所述下部電極之間設(shè)置有連接層，所述連接層的形狀能吸收所述節(jié)點(diǎn)接觸電極與所述下部電極之間的偏移量。
4.如權(quán)利要求1或2所述的存儲裝置，其中，在所述節(jié)點(diǎn)接觸電極與所述擴(kuò)散層之間設(shè)置有連接插頭，所述節(jié)點(diǎn)接觸電極的直徑大于所述連接插頭的直徑。
5.如權(quán)利要求1或2所述的存儲裝置，其中，在所述節(jié)點(diǎn)接觸電極與所述擴(kuò)散層之間設(shè)置有連接插頭，所述連接插頭、所述節(jié)點(diǎn)接觸電極和所述下部電極從所述連接插頭起朝向所述下部電極順序偏移并堆疊。
6.一種存儲裝置，其包括晶體管陣列，其具有多個(gè)晶體管；及多個(gè)存儲元件，對于所述多個(gè)晶體管中的每個(gè)晶體管設(shè)有一個(gè)所述存儲元件， 所述晶體管陣列包括基板，所述多個(gè)晶體管的擴(kuò)散層處于所述基板的表面上，多個(gè)平行的字線，其處于所述基板上，多個(gè)平行的第一位線，其在與所述字線垂直的方向上設(shè)置，位接觸電極，其設(shè)置在相鄰的兩個(gè)所述字線之間，并連接所述第一位線和所述擴(kuò)散層， 節(jié)點(diǎn)接觸電極，其設(shè)置在中間夾有所述位接觸電極的兩個(gè)相鄰所述字線之中各字線的與所述位接觸電極相反的一側(cè)，所述節(jié)點(diǎn)接觸電極連接到所述擴(kuò)散層，所述多個(gè)存儲元件具有下部電極，其連接到所述節(jié)點(diǎn)接觸電極，并相對各所述多個(gè)存儲元件設(shè)置， 存儲層，其設(shè)置在所述下部電極上，且其電阻值由于電壓施加而可逆地變化， 多個(gè)平行的第二位線，其在所述存儲層上在與所述第一位線的延伸方向相同的方向上延伸，其中，各所述第二位線疊加在與處于相鄰的兩個(gè)所述第一位線之間的所述節(jié)點(diǎn)接觸電極相連接的所述下部電極上。
7.如權(quán)利要求6所述的存儲裝置，其中，與處于相鄰的兩個(gè)所述第一位線之間的所述節(jié)點(diǎn)接觸電極相連接的所述下部電極的設(shè)置在如下位置并在與所述第一位線平行的方向上成直線地布置，所述位置為，在與所述基板的所述表面平行的平面內(nèi)在與所述字線平行的方向上偏移。
8.如權(quán)利要求7所述的存儲裝置，其中，在所述節(jié)點(diǎn)接觸電極與所述下部電極之間設(shè)置有連接層，所述連接層的形狀能吸收所述節(jié)點(diǎn)接觸電極與所述下部電極之間的偏移量。
9.如權(quán)利要求7所述的存儲裝置，其中，在所述節(jié)點(diǎn)接觸電極與所述擴(kuò)散層之間設(shè)置有連接插頭，所述節(jié)點(diǎn)接觸電極的直徑大于所述連接插頭的直徑。
10.如權(quán)利要求7所述的存儲裝置，其中，在所述節(jié)點(diǎn)接觸電極與所述擴(kuò)散層之間設(shè)置有連接插頭，所述連接插頭、所述節(jié)點(diǎn)接觸電極和所述下部電極從所述連接插頭起朝向所述下部電極順序偏移并堆疊。
11.一種存儲裝置，其包括晶體管陣列，其具有多個(gè)晶體管；及多個(gè)存儲元件，對于所述多個(gè)晶體管中的每個(gè)晶體管設(shè)有一個(gè)所述存儲元件， 所述晶體管陣列包括基板，所述多個(gè)晶體管的擴(kuò)散層處于所述基板的表面上，多個(gè)平行的字線，其處于所述基板上，多個(gè)平行的第一位線，其在與所述字線垂直的方向上設(shè)置，位接觸電極，其設(shè)置在相鄰的兩個(gè)所述字線之間，并連接所述第一位線和所述擴(kuò)散層， 節(jié)點(diǎn)接觸電極，其設(shè)置在中間夾有所述位接觸電極的兩個(gè)相鄰所述字線之中各字線的與所述位接觸電極相反的一側(cè)，所述節(jié)點(diǎn)接觸電極連接到所述擴(kuò)散層， 所述多個(gè)存儲元件具有下部電極，其連接到所述節(jié)點(diǎn)接觸電極，并相對各所述多個(gè)存儲元件設(shè)置， 存儲層，其設(shè)置在所述下部電極上，且其電阻值由于電壓施加而可逆地變化， 多個(gè)平行的第二位線，其在所述存儲層上在與所述第一位線的延伸方向相同的方向上延伸，其中，各所述第二位線疊加在與處于三個(gè)相鄰所述第一位線之中兩端的第一位線之間的所述節(jié)點(diǎn)接觸電極相連接的所述下部電極上。
12.如權(quán)利要求11所述的存儲裝置，其中，與處于三個(gè)相鄰所述第一位線之中兩端的第一位線之間的所述節(jié)點(diǎn)接觸電極相連接的所述下部電極設(shè)置在如下位置，并在與所述第一位線平行的方向上成兩直線地布置，所述位置為，在與所述基板的所述表面平行的平面內(nèi)在與所述字線平行的方向上偏移。
13.如權(quán)利要求11或12所述的存儲裝置，其中，通過將與所選擇的所述存儲元件共用所述字線和所述第二位線的其它存儲元件的所述下部電極相關(guān)的所述第一位線設(shè)定成與所共用的所述第二位線具有相同的電位，來改變所選擇的存儲元件的電阻值。
14.如權(quán)利要求13所述的存儲裝置，其中，在所述節(jié)點(diǎn)接觸電極與所述下部電極之間設(shè)置有連接層，所述連接層的形狀能吸收所述節(jié)點(diǎn)接觸電極與所述下部電極之間的偏移量。
15.如權(quán)利要求13所述的存儲裝置，其中，在所述節(jié)點(diǎn)接觸電極與所述擴(kuò)散層之間設(shè)置有連接插頭，所述節(jié)點(diǎn)接觸電極的直徑大于所述連接插頭的直徑。
16.如權(quán)利要求13所述的存儲裝置，其中，在所述節(jié)點(diǎn)接觸電極與所述擴(kuò)散層之間設(shè)置有連接插頭，所述連接插頭、所述節(jié)點(diǎn)接觸電極和所述下部電極從所述連接插頭起朝向所述下部電極順序偏移并堆疊。
全文摘要
本發(fā)明涉及存儲裝置。該存儲裝置包括晶體管陣列和多個(gè)存儲元件，晶體管陣列包括基板；多個(gè)平行的字線；多個(gè)平行的第一位線；位接觸電極；節(jié)點(diǎn)接觸電極，其設(shè)置在中間夾有位接觸電極的兩個(gè)相鄰字線之中各字線的與位接觸電極相反的一側(cè)，且連接到擴(kuò)散層，多個(gè)存儲元件具有下部電極，其連接到節(jié)點(diǎn)接觸電極并相對各存儲元件設(shè)置，下部電極的設(shè)置位置為，在與基板的表面平行的平面內(nèi)，在靠近位接觸電極的方向上從節(jié)點(diǎn)接觸電極正上方偏移；存儲層；多個(gè)平行的第二位線，其中，各第二位線疊加在與第一位線兩側(cè)處的節(jié)點(diǎn)接觸電極相連接的下部電極上。本發(fā)明能夠?qū)崿F(xiàn)更高密度和更大容量的存儲裝置。
文檔編號G11C5/02GK102479538SQ20111035344
公開日2012年5月30日 申請日期2011年11月9日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者大塚渉, 宮田幸児 申請人:索尼公司