專(zhuān)利名稱：半導(dǎo)體裝置的數(shù)據(jù)輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體而言涉及一種半導(dǎo)體集成電路，具體而言涉及一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路。
背景技術(shù)：
通常，半導(dǎo)體裝置被配置成儲(chǔ)存數(shù)據(jù)并輸出所儲(chǔ)存的數(shù)據(jù)。此外，半導(dǎo)體裝置被配置成在從外部接收時(shí)鐘時(shí)儲(chǔ)存數(shù)據(jù)并輸出所儲(chǔ)存的數(shù)據(jù)。具體地，半導(dǎo)體裝置被配置成與時(shí)鐘同步地從外部接收數(shù)據(jù)，以及與時(shí)鐘同步地向外部輸出所儲(chǔ)存的數(shù)據(jù)。

發(fā)明內(nèi)容
本發(fā)明描述的是一種能輸出正常數(shù)據(jù)的半導(dǎo)體裝置的數(shù)據(jù)輸出電路。在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路包括時(shí)鐘歪斜補(bǔ)償中繼器，被配置成在輸出使能信號(hào)的使能時(shí)間段期間響應(yīng)于歪斜補(bǔ)償碼而將時(shí)鐘延遲，并輸出數(shù)據(jù)同步時(shí)鐘；失配補(bǔ)償驅(qū)動(dòng)器，被配置成通過(guò)根據(jù)失配補(bǔ)償碼來(lái)控制內(nèi)部數(shù)據(jù)的上升沿或下降沿而將內(nèi)部數(shù)據(jù)與數(shù)據(jù)同步時(shí)鐘同步并輸出與數(shù)據(jù)同步時(shí)鐘同步的內(nèi)部數(shù)據(jù)；以及數(shù)據(jù)輸出驅(qū)動(dòng)器，被配置成響應(yīng)于失配補(bǔ)償驅(qū)動(dòng)器的輸出來(lái)產(chǎn)生輸出數(shù)據(jù)。在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路包括時(shí)鐘歪斜補(bǔ)償中繼器組，被配置成在輸出使能信號(hào)的使能時(shí)間段期間響應(yīng)于上升歪斜補(bǔ)償碼而將上升時(shí)鐘延遲并輸出上升數(shù)據(jù)同步時(shí)鐘，以及響應(yīng)于下降歪斜補(bǔ)償碼而將下降時(shí)鐘延遲并輸出下降數(shù)據(jù)同步時(shí)鐘；失配補(bǔ)償驅(qū)動(dòng)器控制單元，被配置成將上升內(nèi)部數(shù)據(jù)和下降內(nèi)部數(shù)據(jù)與上升數(shù)據(jù)同步時(shí)鐘和下降數(shù)據(jù)同步時(shí)鐘同步，響應(yīng)于失配補(bǔ)償碼來(lái)確定上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力，利用所確定的上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)被同步的數(shù)據(jù)，以及輸出上拉數(shù)據(jù)和下拉數(shù)據(jù)；以及數(shù)據(jù)輸出驅(qū)動(dòng)器，被配置成響應(yīng)于上拉數(shù)據(jù)和下拉數(shù)據(jù)來(lái)輸出數(shù)據(jù)。在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路包括第一時(shí)鐘歪斜補(bǔ)償中繼器，所述第一時(shí)鐘歪斜補(bǔ)償中繼器具有用于接收上升時(shí)鐘并將其傳送至第一驅(qū)動(dòng)器的第一傳輸線，且被配置成響應(yīng)于上升歪斜補(bǔ)償碼來(lái)增加或減少第一傳輸線的電容，所述第一驅(qū)動(dòng)器被配置成將經(jīng)由第一傳輸線傳送的上升時(shí)鐘輸出作為上升數(shù)據(jù)同步時(shí)鐘；第二時(shí)鐘歪斜補(bǔ)償中繼器，所述第二時(shí)鐘歪斜補(bǔ)償中繼器具有用于接收下降時(shí)鐘并將其傳送至第二驅(qū)動(dòng)器的第二傳輸線，且被配置成響應(yīng)于下降歪斜補(bǔ)償碼來(lái)增加或減少第二傳輸線的電容，所述第二驅(qū)動(dòng)器被配置成將經(jīng)由第二傳輸線傳送的下降時(shí)鐘輸出作為下降數(shù)據(jù)同步時(shí)鐘；失配補(bǔ)償驅(qū)動(dòng)器控制單元，被配置成與上升數(shù)據(jù)同步時(shí)鐘和下降數(shù)據(jù)同步時(shí)鐘同步地輸出上升內(nèi)部數(shù)據(jù)和下降內(nèi)部數(shù)據(jù)；以及數(shù)據(jù)輸出驅(qū)動(dòng)器，被配置成響應(yīng)于失配補(bǔ)償驅(qū)動(dòng)器控制單元的輸出來(lái)產(chǎn)生輸出數(shù)據(jù)。在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路包括時(shí)鐘歪斜補(bǔ)償中繼器組，被配置成接收上升時(shí)鐘和下降時(shí)鐘并輸出上升數(shù)據(jù)同步時(shí)鐘和下降數(shù)據(jù)同步時(shí)鐘；失配補(bǔ)償驅(qū)動(dòng)器控制單元，被配置成分別將上升內(nèi)部數(shù)據(jù)和下降內(nèi)部數(shù)據(jù)與上升數(shù)據(jù)同步時(shí)鐘和下降數(shù)據(jù)同步時(shí)鐘同步，并且用根據(jù)失配補(bǔ)償碼的驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)和輸出被同步的數(shù)據(jù)；以及數(shù)據(jù)輸出驅(qū)動(dòng)器，被配置成響應(yīng)于失配補(bǔ)償驅(qū)動(dòng)器控制單元的輸出來(lái)產(chǎn)生輸出數(shù)據(jù)。


結(jié)合附圖描述本發(fā)明的特征、方面和實(shí)施例，其中圖I是根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置的數(shù)據(jù)輸出電路的配置圖； 圖2是圖I所示的時(shí)鐘歪斜補(bǔ)償中繼器組的配置圖；圖3是圖2所示的時(shí)鐘歪斜補(bǔ)償中繼器的延遲步進(jìn)的碼表；圖4是圖I所示的失配補(bǔ)償驅(qū)動(dòng)器控制單元的配置圖；圖5是圖4所示的失配補(bǔ)償驅(qū)動(dòng)器的占空校正碼表；以及圖6是熔絲信號(hào)發(fā)生單元的配置圖。
具體實(shí)施例方式下面參照附圖結(jié)合示例性實(shí)施例來(lái)描述根據(jù)本發(fā)明的半導(dǎo)體裝置的數(shù)據(jù)輸出電路。參見(jiàn)圖1，根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置的數(shù)據(jù)輸出電路包括時(shí)鐘發(fā)生單元100、時(shí)鐘歪斜(skew)補(bǔ)償中繼器組200、失配補(bǔ)償驅(qū)動(dòng)器控制單元300、以及數(shù)據(jù)輸出驅(qū)動(dòng)器 400。
時(shí)鐘發(fā)生單元100可以包括DLL (延遲鎖定環(huán))或PLL (鎖相環(huán))，并產(chǎn)生上升時(shí)鐘RCLK和下降時(shí)鐘FCLK。時(shí)鐘歪斜補(bǔ)償中繼器組200被配置成響應(yīng)于上升歪斜補(bǔ)償碼R_skew〈0:2>而將上升時(shí)鐘RCLK延遲，并輸出上升數(shù)據(jù)同步時(shí)鐘RCLKDO。此外，時(shí)鐘歪斜補(bǔ)償中繼器組200被配置成在輸出使能信號(hào)OE的使能時(shí)間段期間響應(yīng)于下降歪斜補(bǔ)償碼F_skew〈0:2>而將下降時(shí)鐘FCLK延遲，并輸出下降數(shù)據(jù)同步時(shí)鐘FCLKDO。失配補(bǔ)償驅(qū)動(dòng)器控制單元300被配置成將上升內(nèi)部數(shù)據(jù)RDO與上升數(shù)據(jù)同步時(shí)鐘RCLKDO同步，將下降內(nèi)部數(shù)據(jù)FDO與下降數(shù)據(jù)同步時(shí)鐘FCLKDO同步，響應(yīng)于失配補(bǔ)償碼D_mis〈0:2>來(lái)確定上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力，利用所確定的上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)被同步的數(shù)據(jù)，以及輸出上拉數(shù)據(jù)updo和下拉數(shù)據(jù)dndo。數(shù)據(jù)輸出驅(qū)動(dòng)器400被配置成響應(yīng)于上拉數(shù)據(jù)updo和下拉數(shù)據(jù)dndo來(lái)輸出數(shù)據(jù)Dout至半導(dǎo)體裝置外部。參見(jiàn)圖2，時(shí)鐘歪斜補(bǔ)償中繼器組200包括第一時(shí)鐘歪斜補(bǔ)償中繼器210和第二時(shí)鐘歪斜補(bǔ)償中繼器220。
第一時(shí)鐘歪斜補(bǔ)償中繼器210被配置成在輸出使能信號(hào)OE的使能時(shí)間段期間響應(yīng)于上升歪斜補(bǔ)償碼R_skew〈0:2>而將上升時(shí)鐘RCLK延遲，并輸出延遲的上升時(shí)鐘RCLK作為上升數(shù)據(jù)同步時(shí)鐘RCLKDO。第一時(shí)鐘歪斜補(bǔ)償中繼器210包括第一節(jié)點(diǎn)電平控制部211，第一、第二和第三負(fù)載控制部212、213和214，以及第一驅(qū)動(dòng)器215。第一節(jié)點(diǎn)電平控制部211被配置成在輸出使能信號(hào)OE的使能時(shí)間段期間響應(yīng)于上升時(shí)鐘RCLK來(lái)改變第一傳輸線common_nodeA的電壓電平。第一節(jié)點(diǎn)電平控制部211包括第一與非門(mén)ND11。第一與非門(mén)NDll具有接收上升 時(shí)鐘RCLK和輸出使能信號(hào)OE的輸入端子、以及與第一傳輸線commorunodeA連接的輸出端子。第一、第二和第三負(fù)載控制部212、213和214被配置成響應(yīng)于上升歪斜補(bǔ)償碼R_skew〈0:2>來(lái)增加或減少第一傳輸線common_nodeA的電容。例如，如果上升歪斜補(bǔ)償碼R_skew<0:2>的碼值增加，則第一、第二和第三負(fù)載控制部212、213和214增加第一傳輸線common_nodeA的電容。也就是說(shuō)，各個(gè)第一、第二和第三負(fù)載控制部212、213和214響應(yīng)于上升歪斜補(bǔ)償碼R_skew〈0:2>來(lái)確定是否激活與第一傳輸線common_nodeA連接的電容器。第一、第二和第三負(fù)載控制部212、213和214可以用相同的方式來(lái)配置。因此，將僅僅描述第一負(fù)載控制部212的配置，而本文將省略對(duì)其他負(fù)載控制部213和214的配置的描述。第一負(fù)載控制部212包括第一電容器capll、第二電容器cap 12和第一反相器IVll0第一反相器1￥11被輸入上升歪斜補(bǔ)償碼1 _81 ^〈0:2>中的第一比特1 _81 ^〈0>。第一電容器cap 11的一端被輸入上升歪斜補(bǔ)償HR_skew〈0:2>中的第一比特R_skew〈0>,而另一端與第一傳輸線common_nodeA連接。第二電容器capl2的一端被輸入第一反相器IVll的輸出信號(hào)，而另一端與第一傳輸線common_nodeA連接。因此,在第一負(fù)載控制部212中，如果上升歪斜補(bǔ)償碼R_skew〈0:2>中的第一比特R_skew〈0>的電平為高電平，則第一電容器capll和第二電容器capl2被激活，且第一傳輸線common_nodeA的電容即負(fù)載增加。第一驅(qū)動(dòng)器215被配置成驅(qū)動(dòng)第一傳輸線common_nodeA的電壓并輸出上升數(shù)據(jù)同步時(shí)鐘RCLKDO。第一驅(qū)動(dòng)器215包括第二反相器IV12。第二反相器IV12具有與第一傳輸線common_nodeA連接的輸入端子，以及輸出上升數(shù)據(jù)同步時(shí)鐘RCLKDO的輸出端子。第二時(shí)鐘歪斜補(bǔ)償中繼器220被配置成在輸出使能信號(hào)OE的使能時(shí)間段期間響應(yīng)于下降歪斜補(bǔ)償碼F_skew〈0:2>而將下降時(shí)鐘FCLK延遲，并輸出延遲的下降時(shí)鐘FCLK作為下降數(shù)據(jù)同步時(shí)鐘FCLKDO。第二時(shí)鐘歪斜補(bǔ)償中繼器220包括第二節(jié)點(diǎn)電平控制部221，第四、第五和第六負(fù)載控制部222、223和224，以及第二驅(qū)動(dòng)器225。第二節(jié)點(diǎn)電平控制部221被配置成在輸出使能信號(hào)OE的使能時(shí)間段期間響應(yīng)于下降時(shí)鐘FCLK來(lái)改變第二傳輸線common_nodeB的電壓電平。第二節(jié)點(diǎn)電平控制部221包括第二與非門(mén)ND12。第二與非門(mén)ND12具有接收下降時(shí)鐘FCLK和輸出使能信號(hào)OE的輸入端子，以及與第二傳輸線common_nodeB連接的輸出端子。
第四、第五和第六負(fù)載控制部222、223和224被配置成響應(yīng)于下降歪斜補(bǔ)償碼F_skew〈0:2>來(lái)增加或減少第二傳輸線common_nodeB的電容。例如，如果下降歪斜補(bǔ)償碼F_skew〈0:2>的碼值增加,則第四、第五和第六負(fù)載控制部222、223和224增加第二傳輸線common_nodeB的電容。也就是說(shuō),各個(gè)第四、第五和第六負(fù)載控制部222、223和224響應(yīng)于下降歪斜補(bǔ)償HF_skew〈0:2>來(lái)確定是否激活與第二傳輸線common_nodeB連接的電容器。第四、第五和第六負(fù)載控制部222、223和224可以用相同的方式來(lái)配置。因此，將僅僅描述第四負(fù)載控制部222的配置，而本文將省略對(duì)其他負(fù)載控制部223和224的配置的描述。第四負(fù)載控制部222包括第三電容器capl3、第四電容器capl4和第三反相器IV13。第三反相器IV13被輸入下降歪斜補(bǔ)償HF_skew〈0:2>中的第一比特F_skew〈0>。第三電容器cap 13的一端被輸入下降歪斜補(bǔ)償HF_skew〈0:2>中的第一比特F_skew〈0>,而另一端與第二傳輸線common_nodeB連接。第四電容器capl4的一端被輸入第三反相器IV13 的輸出信號(hào)，而另一端與第二傳輸線common_nodeB連接。因此,在第四負(fù)載控制部222中，如果下降歪斜補(bǔ)償碼F_skew〈0:2>中的第一比特F_skew〈0>的電平為高電平，則第三電容器capl3和第四電容器capl4被激活，且第二傳輸線common_nodeB的電容即負(fù)載增加。第二驅(qū)動(dòng)器225被配置成驅(qū)動(dòng)第二傳輸線commorunodeB的電壓并輸出下降數(shù)據(jù)同步時(shí)鐘FCLKDO。第二驅(qū)動(dòng)器225包括第四反相器IV14。第四反相器IV14具有與第二傳輸線common_nodeB連接的輸入端子，以及輸出下降數(shù)據(jù)同步時(shí)鐘FCLKDO的輸出端子。圖3是圖2所示的時(shí)鐘歪斜補(bǔ)償中繼器組200的延遲步進(jìn)(delay step)的碼表。如果上升歪斜補(bǔ)償碼R_skew〈0: 2>和下降歪斜補(bǔ)償碼F_skew〈0: 2>的碼值全部是0、0、0，則上升時(shí)鐘RCLK和下降時(shí)鐘FCLK都不被延遲(正常狀態(tài))。如果上升歪斜補(bǔ)償碼R_skew〈0: 2>的碼值增加，則上升時(shí)鐘RCLK的延遲步進(jìn)數(shù)增力口。如果上升時(shí)鐘RCLK的延遲步進(jìn)數(shù)增加，則上升時(shí)鐘RCLK被延遲得更多。換言之，如果在輸出使能信號(hào)OE被使能的時(shí)間段期間上升歪斜補(bǔ)償碼R_skew〈0: 2>的碼值增加，則由于第一傳輸線commorunodeA的電容值增加，上升時(shí)鐘RCLK被延遲得更多，且被輸出作為上升數(shù)據(jù)同步時(shí)鐘RCLKDO。如果下降歪斜補(bǔ)償碼F_skeW〈0: 2>的碼值增加，則下降時(shí)鐘FCLK的延遲步進(jìn)數(shù)增力口。如果下降時(shí)鐘FCLK的延遲步進(jìn)數(shù)增加，則下降時(shí)鐘FCLK被延遲得更多。換言之，如果在輸出使能信號(hào)OE被使能的時(shí)間段期間下降歪斜補(bǔ)償碼F_skeW〈0: 2>的碼值增加，則由于第二傳輸線common_nodeB的電容值增加,下降時(shí)鐘FCLK被延遲得更多，且通過(guò)被延遲得更多而被輸出作為下降數(shù)據(jù)同步時(shí)鐘FCLKDO。參見(jiàn)圖4，失配補(bǔ)償驅(qū)動(dòng)器控制單元300包括編碼器310、上拉失配補(bǔ)償驅(qū)動(dòng)器320和下拉失配補(bǔ)償驅(qū)動(dòng)器330。編碼器310被配置成將失配補(bǔ)償碼D_mis〈0: 2>編碼，并產(chǎn)生第一、第二、第三和第四上拉數(shù)據(jù)占空控制信號(hào)uhigh〈0:1>和ulOW〈0:1>以及第一、第二、第三和第四下拉數(shù)據(jù)占空控制信號(hào)dhigh<0:l>和dlow〈0:1>。上拉失配補(bǔ)償驅(qū)動(dòng)器320被配置成將上升內(nèi)部數(shù)據(jù)RDO與上升數(shù)據(jù)同步時(shí)鐘RCLKDO同步以及將下降內(nèi)部數(shù)據(jù)FDO與下降數(shù)據(jù)同步時(shí)鐘FCLKDO同步，并產(chǎn)生初步上拉數(shù)據(jù)Updo_pre。上拉失配補(bǔ)償驅(qū)動(dòng)器320響應(yīng)于第一、第二、第三和第四上拉數(shù)據(jù)占空控制信號(hào)uhigh〈0:1>和ulow〈0:1>來(lái)確定第一上拉驅(qū)動(dòng)能力和第一下拉驅(qū)動(dòng)能力，利用所確定的第一上拉驅(qū)動(dòng)能力和第一下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)初步上拉數(shù)據(jù)Updo_pre，以及產(chǎn)生上拉數(shù)據(jù)updo o上拉失配補(bǔ)償驅(qū)動(dòng)器320包括第一同步部321和上拉數(shù)據(jù)補(bǔ)償驅(qū)動(dòng)部322。第一同步部321被配置成將上升內(nèi)部數(shù)據(jù)RDO與上升數(shù)據(jù)同步時(shí)鐘RCLKDO同步以及將下降內(nèi)部數(shù)據(jù)FDO與下降數(shù)據(jù)同步時(shí)鐘FCLKDO同步，并產(chǎn)生初步上拉數(shù)據(jù)updo_preD第一同步部321包括第一控制反相器IVCll和第二控制反相器IVC12。第一控制反相器IVCll具有接收反相的上升數(shù)據(jù)同步時(shí)鐘RCLKDOb的第一控制端子、接收上升數(shù)據(jù)同步時(shí)鐘RCLKDO的第二控制端子、以及接收上升內(nèi)部數(shù)據(jù)RDO的輸入端子。第二控制反相器IVC12具有接收反相的下降數(shù)據(jù)同步時(shí)鐘FCLKDOb的第一控制端子、接收下降數(shù)據(jù)同步時(shí)鐘FCLKDO的第二控制端子、以及接收下降內(nèi)部數(shù)據(jù)FDO的輸入端子。初步上拉數(shù)據(jù)updo_ pre從第一控制反相器IVCll和第二控制反相器IVC12各自的輸出端子所共同連接的節(jié)點(diǎn)輸出。上拉數(shù)據(jù)補(bǔ)償驅(qū)動(dòng)部322被配置成響應(yīng)于第一、第二、第三和第四上拉數(shù)據(jù)占空控制信號(hào)uhigh〈0:1>和ulow〈0:1>來(lái)確定第一上拉驅(qū)動(dòng)能力和第一下拉驅(qū)動(dòng)能力，利用所確定的第一上拉驅(qū)動(dòng)能力和第一下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)初步上拉數(shù)據(jù)updo_pre，以及產(chǎn)生上拉數(shù)據(jù)updo。上拉數(shù)據(jù)補(bǔ)償驅(qū)動(dòng)部322包括第一補(bǔ)償驅(qū)動(dòng)器323和第二補(bǔ)償驅(qū)動(dòng)器324，以及第一鎖存部分325。第一補(bǔ)償驅(qū)動(dòng)器323被配置成，當(dāng)?shù)谝簧侠瓟?shù)據(jù)占空控制信號(hào)uhigh〈0>具有低電平且初步上拉數(shù)據(jù)updo_pre具有低電平時(shí)上拉第一輸出節(jié)點(diǎn)out_nodeA,而當(dāng)?shù)谌侠瓟?shù)據(jù)占空控制信號(hào)uloW〈0>具有高電平且初步上拉數(shù)據(jù)Updo_pre具有高電平時(shí)下拉第一輸出節(jié)點(diǎn) out_nodeA。第一補(bǔ)償驅(qū)動(dòng)器323包括第三控制反相器IVC13。第三控制反相器IVC13具有接收第一上拉數(shù)據(jù)占空控制信號(hào)uhigh〈0>的第一控制端子、接收第三上拉數(shù)據(jù)占空控制信號(hào)ulow〈0>的第二控制端子、接收初步上拉數(shù)據(jù)updo_pre的輸入端子、以及與第一輸出節(jié)點(diǎn)out_nodeA連接的輸出端子。第二補(bǔ)償驅(qū)動(dòng)器324被配置成，當(dāng)?shù)诙侠瓟?shù)據(jù)占空控制信號(hào)uhigh〈l>具有低電平且初步上拉數(shù)據(jù)updo_pre具有低電平時(shí)上拉第一輸出節(jié)點(diǎn)out_nodeA,而當(dāng)?shù)谒纳侠瓟?shù)據(jù)占空控制信號(hào)uloW〈l>具有高電平且初步上拉數(shù)據(jù)Updo_pre具有高電平時(shí)下拉第一輸出節(jié)點(diǎn) out_nodeA。第二補(bǔ)償驅(qū)動(dòng)器324包括第四控制反相器IVC14。第四控制反相器IVC14具有接收第二上拉數(shù)據(jù)占空控制信號(hào)uhigh〈l>的第一控制端子、接收第四上拉數(shù)據(jù)占空控制信號(hào)ulow〈l>的第二控制端子、接收初步上拉數(shù)據(jù)updo_pre的輸入端子、以及與第一輸出節(jié)點(diǎn)out_nodeA連接的輸出端子。第一鎖存部分325被配置成鎖存初步上拉數(shù)據(jù)Updo_pre并將其傳送至第一輸出節(jié)點(diǎn) out_nodeA。
第一鎖存部分325包括第五反相器IV15和第六反相器IV16。第五反相器IV15具有接收初步上拉數(shù)據(jù)updo_pre的輸入端子，以及與第一輸出節(jié)點(diǎn)out_nodeA連接的輸出端子。第六反相器IV16具有與第五反相器IV15的輸出端子連接的輸入端子，以及與第五反相器IV15的輸入端子連接的輸出端子。上拉數(shù)據(jù)updo從第一輸出節(jié)點(diǎn)out_nodeA輸出，且第一補(bǔ)償驅(qū)動(dòng)器323與第二補(bǔ)償驅(qū)動(dòng)器324的上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力可以彼此不同。第一補(bǔ)償驅(qū)動(dòng)器323和第二補(bǔ)償驅(qū)動(dòng)器324的上拉驅(qū)動(dòng)能力之和為第一上拉驅(qū)動(dòng)能力。此外，第一補(bǔ)償驅(qū)動(dòng)器323和第二補(bǔ)償驅(qū)動(dòng)器324的下拉驅(qū)動(dòng)能力之和為第一下拉驅(qū)動(dòng)能力。因此，如果第一補(bǔ)償驅(qū)動(dòng)器323和第二補(bǔ)償驅(qū)動(dòng)器324的上拉驅(qū)動(dòng)能力增加，則上拉數(shù)據(jù)updo的上升沿的斜率增加且上拉數(shù)據(jù)updo的高脈沖寬度的大小增加，而如果第一補(bǔ)償驅(qū)動(dòng)器323和第二補(bǔ)償驅(qū)動(dòng)器324的下拉驅(qū)動(dòng)能力增加，則上拉數(shù)據(jù)updo的下降沿的斜率增加且上拉數(shù)據(jù)updo的低脈沖寬度的大小增加。上拉失配補(bǔ)償驅(qū)動(dòng)器320還可以包括第一初始化部分326。第一初始化部分326被配置成當(dāng)輸出使能信號(hào)OE被禁止時(shí)將初步上拉數(shù)據(jù)updo-pre鎖定到特定的電平，即高電平。第一初始化部326包括第一晶體管PU。第一晶體管Pll具有接收輸出使能信號(hào)OE的柵極、被施加外部電壓VDD的源極、以及與傳送初步上拉數(shù)據(jù)updo_pre的節(jié)點(diǎn)連接的漏極。下拉失配補(bǔ)償驅(qū)動(dòng)器330被配置成將上升內(nèi)部數(shù)據(jù)RDO與上升數(shù)據(jù)同步時(shí)鐘RCLKDO同步以及將下降內(nèi)部數(shù)據(jù)FDO與下降數(shù)據(jù)同步時(shí)鐘FCLKDO同步，并產(chǎn)生初步下拉數(shù)據(jù)dndo_pre。下拉失配補(bǔ)償驅(qū)動(dòng)器330響應(yīng)于第一、第二、第三和第四下拉數(shù)據(jù)占空控制信號(hào)dhigh〈0:1>和dlow〈0:1>來(lái)確定第二上拉驅(qū)動(dòng)能力和第二下拉驅(qū)動(dòng)能力，利用所確定的第二上拉驅(qū)動(dòng)能力和第二下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)初步下拉數(shù)據(jù)dndo_pre，以及產(chǎn)生下拉數(shù)據(jù)dndo o下拉失配補(bǔ)償驅(qū)動(dòng)器330包括第二同步部331和下拉數(shù)據(jù)補(bǔ)償驅(qū)動(dòng)部332。第二同步部331被配置成將上升內(nèi)部數(shù)據(jù)RDO與上升數(shù)據(jù)同步時(shí)鐘RCLKDO同步以及將下降內(nèi)部數(shù)據(jù)FDO與下降數(shù)據(jù)同步時(shí)鐘FCLKDO同步，并產(chǎn)生初步下拉數(shù)據(jù)dndo_pre o第二同步部331包括第五控制反相器IVC15和第六控制反相器IVC16。第五控制反相器IVC15具有接收反相的上升數(shù)據(jù)同步時(shí)鐘RCLKDOb的第一控制端子、接收上升數(shù)據(jù)同步時(shí)鐘RCLKDO的第二控制端子、以及接收上升內(nèi)部數(shù)據(jù)RDO的輸入端子。第六控制反相器IVC16具有接收反相的下降數(shù)據(jù)同步時(shí)鐘FCLKDOb的第一控制端子、接收下降數(shù)據(jù)同步時(shí)鐘FCLKDO的第二控制端子、以及接收下降內(nèi)部數(shù)據(jù)FDO的輸入端子。初步下拉數(shù)據(jù)dndo_pre從第五控制反相器IVC15和第六控制反相器IVC16各自的輸出端子所共同連接的節(jié)點(diǎn)輸出。下拉數(shù)據(jù)補(bǔ)償驅(qū)動(dòng)部332被配置成響應(yīng)于第一、第二、第三和第四下拉數(shù)據(jù)占空控制信號(hào)dhigh〈0:1>和dlow〈0:1>來(lái)確定第二上拉驅(qū)動(dòng)能力和第二下拉驅(qū)動(dòng)能力，利用所確定的第二上拉驅(qū)動(dòng)能力和第二下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)初步下拉數(shù)據(jù)dndo_pre，以及產(chǎn)生下拉數(shù)據(jù)dndo。下拉數(shù)據(jù)補(bǔ)償驅(qū)動(dòng)部332包括第三補(bǔ)償驅(qū)動(dòng)器333和第四補(bǔ)償驅(qū)動(dòng)器334，以及第、二鎖存部分335。第三補(bǔ)償驅(qū)動(dòng)器333被配置成，當(dāng)?shù)谝幌吕瓟?shù)據(jù)占空控制信號(hào)dhigh〈0>具有低電平且初步下拉數(shù)據(jù)dndo_pre具有低電平時(shí)上拉第二輸出節(jié)點(diǎn)out_nodeB,而當(dāng)?shù)谌吕瓟?shù)據(jù)占空控制信號(hào)dlow〈0>具有高電平且初步下拉數(shù)據(jù)dndo_pre具有高電平時(shí)下拉第二輸出節(jié)點(diǎn) out_nodeB。第三補(bǔ)償驅(qū)動(dòng)器333包括第七控制反相器IVC17。第七控制反相器IVC17具有接收第一下拉數(shù)據(jù)占空控制信號(hào)dhigh〈0>的第一控制端子、接收第三下拉數(shù)據(jù)占空控制信號(hào)dlow〈0>的第二控制端子、接收初步下拉數(shù)據(jù)dndo_pre的輸入端子、以及與第二輸出節(jié)點(diǎn)out_nodeB連接的輸出端子。第四補(bǔ)償驅(qū)動(dòng)器334被配置成，當(dāng)?shù)诙吕瓟?shù)據(jù)占空控制信號(hào)dhigh〈l>具有低電平且初步下拉數(shù)據(jù)dndo_pre具有低電平時(shí)上拉第二輸出節(jié)點(diǎn)out_nodeB,而當(dāng)?shù)谒南吕瓟?shù)據(jù)占空控制信號(hào)dlow〈l>具有高電平且初步下拉數(shù)據(jù)dndo_pre具有高電平時(shí)下拉第二輸 出節(jié)點(diǎn) out_nodeB。第四補(bǔ)償驅(qū)動(dòng)器334包括第八控制反相器IVC18。第八控制反相器IVC18具有接收第二下拉數(shù)據(jù)占空控制信號(hào)dhigh〈l>的第一控制端子、接收第四下拉數(shù)據(jù)占空控制信號(hào)dlow〈l>的第二控制端子、接收初步下拉數(shù)據(jù)dndo_pre的輸入端子，以及與第二輸出節(jié)點(diǎn)out_nodeB連接的輸出端子。第二鎖存部分335被配置成鎖存初步下拉數(shù)據(jù)dndo_pre并將其傳送至第二輸出節(jié)點(diǎn) out_nodeB。第二鎖存部分335包括第七和第八反相器IV17和IV18。第七反相器IV17具有接收初步下拉數(shù)據(jù)dndo_pre的輸入端子，以及與第二輸出節(jié)點(diǎn)out_nodeB連接的輸出端子。第八反相器IV18具有與第七反相器IV17的輸出端子相連接的輸入端子，以及與第七反相器IV17的輸入端子相連接的輸出端子。下拉數(shù)據(jù)dndo從第二輸出節(jié)點(diǎn)out_nodeB輸出，且第三補(bǔ)償驅(qū)動(dòng)器333與第四補(bǔ)償驅(qū)動(dòng)器334的上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力可以彼此不同。第三補(bǔ)償驅(qū)動(dòng)器333和第四補(bǔ)償驅(qū)動(dòng)器334的上拉驅(qū)動(dòng)能力之和為第二上拉驅(qū)動(dòng)能力。此外，第三補(bǔ)償驅(qū)動(dòng)器333和第四補(bǔ)償驅(qū)動(dòng)器334的下拉驅(qū)動(dòng)能力之和為第二下拉驅(qū)動(dòng)能力。因此，如果第三補(bǔ)償驅(qū)動(dòng)器333和第四補(bǔ)償驅(qū)動(dòng)器334的上拉驅(qū)動(dòng)能力增加，則下拉數(shù)據(jù)dndo的上升沿的斜率增加且下拉數(shù)據(jù)dndo的高脈沖寬度的大小增加，而如果第三補(bǔ)償驅(qū)動(dòng)器333和第四補(bǔ)償驅(qū)動(dòng)器334的下拉驅(qū)動(dòng)能力增加，則下拉數(shù)據(jù)dndo的下降沿的斜率增加且下拉數(shù)據(jù)dndo的低脈沖寬度的大小增加。下拉失配補(bǔ)償驅(qū)動(dòng)器330還可以包括第二初始化部分336。第二初始化部分336被配置成當(dāng)輸出使能信號(hào)OE被禁止時(shí)將初步下拉數(shù)據(jù)dndo-pre鎖定到特定的電平，即低電平。第二初始化部分336包括第二晶體管Nil。第二晶體管Nll具有接收反相的輸出使能信號(hào)OEb的柵極、與用于傳送初步下拉數(shù)據(jù)dndo_pre的節(jié)點(diǎn)連接的漏極、以及與接地端子VSS連接的源極。第一、第二.....第八控制反相器IVC11、IVC12.....IVC18可以用相同的方式來(lái)
配置。因此，將僅僅描述第二控制反相器IVC12的配置，且在本文中將省略對(duì)其他控制反相器IVCll和IVC13至IVC18的配置的描述。
第二控制反相器IVC12包括第三、第四、第五和第六晶體管P12、P13、N12和N13。第三晶體管P12具有接收反相的下降數(shù)據(jù)同步時(shí)鐘FCLKDOb的柵極，以及被施加外部電壓VDD的源極。第四晶體管P13具有接收下降內(nèi)部數(shù)據(jù)FDO的柵極，以及與第三晶體管P12的漏極連接的源極。第五晶體管N12具有接收下降內(nèi)部數(shù)據(jù)FDO的柵極，以及與第四晶體管P13的漏極連接的漏極。第六晶體管N13具有接收下降數(shù)據(jù)同步時(shí)鐘FCLKDO的柵極、與第五晶體管N12的源極連接的漏極、以及與接地端子VSS連接的源極。初步上拉數(shù)據(jù)updo_pre從第四晶體管P13和第五晶體管N12共同連接的節(jié)點(diǎn)輸出。圖5示出由圖4所示的編碼器310將失配補(bǔ)償碼D_mis〈0: 2>編碼的結(jié)果，即，取決于失配補(bǔ)償碼D_mis〈0: 2>的第一、第二、第三和第四上拉數(shù)據(jù)占空控制信號(hào)uhigh〈0: 1>和ulow〈0:1>以及第一、第二、第三和第四下拉數(shù)據(jù)占空控制信號(hào)dhigh〈0:1>和dlow〈0:1>。此外，圖5示出利用取決于失配補(bǔ)償碼D_mis〈0:2>的第一、第二、第三和第四上拉數(shù)據(jù)占空控制信號(hào)uhigh〈0:l>和ulOW〈0:l>以及第一、第二、第三和第四下拉數(shù)據(jù)占空控制信號(hào)dhigh<0:l>和dloW〈0:1>而借助于失配補(bǔ)償驅(qū)動(dòng)器控制單元300所實(shí)現(xiàn)的針對(duì)上拉數(shù)據(jù) updo和下拉數(shù)據(jù)dndo的高脈沖寬度控制步進(jìn)、即占空高步進(jìn)，以及低脈沖寬度控制步進(jìn)、即占空低步進(jìn)。具體地，可以將配置實(shí)施成使得上拉數(shù)據(jù)updo和下拉數(shù)據(jù)dndo的高脈沖寬度的大小隨著高脈沖寬度控制步進(jìn)數(shù)、即占空高步進(jìn)數(shù)的增加而增加。此外，可以將配置實(shí)現(xiàn)成使得上拉數(shù)據(jù)updo和下拉數(shù)據(jù)dndo的低脈沖寬度的大小隨低脈沖寬度控制步進(jìn)數(shù)、即占空低步進(jìn)數(shù)的增加而增加。在圖5中，“正?！北硎镜氖牵醪缴侠瓟?shù)據(jù)Updo_pre和初步下拉數(shù)據(jù)dndo_pre的高脈沖寬度或低脈沖寬度的大小與上拉數(shù)據(jù)updo和下拉數(shù)據(jù)dndo的高脈沖寬度或低脈沖寬度的大小相同。本發(fā)明的實(shí)施例中所采用的上升歪斜補(bǔ)償碼R_skew〈0:2>、下降歪斜補(bǔ)償碼F_skew<0:2>和失配補(bǔ)償碼D_mis〈0:2>的各個(gè)比特信號(hào)是由圖6所示的熔絲信號(hào)發(fā)生單元500產(chǎn)生的信號(hào)。熔絲信號(hào)發(fā)生單兀500可以響應(yīng)于測(cè)試信號(hào)Test來(lái)確定熔絲信號(hào)fuse_signal的電平。根據(jù)一個(gè)例子，當(dāng)測(cè)試信號(hào)Test被禁止為低電平時(shí)，熔絲信號(hào)發(fā)生單元500可以根據(jù)熔絲FUSE是否被切斷來(lái)確定熔絲信號(hào)fuse_signal的電平。熔絲信號(hào)發(fā)生單元500包括第七晶體管P14和第八晶體管N14，熔絲FUSE，第九、第十和第i^一反相器IV19、IV20和IV21，以及或非門(mén)NORlI。第七晶體管P14具有接收復(fù)位信號(hào)reset的柵極以及被施加外部電壓VDD的源極。熔絲FUSE的一端與第七晶體管P14的漏極連接。第八晶體管N14具有接收復(fù)位信號(hào)reset的柵極、與熔絲FUSE的另一端連接的漏極、以及與接地端子VSS連接的源極。第九反相器IV19的輸入端子同連接熔絲FUSE的所述另一端與第八晶體管N14的節(jié)點(diǎn)相連接。第十反相器IV20具有與第九反相器IV19的輸出端子連接的輸入端子，以及與第九反相器IV19的輸入端子連接的輸出端子。或非門(mén)N0R11接收第九反相器IV19的輸出信號(hào)和測(cè)試信號(hào)Test。第H^一反相器IV21接收或非門(mén)N0R11的輸出信號(hào)并輸出熔絲信號(hào)fuse_signal。下面將參照?qǐng)DI至圖5描述如上述配置的根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置的數(shù)據(jù)輸出電路的操作。時(shí)鐘發(fā)生單元100產(chǎn)生上升時(shí)鐘RCLK和下降時(shí)鐘FCLK。時(shí)鐘歪斜補(bǔ)償中繼器組200在輸出使能信號(hào)OE的使能時(shí)間段期間響應(yīng)于上升歪斜補(bǔ)償碼R_skeW〈0:2>來(lái)確定用于延遲上升時(shí)鐘RCLK的延遲量，利用所確定的延遲量來(lái)延遲上升時(shí)鐘RCLK，以及輸出上升數(shù)據(jù)同步時(shí)鐘RCLKDO。另外，時(shí)鐘歪斜補(bǔ)償中繼器組200在輸出使能信號(hào)OE的使能時(shí)間段期間響應(yīng)于下降歪斜補(bǔ)償碼F_skeW〈0: 2>來(lái)確定用于延遲下降時(shí)鐘FCLK的延遲量，利用所確定的延遲量來(lái)延遲下降時(shí)鐘FCLK，以及輸出下降數(shù)據(jù)同步時(shí)鐘FCLKD0。時(shí)鐘歪斜補(bǔ)償中繼器組200被配置成使上升數(shù)據(jù)同步時(shí)鐘RCLKDO和下降數(shù)據(jù)同步時(shí)鐘FCLKDO的歪斜最小化。如從圖3可以看出，可以通過(guò)根據(jù)上升歪斜補(bǔ)償碼R_skew〈0:2>來(lái)增加或減少上升時(shí)鐘RCLK的延遲步進(jìn)數(shù)來(lái)增加或減少上升時(shí)鐘RCLK的延遲量，以及可以通過(guò)根據(jù)下降歪斜補(bǔ)償碼F_skew〈0:2>來(lái)增加或減少下降時(shí)鐘FCLK的延遲步進(jìn)數(shù)來(lái)增加或減少下降時(shí)鐘FCLK的延遲量。失配補(bǔ)償驅(qū)動(dòng)器控制單元300將上升內(nèi)部數(shù)據(jù)RDO與上升數(shù)據(jù)同步時(shí)鐘RCLKDO同步，并輸出被同步的上升內(nèi)部數(shù)據(jù)RDO作為上拉數(shù)據(jù)updo。響應(yīng)于失配補(bǔ)償碼D_mis〈0:2>來(lái)確定上拉數(shù)據(jù)updo的高脈沖寬度或低脈沖寬度的大小。另外，失配補(bǔ)償驅(qū)動(dòng) 器控制單元300將下降內(nèi)部數(shù)據(jù)FDO與下降數(shù)據(jù)同步時(shí)鐘FCLKDO同步，并輸出被同步的下降內(nèi)部數(shù)據(jù)FDO作為下拉數(shù)據(jù)dndo。響應(yīng)于失配補(bǔ)償碼D_mis〈0: 2>來(lái)確定下拉數(shù)據(jù)dndo的高脈沖寬度或低脈沖寬度的大小。失配補(bǔ)償驅(qū)動(dòng)器控制單元300被配置成響應(yīng)于失配補(bǔ)償碼D_mis〈0:2>來(lái)控制上拉數(shù)據(jù)updo的高脈沖寬度或低脈沖寬度的大小，以控制上拉數(shù)據(jù)updo的占空。具體地，失配補(bǔ)償驅(qū)動(dòng)器控制單元300被配置成根據(jù)失配補(bǔ)償碼D_mis〈0: 2>來(lái)確定上拉數(shù)據(jù)updo的上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力，以控制上拉數(shù)據(jù)updo的高脈沖寬度或低脈沖寬度的大小。另外，失配補(bǔ)償驅(qū)動(dòng)器控制單元300被配置成響應(yīng)于失配補(bǔ)償碼D_mis〈0: 2>來(lái)控制下拉數(shù)據(jù)dndo的高脈沖寬度或低脈沖寬度的大小，以控制下拉數(shù)據(jù)dndo的占空。具體地，失配補(bǔ)償驅(qū)動(dòng)器控制單元300被配置成根據(jù)失配補(bǔ)償碼D_mis〈0: 2>來(lái)確定下拉數(shù)據(jù)dndo的上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力，以控制下拉數(shù)據(jù)dndo的高脈沖寬度和低脈沖寬度的大小。數(shù)據(jù)輸出驅(qū)動(dòng)器400響應(yīng)于上拉數(shù)據(jù)updo和下拉數(shù)據(jù)dndo而將輸出數(shù)據(jù)Dout輸出至半導(dǎo)體裝置外部。因此，在本發(fā)明的實(shí)施例中，即使當(dāng)上升時(shí)鐘RCLK與下降時(shí)鐘FCLK之間出現(xiàn)歪斜時(shí)，時(shí)鐘歪斜補(bǔ)償中繼器組200也可以補(bǔ)償上升時(shí)鐘RCLK與下降時(shí)鐘FCLK之間的歪斜。失配補(bǔ)償驅(qū)動(dòng)器控制單元300可以通過(guò)控制上拉數(shù)據(jù)updo和下拉數(shù)據(jù)dndo的占空來(lái)補(bǔ)償上拉數(shù)據(jù)updo和下拉數(shù)據(jù)dndo之間的歪斜。因此，在本發(fā)明的實(shí)施例中，可以優(yōu)化要輸出至半導(dǎo)體裝置外部的輸出數(shù)據(jù)Dout。盡管以上已描述了一些實(shí)施例，但是本領(lǐng)域技術(shù)人員將會(huì)理解的是，描述的實(shí)施例僅是示例。因此，本文描述的半導(dǎo)體裝置的數(shù)據(jù)輸出電路不應(yīng)限于描述的實(shí)施例。確切地說(shuō)，本文描述的半導(dǎo)體裝置的數(shù)據(jù)輸出電路應(yīng)當(dāng)僅根據(jù)權(quán)利要求并結(jié)合上述說(shuō)明書(shū)和附圖來(lái)限定。
權(quán)利要求
1.一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路，包括 時(shí)鐘歪斜補(bǔ)償中繼器，所述時(shí)鐘歪斜補(bǔ)償中繼器被配置成響應(yīng)于歪斜補(bǔ)償碼來(lái)控制時(shí)鐘的延遲量，并輸出數(shù)據(jù)同步時(shí)鐘； 失配補(bǔ)償驅(qū)動(dòng)器，所述失配補(bǔ)償驅(qū)動(dòng)器被配置成通過(guò)根據(jù)失配補(bǔ)償碼來(lái)控制內(nèi)部數(shù)據(jù)的轉(zhuǎn)變定時(shí)而將所述內(nèi)部數(shù)據(jù)與所述數(shù)據(jù)同步時(shí)鐘同步并且輸出與所述數(shù)據(jù)同步時(shí)鐘同步的所述內(nèi)部數(shù)據(jù)；以及 數(shù)據(jù)輸出驅(qū)動(dòng)器，所述數(shù)據(jù)輸出驅(qū)動(dòng)器被配置成響應(yīng)于所述失配補(bǔ)償驅(qū)動(dòng)器的輸出來(lái)產(chǎn)生輸出數(shù)據(jù)。
2.如權(quán)利要求I所述的數(shù)據(jù)輸出電路，其中，所述歪斜補(bǔ)償碼和所述失配補(bǔ)償碼的碼值根據(jù)測(cè)試信號(hào)或熔絲是否被切斷來(lái)產(chǎn)生。
3.如權(quán)利要求I所述的數(shù)據(jù)輸出電路，其中，所述時(shí)鐘歪斜補(bǔ)償中繼器包括 多個(gè)負(fù)載控制部，所述多個(gè)負(fù)載控制部被配置成響應(yīng)于所述歪斜補(bǔ)償碼來(lái)控制傳輸線的負(fù)載；以及 驅(qū)動(dòng)器，所述驅(qū)動(dòng)器被配置成驅(qū)動(dòng)經(jīng)由所述傳輸線傳送的信號(hào)，并輸出所述數(shù)據(jù)同步時(shí)鐘。
4.如權(quán)利要求3所述的數(shù)據(jù)輸出電路，其中，所述多個(gè)負(fù)載控制部分別響應(yīng)于所述歪斜補(bǔ)償碼來(lái)控制是否激活與所述傳輸線連接的電容器。
5.如權(quán)利要求I所述的數(shù)據(jù)輸出電路，其中，所述失配補(bǔ)償驅(qū)動(dòng)器包括 同步部，所述同步部被配置成與所述數(shù)據(jù)同步時(shí)鐘同步地輸出所述內(nèi)部數(shù)據(jù)；以及 補(bǔ)償驅(qū)動(dòng)部，所述補(bǔ)償驅(qū)動(dòng)部被配置成用根據(jù)所述失配補(bǔ)償碼所確定的驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)所述同步部的輸出。
6.如權(quán)利要求5所述的數(shù)據(jù)輸出電路，其中，所述補(bǔ)償驅(qū)動(dòng)部響應(yīng)于所述失配補(bǔ)償碼來(lái)確定上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力，并用所確定的上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力來(lái)輸出所述同步部的輸出。
7.一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路，包括 時(shí)鐘歪斜補(bǔ)償中繼器組，所述時(shí)鐘歪斜補(bǔ)償中繼器組被配置成響應(yīng)于上升歪斜補(bǔ)償碼來(lái)延遲上升時(shí)鐘并輸出上升數(shù)據(jù)同步時(shí)鐘，以及響應(yīng)于下降歪斜補(bǔ)償碼來(lái)延遲下降時(shí)鐘并輸出下降數(shù)據(jù)同步時(shí)鐘； 失配補(bǔ)償驅(qū)動(dòng)器控制單元，所述失配補(bǔ)償驅(qū)動(dòng)器控制單元被配置成將上升內(nèi)部數(shù)據(jù)和下降內(nèi)部數(shù)據(jù)與所述上升數(shù)據(jù)同步時(shí)鐘和所述下降數(shù)據(jù)同步時(shí)鐘同步，響應(yīng)于失配補(bǔ)償碼來(lái)確定上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力，利用所確定的上拉驅(qū)動(dòng)能力和下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)被同步的數(shù)據(jù)，并輸出上拉數(shù)據(jù)和下拉數(shù)據(jù)；以及 數(shù)據(jù)輸出驅(qū)動(dòng)器，所述數(shù)據(jù)輸出驅(qū)動(dòng)器被配置成響應(yīng)于所述上拉數(shù)據(jù)和所述下拉數(shù)據(jù)來(lái)輸出數(shù)據(jù)。
8.如權(quán)利要求7所述的數(shù)據(jù)輸出電路，其中，所述時(shí)鐘歪斜補(bǔ)償中繼器組包括 第一時(shí)鐘歪斜補(bǔ)償中繼器，所述第一時(shí)鐘歪斜補(bǔ)償中繼器被配置成在輸出使能信號(hào)的使能時(shí)間段期間響應(yīng)于所述上升歪斜補(bǔ)償碼來(lái)延遲所述上升時(shí)鐘并輸出所述上升數(shù)據(jù)同步時(shí)鐘；以及 第二時(shí)鐘歪斜補(bǔ)償中繼器，所述第二時(shí)鐘歪斜補(bǔ)償器被配置成在所述輸出使能信號(hào)的使能時(shí)間段期間響應(yīng)于所述下降歪斜補(bǔ)償碼來(lái)延遲所述下降時(shí)鐘并輸出所述下降數(shù)據(jù)同步時(shí)鐘。
9.如權(quán)利要求8所述的數(shù)據(jù)輸出電路，其中，所述第一時(shí)鐘歪斜補(bǔ)償中繼器包括 節(jié)點(diǎn)電平控制部，所述節(jié)點(diǎn)電平控制部被配置成在所述輸出使能信號(hào)的使能時(shí)間段期間響應(yīng)于所述上升時(shí)鐘來(lái)改變傳輸線的電壓電平； 多個(gè)負(fù)載控制部，所述多個(gè)負(fù)載控制部被配置成響應(yīng)于所述上升歪斜補(bǔ)償碼來(lái)增加或減少所述傳輸線的電容；以及 驅(qū)動(dòng)器，所述驅(qū)動(dòng)器被配置成驅(qū)動(dòng)所述傳輸線的電壓并輸出所述上升數(shù)據(jù)同步時(shí)鐘。
10.如權(quán)利要求9所述的數(shù)據(jù)輸出電路，其中，當(dāng)所述上升歪斜補(bǔ)償碼的碼值增加時(shí)，所述多個(gè)負(fù)載控制部增加所述傳輸線的電容值。
11.如權(quán)利要求10所述的數(shù)據(jù)輸出電路，其中，所述第二時(shí)鐘歪斜補(bǔ)償中繼器包括 節(jié)點(diǎn)電平控制部，所述節(jié)點(diǎn)電平控制部被配置成在所述輸出使能信號(hào)的使能時(shí)間段期間響應(yīng)于所述下降時(shí)鐘來(lái)改變傳輸線的電壓電平； 多個(gè)負(fù)載控制部，所述多個(gè)負(fù)載控制部被配置成響應(yīng)于所述下降歪斜補(bǔ)償碼來(lái)增加或減少所述傳輸線的電容；以及 驅(qū)動(dòng)器，所述驅(qū)動(dòng)器被配置成驅(qū)動(dòng)所述傳輸線的電壓并輸出所述下降數(shù)據(jù)同步時(shí)鐘。
12.如權(quán)利要求11所述的數(shù)據(jù)輸出電路，其中，當(dāng)所述下降歪斜補(bǔ)償碼的碼值增加時(shí)，所述多個(gè)負(fù)載控制部增加所述傳輸線的電容值。
13.如權(quán)利要求7所述的數(shù)據(jù)輸出電路，其中，所述失配補(bǔ)償驅(qū)動(dòng)器控制單元包括 編碼器，所述編碼器被配置成對(duì)所述失配補(bǔ)償碼進(jìn)行編碼，并產(chǎn)生上拉數(shù)據(jù)占空控制信號(hào)和下拉數(shù)據(jù)占空控制信號(hào)； 上拉失配補(bǔ)償驅(qū)動(dòng)器，所述上拉失配補(bǔ)償驅(qū)動(dòng)器被配置成將所述上升內(nèi)部數(shù)據(jù)與所述上升數(shù)據(jù)同步時(shí)鐘同步以及將所述下降內(nèi)部數(shù)據(jù)與所述下降數(shù)據(jù)同步時(shí)鐘同步，產(chǎn)生初步上拉數(shù)據(jù)，響應(yīng)于所述上拉數(shù)據(jù)占空控制信號(hào)來(lái)確定第一上拉驅(qū)動(dòng)能力和第一下拉驅(qū)動(dòng)能力，利用所確定的第一上拉驅(qū)動(dòng)能力和第一下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)所述初步上拉數(shù)據(jù)，以及產(chǎn)生所述上拉數(shù)據(jù)；以及 下拉失配補(bǔ)償驅(qū)動(dòng)器，所述下拉失配補(bǔ)償驅(qū)動(dòng)器被配置成將所述上升內(nèi)部數(shù)據(jù)與所述上升數(shù)據(jù)同步時(shí)鐘同步以及將所述下降內(nèi)部數(shù)據(jù)與所述下降數(shù)據(jù)同步時(shí)鐘同步，產(chǎn)生初步下拉數(shù)據(jù)，響應(yīng)于所述下拉數(shù)據(jù)占空控制信號(hào)來(lái)確定第二上拉驅(qū)動(dòng)能力和第二下拉驅(qū)動(dòng)能力，利用所確定的第二上拉驅(qū)動(dòng)能力和第二下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)所述初步下拉數(shù)據(jù)，以及產(chǎn)生所述下拉數(shù)據(jù)。
14.如權(quán)利要求13所述的數(shù)據(jù)輸出電路，其中，所述上拉失配補(bǔ)償驅(qū)動(dòng)器包括 同步部，所述同步部被配置成將所述上升內(nèi)部數(shù)據(jù)與所述上升數(shù)據(jù)同步時(shí)鐘同步以及將所述下降內(nèi)部數(shù)據(jù)與所述下降數(shù)據(jù)同步時(shí)鐘同步，并產(chǎn)生所述初步上拉數(shù)據(jù)；以及 多個(gè)補(bǔ)償驅(qū)動(dòng)器，所述多個(gè)補(bǔ)償驅(qū)動(dòng)器被配置成響應(yīng)于所述上拉數(shù)據(jù)占空控制信號(hào)來(lái)確定所述第一上拉驅(qū)動(dòng)能力和所述第一下拉驅(qū)動(dòng)能力，利用所確定的第一上拉驅(qū)動(dòng)能力和第一下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)所述初步上拉數(shù)據(jù)，以及輸出所述上拉數(shù)據(jù)。
15.如權(quán)利要求14所述的數(shù)據(jù)輸出電路，其中，所述上拉失配補(bǔ)償驅(qū)動(dòng)器還包括 初始化部分，所述初始化部分被配置成響應(yīng)于所述輸出使能信號(hào)而將所述初步上拉數(shù)據(jù)鎖定到特定的電平。
16.如權(quán)利要求13所述的數(shù)據(jù)輸出電路，其中，所述下拉失配補(bǔ)償驅(qū)動(dòng)器包括 同步部，所述同步部被配置成將所述上升內(nèi)部數(shù)據(jù)與所述上升數(shù)據(jù)同步時(shí)鐘同步以及將所述下降內(nèi)部數(shù)據(jù)與所述下降數(shù)據(jù)同步時(shí)鐘同步，并產(chǎn)生所述初步下拉數(shù)據(jù)；以及 多個(gè)補(bǔ)償驅(qū)動(dòng)器，所述多個(gè)補(bǔ)償驅(qū)動(dòng) 器被配置成響應(yīng)于所述下拉數(shù)據(jù)占空控制信號(hào)來(lái)確定所述第二上拉驅(qū)動(dòng)能力和所述第二下拉驅(qū)動(dòng)能力，利用所確定的第二上拉驅(qū)動(dòng)能力和第二下拉驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)所述初步下拉數(shù)據(jù)，以及輸出所述下拉數(shù)據(jù)。
17.如權(quán)利要求16所述的數(shù)據(jù)輸出電路，其中，所述下拉失配補(bǔ)償驅(qū)動(dòng)器還包括 初始化部分，所述初始化部分被配置成響應(yīng)于所述輸出使能信號(hào)而將所述初步下拉數(shù)據(jù)鎖定到特定的電平。
18.一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路，包括 第一時(shí)鐘歪斜補(bǔ)償中繼器，所述第一時(shí)鐘歪斜補(bǔ)償中繼器具有用于接收上升時(shí)鐘并將其傳送至第一驅(qū)動(dòng)器的第一傳輸線，且被配置成響應(yīng)于上升歪斜補(bǔ)償碼來(lái)增加或減少所述第一傳輸線的電容，所述第一驅(qū)動(dòng)器被配置成將經(jīng)由所述第一傳輸線傳送的所述上升時(shí)鐘輸出作為上升數(shù)據(jù)同步時(shí)鐘； 第二時(shí)鐘歪斜補(bǔ)償中繼器，所述第二時(shí)鐘歪斜補(bǔ)償中繼器具有用于接收下降時(shí)鐘并將其傳送至第二驅(qū)動(dòng)器的第二傳輸線，且被配置成響應(yīng)于下降歪斜補(bǔ)償碼來(lái)增加或減少所述第二傳輸線的電容，所述第二驅(qū)動(dòng)器被配置成將經(jīng)由所述第二傳輸線傳送的所述下降時(shí)鐘輸出作為下降數(shù)據(jù)同步時(shí)鐘； 失配補(bǔ)償驅(qū)動(dòng)器控制單元，所述失配補(bǔ)償驅(qū)動(dòng)器控制單元被配置成與所述上升數(shù)據(jù)同步時(shí)鐘和所述下降數(shù)據(jù)同步時(shí)鐘同步地輸出上升內(nèi)部數(shù)據(jù)和下降內(nèi)部數(shù)據(jù)；以及 數(shù)據(jù)輸出驅(qū)動(dòng)器，所述數(shù)據(jù)輸出驅(qū)動(dòng)器被配置成響應(yīng)于所述失配補(bǔ)償驅(qū)動(dòng)器控制單元的輸出來(lái)產(chǎn)生輸出數(shù)據(jù)。
19.如權(quán)利要求18所述的數(shù)據(jù)輸出電路，其中，所述第一時(shí)鐘歪斜補(bǔ)償中繼器和所述第二時(shí)鐘歪斜補(bǔ)償中繼器響應(yīng)于所述上升歪斜補(bǔ)償碼和所述下降歪斜補(bǔ)償碼來(lái)控制是否激活與所述第一傳輸線和所述第二傳輸線相連接的多個(gè)電容器。
20.一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路，包括 時(shí)鐘歪斜補(bǔ)償中繼器組，所述時(shí)鐘歪斜補(bǔ)償中繼器組被配置成接收上升時(shí)鐘和下降時(shí)鐘并輸出上升數(shù)據(jù)同步時(shí)鐘和下降數(shù)據(jù)同步時(shí)鐘； 失配補(bǔ)償驅(qū)動(dòng)器控制單元，所述失配補(bǔ)償驅(qū)動(dòng)器控制單元被配置成分別將上升內(nèi)部數(shù)據(jù)和下降內(nèi)部數(shù)據(jù)與所述上升數(shù)據(jù)同步時(shí)鐘和所述下降數(shù)據(jù)同步時(shí)鐘同步，并且用根據(jù)失配補(bǔ)償碼的驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)并輸出被同步的數(shù)據(jù)；以及 數(shù)據(jù)輸出驅(qū)動(dòng)器，所述數(shù)據(jù)輸出驅(qū)動(dòng)器被配置成響應(yīng)于所述失配補(bǔ)償驅(qū)動(dòng)器控制單元的輸出來(lái)產(chǎn)生輸出數(shù)據(jù)。
21.如權(quán)利要求20所述的數(shù)據(jù)輸出電路，其中，所述失配補(bǔ)償驅(qū)動(dòng)器控制單元包括 編碼器，所述編碼器被配置成對(duì)所述失配補(bǔ)償碼進(jìn)行編碼，并產(chǎn)生上拉數(shù)據(jù)占空控制信號(hào)和下拉數(shù)據(jù)占空控制信號(hào)； 上拉失配補(bǔ)償驅(qū)動(dòng)器，所述上拉失配補(bǔ)償驅(qū)動(dòng)器被配置成將所述上升內(nèi)部數(shù)據(jù)與所述上升數(shù)據(jù)同步時(shí)鐘同步以及將所述下降內(nèi)部數(shù)據(jù)與所述下降數(shù)據(jù)同步時(shí)鐘同步，產(chǎn)生初步上拉數(shù)據(jù)，并用根據(jù)所述上拉數(shù)據(jù)占空控制信號(hào)的驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)和輸出所產(chǎn)生的初步上拉數(shù)據(jù)；以及 下拉失配補(bǔ)償驅(qū)動(dòng)器，所述下拉失配補(bǔ)償驅(qū)動(dòng)器被配置成將所述上升內(nèi)部數(shù)據(jù)與所述上升數(shù)據(jù)同步時(shí)鐘同步以及將所述下降內(nèi)部數(shù)據(jù)與所述下降數(shù)據(jù)同步時(shí)鐘同步，產(chǎn)生初步下拉數(shù)據(jù)，并用根據(jù)所述下拉數(shù)據(jù)占空控制信號(hào)的驅(qū)動(dòng)能力來(lái)驅(qū)動(dòng)和輸出所產(chǎn)生的初步下拉數(shù)據(jù)。
22.如權(quán)利要求21所述的數(shù)據(jù)輸出電路，其中，所述數(shù)據(jù)輸出驅(qū)動(dòng)器響應(yīng)于所述上拉失配補(bǔ)償驅(qū)動(dòng)器和所述下拉失配補(bǔ)償驅(qū)動(dòng)器的輸出來(lái)產(chǎn)生所述輸出數(shù)據(jù)。
全文摘要
本發(fā)明公開(kāi)一種半導(dǎo)體裝置的數(shù)據(jù)輸出電路，包括時(shí)鐘歪斜補(bǔ)償中繼器，被配置成響應(yīng)于歪斜補(bǔ)償碼來(lái)控制時(shí)鐘的延遲量，并輸出數(shù)據(jù)同步時(shí)鐘；失配補(bǔ)償驅(qū)動(dòng)器，被配置成通過(guò)根據(jù)失配補(bǔ)償碼來(lái)控制內(nèi)部數(shù)據(jù)的轉(zhuǎn)變定時(shí)而將內(nèi)部數(shù)據(jù)與數(shù)據(jù)同步時(shí)鐘同步并輸出與數(shù)據(jù)同步時(shí)鐘同步的內(nèi)部數(shù)據(jù)；以及數(shù)據(jù)輸出驅(qū)動(dòng)器，被配置成響應(yīng)于失配補(bǔ)償驅(qū)動(dòng)器的輸出來(lái)產(chǎn)生輸出數(shù)據(jù)。
文檔編號(hào)G11C7/10GK102737699SQ20111036510
公開(kāi)日2012年10月17日 申請(qǐng)日期2011年11月17日 優(yōu)先權(quán)日2011年3月31日
發(fā)明者李東郁 申請(qǐng)人:海力士半導(dǎo)體有限公司