專利名稱：一種高密度、高魯棒性的亞閾值存儲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高密度、高魯棒性的亞閾值存儲電路，屬于集成電路設(shè)計領(lǐng)域。
背景技術(shù)：
存儲電路是現(xiàn)代數(shù)字系統(tǒng)的重要組成部分，存儲密度不斷增加的同時功耗問題越來越成為人們關(guān)注的熱點，特別是隨著便攜式設(shè)備的普及。亞閾值設(shè)計通過降低數(shù)字電路的電源電壓到晶體管的閾值電壓以下來成平方關(guān)系的降低電路的動態(tài)及靜態(tài)功耗。研究表明，數(shù)字電路能耗最優(yōu)的工作電壓位于亞閾值區(qū)域，因此亞閾值設(shè)計在近年成為了人們研究的熱點，特別是亞閾值存儲電路的研究。雖然亞閾值存儲電路在降低功耗方面有巨大的優(yōu)勢，但是電源電壓低至亞閾值區(qū)域?qū)υO(shè)計高魯棒性，高穩(wěn)定性的電路提出了挑戰(zhàn)。亞閾值條件下，晶體管的漏端電流不再呈現(xiàn)超閾值區(qū)的平方關(guān)系，而是呈指數(shù)關(guān)系，因此亞閾值電路更容易受PVT變化的影響。當電源電壓降低到亞閾值時，晶體管的驅(qū)動電流迅速下降，標志電路能否正常工作的開啟關(guān)斷電流比Ion/Ioff由超閾值區(qū)的IO7下降到亞閾值區(qū)的IO3-IO4,因此傳統(tǒng)的超閾值區(qū)通過平衡上拉網(wǎng)絡(luò)(Pull-Up Network, PUN)和下拉網(wǎng)絡(luò)(Pull-Down Network, PDN)來達到電路設(shè)計最優(yōu)的方式已不再適用于亞閾值區(qū)。有文獻指出在亞閾值區(qū)，傳統(tǒng)通過尺寸設(shè)計來平衡讀寫操作的六管存儲單元讀出操作失敗。另一方面，亞閾值區(qū)晶體管的驅(qū)動能力大大降低，如何才能將數(shù)據(jù)有效寫入交叉耦合的反相器對也成為亞閾值設(shè)計考慮的重點，特別是在snfp工藝角下。因為亞閾值晶體管開啟關(guān)斷電流比Ion/Ioff只有103_104，要保證最壞情況下(讀出單元與其他單元存儲內(nèi)容相反)的讀出操作，每根位線上的存儲單元數(shù)將大大降低，特別是在單端讀出操作情況下，如何保證讀位線的高電位不被其他單元泄漏電流拉低也成為亞閾值存儲單元設(shè)計考慮的重要問題。

發(fā)明內(nèi)容
本發(fā)明要解決的問題是亞閾值條件下，存儲單元的寫能力大大減弱，現(xiàn)有技術(shù)多數(shù)采用外圍寫輔助電路來提高亞閾值存儲單元的寫能力。本發(fā)明為克服現(xiàn)有技術(shù)的缺陷，提供一種高密度、高魯棒性的亞閾值存儲電路，提高單端讀操作在最壞情況下的開啟電流與非進行讀操作單元泄漏電流之和的比，使得單根位線上所能串聯(lián)的存儲單元數(shù)大大提升。為實現(xiàn)上述目的，本發(fā)明采取的技術(shù)方案是一種高密度、高魯棒性的亞閾值存儲電路，其特征是，包括四個PMOS管PO P3，六個NMOS管NO N5，其中PMOS管PO與NMOS 管NO，PMOS管Pl與NMOS管NI以及PMOS管P2與NMOS管N2分別構(gòu)成第一、第二、第三反相器，第一反相器與第二反相器與NMOS管N4組成交叉耦合的反相器鏈，電路的連接關(guān)系如下第一反相器中，PMOS管PO的襯底與柵端連接在一起并與NMOS管NO的柵端連接后作為第一反相器的輸入端，PMOS管PO的漏端與NMOS管NO的漏端連接后作為第一反相
3器的輸出端，PMOS管PO的源端連接電源VDD，NMOS管NO的襯底與源端連接在一起并接地 VSS ；第二反相器中，PMOS管Pl的襯底與柵端連接在一起并與NMOS管NI的柵端連接后作為第二反相器的輸入端，PMOS管Pl的漏端與NMOS管NI的漏端連接后作為第二反相器的輸出端與第一反相器的輸入端連接，PMOS管Pl的源端連接電源VDD，NMOS管NI的襯底與源端連接在一起并接地VSS ；第三反相器中，PMOS管P2的襯底與柵端連接在一起并與NMOS管N2的柵端連接后作為第三反相器的輸入端與第一個反相器的輸出端連接，PMOS管P2的漏端與NMOS管N2 的漏端連接作后為第三反相器的輸出端，PMOS管P2的源端連接電源VDD，NMOS管N2的襯底與源端連接在一起并接地VSS ；第一反相器的輸出端連接NMOS管N4的源端，第二反相器的輸入端連接NMOS管N4 的漏端，NMOS管N4的襯底與柵端連接在一起在一起并連接寫字線的非·，PMOS管P3與 NMOS管N3構(gòu)成傳輸門，PMOS管P3的漏端與NMOS管N3的漏端連接后作為傳輸門的輸入端與寫位線WBL連接，PMOS管P3的襯底與柵端連接在一起并連接寫字線的非·，NMOS管N3 的襯底與柵端連接在一起并連接寫字線WWL，PM0S管P3的源端與NMOS管N3的源端連接后作為傳輸門的輸出端與第二反相器的輸入端連接，第三反相器的輸出端連接NMOS管N5的源端，NMOS管N5的襯底與柵端連接在一起與讀字線RWL連接，NMOS管N5的漏端連接讀位線 RBL0與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點及顯著效果(I)本發(fā)明在寫操作時，采用NMOS管N4切斷由PMOS管PO、PMOS管PU NMOS管 NO、NMOS管NI組成的交叉耦合反相器鏈，同時寫位線上的數(shù)據(jù)信號經(jīng)傳輸門輸入到PMOS 管PU NMOS管NI管組成的反相器的輸入端，這樣寫操作等效于由寫位線驅(qū)動反相器，見附圖6，因此在任何工藝角下無需保證外部驅(qū)動能力大于內(nèi)部的互鎖能力就能將數(shù)據(jù)正確寫入存儲單兀，與能力大大提聞。⑵PMOS管PO、PU NMOS管N4的襯底端連接到各自的柵端，采用此方式的連接有以下幾個方面的優(yōu)點(a)提高PMOS晶體管的電流驅(qū)動能力，增強保持狀態(tài)下的保持噪聲容限；(b)保持時N4管開啟，采用柵與襯底的連接在一起的方式提高NMOS的傳輸能力，提高存儲單元保持狀態(tài)時的噪聲容限；(c)柵與襯底連接方式在讀寫操作時能動態(tài)調(diào)節(jié)閾值電壓的變化，增強了存儲單元的工藝偏差容忍度。(3)PM0S管P3的柵與襯底端相連能提高讀操作時的開啟關(guān)斷電流比Ion/Ioff，使得一根位線所能串聯(lián)的存儲單元數(shù)大大提高，增加了存儲單元的存儲密度。(4)采用讀寫操作分離技術(shù)消除了讀操作時對單元內(nèi)部存儲節(jié)點的影響。(5)寫能力的提高使得單元的寫操作無需外圍電路的輔助，簡化了外圍電路的復(fù)雜(6)在最壞的寫條件下，可將數(shù)據(jù)正確的寫入存儲節(jié)點而無需外圍的寫輔助電路， 同時在最壞讀操作條件下，能提高開啟關(guān)斷電流比保證正確讀出數(shù)據(jù)，提高存儲單元的密度。


圖I是本發(fā)明存儲電路的結(jié)構(gòu)圖；圖2是本發(fā)明的存儲電路的工作波形(a)讀操作，(b)寫操作；圖3是本發(fā)明寫操作等效電路圖；圖4是在SNFP工藝角下現(xiàn)有6管技術(shù)與本發(fā)明寫入數(shù)據(jù)仿真波形(a) SNFP工藝角下現(xiàn)有6管技術(shù)寫操作，(b)SNFP工藝角下本發(fā)明寫操作；圖5是存儲模塊中單列存儲單元結(jié)構(gòu)及最壞情況讀操作示意圖；圖6是FNSP工藝角，最壞讀操作條件(讀單元與一列中其余單元存儲內(nèi)容相反) 下現(xiàn)有8管技術(shù)讀“O”操作；圖7是FNSP工藝角，最壞讀操作條件(讀單元與一列中其余單元存儲內(nèi)容相反) 下本發(fā)明讀“O”操作。
具體實施例方式參看圖I，本發(fā)明存儲單元電路，包括四個PMOS管PO P3，六個NMOS管NO N5， 其中PMOS管PO與NMOS管NO，PMOS管Pl與NMOS管NI以及PMOS管P2與NMOS管N2分別構(gòu)成第一、第二、第三反相器，第一反相器與第二反相器以及NMOS管N4構(gòu)成交叉耦合的反相器結(jié)構(gòu)，電路的連接關(guān)系如下第一反相器中，PMOS管PO的襯底與柵端連接在一起并與NMOS管NO的柵端連接后作為第一反相器的輸入端，PMOS管PO的漏端與NMOS管NO的漏端連接后作為第一反相器的輸出端，PMOS管PO的源端連接電源VDD，NMOS管NO的襯底與源端連接在一起并接地 VSS ；第二反相器中，PMOS管Pl的襯底與柵端連接在一起并與NMOS管NI的柵端連接后作為第二反相器的輸入端，PMOS管Pl的漏端與NMOS管NI的漏端連接后作為第二反相器的輸出端與第一反相器的輸入端連接，PMOS管Pl的源端連接電源VDD，NMOS管NI的襯底與源端連接在一起并接地VSS ；第三反相器中，PMOS管P2的襯底與柵端連接在一起并與NMOS管N2的柵端連接后作為第三反相器的輸入端與第一個反相器的輸出端連接，PMOS管P2的漏端與NMOS管N2 的漏端連接作后為第三反相器的輸出端，PMOS管P2的源端連接電源VDD，NMOS管N2的襯底與源端連接在一起并接地VSS ；第一反相器的輸出端連接NMOS管N4的源端，第二反相器的輸入端連接NMOS管N4 的漏端，NMOS管N4的襯底與柵端連接在一起在一起并連接寫字線的非·，PMOS管P3與 NMOS管N3構(gòu)成傳輸門，PMOS管P3的漏端與NMOS管N3的漏端連接后作為傳輸門的輸入端與寫位線WBL連接，PMOS管P3的襯底與柵端連接在一起并連接寫字線的非·，NMOS管N3 的襯底與柵端連接在一起并連接寫字線WWL，PM0S管P3的源端與NMOS管N3的源端連接后作為傳輸門的輸出端與第二反相器的輸入端連接，第三反相器的輸出端連接NMOS管N5的源端，NMOS管N5的襯底與柵端連接在一起與讀字線RWL連接，NMOS管N5的漏端連接讀位線 RBL0本發(fā)明的讀操作是內(nèi)部存儲節(jié)點信號驅(qū)動由PMOS管P2、NMOS管N2組成的反相器產(chǎn)生反向的信號，該反向信號通過由讀字線信號RWL控制開啟的N5管傳輸?shù)阶x位線RBL 上，外部邏輯通過識別RBL上的信號讀出存儲單元內(nèi)的數(shù)據(jù)完成單端讀操作；寫操作時，由寫字線的非信號·控制的N4管切斷，寫位線WBL上的數(shù)據(jù)信號通過寫字線信號WffL及寫字線信號的非信號兩瓦控制開啟的傳輸門驅(qū)動由PMOS管PUNMOS管NI組成的反相器將數(shù)據(jù)寫入存儲單元內(nèi)部完成單端寫操作。本發(fā)明的工作原理如下A，讀操作對于現(xiàn)有6管單元，假設(shè)存儲節(jié)點Q端為“0”，QB端為“1”，讀“O”操作時，字線開
啟后，Q點電位會由于傳輸管與Q端下拉管的分壓處在一個中間電位值，當此電壓值達到存儲單元反相器的翻轉(zhuǎn)電壓(Vtrip)時，存儲單元內(nèi)容發(fā)生翻轉(zhuǎn)導(dǎo)致存儲數(shù)據(jù)發(fā)生改變。本發(fā)明采用讀寫路徑分離結(jié)構(gòu)，通過NMOS管N5、N3晶體管拉低讀位線至外部邏輯能識別的電位讀出存儲單元內(nèi)數(shù)據(jù)，因為讀路徑從存儲單元內(nèi)部分離且均采用最小尺寸晶體管，其對存儲節(jié)點的影響只是呈現(xiàn)一個很小的負載電容，因此不會導(dǎo)致存儲單元內(nèi)部數(shù)據(jù)發(fā)生翻轉(zhuǎn)。附圖2(a)為本發(fā)明的讀操作波形。B，寫操作亞閾值條件下，晶體管的驅(qū)動能力大大降低，因此亞閾值工作條件下存儲單元的寫能力迅速下降，現(xiàn)有6管單元采用NMOS管作為驅(qū)動單元內(nèi)部節(jié)點的傳輸管，在SNFP工藝角下，NMOS的驅(qū)動能力變得更糟，存儲單元內(nèi)部PMOS驅(qū)動能力增強，NMOS傳輸管的驅(qū)動能力無法打破內(nèi)部交叉耦合反相器的互鎖能力將數(shù)據(jù)寫入存儲節(jié)點而出現(xiàn)寫失敗。因此現(xiàn)有的亞閾值存儲器設(shè)計中均采用寫輔助電路，提高寫操作時的電源電壓的方法提高存儲單元的與能力。本發(fā)明在寫操作時通過N4管切斷交叉耦合反相器鏈，同時采用傳輸門結(jié)構(gòu)的單端寫結(jié)構(gòu)，能同時傳數(shù)據(jù)“O”和數(shù)據(jù)“1”，并由傳輸門的輸出驅(qū)動由PMOS管PU NMOS管NI 組成的反相器的輸入端進行寫操作，寫操作工作波形見附圖2(b)，附圖3為本發(fā)明在寫操作時的等效電路，圖中表明采用本發(fā)明的寫操作消除了現(xiàn)有6管結(jié)構(gòu)NMOS傳輸管驅(qū)動能力需大于反相器互鎖能力的限制，在最壞工藝角SNFP下，數(shù)據(jù)仍能被正確寫入且不需要采用任何寫輔助電路，寫能力及寫噪聲容限大大提高。附圖4顯示了傳統(tǒng)6T和本發(fā)明在SNFP 工藝角下寫操作波形，圖中明顯可以看出本發(fā)明在SNFP下仍可正常寫入數(shù)據(jù)，而現(xiàn)有6管單元出現(xiàn)寫失敗。C，保持操作本發(fā)明采用讀寫分離，讀噪聲容限將大于保持噪聲容限，同時本發(fā)明在寫操作時切斷交叉耦合反相器鏈，寫噪聲容限等于反相器的噪聲容限，因此本發(fā)明的單元穩(wěn)定性由保持噪聲容限決定。本發(fā)明中PMOS管P0、P1襯底接各自的柵極，提高PMOS管的驅(qū)動能力， 平衡各工藝角下的保持能力，提高保持噪聲容限及工藝偏差容忍度。D，提高存儲單元開啟關(guān)斷電流比及存儲密度亞閾值工作條件下，晶體管的開啟關(guān)斷電流比Ion/Ioff為IO3-IO4,而在超閾值區(qū)該值達到了 107，因此亞閾值存儲器的存儲密度比超閾值區(qū)大大降低。根據(jù)亞閾值區(qū)域晶體管漏端的電流公式
權(quán)利要求
1.一種高密度、高魯棒性的亞閾值存儲電路，其特征是，包括四個PMOS管PO P3，六個NMOS管NO N5，其中PMOS管PO與NMOS管NO，PMOS管Pl與NMOS管NI以及PMOS管 P2與NMOS管N2分別構(gòu)成第一、第二、第三反相器，第一反相器與第二反相器與NMOS管N4 組成交叉耦合的反相器鏈，電路的連接關(guān)系如下第一反相器中，PMOS管PO的襯底與柵端連接在一起并與NMOS管NO的柵端連接后作為第一反相器的輸入端，PMOS管PO的漏端與NMOS管NO的漏端連接后作為第一反相器的輸出端，PMOS管PO的源端連接電源VDD，NMOS管NO的襯底與源端連接在一起并接地VSS ； 第二反相器中，PMOS管Pl的襯底與柵端連接在一起并與NMOS管NI的柵端連接后作為第二反相器的輸入端，PMOS管Pl的漏端與NMOS管NI的漏端連接后作為第二反相器的輸出端與第一反相器的輸入端連接，PMOS管Pl的源端連接電源VDD，NMOS管NI的襯底與源端連接在一起并接地VSS ；第三反相器中，PMOS管P2的襯底與柵端連接在一起并與NMOS管N2的柵端連接后作為第三反相器的輸入端與第一個反相器的輸出端連接，PMOS管P2的漏端與NMOS管N2的漏端連接作后為第三反相器的輸出端，PMOS管P2的源端連接電源VDD，NMOS管N2的襯底與源端連接在一起并接地VSS ；第一反相器的輸出端連接NMOS管N4的源端，第二反相器的輸入端連接NMOS管N4的漏端，NMOS管N4的襯底與柵端連接在一起在一起并連接寫字線的非·，PMOS管P3與NMOS 管N3構(gòu)成傳輸門，PMOS管P3的漏端與NMOS管N3的漏端連接后作為傳輸門的輸入端與寫位線WBL連接，PMOS管P3的襯底與柵端連接在一起并連接寫字線的非·，NMOS管N3的襯底與柵端連接在一起并連接寫字線WWL，PM0S管P3的源端與NMOS管N3的源端連接后作為傳輸門的輸出端與第二反相器的輸入端連接，第三反相器的輸出端連接NMOS管N5的源端，NMOS管N5的襯底與柵端連接在一起與讀字線RWL連接，NMOS管N5的漏端連接讀位線 RBL。
全文摘要
一種高密度、高魯棒性的亞閾值存儲電路，包括四個PMOS管P0~P3，六個NMOS管N0~N5，其中PMOS管P0與NMOS管N0,PMOS管P1與NMOS管N1以及PMOS管P2與NMOS管N2分別組成第一、二、三共三個反相器，第一、二反相器與NMOS管N4管組成交叉耦合的反相器鏈，第一反相器的輸入連接第二反相器的輸出，第二反相器的輸入連接NMOS管N4的漏端，N4的源端連接第一反相器的輸出，第一反相器的輸出連接第三反相器的輸入，第三個反相器的輸出連接NMOS管N5的源端，N5的漏端連接讀位線RBL，第二個反相器的輸入連接到PMOS管P3、NMOS管N3組成的傳輸門的輸出端，而傳輸門的輸入端接寫位線WBL，PMOS管P0~P3、NMOS管N3~N5管襯底與柵連接。
文檔編號G11C11/40GK102592659SQ20121003588
公開日2012年7月18日 申請日期2012年2月17日 優(yōu)先權(quán)日2012年2月17日
發(fā)明者仇名強, 代月花, 吳秀龍, 孟堅, 徐超, 李正平, 柏娜, 譚守標, 陳軍寧 申請人:安徽大學(xué)