專利名稱：具有熔絲電路的半導(dǎo)體集成電路和半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實(shí)施例涉及一種半導(dǎo)體集成電路設(shè)計技術(shù)，且更具體而言，涉及一種半導(dǎo)體集成電路的熔絲電路。
背景技術(shù)：
半導(dǎo)體集成電路包括具有相同圖案的電路，在半導(dǎo)體集成電路中設(shè)置有冗余電 路，使得即使由于工藝變化而在一些電路中發(fā)生故障也可以將半導(dǎo)體集成電路分類為良品O具體地，在半導(dǎo)體存儲器件的情況下，大量的存儲器單元集成在一個芯片中。如果存儲器單元中任何一個發(fā)生故障，則相應(yīng)的存儲芯片被分類為壞品且不可以使用。由于半導(dǎo)體集成電路是高度集成的，在有限尺寸的芯片中集成了數(shù)目逐漸增加的存儲器單元。就此而言，如果在任何一個單元中發(fā)生故障就將整個存儲芯片分類為壞品，則要舍棄的存儲芯片的數(shù)目將顯著增加，且歸因于此，可能難以有經(jīng)濟(jì)效率地大規(guī)模生產(chǎn)半導(dǎo)體存儲器件。為了有效地大規(guī)模生產(chǎn)半導(dǎo)體存儲器件，現(xiàn)有的半導(dǎo)體存儲器件具有熔絲電路和冗余單元陣列。熔絲電路包括多個熔絲，每個熔絲具有金屬線的形狀，根據(jù)熔絲是否熔斷而在修復(fù)過程中用冗余單元替換故障單元。冗余單元陣列和熔絲電路是在半導(dǎo)體制造工藝期間形成的。執(zhí)行用冗余單元替換故障存儲器單元的修復(fù)過程，以主要利用激光束來選擇性地切斷由金屬線構(gòu)成的熔絲。即使在熔絲熔斷之后，也可能再次發(fā)生故障，這是因?yàn)楸磺袛嗟娜劢z可能由于金屬離子的電遷移和化學(xué)遷移現(xiàn)象而再次連接。這樣的故障通常稱作HAST(強(qiáng)加速應(yīng)力測試)故障。因?yàn)橐糟~替代了作為金屬線材料的鋁，故HAST故障頻繁地發(fā)生。HAST故障主要是在包括高溫、高電壓和100%濕度的條件下測試可靠性時發(fā)生的。雖然在使用銅制造高速操作的半導(dǎo)體集成電路時會發(fā)生HAST故障，但是在使用鋁或其它材料的情況下也可能發(fā)生HAST故障。由于HAST故障是在修復(fù)過程中熔斷熔絲之后發(fā)生的，因此找到并修復(fù)HAST故障可能是困難的。HAST故障成為半導(dǎo)體集成電路的生產(chǎn)率和可靠性降低的一個因素。圖IA和圖IB是說明半導(dǎo)體集成電路的現(xiàn)有熔絲電路的圖，其中圖IA說明熔絲未熔斷的狀態(tài)而圖IB說明熔絲熔斷的狀態(tài)。參見

圖1A，半導(dǎo)體集成電路的現(xiàn)有熔絲電路包括NMOS晶體管MNO、PMOS晶體管ΜΡ0、熔絲FUSE、反相器IVO和NMOS晶體管MN1。NMOS晶體管MNO具有與接地電壓VSS連接的源極、與感測節(jié)點(diǎn)A連接的漏極、以及接收熔絲感測信號皿的柵極。PMOS晶體管MPO具有與電源端子VDD連接的源極、與節(jié)點(diǎn)B連接的漏極、以及接收熔絲感測信號INl的柵極。熔絲FUSE連接在節(jié)點(diǎn)B與感測節(jié)點(diǎn)A之間。反相器IVO具有與感測節(jié)點(diǎn)A連接的輸入端子、以及用于輸出輸出信號OUT的輸出端子。NMOS晶體管麗I具有與接地電壓VSS連接的源極、與感測節(jié)點(diǎn)A連接的漏極、以及接收輸出信號OUT的柵極。NMOS晶體管麗I和反相器IVO —起構(gòu)成反相鎖存器。下文將描述圖IA和圖IB所示的熔絲電路的操作。首先，熔絲感測信號INl在初始狀態(tài)下具有邏輯高電平。因此，NMOS晶體管MNO導(dǎo)通且使感測節(jié)點(diǎn)A放電。因此，輸出邏輯高電平的輸出信號OUT。構(gòu)成鎖存器的NMOS晶體管MNl導(dǎo)通，使得維持感測節(jié)點(diǎn)A的狀態(tài)。之后，如果熔絲感測信號INl被激活為邏輯低電平，則NMOS晶體管MNO關(guān)斷，且 PMOS晶體管MPO導(dǎo)通。此時，通過用于保持初始狀態(tài)的NMOS晶體管麗I的下拉能力以及PMOS晶體管MPO和熔絲FUSE的上拉能力來實(shí)施熔絲狀態(tài)的區(qū)分。在熔絲FUSE未熔斷的情況下(見圖1A)，感測節(jié)點(diǎn)A經(jīng)由PMOS晶體管MPO和熔絲FUSE而被驅(qū)動至電源電壓VDD。由上拉器件的有效電阻和下拉器件的有效電阻之比來決定感測節(jié)點(diǎn)A的轉(zhuǎn)變。如果感測節(jié)點(diǎn)A的電壓電平上升到高于反相器IVO的閾值邏輯電壓，則輸出信號OUT轉(zhuǎn)變成邏輯低電平，且當(dāng)輸出信號OUT被反饋時，下拉器件的NMOS晶體管麗I關(guān)斷且使感測節(jié)點(diǎn)A的電平穩(wěn)定。因此，輸出信號OUT變成邏輯低電平。相反地，在熔絲FUSE熔斷的情況下(見圖1B)，雖然PMOS晶體管MPO處于導(dǎo)通狀態(tài)，但由于熔絲FUSE處于熔斷狀態(tài)，因此輸出信號OUT保持邏輯高電平。下列表I示出圖IA和圖IB所示的熔絲電路的各個節(jié)點(diǎn)根據(jù)熔絲感測信號INl和熔絲FUSE狀態(tài)而發(fā)生的邏輯電平變化。邏輯電平變化與以上操作解釋中所描述的相同。[表 I]
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括 熔絲； 第一驅(qū)動單元，所述第一驅(qū)動單元被配置為響應(yīng)于第一熔絲感測信號而驅(qū)動感測節(jié)占. 第二驅(qū)動單元，所述第二驅(qū)動單元被配置為響應(yīng)于第二熔絲感測信號而驅(qū)動所述感測節(jié)點(diǎn)，其中，所述第二驅(qū)動單元和所述熔絲形成驅(qū)動路徑； 旁路電阻器單元，所述旁路電阻器單元與所述熔絲并聯(lián)地連接；以及感測單元，所述感測單元被配置為響應(yīng)于所述感測節(jié)點(diǎn)的電壓而感測所述熔絲的編程狀態(tài)。
2.如權(quán)利要求I所述的半導(dǎo)體集成電路，其中，所述第一熔絲感測信號在感測節(jié)點(diǎn)初始化時段中將所述第一驅(qū)動單元激活成導(dǎo)通狀態(tài)，且在后續(xù)時段中將所述第一驅(qū)動單元去激活成關(guān)斷狀態(tài)。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述第二熔絲感測信號在熔絲狀態(tài)感測時段中將所述第二驅(qū)動單元激活成導(dǎo)通狀態(tài)，且在后續(xù)時段中將所述第二驅(qū)動單元去激活成關(guān)斷狀態(tài)。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述第一驅(qū)動單元被設(shè)置在下拉電壓源與所述感測節(jié)點(diǎn)之間，所述第二驅(qū)動單元被設(shè)置在上拉電壓源與所述感測節(jié)點(diǎn)之間。
5.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述第一驅(qū)動單元被設(shè)置在上拉電壓源與所述感測節(jié)點(diǎn)之間，所述第二驅(qū)動單元被設(shè)置在下拉電壓源與所述感測節(jié)點(diǎn)之間。
6.如權(quán)利要求I所述的半導(dǎo)體集成電路，其中，所述感測單元包括反相器，所述反相器具有與所述感測節(jié)點(diǎn)連接的輸入端子。
7.—種半導(dǎo)體集成電路，包括 熔絲； NMOS晶體管，所述NMOS晶體管被配置為響應(yīng)于第一熔絲感測信號而下拉驅(qū)動感測節(jié)占. PMOS晶體管，所述PMOS晶體管被配置為響應(yīng)于第二熔絲感測信號而上拉驅(qū)動所述感測節(jié)點(diǎn)，其中，所述PMOS晶體管和所述熔絲形成驅(qū)動路徑； 旁路電阻器單元，所述旁路電阻器單元與所述熔絲并聯(lián)地連接；以及感測單元，所述感測單元被配置為響應(yīng)于所述感測節(jié)點(diǎn)的電壓而感測所述熔絲的編程狀態(tài)。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路， 其中，所述熔絲具有與所述感測節(jié)點(diǎn)連接的第一端部，以及 所述PMOS晶體管具有與上拉電壓源連接的源極、與所述熔絲的第二端部連接的漏極、以及接收所述第二熔絲感測信號的柵極。
9.如權(quán)利要求7所述的半導(dǎo)體集成電路， 其中，所述熔絲具有與上拉電壓源連接的第一端部，以及 所述PMOS晶體管具有與所述熔絲的第二端部連接的源極、與所述感測節(jié)點(diǎn)連接的漏極、以及接收所述第二熔絲感測信號的柵極。
10.如權(quán)利要求8所述的半導(dǎo)體集成電路，其中，所述第一熔絲感測信號在感測節(jié)點(diǎn)初始化時段中被激活為邏輯高電平，且在后續(xù)時段中轉(zhuǎn)變?yōu)檫壿嫷碗娖健?br> 11.如權(quán)利要求10所述的半導(dǎo)體集成電路，其中，所述第二熔絲感測信號在熔絲狀態(tài)感測時段中被激活為邏輯低電平，且在后續(xù)時段中轉(zhuǎn)變?yōu)檫壿嫺唠娖健?br> 12.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中，所述感測單元包括 第一反相器，所述第一反相器具有與所述感測節(jié)點(diǎn)連接的輸入端子；以及 第二反相器，所述第二反相器被配置為接收所述第一反相器的輸出信號作為所述第二反相器的輸入，且具有與所述感測節(jié)點(diǎn)連接的輸出端子。
13.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中，當(dāng)所述熔絲未被切斷時，所述PMOS晶體管、所述旁路電阻器單元和所述熔絲的有效電阻與所述第二反相器中所包括的下拉NMOS晶體管的有效電阻之比產(chǎn)生所述感測節(jié)點(diǎn)的電壓，所述電壓大于所述第一反相器的邏輯高輸入特性值。
14.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中，當(dāng)所述熔絲被切斷時，所述PMOS晶體管和所述旁路電阻器單元的有效電阻與所述第二反相器中所包括的下拉NMOS晶體管的有效電阻之比產(chǎn)生所述感測節(jié)點(diǎn)的電壓，所述電壓小于所述第一反相器的邏輯低輸入特性值。
15.—種半導(dǎo)體集成電路,包括 熔絲； NMOS晶體管，所述NMOS晶體管被配置為響應(yīng)于第一熔絲感測信號而下拉驅(qū)動感測節(jié)占. 第一 PMOS晶體管，所述第一 PMOS晶體管被配置為響應(yīng)于第二熔絲感測信號而上拉驅(qū)動所述感測節(jié)點(diǎn)； 第二 PMOS晶體管，所述第二 PMOS晶體管被配置為響應(yīng)于所述第一熔絲感測信號而上拉驅(qū)動所述感測節(jié)點(diǎn)，其中，所述第一PMOS晶體管和所述第二 PMOS晶體管以及所述熔絲形成驅(qū)動路徑； 旁路電阻器單元，所述旁路電阻器單元與所述熔絲并聯(lián)地連接；以及感測單元，所述感測單元被配置為響應(yīng)于所述感測節(jié)點(diǎn)的電壓而感測所述熔絲的編程狀態(tài)。
16.如權(quán)利要求15所述的半導(dǎo)體集成電路， 其中，所述第一 PMOS晶體管具有與上拉電壓源連接的源極、與所述熔絲的第一端部連接的漏極、以及接收所述第二熔絲感測信號的柵極，并且 所述第二 PMOS晶體管具有與所述熔絲的第二端部連接的源極、與所述感測節(jié)點(diǎn)連接的漏極、以及接收所述第一熔絲感測信號的柵極。
17.如權(quán)利要求15所述的半導(dǎo)體集成電路， 其中，所述第二 PMOS晶體管具有與上拉電壓源連接的源極、與所述熔絲的第一端部連接的漏極、以及接收所述第一熔絲感測信號的柵極，并且 所述第一 PMOS晶體管具有與所述熔絲的第二端部連接的源極、與所述感測節(jié)點(diǎn)連接的漏極、以及接收所述第二熔絲感測信號的柵極。
18.如權(quán)利要求16所述的半導(dǎo)體集成電路，其中，所述第一熔絲感測信號在感測節(jié)點(diǎn)初始化時段中被激活為邏輯高電平，且在后續(xù)時段中轉(zhuǎn)變?yōu)檫壿嫷碗娖健?br> 19.如權(quán)利要求18所述的半導(dǎo)體集成電路，其中，所述第二熔絲感測信號在熔絲狀態(tài)感測時段中被激活為邏輯低電平，且在后續(xù)時段中轉(zhuǎn)變?yōu)檫壿嫺唠娖健?br> 20.如權(quán)利要求15所述的半導(dǎo)體集成電路，其中，所述感測單元包括 第一反相器，所述第一反相器具有與所述感測節(jié)點(diǎn)連接的輸入端子；以及 第二反相器，所述第二反相器被配置為接收所述第一反相器的輸出信號作為所述第二反相器的輸入，且具有與所述感測節(jié)點(diǎn)連接的輸出端子。
21.如權(quán)利要求20所述的半導(dǎo)體集成電路，其中，當(dāng)所述熔絲未被切斷時，所述第一PMOS晶體管、所述第二 PMOS晶體管、所述旁路電阻器單元和所述熔絲的有效電阻與所述第二反相器中所包括的下拉NMOS晶體管的有效電阻之比產(chǎn)生所述感測節(jié)點(diǎn)的電壓，所述電壓大于所述第一反相器的邏輯高輸入特性值。
22.如權(quán)利要求20所述的半導(dǎo)體集成電路，其中，當(dāng)熔絲被切斷時，所述第一PMOS晶體管、所述第二 PMOS晶體管和所述旁路電阻器單元的有效電阻與所述第二反相器中所包括的下拉NMOS晶體管的有效電阻之比產(chǎn)生所述感測節(jié)點(diǎn)的電壓，所述電壓小于所述第一反相器的邏輯低輸入特性值。
23.—種半導(dǎo)體集成電路，包括 熔絲； PMOS晶體管，所述PMOS晶體管被配置為響應(yīng)于第一熔絲感測信號而上拉驅(qū)動感測節(jié)占. NMOS晶體管，所述NMOS晶體管被配置為響應(yīng)于第二熔絲感測信號而下拉驅(qū)動所述感測節(jié)點(diǎn)，其中，所述NMOS晶體管和所述熔絲形成驅(qū)動路徑； 旁路電阻器單元，所述旁路電阻器單元與所述熔絲并聯(lián)地連接；以及 感測單元，所述感測單元被配置為響應(yīng)于所述感測節(jié)點(diǎn)的電壓而感測所述熔絲的編程狀態(tài)。
24.如權(quán)利要求23所述的半導(dǎo)體集成電路， 其中，所述熔絲具有與所述感測節(jié)點(diǎn)連接的第一端部；以及 所述NMOS晶體管具有與下拉電壓源連接的源極、與所述熔絲的第二端部連接的漏極、以及接收所述第二熔絲感測信號的柵極。
25.如權(quán)利要求23所述的半導(dǎo)體集成電路， 其中，所述熔絲具有與下拉電壓源連接的第一端部，以及 所述NMOS晶體管具有與所述熔絲的第二端部連接的源極、與所述感測節(jié)點(diǎn)連接的漏極、以及接收所述第二熔絲感測信號的柵極。
26.如權(quán)利要求24所述的半導(dǎo)體集成電路，其中，所述第一熔絲感測信號在感測節(jié)點(diǎn)初始化時段中被激活為邏輯低電平，且在后續(xù)時段中轉(zhuǎn)變?yōu)檫壿嫺唠娖健?br> 27.如權(quán)利要求26所述的半導(dǎo)體集成電路，其中，所述第二熔絲感測信號在熔絲狀態(tài)感測時段中被激活為邏輯高電平，且在后續(xù)時段中轉(zhuǎn)變?yōu)檫壿嫷碗娖健?br> 28.如權(quán)利要求23所述的半導(dǎo)體集成電路，其中，所述感測單元包括 第一反相器，所述第一反相器具有與所述感測節(jié)點(diǎn)連接的輸入端子；以及 第二反相器，所述第二反相器被配置為接收所述第一反相器的輸出信號作為所述第二反相器的輸入，且具有與所述感測節(jié)點(diǎn)連接的輸出端子。
29.如權(quán)利要求28所述的半導(dǎo)體集成電路，其中，當(dāng)所述熔絲未被切斷時，所述NMOS晶體管、所述旁路電阻器單元和所述熔絲的有效電阻與所述第二反相器中所包括的上拉PMOS晶體管的有效電阻之比產(chǎn)生所述感測節(jié)點(diǎn)的電壓，所述電壓小于所述第一反相器的邏輯低輸入特性值。
30.如權(quán)利要求28所述的半導(dǎo)體集成電路，其中，當(dāng)所述熔絲被切斷時，所述NMOS晶體管和所述旁路電阻器單元的有效電阻與所述第二反相器中所包括的上拉PMOS晶體管的有效電阻之比產(chǎn)生所述感測節(jié)點(diǎn)的電壓，所述電壓大于所述第一反相器的邏輯高輸入特性值。
31.一種半導(dǎo)體集成電路,包括 熔絲； PMOS晶體管，所述PMOS晶體管被配置為響應(yīng)于第一熔絲感測信號而上拉驅(qū)動感測節(jié)占. 第一 NMOS晶體管，所述第一 NMOS晶體管被配置為響應(yīng)于第二熔絲感測信號而下拉驅(qū)動所述感測節(jié)點(diǎn)； 第二 NMOS晶體管，所述第二 NMOS晶體管被配置為響應(yīng)于所述第一熔絲感測信號而下拉驅(qū)動所述感測節(jié)點(diǎn)，其中，所述第一 NMOS晶體管、所述第二 NMOS晶體管和所述熔絲形成驅(qū)動路徑； 旁路電阻器單元，所述旁路電阻器單元連接在所述熔絲的兩個端部之間；以及感測單元，所述感測單元被配置為響應(yīng)于所述感測節(jié)點(diǎn)的電壓而感測所述熔絲的編程狀態(tài)。
32.如權(quán)利要求31所述的半導(dǎo)體集成電路， 其中，所述第一 NMOS晶體管具有與下拉電壓源連接的源極、與所述熔絲的第一端部連接的漏極、以及接收所述第二熔絲感測信號的柵極，并且 所述第二 NMOS晶體管具有與所述熔絲的第二端部連接的源極、與所述感測節(jié)點(diǎn)連接的漏極、以及接收所述第一熔絲感測信號的柵極。
33.如權(quán)利要求31所述的半導(dǎo)體集成電路， 其中，所述第二 NMOS晶體管具有與下拉電壓源連接的源極、與所述熔絲的第一端部連接的漏極、以及接收所述第一熔絲感測信號的柵極，以及 所述第一 NMOS晶體管具有與所述熔絲的第二端部連接的源極、與所述感測節(jié)點(diǎn)連接的漏極、以及接收所述第二熔絲感測信號的柵極。
34.如權(quán)利要求32所述的半導(dǎo)體集成電路，其中，所述第一熔絲感測信號在感測節(jié)點(diǎn)初始化時段中被激活為邏輯低電平，且在后續(xù)時段中轉(zhuǎn)變?yōu)檫壿嫺唠娖健?br> 35.如權(quán)利要求34所述的半導(dǎo)體集成電路，其中，所述第二熔絲感測信號在熔絲狀態(tài)感測時段中被激活為邏輯高電平，且在后續(xù)時段中轉(zhuǎn)變?yōu)檫壿嫷碗娖健?br> 36.如權(quán)利要求31所述的半導(dǎo)體集成電路，其中，所述感測單元包括 第一反相器，所述第一反相器具有與所述感測節(jié)點(diǎn)連接的輸入端子；以及 第二反相器，所述第二反相器被配置為接收所述第一反相器的輸出信號作為所述第二反相器的輸入，且具有與所述感測節(jié)點(diǎn)連接的輸出端子。
37.如權(quán)利要求36所述的半導(dǎo)體集成電路，其中，當(dāng)所述熔絲未被切斷時，所述第一NMOS晶體管、所述第二 NMOS晶體管、所述旁路電阻器單元和所述熔絲的有效電阻與所述第二反相器中所包括的上拉PMOS晶體管的有效電阻之比產(chǎn)生所述感測節(jié)點(diǎn)的電壓，所述電壓小于所述第一反相器的邏輯低輸入特性值。
38.如權(quán)利要求36所述的半導(dǎo)體集成電路，其中，當(dāng)所述熔絲被切斷時，所述第一NMOS晶體管、所述第二 NMOS晶體管和所述旁路電阻器單元的有效電阻與所述第二反相器中所包括的上拉PMOS晶體管的有效電阻之比產(chǎn)生所述感測節(jié)點(diǎn)的電壓，所述電壓大于所述第一反相器的邏輯高輸入特性值。
39.一種半導(dǎo)體存儲器件，包括 多個熔絲； 第一驅(qū)動單元，所述第一驅(qū)動單元被配置為響應(yīng)于預(yù)充電信號而上拉驅(qū)動公共感測節(jié)占. 多個第二驅(qū)動單元，所述多個第二驅(qū)動單元被配置為響應(yīng)于相應(yīng)的地址信息而下拉驅(qū)動所述公共感測節(jié)點(diǎn)，其中，所述多個第二驅(qū)動單元和相應(yīng)的熔絲形成驅(qū)動路徑； 多個旁路電阻器單元，所述多個旁路電阻器單元與相應(yīng)的熔絲并聯(lián)地連接；以及感測單元，所述感測單元被配置為響應(yīng)于所述公共感測節(jié)點(diǎn)的電壓而感測所述多個熔絲中的每個熔絲的編程狀態(tài)。
40.如權(quán)利要求39所述的半導(dǎo)體集成電路，其中，所述預(yù)充電信號通過接收預(yù)充電命令而被激活，且通過接收激活命令而被去激活。
41.如權(quán)利要求40所述的半導(dǎo)體集成電路，其中，各個地址信息通過接收所述激活命令而被順序地激活，且激活時段比tRCDmin短,所述tRCDmin為Ras至Cas延遲時間的最小值。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路，包括熔絲；第一驅(qū)動單元，所述第一驅(qū)動單元被配置為響應(yīng)于第一熔絲感測信號而驅(qū)動感測節(jié)點(diǎn)；第二驅(qū)動單元，所述第二驅(qū)動單元被配置為響應(yīng)于第二熔絲感測信號而驅(qū)動所述感測節(jié)點(diǎn)，其中，所述第二驅(qū)動單元和所述熔絲形成驅(qū)動路徑；旁路電阻器單元，所述旁路電阻器單元與所述熔絲并聯(lián)地連接；以及感測單元，所述感測單元被配置為響應(yīng)于所述感測節(jié)點(diǎn)的電壓而感測所述熔絲的編程狀態(tài)。
文檔編號G11C17/16GK102760494SQ20121008564
公開日2012年10月31日 申請日期2012年3月28日 優(yōu)先權(quán)日2011年4月28日
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