專利名稱：半導(dǎo)體存儲器件及其驅(qū)動方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及一種半導(dǎo)體設(shè)計技術(shù)，更具體而言涉及一種半導(dǎo)體存儲器件及其驅(qū)動方法。
背景技術(shù)：
通常，諸如動態(tài)隨機存取存儲器(DRAM)的半導(dǎo)體存儲器件包括用于將外部輸入信號例如晶體管-晶體管邏輯(TTL)電平的信號變換成半導(dǎo)體存儲器件的內(nèi)部信號例如CMOS電平的信號的緩沖器。緩沖器包括用于緩沖外部命令并輸出內(nèi)部命令的命令緩沖器以及用于緩沖外部地址并輸出內(nèi)部地址的地址緩沖器。圖1是說明現(xiàn)有的半導(dǎo)體存儲器件的框圖。參考圖1，現(xiàn)有的半導(dǎo)體存儲器件包括用于緩沖從外部輸入的多個地址A〈18:0>并輸出多個內(nèi)部地址PA〈18:0>的多個地址緩沖器BUFl和BUF2、以及用于緩沖外部命令CMDB并輸出內(nèi)部命令PCMD的命令緩沖器BUF3。這里，出于說明目的而示出了兩個地址緩沖器BUFl及BUF2，但是可以以與地址A〈18:0> —對一地對應(yīng)的方式來提供地址緩沖器BUFl及 BUF2。另外，無論讀取/寫入操作模式如何，地址緩沖器BUFl及BUF2以及命令緩沖器BUF3都響應(yīng)于使能信號BUFEN而保持使能狀態(tài)。這里，具有上述結(jié)構(gòu)的現(xiàn)有的半導(dǎo)體存儲器件具有以下特征。圖2示出描述根據(jù)讀取/寫入操作模式的突發(fā)排序規(guī)范(Burst OrderingSpecification)的表格。參考圖2，在讀取操作模式期間，無論突發(fā)長度如何，接收并使用第零、第一和第二地址A〈0:2>以執(zhí)行突發(fā)排序控制。另一方面，在寫入操作模式期間，當突發(fā)長度為4時，接收并使用第零、第一及第二地址A〈0:2>之中的第二地址A〈2>。圖3示出現(xiàn)有的半導(dǎo)體存儲器件處于寫入操作模式下的時序圖。參考圖3，可看出在輸入寫入命令WT且經(jīng)過CAS寫入潛伏時間(CWL)之后，經(jīng)由數(shù)據(jù)焊盤DQ輸入數(shù)據(jù)。這里，由于使能信號BUFEN連續(xù)地保持邏輯高電平的使能狀態(tài)，因此所有地址緩沖器BUFl及BUF2保持使能狀態(tài)。因此，現(xiàn)有的半導(dǎo)體存儲器件造成過度的電力消耗，因為用于接收特定的地址A〈0: 1>或A〈0: 2>的地址緩沖器BUFl或BUF2 —直都處于使能狀態(tài)，但是在寫入操作模式期間，現(xiàn)有的半導(dǎo)體存儲器件并不使用特定的地址A〈0: 1>或A〈0: 2>
發(fā)明內(nèi)容
本發(fā)明的實施例涉及一種半導(dǎo)體存儲器件及其驅(qū)動方法，所述半導(dǎo)體存儲器件中將寫入操作模式期間不使用的緩沖器禁止。本發(fā)明的另一個實施例涉及一種半導(dǎo)體存儲器件及其驅(qū)動方法，在半導(dǎo)體存儲器件中根據(jù)突發(fā)長度將寫入操作模式期間不使用的緩沖器禁止。根據(jù)本發(fā)明的一個實施例，一種半導(dǎo)體存儲器件包括多個地址輸入模塊，被配置成分別接收與突發(fā)排序相關(guān)的多個地址；以及控制電路，被配置成在寫入操作模式期間響應(yīng)于突發(fā)長度信息而選擇性地將所述地址輸入模塊的全部或一部分禁止。根據(jù)本發(fā)明的另一個實施例，一種半導(dǎo)體集成電路包括至少一個第一地址輸入模塊，被配置成接收與突發(fā)排序相關(guān)的多個地址的一部分且在寫入操作模式下響應(yīng)于第一使能信號而被選擇性地使能；至少一個第二地址輸入模塊，被配置成接收與突發(fā)排序相關(guān)的地址的另一部分且在寫入操作模式下響應(yīng)于第二使能信號而被選擇性地禁止；至少一個第三地址輸入模塊，被配置成接收除與突發(fā)排序相關(guān)的地址之外的地址且在寫入操作模式下響應(yīng)于第三使能信號而被連續(xù)地使能；控制信號發(fā)生器，被配置成產(chǎn)生在第一時段中響應(yīng)于突發(fā)長度信息、CAS寫入潛伏時間信息、寫入命令和時鐘時鐘而被使能的控制信號；以及使能信號發(fā)生器，被配置成響應(yīng)于控制信號、第三使能信號、突發(fā)長度信息和激活信號而產(chǎn)生第一使能信號和第二使能信號，所述激活信號是在所有的存儲體都處于激活狀態(tài)時被使能的信號。根據(jù)本發(fā)明的又一個實施例，提供一種驅(qū)動半導(dǎo)體存儲器件的方法，所述半導(dǎo)體存儲器件包括在讀取操作模式下根據(jù)第一使能信號和第二使能信號被連續(xù)地使能的至少一個第一地址輸入模塊和至少一個第二地址輸入模塊，所述方法包括以下步驟當所有的存儲體都處于使能狀態(tài)且從外部輸入寫入命令時，響應(yīng)于突發(fā)長度信息而將第一使能信號保持在使能狀態(tài)或?qū)⒌谝皇鼓苄盘枏氖鼓軤顟B(tài)轉(zhuǎn)變?yōu)榻範顟B(tài)，且響應(yīng)于突發(fā)長度信息而將第二使能信號從使能狀態(tài)轉(zhuǎn)變?yōu)榻範顟B(tài)；以及當完成對應(yīng)于突發(fā)長度信息的數(shù)據(jù)從外部的輸入時，將第一使能信號保持在使能狀態(tài)或?qū)⒌谝皇鼓苄盘枏慕範顟B(tài)轉(zhuǎn)變?yōu)槭鼓軤顟B(tài)，且將第二使能信號從禁止狀態(tài)轉(zhuǎn)變?yōu)槭鼓軤顟B(tài)。


圖1是說明現(xiàn)有的半導(dǎo)體存儲器件的框圖。圖2示出描述根據(jù)讀取/寫入操作模式的突發(fā)排序規(guī)范的表格，以描述現(xiàn)有半導(dǎo)體存儲器件的問題。圖3示出現(xiàn)有半導(dǎo)體存儲器件在寫入操作模式下的時序圖。圖4是說明根據(jù)本發(fā)明的一個實施例的半導(dǎo)體存儲器件的框圖。圖5是說明圖4所示的控制信號發(fā)生器的框圖。圖6是說明圖4所示的使能信號發(fā)生器的框圖。圖7和圖8是說明根據(jù)本發(fā)明的一個實施例用于驅(qū)動半導(dǎo)體存儲器件的方法的時序圖。
具體實施例方式下文將參考附圖更詳細地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以用不同的方式實施且不應(yīng)解釋為限于本文中所述的實施例。確切地說，提供這些實施例是為了使本說明書清楚且完整，且向本領(lǐng)域技術(shù)人員完全傳達本發(fā)明的范圍。在本說明書中，相同的附圖標記在本說明書的各個附圖和實施例中表示相同的部件。在本發(fā)明的一個實施例中，出于說明目的而假定突發(fā)長度為4或8。圖4是說明根據(jù)本發(fā)明的一個實施例的半導(dǎo)體存儲器件的框圖。參考圖4，半導(dǎo)體存儲器件包括第一地址緩沖器BUF11、第二地址緩沖器BUF12、第三地址緩沖器BUF13、命令緩沖器BUF14、時鐘緩沖器BUF15、鎖存器100、命令譯碼器200、以及控制電路300。第一地址緩沖器BUFll接收與突發(fā)排序相關(guān)的多個地址A〈2:0>之中的第二地址A〈2>且在寫入操作模式期間根據(jù)第一使能信號ABL8EN而被選擇性地使能。第二地址緩沖器BUF12接收與突發(fā)排序相關(guān)的地址A〈2: 0>之中的第零及第一地址A〈1: 0>且在寫入操作模式期間根據(jù)第二使能信號ABL4EN而被選擇性地禁止。第三地址緩沖器BUF13接收除與突發(fā)排序相關(guān)的地址A〈2:0>之外的地址A〈18:3>且根據(jù)第三使能信號BUFEN而被連續(xù)地使能。命令緩沖器BUF14接收外部命令CMDB。時鐘緩沖器BUF15通過緩沖外部時鐘CK及CKB而產(chǎn)生內(nèi)部時鐘ICLK。鎖存器100鎖存經(jīng)命令緩沖器BUF14緩沖的外部命令PCMD。命令譯碼器200通過對鎖存在鎖存器100中的外部命令LCMD進行譯碼而產(chǎn)生寫入命令CASWT?？刂齐娐?00響應(yīng)于寫入命令CASWT、激活信號BKALL_ACT、突發(fā)長度信息BL8、CAS寫入潛伏時間信息CWL7、CWL8、CWL9及CWLlO以及第三使能信號BUFEN而產(chǎn)生第一使能信號ABL8EN和第二使能信號ABL4EN。此處，出于說明目的，本實施例示出ー個第二地址緩沖器BUF12和ー個第三地址緩沖器BUF13，但如第一地址緩沖器BUFll那樣，緩沖器的數(shù)目可以以與地址A〈1:0>1A〈18:3> —對一地對應(yīng)的方式等于地址A〈1:0>及A〈18:3>的數(shù)目。此處，當在所有的存儲體都處于使能狀態(tài)下即當激活信號BKALL_ACT處于使能狀態(tài)時施加寫入命令CASWT時，控制電路300基于突發(fā)長度信息BL8而選擇性地禁止與突發(fā)排序相關(guān)的地址緩沖器BUFll及 BUF12的全部或一部分?？刂齐娐?00包括控制信號發(fā)生器310和使能信號發(fā)生器320?？刂菩盘柊l(fā)生器310產(chǎn)生在某一時段期間使能的控制信號DISB0，所述時段的范圍為從外部命令CMDB輸入時的時刻到響應(yīng)于突發(fā)長度信息BL8、CAS寫入潛伏時間信息CWL7、CWL8、CWL9及CWL10、寫入命令CASWT、內(nèi)部時鐘ICLK而終止與突發(fā)長度信息BL8相對應(yīng)的數(shù)據(jù)的輸入時的時刻。使能信號發(fā)生器320產(chǎn)生第一使能信號ABL8EN和第二使能信號ABL4EN，且將第一使能信號和第二使能信號提供至第一地址緩沖器BUFl I和第二地址緩沖器BUF12，所述第一使能信號ABL8EN和第二使能信號ABL4EN的使能時段響應(yīng)于控制信號DISB0、第三使能信號BUFEN、突發(fā)長度信息BL8和激活信號BKALL_ACT而不同地受到限制。另外，圖5是說明圖4中所示的控制信號發(fā)生器310的框圖，且圖6是說明圖4中所示的使能信號發(fā)生器320的框圖。參考圖5,控制信號發(fā)生器310包括第一移位單兀312、第二移位單兀314和第一邏輯運算單元316。第一移位単元312將寫入命令CASWT順序地移位等于基于CAS寫入潛伏時間信息CWL7、CWL8、CWL9及CWLlO而受控的第一移位數(shù)目的次數(shù)。第二移位單元314順序地將經(jīng)移位的寫入命令附加地移位等于基于突發(fā)長度信息BL8而受控的第二移位數(shù)目的次數(shù)。第一邏輯運算單元316通過對寫入命令CASWT和在第一及第ニ移位単元中經(jīng)順序移位的多個寫入命令CASWT L-90至L30執(zhí)行邏輯運算而產(chǎn)生控制信號DISBO。此處，第一移位單元312包括四個多路復(fù)用器MUX1、MUX2、MUX3及MUX4以及三個D觸發(fā)器F/F1至F/F3。四個多路復(fù)用器MUX1、MUX2、MUX3及MUX4基于CAS寫入潛伏時間信息CWL7、CWL8、CWL9及CWLlO而選擇并輸出寫入命令CASWT。三個D觸發(fā)器F/F1至F/F3被設(shè)置成分別對應(yīng)于四個多路復(fù)用器MUX1、MUX2、MUX3及MUX4，且對前面的多路復(fù)用器MUX1、MUX2及MUX3的輸出進行移位并傳送經(jīng)移位的輸出作為后面的多路復(fù)用器MUX2、MUX3及MUX4的輸入。同時，設(shè)置在第一至第四多路復(fù)用器MUX1、MUX2、MUX3及MUX4的最前面的第一多路復(fù)用器MUXl采用接地電壓VSS作為其輸入。第一移位單元312基于CAS寫入潛伏時間信息CWL7、CWL8、CWL9及CWLlO經(jīng)由第一至第四多路復(fù)用器MUX1、MUX2、MUX3及MUX4中的任一個輸出寫入命令CASWT，且經(jīng)由最后面的第四多路復(fù)用器MUX4輸出初次移位的寫入命令。第二移位單元314包括D觸發(fā)器鏈F/F4至F/F13以及跳越單元MUX5及MUX6。D觸發(fā)器鏈F/F4至F/F13通過第二次地將第四多路復(fù)用器MUX4輸出的寫入命令移位而輸出多個寫入命令CASLWT L-60至L30。跳越單元MUX5及MUX6基于突發(fā)長度信息BL8而跳過D觸發(fā)器鏈F/F4至F/F13的一部分。這里，構(gòu)成D觸發(fā)器鏈F/F4至F/F13的D觸發(fā)器的數(shù)目對應(yīng)于“8”，即最大突發(fā)長度的數(shù)目。跳越單元MUX5及MUX6跳過對應(yīng)于突發(fā)長度之差的數(shù)目的D觸發(fā)器。由于在本發(fā)明的本實施例中，突發(fā)長度支持“8”和“4”，因此跳越單元MUX5及MUX6被實現(xiàn)為跳過兩個D觸發(fā)器F/F10及F/F11，因為“2”對應(yīng)于突發(fā)長度“4”之差。跳越單元MUX5及MUX6包括第五多路復(fù)用器MUX5，其基于突發(fā)長度信息BL8而選擇包括在D觸發(fā)器鏈F/F4至F/F13中的某一 D觸發(fā)器F/F9的輸出LOO與接地電壓VSS之中的任一個并輸出所選擇的輸出作為下ー個D觸發(fā)器F/F10的輸入；以及第六多路復(fù)用器MUX6，其基于突發(fā)長度信息BL8而選擇某一 D觸發(fā)器F/F9的輸出LOO與布置在所述某ー D觸發(fā)器F/F9之后的兩個D觸發(fā)器中 的D觸發(fā)器F/F11的輸出L20之中的任一個并輸出所選擇的輸出作為下ー個D觸發(fā)器F/F12的輸入。另外，第一邏輯運算單元316對寫入命令CASWT、經(jīng)移位的寫入命令CASLWT及L-90至L30執(zhí)行“或”運算，轉(zhuǎn)換運算結(jié)果，并輸出控制信號DISB0。參考圖6，使能信號發(fā)生器320包括第二邏輯運算單元322、第三邏輯運算單元324以及第四邏輯運算單元326。第二邏輯運算單元322對第三使能信號BUFEN和激活信號BKALL_ACT執(zhí)行邏輯運算。第三邏輯運算單元324對第二邏輯運算單元322的輸出信號、控制信號DISBO和突發(fā)長度信息BL8執(zhí)行邏輯運算并輸出第一使能信號ABL8EN。第四邏輯運算單元326對第二邏輯運算單元322的輸出信號和控制信號DISBO執(zhí)行邏輯運算并輸出第ニ使能信號ABL4EN。此處，第二邏輯運算單元322包括用于對第三使能信號BUFEN和激活信號BKALL_ACT執(zhí)行“與非”運算的第一與非門NANDl。第三邏輯運算單元324包括用于使控制信號DISBO反相的第一反相器INVl以及用于對第一反相器INVl的輸出信號和第二邏輯運算單元322的輸出信號執(zhí)行“或非”運算的第一或非門NORl。另外，第四邏輯運算單元326包括用于對控制信號DISBO和突發(fā)長度信息BL8執(zhí)行“與非”運算的第二與非門NAND2以及用于對第二與非門NAND2的輸出信號和第二邏輯運算單元322的輸出信號執(zhí)行“或非”運算的第二或非門N0R2。 下文中，參考圖7和圖8描述根據(jù)本發(fā)明的一個實施例用于驅(qū)動具有上述結(jié)構(gòu)的半導(dǎo)體存儲器件的方法。圖7是說明根據(jù)本發(fā)明的一個實施例在寫入操作模式和BL8模式(突發(fā)長度為8的情況)下操作的半導(dǎo)體存儲器件的時序圖。圖8是說明根據(jù)本發(fā)明的一個實施例在寫入操作模式和BL4模式(其中突發(fā)長度為4的情況)下操作的半導(dǎo)體存儲器件的時序圖。在本發(fā)明的本實施例中，假定CAS寫入潛伏時間信息為“9”。此處，CAS寫入潛伏時間信息“9”是指在輸入寫入命令且經(jīng)過時鐘的9個周期(9tCK)之后開始經(jīng)由數(shù)據(jù)焊盤DQ輸入數(shù)據(jù)。本文首先說明BL8模式的情況。參考圖7，當激活信號BKALL_ACT被使能為邏輯高電平(所有存儲體都處于使能狀態(tài)下)且施加外部命令CMDB時，將所接收的外部命令CMDB與內(nèi)部時鐘ICLK同步地鎖存至鎖存器100且由命令譯碼器200將經(jīng)鎖存的外部命令LCMD譯碼成寫入命令CASWT。接著，控制信號發(fā)生器310響應(yīng)于寫入命令CASWT、CAS寫入潛伏時間信息CWL9及突發(fā)長度信息BL8而產(chǎn)生控制信號DISB0。這里詳細闡述產(chǎn)生控制信號DISBO的過程。第一移位單元312接收基于CAS寫入潛伏時間信息CWL9而經(jīng)由第二多路復(fù)用器MUX2輸出的寫入命令CASWT并輸出經(jīng)兩個D觸發(fā)器F/F2及F/F3初次移位的多個寫入命令L-80及L-70。第二移位単元314基于邏輯高電平的突發(fā)長度信息BL8在沒有跳越的情況下經(jīng)由D觸發(fā)器F/F4至F/F13將相應(yīng)的寫入命令L-60順序地移位并輸出第二次被移位的多個寫入命令CASLWT L-60至L30。因此，第一邏輯運算單元316通過對經(jīng)由第一移位單元312及第二移位單元314輸出的多個經(jīng)移位的寫入命令CASLWT L-90至L-30和寫入命令CASWT執(zhí)行“或非”運算而產(chǎn)生控制信號DISB0。在從外部命令CMDB輸入時的時刻到完成具有突發(fā)長度“8”的數(shù)據(jù)的輸入時的時刻所經(jīng)過的時段中將所產(chǎn)生的控制信號DISBO使能。簡言之，控制信號DISBO的使能時段被定義成對應(yīng)于CAS寫入潛伏時間“9”的時段(9tCK)以及對應(yīng)于突發(fā)長度“8”的時段(4tCK)的總和。另外，使能信號發(fā)生器320基于邏輯高電平的突發(fā)長度信息BL8而產(chǎn)生在使能控制信號DISBO被使能的時段中被禁止的第一使能信號ABL8EN和第二使能信號ABL4EN。因此，響應(yīng)于第一使能信號ABL8EN及第ニ使能信號ABL4EN，第一地址緩沖器BUFll及第ニ地址緩沖器BUF12在使能控制信號DISBO使能的時段中被禁止。此處，由于在寫入操作模式和BL8模式下，對突發(fā)排序的控制并不涉及第零至第二地址A〈2:0>，因此用于緩沖第零至第二地址A〈2: 0>的第一地址緩沖器BUFlI及第ニ地址緩沖器BUF12被禁止。下面說明BL4模式的情況。參考圖8，當激活信號BKALL_ACT被使能為邏輯高電平(所有存儲體都處于使能狀態(tài)中)且施加外部命令CMDB時，將所接收的外部命令CMDB與內(nèi)部時鐘ICLK同步地鎖存至鎖存器100且由命令譯碼器200將經(jīng)鎖存的外部命令LCMD譯碼成外部命令CMDB。接著，控制信號發(fā)生器310響應(yīng)于外部命令CMDB、CAS寫入潛伏時間信息CWL9及突發(fā)長度信息BL4而產(chǎn)生控制信號DISB0。這里更詳細地描述產(chǎn)生控制信號DISBO的過程。第一移位単元312接收基于CAS寫入潛伏時間信息CWL9經(jīng)由第二多路復(fù)用器MUX2輸出的外部命令CMDB并輸出首先經(jīng)由兩個D觸發(fā)器F/F2及F/F3移位的多個寫入命令L-80及L-70。第二移位単元314基于邏輯低電平的突發(fā)長度信息BL4在跳過D觸發(fā)器鏈的部分D觸發(fā)器F/F10及F/F11的情況下經(jīng)由D觸發(fā)器鏈F/F4至F/F9、F/F12及F/F13將對應(yīng)寫入命令L-60順序地移位并輸出第二次經(jīng)移位的多個寫入命令CASLWT L-60至LOO及L30。因此，第一邏輯運算單元316通過對寫入命令CASWT和從第一移位単元312及第ニ移位單元314輸出的輸出信號CASLWT L-90至L-30執(zhí)行“或非”運算而產(chǎn)生控制信號DISB0。在從輸入外部命令CMDB時的時刻到完成具有突發(fā)長度“4”的數(shù)據(jù)的輸入時的時刻的時段中將所產(chǎn)生的控制信號DISBO使能。簡言之，控制信號DISBO的使能周期被定義成對應(yīng)于CAS寫入潛伏時間“9”的時段(9tCK)與對應(yīng)于突發(fā)長度“4”的時段(2tCK)的總和。另外，使能信號發(fā)生器320產(chǎn)生基于邏輯低電平的突發(fā)長度信息BL4而保持使能狀態(tài)的第一使能信號ABL8EN及在控制信號DISBO被使能的時段中被禁止的第二使能信號ABL4EN。因此，第一地址緩沖器BUFll響應(yīng)于第一使能信號ABL8EN而保持其使能狀態(tài)，且第二地址緩沖器BUF12響應(yīng)于第二使能信號ABL4EN在控制信號DISB 0使能的時段中被禁止。此處，由于在寫入操作模式和BL4模式下，除了第二地址A〈2>之外，第零至第一地址A<1:0>并不涉及對突發(fā)排序的控制，因此除了用于緩沖第二地址A〈2>的第一地址緩沖器BUFll之外，用于緩沖第零和第一地址A〈l:0>的第二地址緩沖器BUF12被禁止。根據(jù)本發(fā)明的一個實施例，在寫入操作模式期間不使用的緩沖器被禁止，以節(jié)約電カ消耗。此外，由于在寫入操作模式期間根據(jù)突發(fā)長度選擇性地將不使用的緩沖器禁止，因此可以將功耗最小化。

雖然已參照具體實施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員會理解的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的前提下可以做出各種變化和修改。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括 多個地址輸入模塊，所述多個地址輸入模塊被配置成分別接收與突發(fā)排序相關(guān)的多個地址；以及 控制電路，所述控制電路被配置成在寫入操作模式期間響應(yīng)于突發(fā)長度信息而選擇性地將所述地址輸入模塊的全部或一部分禁止。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，所述控制電路包括 控制信號發(fā)生器，所述控制信號發(fā)生器被配置成響應(yīng)于所述突發(fā)長度信息、寫入命令、CAS寫入潛伏時間信息和時鐘來產(chǎn)生在第一時段期間被使能的控制信號；以及 使能信號發(fā)生器，所述使能信號發(fā)生器被配置成產(chǎn)生多個使能信號并將所述使能信號分別提供給所述地址輸入模塊，所述多個使能信號的使能時段響應(yīng)于所述控制信號和所述突發(fā)長度信息而受到限制。
3.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，所述第一時段處在從外部輸入所述寫入命令時的時間點到完成與所述突發(fā)長度信息相對應(yīng)的數(shù)據(jù)的輸入時的時間點的范圍內(nèi)。
4.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，所述控制信號發(fā)生器包括 第一移位單元，所述第一移位單元被配置成將所述寫入命令順序地移位等于第一移位數(shù)目的次數(shù)以產(chǎn)生初次移位的寫入命令，其中所述第一移位數(shù)目是響應(yīng)于所述CAS寫入潛伏時間信息而受控制的； 第二移位單元，所述第二移位單元被配置成將所述初次移位的寫入命令順序地移位等于第二移位數(shù)目的次數(shù)，其中所述第二移位數(shù)目是響應(yīng)于所述突發(fā)長度信息而受控制的；以及 邏輯運算單元，所述邏輯運算單元被配置成通過對所述寫入命令和從所述第一移位單元和所述第二移位單元中的順序移位所獲得的多個寫入命令執(zhí)行邏輯運算而產(chǎn)生所述控制信號。
5.如權(quán)利要求4所述的半導(dǎo)體存儲器件，其中，所述第一移位單元包括 N個多路復(fù)用器，所述N個多路復(fù)用器被配置成基于所述各個CAS寫入潛伏時間信息而選擇并輸出所述寫入命令，其中N與所述各個CAS寫入潛伏時間信息的數(shù)目相同且所述N個多路復(fù)用器是串聯(lián)連接的；以及 N-1個D觸發(fā)器，所述N-1個D觸發(fā)器被配置成分別移位并傳送所述N個多路復(fù)用器中的相應(yīng)的一個多路復(fù)用器的輸出作為下一個多路復(fù)用器的輸入， 其中，在排序上處在所述N個多路復(fù)用器中的最前面的多路復(fù)用器被配置成接收接地電壓作為輸入。
6.如權(quán)利要求4所述的半導(dǎo)體存儲器件，其中，所述第二移位單元包括 D觸發(fā)器鏈，所述D觸發(fā)器鏈被配置成順序地將從所述N個多路復(fù)用器中的最后的多路復(fù)用器輸出的寫入命令移位；以及 跳越單元，所述跳越單元被配置成響應(yīng)于所述突發(fā)長度信息而跳過所述D觸發(fā)器鏈的一部分。
7.如權(quán)利要求4所述的半導(dǎo)體存儲器件，其中，所述邏輯運算單元被配置成執(zhí)行“或非”運算。
8.如權(quán)利要求2所述的半導(dǎo)體存儲器件，還包括命令輸入模塊，所述命令輸入模塊被配置成接收外部命令； 鎖存器，所述鎖存器被配置成鎖存在所述命令輸入模塊中接收的所述外部命令；以及 命令譯碼器，所述命令譯碼器被配置成通過對在所述鎖存器中獲得的經(jīng)鎖存的外部命令譯碼而產(chǎn)生所述寫入命令。
9.一種半導(dǎo)體集成電路,包括 至少一個第一地址輸入模塊，所述至少一個第一地址輸入模塊被配置成接收與突發(fā)排序相關(guān)的多個地址的一部分且在寫入操作模式中響應(yīng)于第一使能信號而被選擇性地使倉泛; 至少一個第二地址輸入模塊，所述至少一個第二地址輸入模塊被配置成接收與突發(fā)排序相關(guān)的所述地址的另一部分且在所述寫入操作模式中響應(yīng)于第二使能信號而被選擇性地禁止； 至少一個第三地址輸入模塊，所述至少一個第三地址輸入模塊被配置成接收除與突發(fā)排序相關(guān)的所述地址之外的地址且在所述寫入操作模式中響應(yīng)于第三使能信號而被連續(xù)地使能； 控制信號發(fā)生器，所述控制信號發(fā)生器被配置成響應(yīng)于突發(fā)長度信息、CAS寫入潛伏時間信息、寫入命令以及時鐘而產(chǎn)生在第一時段中被使能的控制信號；以及 使能信號發(fā)生器，所述使能信號發(fā)生器被配置成響應(yīng)于所述控制信號、所述第三使能信號、所述突發(fā)長度信息和激活信號而產(chǎn)生第一使能信號和第二使能信號，所述激活信號是在所有存儲體都處于激活狀態(tài)中時被使能的信號。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述第一時段從自外部輸入所述寫入命令時的時間點開始到完成對應(yīng)于所述突發(fā)長度信息的數(shù)據(jù)的輸入時的時間點為止。
11.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述控制信號發(fā)生器包括 第一移位單元，所述第一移位單元被配置成將所述寫入命令順序地移位等于響應(yīng)于所述CAS寫入潛伏時間信息而受控的第一移位數(shù)目的次數(shù)以產(chǎn)生初次移位的寫入命令； 第二移位單元，所述第二移位單元被配置成將所述初次移位的寫入命令順序地移位等于響應(yīng)于所述突發(fā)長度信息而受控的第二移位數(shù)目的額外次數(shù)；以及 邏輯運算單元，所述邏輯運算單元被配置成通過對所述寫入命令和從所述第一移位單元和所述第二移位單元中的所述順序移位獲得的多個寫入命令執(zhí)行邏輯運算而產(chǎn)生所述控制信號。
12.如權(quán)利要求11所述的半導(dǎo)體集成電路，其中，所述第一移位單元包括 N個多路復(fù)用器，所述N個多路復(fù)用器被配置成響應(yīng)于各個CAS寫入潛伏時間信息而選擇并輸出所述寫入命令，其中N與所述各個CAS寫入潛伏時間信息的數(shù)目相同且所述N個多路復(fù)用器是串聯(lián)連接的；以及 N-1個D觸發(fā)器，所述N-1個D觸發(fā)器被配置成分別移位并傳送所述N個多路復(fù)用器中的相應(yīng)的一個多路復(fù)用器的輸出作為下一個多路復(fù)用器的輸入， 其中所述N個多路復(fù)用器中的最前面的多路復(fù)用器接收接地電壓作為輸入。
13.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中，所述第二移位單元包括 D觸發(fā)器鏈，所述D觸發(fā)器鏈被配置成順序地將所述N個多路復(fù)用器中的最后的多路復(fù)用器所輸出的寫入命令移位；以及跳越單元，所述跳越單元被配置成響應(yīng)于所述突發(fā)長度信息而跳過所述D觸發(fā)器鏈的一部分。
14.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中，所述邏輯運算單元被配置成執(zhí)行“或非”運算。
15.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述使能信號發(fā)生器包括 第二邏輯運算單元，所述第二邏輯運算單元被配置成對所述第三使能信號和所述激活信號執(zhí)行邏輯運算； 第三邏輯運算單元，所述第三邏輯運算單元被配置成對所述第二邏輯運算單元的輸出信號、所述控制信號和所述突發(fā)長度信息執(zhí)行邏輯運算并輸出所述第一使能信號；以及 第四邏輯運算單元，所述第四邏輯運算單元被配置成對所述第二邏輯運算單元的所述輸出信號和所述控制信號執(zhí)行邏輯運算并輸出所述第二使能信號。
16.如權(quán)利要求9所述的半導(dǎo)體集成電路，還包括 命令輸入模塊，所述命令輸入模塊被配置成接收外部命令； 鎖存器，所述鎖存器被配置成鎖存在所述命令輸入模塊中接收的所述外部命令；以及 命令譯碼器，所述命令譯碼器被配置成通過對在所述鎖存器中獲得的經(jīng)鎖存的外部命令譯碼而產(chǎn)生所述寫入命令。
17.一種用于驅(qū)動半導(dǎo)體存儲器件的方法，所述半導(dǎo)體存儲器件包括在讀取操作模式中根據(jù)第一使能信號和第二使能信號被連續(xù)地使能的至少一個第一地址輸入模塊和至少一個第二地址輸入模塊，所述方法包括以下步驟 當所有存儲體都處于使能狀態(tài)中且從外部輸入寫入命令時，響應(yīng)于突發(fā)長度信息而將所述第一使能信號保持于在使能狀態(tài)或?qū)⑺龅谝皇鼓苄盘枏氖鼓軤顟B(tài)轉(zhuǎn)變?yōu)榻範顟B(tài)，且響應(yīng)于所述突發(fā)長度信息而將所述第二使能信號從使能狀態(tài)轉(zhuǎn)變?yōu)榻範顟B(tài)；以及 當完成從外部輸入對應(yīng)于所述突發(fā)長度信息的數(shù)據(jù)時，將所述第一使能信號保持在使能狀態(tài)中或?qū)⑺龅谝皇鼓苄盘枏慕範顟B(tài)轉(zhuǎn)變?yōu)槭鼓軤顟B(tài)，且將所述第二使能信號從禁止狀態(tài)轉(zhuǎn)變?yōu)槭鼓軤顟B(tài)。
18.如權(quán)利要求17所述的方法，其中，響應(yīng)于所述突發(fā)長度信息而將所述第一使能信號保持在使能狀態(tài)或?qū)⑺龅谝皇鼓苄盘枏氖鼓軤顟B(tài)轉(zhuǎn)變?yōu)榻範顟B(tài)且響應(yīng)于所述突發(fā)長度信息而將所述第二使能信號從使能狀態(tài)轉(zhuǎn)變?yōu)榻範顟B(tài)的步驟包括以下步驟當突發(fā)長度為“4”時，響應(yīng)于所述突發(fā)長度信息而將所述第一使能信號保持在使能狀態(tài)。
19.如權(quán)利要求17所述的方法，其中，響應(yīng)于所述突發(fā)長度信息而將所述第一使能信號保持在使能狀態(tài)或?qū)⑺龅谝皇鼓苄盘枏氖鼓軤顟B(tài)轉(zhuǎn)變?yōu)榻範顟B(tài)且響應(yīng)于所述突發(fā)長度信息而將所述第二使能信號從使能狀態(tài)轉(zhuǎn)變?yōu)榻範顟B(tài)的步驟包括以下步驟當突發(fā)長度為“8”時，響應(yīng)于所述突發(fā)長度信息而將所述第一使能信號從使能狀態(tài)轉(zhuǎn)變?yōu)榻範顟B(tài)。
20.如權(quán)利要求17所述的方法，其中，所述第一使能信號和所述第二使能信號保持在所述禁止狀態(tài)的時段對應(yīng)于CAS寫入潛伏時間的時段與對應(yīng)于突發(fā)長度的時段的總和。
全文摘要
本發(fā)明公開了一種半導(dǎo)體存儲器件及其驅(qū)動方法，所述半導(dǎo)體存儲器件包括多個地址輸入模塊，所述多個地址輸入模塊被配置成分別接收與突發(fā)排序相關(guān)的多個地址；以及控制電路，所述控制電路被配置成在寫入操作模式期間響應(yīng)于突發(fā)長度信息而選擇性地將所述地址輸入模塊的全部或一部分禁止。
文檔編號G11C11/4063GK103035284SQ201210132459
公開日2013年4月10日 申請日期2012年4月27日 優(yōu)先權(quán)日2011年10月4日
發(fā)明者宋清基 申請人:海力士半導(dǎo)體有限公司