專利名稱：存儲可靠性驗證技術(shù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及存儲領(lǐng)域，更具體地，涉及用于驗證存儲可靠性的設(shè)備和方法。
背景技術(shù)：
半導(dǎo)體存儲器為個人計算機(jī)系統(tǒng)、基于嵌入式處理器的系統(tǒng)、視頻成像電路、以及通信設(shè)備等存儲數(shù)字編碼數(shù)據(jù)。通常，存儲設(shè)備包括按照行和列布置的存儲單元陣列，其中，每個存儲單元包括存儲至少一位數(shù)據(jù)(例如，邏輯“I”或邏輯“O”)的數(shù)據(jù)存儲元件。盡管這些數(shù)據(jù)存儲元件通常提供可靠的數(shù)據(jù)保持力，但是在某些情況下可能發(fā)生數(shù)據(jù)錯誤。例如，這種數(shù)據(jù)錯誤可能導(dǎo)致已經(jīng)寫入?yún)g元的預(yù)期是邏輯“I”被讀作邏輯“0”，或相反。由于數(shù)據(jù)錯誤會導(dǎo)致系統(tǒng)中不期望的結(jié)果，所以工程師カ圖限制存儲設(shè)備中數(shù)據(jù)錯誤的數(shù)量。
內(nèi)建自測(BIST)模塊是已開發(fā)出的、為了限制或防止數(shù)據(jù)錯誤的ー項技木。BIST模塊通常向陣列寫入“ I”和/或“ O”模式，隨后讀取陣列的存儲單元以檢查相同的“ I”和/或“O”模式是否被回讀。經(jīng)常在存儲設(shè)備運送給終端用戶前執(zhí)行BIST測試(例如，在生產(chǎn)エ廠中執(zhí)行BIST測試)，然而，有時也可以在用戶已使用該設(shè)備之后執(zhí)行BIST測試。在任一情況下，如果識別出故障単元，那么BIST模塊可以將該故障単元的地址映射至冗余(可靠)存儲單元的地址，使得意圖訪問該不為終端用戶所知的故障単元的存儲器操作被重新路由至冗余(可靠)單元。這有助于確保終端使用者獲得準(zhǔn)確存儲數(shù)據(jù)的可靠存儲設(shè)備。盡管常規(guī)的BIST方法是有用的，但是本發(fā)明人意識到關(guān)于存儲單元陣列的可靠性的更詳細(xì)信息在許多情況下是有益的。例如，本發(fā)明人意識到這將有助于產(chǎn)生關(guān)于存儲単元的讀和/或?qū)懺Ａ康臄?shù)據(jù)，從而有利于避免將來因為“弱”存儲單元而導(dǎo)致的數(shù)據(jù)錯誤。因此，本公開的各方面提供了用于驗證存儲單元可靠性的技木。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的ー個方面，提供了ー種存儲設(shè)備，包括存儲單元，該存儲単元包括ー對交叉耦合的反相器，被配置為協(xié)同地存儲至少一位數(shù)據(jù)，以及第一和第二存取晶體管，第一和第二存取晶體管的各自的源極耦接至所述反相器的相應(yīng)的輸入端；第一和第二位線，分別耦接至第一和第二存取晶體管的各自的漏扱；字線，分別耦接至第一和第二存取晶體管的第一和第二柵極；第一和第二位線驅(qū)動器，分別耦接至第一和第二位線；第一和第二位線驅(qū)動器被配置為基于將被寫入存儲單元的所預(yù)期的數(shù)據(jù)狀態(tài)來選擇性地有效對于第一和第二位線的預(yù)定電流脈沖；以及失真電路，耦接至第一和第二位線，并被配置為在字線有效的同時，向第一或第二位線中的至少一條增添電流或從第一或第二位線中的至少ー條減少電流，從而測試存儲単元的寫裕量或讀裕量。根據(jù)本發(fā)明的另一方面，提供了一種用于存儲單元的內(nèi)建自測(BIST)的方法，包括使用位線驅(qū)動器電路從而在第一時間期間對存儲單元的第一和第二位線持續(xù)施加第一預(yù)定電流脈沖，其中，從分別對應(yīng)于第一和第二數(shù)據(jù)值的第一和第二電流脈沖中選擇預(yù)定電流脈沖；在對第一和第二位線持續(xù)施加第一預(yù)定電流脈沖的同時，通過使用耦接至第一或第二位線中的至少一條的預(yù)充電電路來干擾第一預(yù)定電流脈沖；以及在干擾第一預(yù)定電流脈沖的同時，使存儲單元的字線有效從而在第一時間期間執(zhí)行第一所預(yù)期數(shù)據(jù)值的測試寫操作。根據(jù)本發(fā)明的又一方面，提供了一種用于存儲單元的內(nèi)建自測(BIST)的方法，包括通過跨第一和第二位線施加寫偏壓，從而向存儲單元寫入所預(yù)期數(shù)據(jù)值，其中，第一和第二位線耦接至存儲單元；在已經(jīng)寫入所預(yù)期數(shù)據(jù)值之后，將耦接至存儲單元的第一和第二位線這兩者預(yù)充電至相同的第一失真電位，其中，第一失真電位處于VDD與VSS之間；在第一和第二位線預(yù)充電至第一失真電位之后，使存儲單元的字線有效從而將來自存儲單元的讀電流脈沖提供至第一和第二位線中的至少一條，并且同時將第一失真電流施加至第一和第二位線中的至少一條；隨后從存儲單元讀取實際值以確定第一失真電位與第一失真電流是否非期望地改變了先前寫入所述存儲単元的所預(yù)期數(shù)據(jù)值。



圖I示出根據(jù)ー些實施方式的存儲設(shè)備。圖2是示出根據(jù)ー些實施方式的、測試存儲單元的讀裕量的ー種方式的時序圖。圖3是示出根據(jù)ー些實施方式的、測試存儲單元的寫裕量的ー種方式的時序圖。圖4是根據(jù)一些實施方式的存儲設(shè)備。圖5是根據(jù)一些實施方式的、包括弱讀操作的存儲器存取操作的流程圖。圖6是示例性時序圖。圖7是根據(jù)一些實施方式的、包括弱寫操作的存儲器存取操作的流程圖。圖8A至圖SB是根據(jù)一些實施方式的、包括存儲單元陣列的存儲設(shè)備的框圖。
具體實施例方式現(xiàn)在參照附圖描述所要求主題，其中，通篇使用相似的參考標(biāo)號來指代相似的元件。在下面的描述中，出于說明的目的，闡述了多個具體細(xì)節(jié)，從而提供對所要求主題的透徹理解。然而，所要求的主題顯然可以在沒有這些具體細(xì)節(jié)的情況下實現(xiàn)。例如，下面關(guān)于靜態(tài)隨機(jī)存取存儲器(SRAM)設(shè)備描述了根據(jù)本發(fā)明的各方面的ー些概念，但是應(yīng)當(dāng)理解，這些概念同樣適用于諸如單端ロ(SP) SRAM、雙端ロ(DP) SRAM、或其它多端ロ SAM設(shè)備的使用交叉耦合反相器的其它存儲設(shè)備。本公開的ー些實施方式涉及對于半導(dǎo)體存儲器進(jìn)行可靠性驗證的改進(jìn)技術(shù)。本發(fā)明的各方面涉及測試單元的讀和/或?qū)懺Ａ康腂IST測試，而非僅通過判定存儲單元在正常的讀/寫條件下是否準(zhǔn)確存儲“I”或“O”來執(zhí)行BIST測試。在本BIST測試期間，讀和/或?qū)懺Ａ靠梢允沁f增加強(qiáng)(incrementally stressed)直到針對單元確定故障點。以這種方式，可以識別陣列中的“弱”存儲單元，如果必要的話可以采取適當(dāng)?shù)膭幼?，從而處理這些弱單元。圖I示出根據(jù)ー些實施方式的存儲設(shè)備100。存儲設(shè)備中的存儲單元101包括具有ー對交叉耦合反相器104、106 (其間耦接第一和第二存儲節(jié)點SN、SN’ )的數(shù)據(jù)存儲元件(data storage element)。第一和第二存取晶體管108、110的各自源極分別稱接至第一和第二貯存節(jié)點SN、SN’，并且各自的漏極分別耦接至第一和第二位線BL、BL’。由于存取晶體管提供雙向電流，因此應(yīng)當(dāng)理解，術(shù)語“源扱”和“漏極”在這里是稍微任意的且可以互換。字線WL耦接至存取晶體管108、110的各自的柵極端子，其中，選擇性有效(assert)字線WL以選擇性地將第一和第二存儲節(jié)點SN、SN’分別耦接至第一和第二位線BL、BL’。在下面更多細(xì)節(jié)中將認(rèn)識到，存儲設(shè)備100還包括耦接至第一和第二位線BL、BL’的失真電路112。為了測試存儲單元(memory cell)101的讀裕量或?qū)懺Ａ?，失真電?12被配置為向第一或第二位線BL、BL’中的至少一條施加遞增的失真等級(例如，不同的失真電位和失真電流)。由于生產(chǎn)期間制造的變化/缺陷，交叉耦合反相器104和106的晶體管不是理想上相同的。結(jié)果，不同的存儲單元將能夠承受不同的失真等級而不翻轉(zhuǎn)(flip)存儲在単元中的數(shù)據(jù)狀態(tài)。例如，對于ー些存儲単元，反相器104、106可以吸收對應(yīng)于第一失真等級的電流和電壓而不翻轉(zhuǎn)存儲在単元中的數(shù)據(jù)值，但是當(dāng)施加更大的第二失真等級時，単元將進(jìn)行翻轉(zhuǎn)。然而，其它存儲単元可以具有以下反相器104、106 :其對于經(jīng)受住第一和第二失真等級而不翻轉(zhuǎn)存儲在該其它単元中的數(shù)據(jù)值是充分対稱的。反相器是特定非対稱的其它存儲單元，在施加第一或第二失真等級時該存儲單元可以使它們的數(shù)據(jù)翻轉(zhuǎn)。無論哪種情況，測試模塊116 (例如，諸如芯片上BIST模塊或外部自動測試設(shè)備)于是可以分析和存儲該遞增的失真測試的結(jié)果。 圖2示出與一些實施方式一致的一系列波形200。具體地，圖2示出三個正常的讀操作(202、204、206)、以及兩個失真操作(例如，第一“弱”失真操作208，以及第二“強(qiáng)”失真操作210)。正如下面更充分理解的，這些波形200示出ー種方式在該方式中，失真電路112能夠以不同失真電位和不同失真電流的形式將不同的失真等級施加至位線BL、BL’中的至少一條，從而遞增地測試針對圖I的存儲單元101的讀裕量。先于圖2所示的操作，存儲單元101存儲了先前寫入單元的所預(yù)期的數(shù)據(jù)狀態(tài)。在圖2的實現(xiàn)方式中，例如，第一和第二存儲節(jié)點SN、SN’存儲所預(yù)期的數(shù)據(jù)狀態(tài)，其中例如，對應(yīng)于所預(yù)期的數(shù)據(jù)狀態(tài)邏輯“1”，存儲節(jié)點電壓(Vsn)為高，互補(bǔ)存儲節(jié)點電壓(Vsn，)為低。在正常讀操作202期間，位線BL、BL’的寄生電容(圖1，114、114’)預(yù)充電至212處的高電壓(例如，VDD)。在預(yù)充電完成之后，通過在214處有效字線WL來開始電荷遷移態(tài)。由于最初存儲在存儲單元中所預(yù)期的數(shù)據(jù)狀態(tài)而使Vsn最初為高，所以反相器106中的η型晶體管最初是有源的，這導(dǎo)致隨著Vsn,和預(yù)充電位線Vt拉低而電流Icell流動。一旦Vsr和Vt拉低，存儲節(jié)點SN、SN’再次達(dá)到由反相器104、106相互加強(qiáng)的穩(wěn)定互補(bǔ)電壓情況。然后，在214處無效(de-assert)字線WL，進(jìn)而在216處開始數(shù)據(jù)感測狀態(tài)。在216期間，激活傳感放大器以檢測作為通過位線電壓V/V’所反映的(例如，圖2中，其中，V為高而Vバ為低對應(yīng)于正從存儲單元讀取的邏輯“I”數(shù)據(jù)狀態(tài))、從單元讀取的實際數(shù)據(jù)狀態(tài)。因為從單元讀取的實際的數(shù)據(jù)狀態(tài)與圖2中所預(yù)期的數(shù)據(jù)狀態(tài)相同，所以正常的讀操作返回“正確”結(jié)果。然后，在208中執(zhí)行第一失真操作。在第一失真操作期間，在218處，失真電路112驅(qū)動電流通過位線，從而將位線BL和BL’都設(shè)定為第一基本恒定失真電位220。雖然建立第一失真電位220，但是兩條位線具有相同的電位ー該電位此時小于VDD。在第一位線已經(jīng)穩(wěn)定在第一失真電位220之后，在222處，有效字線WL從而將位線耦接至它們各自的存儲節(jié)點。在有效字線WL的同時，失真電路112在至少一條位線上驅(qū)動第一失真電流224。第一失真電流224與從單元的交叉耦合反相器輸出的讀電流(例如，圖I中的1。611)相反。例如，在圖2的實施方式中，單元電流Ieell趨于拉低BL’上的電壓，而第一失真電流224趨于拉升BL’上的電壓。盡管如此，隨后的正常讀操作204仍然提供“正確”結(jié)果。正如通過第ニ正常讀操作204所證實的，単元沒有被第一失真操作208 “翻轉(zhuǎn)”。隨后，在210處執(zhí)行第二(更強(qiáng)的)失真操作。在第二失真操作210期間，在226處，失真電路提供第二電流，從而將位線BL和BL’設(shè)定為第二基本恒定失真電位228 (例如，比VDD小35%)。在228期間，兩條位線的電壓再次相同，現(xiàn)在小于VDD的該電壓此時比針對第一失真電位220的位線的電位小了很多。在位線已經(jīng)穩(wěn)定在第二失真電位228之后，在230處有效字線，并且失真電路112向位線提供第二失真電流232,其中第二失真電流具有大于第一失真電流224的幅度。對于所示的単元，反相器104的PMOS晶體管不夠大到足以吸收第二失真電流232，使得第二失真操作強(qiáng)制節(jié)點SN減弱，并且使存儲節(jié)點在234處“翻轉(zhuǎn)”。因此，在隨后的正常讀操作206期間從存儲單元讀取的實際數(shù)據(jù)狀態(tài)不同于所預(yù)期的數(shù)據(jù)狀態(tài)，從而推斷第二失真操作232導(dǎo)致數(shù)據(jù)翻轉(zhuǎn)。測試模塊116可以存儲第二失真等級作 為對存儲單元100的強(qiáng)度(strength)的測量。正如現(xiàn)在參照圖3討論的，失真電路112也可以用于測試存儲單元的寫裕量。與圖2中交叉耦合反相器104、106驅(qū)動位線BL、BL’上的電壓的讀操作相反；圖3中驅(qū)動位線從而設(shè)定存儲在交叉耦合反相器中的數(shù)據(jù)狀態(tài)。在該上下文中，失真電路112可以使位線上的能量失真，從而強(qiáng)調(diào)(stress)存儲單元的寫裕量?，F(xiàn)在，將在下面討論三個示例性的寫操作(正常寫操作302、具有第一失真等級的寫操作304、以及具有第二失真等級的第二寫操作306)。在正常寫操作302期間，在308處，位線基于將要寫入存儲單元的數(shù)據(jù)狀態(tài)而被偏置。例如，在302處要寫“ 1”，V被驅(qū)動至I以及V被驅(qū)動至O。在位線偏置的同時，在310處有效字線，使得電荷分別在位線BL、BL’與存儲節(jié)點SN、SN’之間遷移，從而在312處將存儲単元變?yōu)榫哂兴A(yù)期的數(shù)據(jù)狀態(tài)。正常讀操作314確認(rèn)所預(yù)期的數(shù)據(jù)狀態(tài)被正確寫入單元。在失真的寫操作304和306期間,位線最初被再次偏置,從而對應(yīng)于要被寫入存儲單元的所預(yù)期的狀態(tài)。然而，在第一(弱)失真304期間，BL上的電位略高于VSS (考慮到308來觀察316)并且BL’上的電位處于VDD。BL上略高于VSS的電位降低了在電荷遷移態(tài)期間對單元進(jìn)行編程時施加至交叉耦合反相器的總偏置。318中的正常讀操作確認(rèn)正確的值實際上被寫入?yún)g元。相反，在第二失真寫操作306中，在位線偏置階段，BL’上的電壓上升更多(考慮到308來觀察322)進(jìn)而施加甚至更大的失真電流(參見324)。第二失真如此大，使得被提供為向單元寫入新數(shù)據(jù)狀態(tài)的電荷不足以“翻轉(zhuǎn)”存儲節(jié)點SN和SN’上的狀態(tài)。結(jié)果，沒有新數(shù)據(jù)寫入?yún)g元。因此，當(dāng)在326處發(fā)生隨后的讀操作吋，從單元讀取實際的數(shù)據(jù)值為“0”，但是預(yù)期是值“I”。因此，在306中，可以將第二失真等級作為存儲單元的強(qiáng)度的測量值進(jìn)行存儲。圖4示出根據(jù)ー些實現(xiàn)方式的存儲設(shè)備400的另ー實施方式。存儲設(shè)備可以包括下拉電路414、上拉電路416、和/或位線驅(qū)動器電路418、418’。任何這些電路(例如，414、416、和/或418/418’)可以接收適當(dāng)?shù)目刂菩盘栆蕴峁┻f增的失真等級，從而如本文所構(gòu)想的那樣用作失真電路(例如，圖I的失真電路112)。此外，在其它實施方式中，単獨的基準(zhǔn)源(例如，420或420’)可以將來自總電源(global supply)的電荷傳遞至位線中的至少ー條。因此，如果存在，那么基準(zhǔn)源(例如，420)同樣可以如本文所構(gòu)想的那樣構(gòu)成失真電路(例如，圖I的失真電路112)。例如，針對寫裕量測試，單個基準(zhǔn)源(例如，420)可以傳遞來自總電源的電荷從而在單條位線(例如，BL)上建立在VDD與VSS之間的基準(zhǔn)電壓。針對讀裕量測試，相反，兩個基準(zhǔn)源(例如，420、420’)可以傳遞來自總電源的電荷從而在兩條位線(例如，BL、BL’ )上建立處于VDD與VSS之間的基準(zhǔn)電壓。因此，應(yīng)當(dāng)理解，盡管ー些實施方式包括全部這些部件414至420從而實現(xiàn)讀裕量和寫裕量測試，但是其它實施方式的特征在于沒有這些部件中的ー個或多個。此外，為了與此一致地執(zhí)行失真操作，任何這些部件414至420可以用作“預(yù)充電電路”。根據(jù)本領(lǐng)域的普通技術(shù)人員對于術(shù)語“預(yù)充電”所理解的常規(guī)含義，“預(yù)充電”電路可以拉升或拉低位線，只要對于預(yù)定的充電量如此即可。此外，該 預(yù)充電電路可以包括ー個或多個預(yù)充電元件(例如，諸如PMOS晶體管的一個或多個上拉元件；諸如NMOS晶體管的一個或多個下拉元件；一個或多個基準(zhǔn)源；和/或上拉元件和/或下拉元件和/或基準(zhǔn)源的組合)。示出的下拉電路或元件414包括以第一組422和第二組424布置的多個η型晶體管。第一組晶體管422被布置為彼此并聯(lián)且耦接至第一位線BL，而第二組晶體管424被布置為彼此并聯(lián)且耦接至第二位線BL’。盡管圖4僅示出并聯(lián)耦接至各位線的兩個η型晶體管，但是應(yīng)當(dāng)理解，從ー個到將近無限多個的任何數(shù)量的η型晶體管都可以耦接至各位線。此外，盡管示出的實施方式示出第一組422中的晶體管的柵極連接至第二組424中的晶體管的柵極，但是在其它實施方式中，第一組422中的各晶體管可獨立于第二組424中的各晶體管而有效，從而提供寬范圍的偏置條件。設(shè)置具有可単獨地有效的柵極的各晶體管，其提供可以由下拉電路應(yīng)用的更寬、更靈活范圍的偏置條件，但是同樣地，由于布線要求等而趨于消耗更多面積。示出的上拉電路或元件416包括以第三組426和第四組428布置的多個P型晶體管，其同樣允許使用多重“加強(qiáng)”等級。第三組晶體管426被布置為彼此并聯(lián)且耦接至第一位線BL，而第四組晶體管428被布置為彼此并聯(lián)且耦接至第二位線BL’。盡管圖4僅示出并聯(lián)耦接至各位線的兩個P型晶體管，但是應(yīng)當(dāng)理解，從ー個到將近無限多個的任何數(shù)量的P型晶體管都可以耦接至各位線。此外，盡管示出的實施方式示出第三組426中的晶體管的柵極連接至第四組428中的晶體管的柵極，但是在其它實施方式中，第三組426中的各晶體管可獨立于第四組428中的各晶體管而有效，從而提供寬范圍的偏置條件。設(shè)置具有可單獨地有效的柵極的各晶體管，其提供可以由上拉電路應(yīng)用的更寬、更靈活范圍的偏置條件，但是同樣地，由于布線要求等而趨于消耗更多面積。施加于第一或第二位線中的至少一條的失真電位(例如，圖2中的220/228)和/或失真電流(例如，圖2中的224/232)可以被迭代地調(diào)節(jié)(例如，通過有效第一、第二、第三、以及第四組422至428中的晶體管的不同組合)以測試不同的讀或?qū)懺Ａ?。對于每次迭代，存儲設(shè)備可以檢查從數(shù)據(jù)存儲元件讀取的實際數(shù)據(jù)值是否對應(yīng)于所預(yù)期的數(shù)據(jù)值。通過迭代地將實際數(shù)據(jù)值與所預(yù)期的數(shù)據(jù)值進(jìn)行比較，可以確定針對數(shù)據(jù)存儲元件402的讀和寫故障情況。將參照圖5至圖8描述可以如何測試讀和寫裕量的額外實例。圖5至圖6示出示例性弱讀操作，圖7至圖8示出示例性弱寫操作。盡管將這些實例示出并且描述為一系列動作、事件、或波形，但是本公開并不限于這種動作、事件、或波形的示出的順序。對于本文公開的其它方法來說這也是適用的。例如，除本文示出和/或描述那些之外，ー些動作可以按照不同順序和/或與其它動作或事件同時發(fā)生。此外，并不需要所有示出的動作，波形形狀僅是示例性的，并且其他波形可以顯著不同于那些示出的波形。此外，可以在ー個或多個単獨的動作或階段中執(zhí)行本文所描繪的ー個或多個動作?，F(xiàn)在轉(zhuǎn)向圖5，可以看到包括了跟隨有弱讀操作504的正常寫操作502的存儲器存取方法500。在向耦接至存儲元件的第一和第二位線中的至少一條施加預(yù)定電流脈沖時的506處，開始正常寫操作502。從分別對應(yīng)于第一和第二數(shù)據(jù)值的第一和第二電流脈沖中選擇該預(yù)定電流脈沖。該預(yù)定電流脈沖可以由位線驅(qū)動器電路(例如，圖4中的418和/或418’ ) 提供。在508處，在持續(xù)施加正常的寫電流脈沖的同時，使存儲單元的字線有效從而對存儲單元執(zhí)行所預(yù)期的數(shù)據(jù)值的正常寫操作。在字線無效且BL和BL’預(yù)充電至預(yù)定偏壓時的510處，開始弱讀操作504。在位線已經(jīng)穩(wěn)定之后，在512處，有效字線以便從存儲單元讀取實際的數(shù)據(jù)值。當(dāng)有效字線吋，存儲單元中的交叉耦合反相器將來自存儲單元的讀電流脈沖提供至第一和第二位線中的至少一條，其中，讀電流脈沖取決于存儲在存儲單元中的數(shù)據(jù)值。為了“削弱”讀電流脈沖從而測試針對單元的讀裕量，在514處，減弱(例如，通過使用圖4中的下拉電路414)來自至少一條位線的ー些讀電流脈沖。在516處，當(dāng)?shù)谝缓偷诙痪€耦接至傳感放大器以讀取単元中的實際數(shù)據(jù)值時，繼續(xù)弱讀操作。如果從存儲單元讀取的實際數(shù)據(jù)值不同于針對存儲單元所預(yù)期的數(shù)據(jù)值，則弱讀電流脈沖作為針對單元的故障條件而被存儲?？梢缘卣{(diào)節(jié)(例如，通過使用建立圖4中的可變電阻分壓器的上拉和下拉電路414、416內(nèi)的晶體管的不同組合)讀電流脈沖所減弱的電流量以準(zhǔn)確表征針對存儲單元的讀裕量。圖6示出與圖5的實施方式一致的更詳細(xì)的時序圖。時序圖600示出以下實例在602期間，標(biāo)準(zhǔn)寫操作被用于向存儲單元寫入“O”(例如，圖5的502)，然后，在604期間，執(zhí)行標(biāo)準(zhǔn)讀。如果單元正常運行，那么602期間的標(biāo)準(zhǔn)讀將返回“O”作為存儲在単元中的值。在606期間的可選的空閑周期、608期間的可選的標(biāo)準(zhǔn)寫“I”、以及610期間的另一可選的空閑周期之后；在612中執(zhí)行弱讀操作以測試存儲在単元中的數(shù)據(jù)狀態(tài)的“強(qiáng)度”。應(yīng)當(dāng)認(rèn)識到，盡管在示出的實例中選擇了“ I ”和“ O”狀態(tài)的示例性組合，但是可以代替地使用數(shù)據(jù)狀態(tài)的其它組合。更具體地，在602期間，通過將第一電流脈沖施加至位線BL、BL’來執(zhí)行正常的寫操作。在時間602期間，第一電流脈沖在BL上建立相對低的DC電壓(例如，Vss)以及在BL’上建立相對高的DC電壓(例如，VDD)。在施加電流脈沖的同時，有效字線WL，從而在614處，將第一存儲節(jié)點SN驅(qū)動至相對低的DC電壓以及將第二存儲節(jié)點SN’驅(qū)動至相對高的DC電壓。一旦數(shù)據(jù)狀態(tài)(例如，“O”)存在于存儲節(jié)點SN、SN’上，存儲單元中的交叉耦合反相器相互加強(qiáng)這種數(shù)據(jù)狀態(tài)。在正常寫602的結(jié)尾，WL返回至無效狀態(tài)，并且在存儲單元中鎖存該預(yù)期的數(shù)據(jù)狀態(tài)。接下來，在604期間執(zhí)行標(biāo)準(zhǔn)讀操作。為了有助于讀操作，在616處，首先將位線BL、BL’預(yù)充電至相對高的DC電壓(例如，VDD)。在預(yù)充電完成之后，位線BL、BL’浮置而在618處有效字線WL，其將存儲節(jié)點SN、SN’分別耦接至位線BL、BL’。因此，存儲単元中的交叉耦合反相器驅(qū)動(其已經(jīng)將存儲節(jié)點SN、SN’分別驅(qū)動至“ 0”、“1”狀態(tài))降低BL而保持BL’高。然后，無效字線，此后激活傳感放大器以測量位線BL、BL’上的電荷，并且確定“O”被存儲在存儲單元中。在該實例中，因為已經(jīng)在時間604期間回讀出預(yù)期要在602期間寫入單元中的數(shù)據(jù)狀態(tài)，所以存儲單元此時正常運行。在606期間發(fā)生可選的空閑階段(其再次將位線預(yù)充電至相對高的DC電壓)之后，在608期間，可選地執(zhí)行標(biāo)準(zhǔn)寫“I”數(shù)據(jù)狀態(tài)。在610期間的另一可選的空閑狀態(tài)(其中位線預(yù)充電)之后，在612中執(zhí)行弱讀。在弱讀612期間，同時地利用下拉電路(例如，圖4中的414的SI，η)和上拉電路 (例如，圖4中的416的Sl，p)中的晶體管子集來有效字線WL。該偏置狀態(tài)將中電流和電壓條件經(jīng)由位線BL、BL’施加至交叉耦合反相器。該弱讀操作事實上是否從存儲単元中讀取到所預(yù)期的值取決于単元中的反相器是否能夠保持所預(yù)期的數(shù)據(jù)狀態(tài)而不管由于下拉電路所引起的失真。例如，如果交叉耦合反相器足夠強(qiáng)到保持所預(yù)期的狀態(tài)(如通過線620、620’示出的)，那么讀出正確的數(shù)據(jù)值。然而，如果交叉耦合反相器太弱而不能夠保持所預(yù)期的狀態(tài)(如通過線622、622’示出的)，則來自単元的實際數(shù)據(jù)值不同于所預(yù)期的數(shù)據(jù)值。現(xiàn)在轉(zhuǎn)向圖7，可以看到根據(jù)本公開的ー些方面的弱寫操作700。方法700在702處開始，其中位線驅(qū)動器電路(例如，圖4中418、418’)在第一時間期間將第一預(yù)定電流脈沖持續(xù)施加至存儲單元的第一和第二位線。從分別對應(yīng)于第一和第二數(shù)據(jù)值的第一和第二電流脈沖中選擇該預(yù)定電流脈沖。在704處，在向第一和第二位線持續(xù)施加預(yù)定電流脈沖的同時，通過使用耦接至第一或第二位線中的至少一條的上拉或下拉電路中的至少ー個來干擾或改變該預(yù)定電流脈沖。在706處，在干擾該預(yù)定電流脈沖的同時，使存儲單元的字線有效從而在第一時間期間執(zhí)行第一所預(yù)期數(shù)據(jù)的弱寫操作。在708處，對單元進(jìn)行讀取從而檢查所預(yù)期數(shù)據(jù)值是否成功寫入?yún)g元。圖8A示出包括被布置為N列和M行的存儲單元陣列的存儲設(shè)備800的實例。沿著給定行的単元被耦接至共享的字線，并且沿著給定列的単元共享ー對互補(bǔ)的位線。例如，存儲單元Cl-I至Cl-N耦接至字線WLl，并且可以通過有效字線WLl而被寫入或讀取。在字線WLl有效的同時，通過經(jīng)由對應(yīng)的位線驅(qū)動器向位線BLl至BLN’施加合適的電壓來執(zhí)行寫操作，其中施加的位線電壓代表要被寫入附至對應(yīng)的互補(bǔ)位線的存儲單元的數(shù)據(jù)值。列多路復(fù)用器將大量位線中的ー對位線連接至ー組BL驅(qū)動器和SA—如圖SB所示。BIST模塊802被配置為應(yīng)用刺激向量的預(yù)定集合，以控制位線驅(qū)動器、字線驅(qū)動器、預(yù)充電電路、下拉電路、以及其它元件，從而執(zhí)行所期望的BIST測試。應(yīng)當(dāng)理解，這種BIST測試可以在生產(chǎn)之后就執(zhí)行，或可替換地，有時可以在存儲器已經(jīng)分配給終端用戶之后執(zhí)行。如圖8B所示，在一些實施方式中，可以將存儲陣列的存儲單元布置為跨給定行的多個字(例如，圖8B中示出的四個字)。在這種情況下，可以在多個字之間共享傳感放大器和/或失真電路。因此，例如，單個失真電路可以用于多行，這減少了實現(xiàn)整體存儲設(shè)備所需的門(在許多情況下還有電力)的量?？梢詫D8A或圖8B的存儲設(shè)備執(zhí)行以下程序，從而確定“弱單元”的存在。首先，在沒有失真的情況下執(zhí)行MBIST寫操作，從而在存儲陣列中產(chǎn)生所預(yù)期的數(shù)據(jù)模式。第二，執(zhí)行MBIST正常讀操作，以驗證是否所有的存儲單元都返回了針對正常讀的所預(yù)期的數(shù)據(jù)模式以及寫裕量。如果返回非預(yù)期的結(jié)果，則相應(yīng)的單元可以復(fù)檢或標(biāo)記為故障。接下來，執(zhí)行具有第一失真等級的MBIST讀操作以檢驗存儲單元在第一失真等級下是否返回所預(yù)期的結(jié)果。達(dá)到從設(shè)備讀取的實際數(shù)據(jù)模式與所預(yù)期的數(shù)據(jù)模式之間存在任何差異的程度，記錄該干擾的等級，可選地，連同相應(yīng)的“弱”単元的地址。如果所有數(shù)據(jù)都正確，則將該存儲器設(shè)置為使用下一更高的干擾水平用于讀操作，并且再次讀取這些單 元以檢查從陣列讀取的實際數(shù)據(jù)模式是否與所預(yù)期的數(shù)據(jù)模式相同。可以按照連續(xù)增加失真等級的方式繼續(xù)該程序，直到檢測出“弱”単元或直到所有単元提供正確數(shù)據(jù)一直到達(dá)到某預(yù)定的(例如，最大)的失真等級。可以利用針對寫失真的適當(dāng)設(shè)置，獨立執(zhí)行該程序。對于確定單元穩(wěn)定性分布，允許更復(fù)雜的程序。在該程序中，在沒有失真的情況下，MBIST被用于向產(chǎn)生已知的存儲陣列內(nèi)容的存儲設(shè)備中寫入數(shù)據(jù)模式。接下來，向単元施加第一讀失真等級，并且使用MBIST讀操作從而檢查對于所預(yù)期數(shù)據(jù)模式的影響。接下來，如果從存儲陣列讀取的實際數(shù)據(jù)模式不同于所預(yù)期的數(shù)據(jù)模式，那么記錄該失真等級作為干擾的相關(guān)極限。可選地，該方法還可以記錄故障単元的地址。接下來，如果更高的失真等級是可配置的，那么應(yīng)用更高級別的干擾，并且再次檢測結(jié)果?？梢岳冕槍懯д娴倪m當(dāng)設(shè)置來獨立執(zhí)行該程序。盡管已經(jīng)參照一個或多個實施方式示出和描述了本公開，但是基于對該說明書和附圖的閱讀和理解，對于本領(lǐng)域的普通技術(shù)人員來說，可以有等效的改進(jìn)和修改。例如，應(yīng)當(dāng)認(rèn)識到，諸如“第一”和“第二”的識別符并不意指任何類型的排序或相對于其它元件的排列；相反地，“第一”和“第二”以及其它相似的識別符僅是普通識別符。此外，應(yīng)當(dāng)認(rèn)識到，術(shù)語“耦接”包括直接和間接耦接。本公開包括全部這種修改和改進(jìn)且僅通過下列權(quán)カ要求的范圍限制。特別地，關(guān)于由上述部件(例如，元件和/或資源)執(zhí)行的各種功能，盡管沒有在結(jié)構(gòu)上等同于執(zhí)行于此示出的本公開的典型實施方式的功能的本公開結(jié)構(gòu)，但是用于描述這種構(gòu)成的術(shù)語除非有另外的表示，否則g在對應(yīng)于執(zhí)行所述構(gòu)成的特定功能的任何構(gòu)成(例如，功能性等同)。此外，盡管已經(jīng)僅參照幾個實現(xiàn)方式中的一個公開了本公開的特定特征，但是這種特征可以結(jié)合其它所期望的實施方式的一個或多個特征，并且有利于任何給定的或特定的應(yīng)用。此外，在該申請和所附權(quán)利要求中使用的冠詞“一”和“一個”理解為“ー個或多個”。此外，一定程度上，在詳細(xì)的說明書或權(quán)利要求書中使用術(shù)語“包括”、“所有”、“具有”、“以”或它們的變形，這種術(shù)語g在以類似于術(shù)語“包括”的方式而被包含。
權(quán)利要求
1.一種存儲設(shè)備，包括 存儲單元，包括一對交叉耦合的反相器，被配置為協(xié)同地存儲至少一位數(shù)據(jù)，以及第一和第二存取晶體管，所述第一和第二存取晶體管的各自的源極耦接至所述反相器的相應(yīng)的輸入端； 第一和第二位線，分別耦接至所述第一和第二存取晶體管的各自的漏極； 字線，分別耦接至所述第一和第二存取晶體管的第一和第二柵極； 第一和第二位線驅(qū)動器，分別耦接至所述第一和第二位線；所述第一和第二位線驅(qū)動器被配置為基于將被寫入所述存儲單元的所預(yù)期的數(shù)據(jù)狀態(tài)來選擇性地有效對于所述第一和第二位線的預(yù)定電流脈沖；以及 失真電路，耦接至所述第一和第二位線，并被配置為在所述字線有效的同時，向所述第一或第二位線中的至少一條增添電流或從所述第一或第二位線中的至少一條減少電流，從而測試所述存儲單元的寫裕量或讀裕量。
2.根據(jù)權(quán)利要求I所述的存儲設(shè)備，其中，所述失真電路包括 預(yù)充電電路，耦接至所述第一和第二位線中的至少一條，其中，為了測試所述存儲單元的所述寫裕量或讀裕量，所述預(yù)充電電路被配置為向所述至少一條位線傳送預(yù)定的電荷。
3.根據(jù)權(quán)利要求2所述的存儲設(shè)備，其中，所述預(yù)充電電路包括 第一多個預(yù)充電元件，被布置為彼此并聯(lián)并耦接至所述第一位線；以及 第二多個預(yù)充電元件，被布置為彼此并聯(lián)并耦接至所述第二位線。
4.根據(jù)權(quán)利要求3所述的存儲設(shè)備，其中，所述第一多個預(yù)充電元件中的每一個能夠獨立于所述第二多個預(yù)充電元件而有效。
5.根據(jù)權(quán)利要求3所述的存儲設(shè)備，其中，所述第一多個預(yù)充電元件中的至少一個的控制端子連接至所述第二多個預(yù)充電元件中的至少一個的控制端子。
6.根據(jù)權(quán)利要求2所述的存儲設(shè)備，其中，所述預(yù)充電電路包括 下拉電路，耦接至所述第一和第二位線中的至少一條，并且被配置為選擇性地向所述第一和第二位線中的至少一條增添電流或從所述第一和第二位線中的至少一條減少電流以測試所述寫裕量或讀裕量。
7.根據(jù)權(quán)利要求6所述的存儲設(shè)備，其中，所述下拉電路包括 第一多個下拉元件，被布置為彼此并聯(lián)并耦接至所述第一位線；以及 第二多個下拉元件，被布置為彼此并聯(lián)并耦接至所述第二位線。
8.根據(jù)權(quán)利要求7所述的存儲設(shè)備，其中，所述第一多個下拉元件中的每一個相對于所述第二多個下拉元件中的每一個能夠獨立地有效。
9.根據(jù)權(quán)利要求7所述的存儲設(shè)備，其中，所述第一多個下拉元件中的至少一個的控制端子連接至所述第二多個下拉元件中的至少一個的控制端子。
10.根據(jù)權(quán)利要求2所述的存儲設(shè)備，其中，所述預(yù)充電電路包括 上拉電路，耦接至所述第一和第二位線中的至少一條，并且被配置為選擇性地向所述第一和第二位線中的至少一條增添電流或從所述第一和第二位線中的至少一條減少電流從而測試所述寫裕量或讀裕量。
11.根據(jù)權(quán)利要求10所述的存儲設(shè)備，其中，所述上拉電路包括 第一多個上拉元件，被布置為彼此并聯(lián)并耦接至所述第一位線；以及第二多個上拉元件，被布置為彼此并聯(lián)并耦接至所述第二位線。
12.根據(jù)權(quán)利要求11所述的存儲設(shè)備，其中，所述第一多個上拉元件中的每一個相對于所述第二多個上拉元件中的每一個能夠獨立地有效。
13.根據(jù)權(quán)利要求11所述的存儲設(shè)備，其中，所述第一多個上拉元件的至少一個的控制端子連接至所述第二多個上拉元件中的至少一個的控制端子。
14.根據(jù)權(quán)利要求2所述的存儲設(shè)備，其中，所述預(yù)充電電路還包括 上拉電路，耦接至所述第一和第二位線中的至少一條； 下拉電路，耦接至所述第一和第二位線中的至少一條并被布置為與所述上拉電路串聯(lián)； 其中，所述上拉電路和下拉電路形成電阻分壓器，所述電阻分壓器被布置為選擇性地向所述第一和第二位線中的至少一條增添電流或從所述第一和第二位線中的至少一條減少電流，從而測試所述寫裕量或讀裕量。
15.根據(jù)權(quán)利要求2所述的存儲設(shè)備 其中，所述一對交叉耦合的反相器被配置為在所述字線有效的同時向所述第一和第二位線中的至少一條傳送表示存儲在所述存儲單元中的實際數(shù)據(jù)狀態(tài)的讀電流脈沖；以及其中，所述預(yù)充電電路從所述讀電流脈沖中減少電流從而測試所述存儲單元的讀裕量。
16.根據(jù)權(quán)利要求I所述的存儲設(shè)備，其中，所述失真電路包括 耦接至所述第一和第二位線的預(yù)充電電路，其中，所述預(yù)充電電路被配置為在所述預(yù)定電流脈沖和所述字線這兩者都有效的同時向所述第一和第二位線中的至少一條增添電流或從所述第一和第二位線中的至少一條減少電流，從而測試所述存儲單元的寫裕量。
17.根據(jù)權(quán)利要求I所述的存儲設(shè)備，還包括 內(nèi)建自測(BIST)控制電路，被配置為迭代地增加向所述第一或第二位線中的至少一條增添的電流量或從所述第一或第二位線中的至少一條減少的電流量，并且還被配置為針對每次迭代來檢查實際數(shù)據(jù)值是否對應(yīng)于所預(yù)期的數(shù)據(jù)值。
18.根據(jù)權(quán)利要求2所述的存儲設(shè)備，其中，所述預(yù)充電電路包括 基準(zhǔn)源，被配置為傳送來自總電源的電荷從而在所述第一和第二位線中的至少一條上建立VDD與VSS之間的基準(zhǔn)電壓。
19.一種用于存儲單元的內(nèi)建自測(BIST)的方法，包括 使用位線驅(qū)動器電路從而在第一時間期間對所述存儲單元的第一和第二位線持續(xù)施加第一預(yù)定電流脈沖，其中，從分別對應(yīng)于第一和第二數(shù)據(jù)值的第一和第二電流脈沖中選擇所述預(yù)定電流脈沖； 在對所述第一和第二位線持續(xù)施加所述第一預(yù)定電流脈沖的同時，通過使用耦接至所述第一或第二位線中的至少一條的預(yù)充電電路來干擾所述第一預(yù)定電流脈沖；以及 在干擾所述第一預(yù)定電流脈沖的同時，使所述存儲單元的字線有效從而在所述第一時間期間執(zhí)行第一所預(yù)期數(shù)據(jù)值的測試寫操作。
20.根據(jù)權(quán)利要求19所述的方法，還包括 在執(zhí)行了所述測試寫操作之后，從所述存儲單元讀取實際數(shù)據(jù)值，其中，預(yù)期所述實際數(shù)據(jù)值基本對應(yīng)于所述第一所預(yù)期數(shù)據(jù)值；以及如果從所述存儲單元讀取的所述實際數(shù)據(jù)值不同于針對所述存儲單元的所述第一所預(yù)期數(shù)據(jù)值，那么將所述第一預(yù)定電流脈沖的干擾與針對所述單元的故障條件相關(guān)聯(lián)。
21.一種用于存儲單元的內(nèi)建自測(BIST)的方法，包括 通過跨第一和第二位線施加寫偏壓，從而向所述存儲單元寫入所預(yù)期數(shù)據(jù)值，其中，所述第一和第二位線耦接至所述存儲單元； 在已經(jīng)寫入所述所預(yù)期數(shù)據(jù)值之后，將耦接至所述存儲單元的所述第一和第二位線這兩者預(yù)充電至相同的第一失真電位，其中，所述第一失真電位處于VDD與VSS之間； 在所述第一和第二位線預(yù)充電至所述第一失真電位之后，使所述存儲單元的字線有效從而將來自所述存儲單元的讀電流脈沖提供至所述第一和第二位線中的至少一條，并且同時將第一失真電流施加至所述第一和第二位線中的至少一條； 隨后從所述存儲單元讀取實際值以確定所述第一失真電位與所述第一失真電流是否非期望地改變了先前寫入所述存儲單元的所述所預(yù)期數(shù)據(jù)值。
22.根據(jù)權(quán)利要求21所述的方法，其中，所述隨后讀取所述存儲單元包括 在所述讀取電流脈沖后無效所述字線； 在所述字線無效的同時，將所述第一和第二位線預(yù)充電至VDD ； 在所述第一和第二位線已預(yù)充電至VDD之后，有效所述字線，以便從所述存儲單元讀取所述實際數(shù)據(jù)值；以及 將所述第一和第二位線耦接至傳感放大器，從而讀取所述單元中的所述實際數(shù)據(jù)值。
23.根據(jù)權(quán)利要求21所述的方法，還包括 基于所述所預(yù)期數(shù)據(jù)值是否被非期望地改變，選擇性存儲對應(yīng)于所述第一失真電位或所述第一失真電流中的至少一個的失真等級作為針對所述存儲單元的故障等級。
24.根據(jù)權(quán)利要求21所述的方法，還包括 將所述第一和第二位線這兩者預(yù)充電至相同的第二失真電位，其中，所述第二失真電位處于VDD與VSS之間且不同于所述第一失真電位； 在所述第一和第二位線預(yù)充電至所述第二失真電位之后，有效所述字線從而將來自所述存儲單元的第二讀電流脈沖提供至所述第一和第二位線中的至少一條，并且同時將第二失真電流施加至所述第一和第二位線中的至少一條； 隨后從所述存儲單元讀取第二實際值以確定所述第二失真電位以及所述第二失真電流是否非期望地改變了先前寫入所述存儲單元的所述所預(yù)期數(shù)據(jù)值。
全文摘要
本公開的一些實施方式涉及用于半導(dǎo)體存儲器的改良的可靠性驗證技術(shù)。并非僅通過判定存儲單元在正常的讀/寫條件下是否準(zhǔn)確存儲“1”或“0”來執(zhí)行BIST測試，本發(fā)明的各方面涉及測試單元的讀和/或?qū)懺Ａ康腂IST測試。在BIST測試期間，讀和/或?qū)懺Ａ靠梢允沁f增加強(qiáng)直到針對該單元確定故障點。以這種方式，可以識別陣列中的“弱”存儲單元，并且如果必要的話可以采取適當(dāng)?shù)膭幼鱽硖幚磉@些弱單元。
文檔編號G11C29/12GK102810335SQ201210177349
公開日2012年12月5日 申請日期2012年5月31日 優(yōu)先權(quán)日2011年5月31日
發(fā)明者喬爾·哈特施, 卡爾·霍夫曼, 彼得·胡貝爾, 西格馬爾·克佩 申請人:英飛凌科技股份有限公司