專利名稱：存儲(chǔ)器芯片及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種存儲(chǔ)器芯片以及其操作方法，且特別是有關(guān)于一種應(yīng)用于多芯片封裝(multi-chip package ；MCP)的存儲(chǔ)器芯片以及其操作方法。
背景技術(shù)：
隨著多芯片封裝技術(shù)的發(fā)展，集成電路供貨商，尤其是在移動(dòng)電話的應(yīng)用方面，趨向于將不同供貨商提供的已知良好晶元(known-good-die ；KGD)閃存、SRAM存儲(chǔ)器以及控制器等多個(gè)芯片整合為一多芯片封裝，以便能降低集成電路產(chǎn)品的制造成本。
一般而言，當(dāng)包含多個(gè)裸晶的存儲(chǔ)器芯片提供給集成電路供貨商時(shí)，晶元供應(yīng)者會(huì)測(cè)試所有裸晶以確保它們的良好質(zhì)量及可靠度，例如晶元良率至少達(dá)90%。據(jù)此，集成電路供貨商才將已知良好晶元與其它集成電路芯片放在一起封裝。然而，經(jīng)常讓芯片供應(yīng)者困擾的是在封裝過(guò)程中，假如產(chǎn)生任何損害而導(dǎo)致整個(gè)封裝元件操作失敗時(shí)，集成電路供貨商并無(wú)法得知在多芯片封裝中那一個(gè)元件受到損害以及操作失敗的原因是否由配件產(chǎn)生或是由元件本身所產(chǎn)生。傳統(tǒng)上是使用一種稱為邊界掃描(boundary scan)的方法來(lái)測(cè)試多芯片封裝。然而此種方法需要使用核心芯片來(lái)提供輸入信號(hào)并且需要存儲(chǔ)器芯片具有相同的信號(hào)協(xié)議，否則很難由核心芯片執(zhí)行測(cè)試程序。因此，傳統(tǒng)的邊界掃描方法將使得整個(gè)測(cè)試過(guò)程便復(fù)雜化。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種存儲(chǔ)器芯片及其操作方法。通過(guò)依序輸入兩組互補(bǔ)(complementary)的測(cè)試信號(hào)至存儲(chǔ)器芯片的焊墊或由焊墊輸出兩個(gè)頻率的互補(bǔ)測(cè)試信號(hào)，并決定輸入的兩互補(bǔ)測(cè)試信號(hào)是否被焊墊成功地接收到或輸出的兩互補(bǔ)測(cè)試信號(hào)是否由焊墊成功地讀到，因而可以很容易地測(cè)試出這些焊墊是否有開(kāi)路及短路狀態(tài)。因此，可以有效地簡(jiǎn)化存儲(chǔ)器芯片的測(cè)試程序。根據(jù)本發(fā)明的第一方面，提出一種存儲(chǔ)器芯片的操作方法。存儲(chǔ)器芯片包括多個(gè)焊墊。本方法包括分別輸入多個(gè)第一測(cè)試信號(hào)至焊墊，其中任意兩實(shí)體相鄰的焊墊所對(duì)應(yīng)的第一測(cè)試信號(hào)是彼此互補(bǔ)的；接著第一測(cè)試信號(hào)之后分別輸入多個(gè)第二測(cè)試信號(hào)至焊墊，其中對(duì)應(yīng)各焊墊的第一測(cè)試信號(hào)以及第二測(cè)試信號(hào)是彼此互補(bǔ)的；以及當(dāng)存儲(chǔ)器芯片成功地接收到第一測(cè)試信號(hào)以及第二測(cè)試信號(hào)時(shí)，由存儲(chǔ)器芯片輸出一預(yù)期數(shù)據(jù)。根據(jù)本發(fā)明的第二方面，提出一種存儲(chǔ)器芯片的操作方法。存儲(chǔ)器芯片包括多個(gè)焊墊。本方法包括接收一測(cè)試指令；根據(jù)測(cè)試指令由焊墊輸出多個(gè)第一測(cè)試信號(hào)，其中任意兩實(shí)體相鄰的焊墊所對(duì)應(yīng)的第一測(cè)試信號(hào)是彼此互補(bǔ)的；以及根據(jù)測(cè)試指令接著第一測(cè)試信號(hào)之后由焊墊輸出多個(gè)第二測(cè)試信號(hào)，其中對(duì)應(yīng)各焊墊的第一測(cè)試信號(hào)以及第二測(cè)試信號(hào)是彼此互補(bǔ)的。根據(jù)本發(fā)明的第三方面，提出一種存儲(chǔ)器芯片，包括多個(gè)焊墊、指令譯碼單元以及預(yù)期數(shù)據(jù)產(chǎn)生器。焊墊是用以依序分別輸入多個(gè)第一測(cè)試信號(hào)以及多個(gè)第二測(cè)試信號(hào)，其中任意兩實(shí)體相鄰的焊墊所對(duì)應(yīng)的第一測(cè)試信號(hào)是彼此互補(bǔ)的，且對(duì)應(yīng)各焊墊的第一測(cè)試信號(hào)以及第二測(cè)試信號(hào)是彼此互補(bǔ)的。指令譯碼單元連接焊墊用以接收第一測(cè)試信號(hào)以及第二測(cè)試信號(hào)。預(yù)期數(shù)據(jù)產(chǎn)生器連接指令譯碼單元，其中當(dāng)指令譯碼單元成功地接收到第一測(cè)試信號(hào)以及第二測(cè)試信號(hào)時(shí)，指令譯碼單元控制預(yù)期數(shù)據(jù)產(chǎn)生器產(chǎn)生一預(yù)期數(shù)據(jù)加以輸出。根據(jù)本發(fā)明的第四方面，提出一種存儲(chǔ)器芯片具有多個(gè)焊墊。存儲(chǔ)器芯片包括指令譯碼單元以及預(yù)期數(shù)據(jù)產(chǎn)生器。指令譯碼單元是用以接收一測(cè)試指令。預(yù)期數(shù)據(jù)產(chǎn)生器 是用以根據(jù)測(cè)試指令由焊墊依序分別輸出多個(gè)第一測(cè)試信號(hào)以及多個(gè)第二測(cè)試信號(hào)，其中任意兩實(shí)體相鄰的焊墊所對(duì)應(yīng)的第一測(cè)試信號(hào)是彼此互補(bǔ)的，且對(duì)應(yīng)各焊墊的第一測(cè)試信號(hào)以及第二測(cè)試信號(hào)是彼此互補(bǔ)的。為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下。


圖IA繪示依照本發(fā)明第一實(shí)施例的一種存儲(chǔ)器芯片方塊圖。圖IB繪示平行閃存48ST0P的焊墊排列順序示意圖。圖IC繪示本發(fā)明第一實(shí)施例具有焊墊間短路狀態(tài)的存儲(chǔ)器芯片方塊圖。圖ID繪示本發(fā)明第一實(shí)施例具有焊墊開(kāi)路或短路狀態(tài)的存儲(chǔ)器芯片方塊圖。圖IE繪示依照本發(fā)明第一實(shí)施例存儲(chǔ)器芯片操作方法流程圖。圖2A繪示依照本發(fā)明第二實(shí)施例的一種存儲(chǔ)器芯片方塊圖。圖2B繪不串彳丁閃存8S0P的焊塾排列順序不意圖。圖2C繪示圖2B中輸入/輸出焊墊SIOO SI03的測(cè)試信號(hào)、頻率信號(hào)以及其它信號(hào)的波形圖。圖2D繪示依照本發(fā)明第二實(shí)施例存儲(chǔ)器芯片操作方法流程圖。主要元件符號(hào)說(shuō)明2、22 :焊墊4、24 :輸入緩沖器10,20 :存儲(chǔ)器芯片120、220 :指令譯碼單元130,230 :預(yù)期數(shù)據(jù)產(chǎn)生器140、240 :讀取器
具體實(shí)施例方式本發(fā)明是有關(guān)于一種存儲(chǔ)器芯片及其操作方法。存儲(chǔ)器芯片具有多個(gè)焊墊。兩組互補(bǔ)的測(cè)試信號(hào)輸入至這些焊墊或兩個(gè)頻率的互補(bǔ)測(cè)試信號(hào)由這些焊墊輸出，其中任意兩實(shí)體相鄰的焊墊所對(duì)應(yīng)的測(cè)試信號(hào)是彼此互補(bǔ)的。因此，只要判斷輸入的兩互補(bǔ)測(cè)試信號(hào)是否由這些焊墊成功地接收或者判斷輸出的兩互補(bǔ)測(cè)試信號(hào)是否由這些焊墊成功地讀取，即可容易地測(cè)試出這些焊墊是否有開(kāi)路及短路的狀態(tài)發(fā)生。實(shí)施例一請(qǐng)參照?qǐng)D1A，其繪示依照本發(fā)明第一實(shí)施例的一種存儲(chǔ)器芯片方塊圖。存儲(chǔ)器芯片10，例如是應(yīng)用于多芯片封裝(MCP)的已知良好 晶元(KGD)存儲(chǔ)器，其包括多個(gè)焊墊2。在本實(shí)施例中，焊墊2包括地址焊墊以及輸入/輸出(I/O)焊墊。存儲(chǔ)器芯片10更包括指令譯碼(command decode)單元120以及預(yù)期數(shù)據(jù)產(chǎn)生器130。存儲(chǔ)器芯片10的焊墊2依序分別輸入多個(gè)第一測(cè)試信號(hào)SI以及多個(gè)第二測(cè)試信號(hào)S2。如圖IA所示，任意兩實(shí)體相鄰的焊墊2所對(duì)應(yīng)的第一測(cè)試信號(hào)SI是彼此互補(bǔ)(O及I)，且對(duì)應(yīng)各焊墊2的第一測(cè)試信號(hào)SI與第二測(cè)試信號(hào)S2也是彼此互補(bǔ)的。雖然本實(shí)施例中測(cè)試信號(hào)SI及S2是以輸入至地址焊墊及輸入/輸出焊墊為例作說(shuō)明，然本發(fā)明的測(cè)試信號(hào)SI以及S2也可以是僅輸入至地址焊墊2用來(lái)測(cè)試地址焊墊2的狀態(tài)。例如，存儲(chǔ)器芯片10是一種平行閃存48TS0P，其包括22個(gè)地址焊墊AO A21以及16個(gè)輸入/輸出焊墊QO Q15，如圖IB所示。此22個(gè)地址焊墊依照邏輯序列(logicsequence)分別為A0、A1、A2、· . · A20以及A21,且依照實(shí)體排列(physical pattern)分別為A1、A2、A3、A4、A5、A6、A7、A17、A18、A21、A20、A19、A8、A9、A10、A11、A12、A13、A14、A15(由左下到左上)以及A0、A16(分別位于右下及右上)。此16個(gè)輸入/輸出焊墊依照邏輯序列分別為 Q0、Ql、Q2、. . . Q14 及 Q15，且依照實(shí)體排列分別為 Q0、Q8、Ql、Q9、Q2、QlO、Q3、Q11、Q4、Q12、Q5、Q13、Q6、Q14、Q7 及 Q15 (由右下至右上)。第一及第二測(cè)試信號(hào)SI及S2與實(shí)體排列的地址焊墊AO A21以及輸入/輸出焊墊QO Q15的對(duì)應(yīng)如下左側(cè)Al A2 A3 A4 A5 A6 A7 A17 A18 A21SI :1 O I O I O I OIOS2 0 I O I O I O IOIA20 A19 A8 A9 AlO All A12 A13 A14 A15SI 1OI O IOIOIOS2 0IO I OIOIOI右側(cè)AO QO Q8 Ql Q9 Q2 QlO Q3 QllSI 0 I O I O I OI OS2 :1 O I O I O IO IQ4 Q12 Q5 Q13 Q6 Q14 Q7 Q15 A16SI 1 OI OI OI OIS2 0 IO IO IO IO如果依照邏輯序列來(lái)表示，第一測(cè)試信號(hào)SI是對(duì)應(yīng)至相對(duì)邏輯序列的地址焊墊A
的第一測(cè)試二進(jìn)制代碼(binary code)(地址)TB1 “ 1555CCh”以及相對(duì)邏輯序列的輸入/輸出焊墊Q
的第三測(cè)試二進(jìn)制代碼(數(shù)據(jù))TB3 “OOFFh”。另外，第二測(cè)試信號(hào)S2是對(duì)應(yīng)至相對(duì)邏輯序列的地址焊墊A
的第二測(cè)試二進(jìn)制代碼(地址)TB2 “2CCC55h”以及相對(duì)邏輯序列的輸入/輸出焊墊Q
的第四測(cè)試二進(jìn)制代碼(數(shù)據(jù))TB4 “FFOOh”，如下所示。AO Al A2 A3 A4 A5 A6 A7 A8 A9 AlOAllTBl 0 I O I O I O I I O I
0TB2 :1 O I O I O I O O I O
1 A12 A13 A14 A15 A16 A17 A18 A19 A20 A21TB11 OIOIOIOIOTB2 0 IOIOIOIOITBl = 0101010110101010101010, TB2 = 1010101001010101010101QO Ql Q2 Q3 Q4 Q5 Q6 Q7 Q8TB3 I I I I I I I I OTB4 0 O O O O O O O IQ9 QlO Qll Q12 Q13 Q14 Q15TB3 0 O O O O O OTB4 I IIIIIITB3 = 1111111100000000, TB4 = 0000000011111111指令譯碼單元120是用以接收測(cè)試信號(hào)SI及S2以判斷測(cè)試信號(hào)SI及S2是否成功地由存儲(chǔ)器芯片10透過(guò)地址焊墊以及輸入/輸出焊墊所接收。對(duì)應(yīng)測(cè)試信號(hào)SI及S2由地址焊墊與輸入/輸出焊墊所依序接收的數(shù)據(jù)先儲(chǔ)存于存儲(chǔ)器芯片10的輸入緩沖器(input buffer) 4,再送到指令譯碼單元120。存儲(chǔ)器芯片10根據(jù)地址焊墊的邏輯序列分別將對(duì)應(yīng)至測(cè)試信號(hào)SI及S2由地址焊墊接收的數(shù)據(jù)Dl及D2重組為第一二進(jìn)制代碼BCl以及第二二進(jìn)制代碼BC2，并且根據(jù)輸入/輸出焊墊的邏輯序列分別將對(duì)應(yīng)至測(cè)試信號(hào)SI及S2由輸入/輸出焊墊接收的數(shù)據(jù)D3及D4重組為第三二進(jìn)制代碼BC3以及第四二進(jìn)制代碼BC4。然后，指令譯碼單元120判斷第一二進(jìn)制代碼BCl以及第二二進(jìn)制代碼BC2是否分別與第一測(cè)試二進(jìn)制代碼TBl以及第二測(cè)試二進(jìn)制代碼TB2相同，并判斷第三二進(jìn)制代碼BC3以及第四二進(jìn)制代碼BC4是否分別與第三測(cè)試二進(jìn)制代碼TB3以及第四測(cè)試二進(jìn)制代碼TB4相同。在存儲(chǔ)器芯片10沒(méi)有焊墊間短路(pad-to-pad shorting)或焊墊開(kāi)路/短路的正常狀況下，由地址焊墊及輸入/輸出焊墊所接收的數(shù)據(jù)(D1+D3)及(D2+D4)會(huì)分別與輸入至地址焊墊及輸入/輸出焊墊的測(cè)試信號(hào)SI及S2相同。也就是說(shuō)，在(Dl，D3)及(D2，D4)解碼后所得到的二進(jìn)制代碼(BC1，BC3)及(BC2，BC4)會(huì)分別與對(duì)應(yīng)測(cè)試信號(hào)SI的測(cè)試二進(jìn)制代碼(TBl，TB3)以及對(duì)應(yīng)測(cè)試信號(hào)S2的測(cè)試二進(jìn)制代碼(TB2，TB4)相同。然而，當(dāng)焊墊間短路發(fā)生時(shí)，例如是圖IC所示的左側(cè)兩焊墊2之間發(fā)生短路時(shí)，由這兩個(gè)焊墊2接收到對(duì)應(yīng)測(cè)試信號(hào)SI (O及I)的兩筆數(shù)據(jù)Dl (或D3)將與輸入的測(cè)試信號(hào)SI不同而形成錯(cuò)誤的輸入數(shù)據(jù)。也就是說(shuō)，數(shù)據(jù)Dl經(jīng)譯碼后的二進(jìn)制代碼BCl (或BC3)將不同于預(yù)期的測(cè)試二進(jìn)制代碼TBl (或TB3)。當(dāng)某些焊墊2產(chǎn)生開(kāi)路或短路現(xiàn)象時(shí)，如圖ID所示，由短路至VDD的焊墊2所接收對(duì)應(yīng)測(cè)試信號(hào)SI為“O”的數(shù)據(jù)Dl (或D3)將變成“I”。由開(kāi)路狀態(tài)的焊墊2所接收對(duì)應(yīng)測(cè)試信號(hào)SI為“I”的數(shù)據(jù)Dl (或D3)將變成“O”。由短路至GND的焊墊2所接收對(duì)應(yīng)測(cè)試信號(hào)SI為“I”的數(shù)據(jù)Dl (或D3)將變成“O”。因此，假如地址焊墊或輸入/輸出焊墊產(chǎn)生焊墊間短路或焊墊開(kāi)路/短路情況時(shí)，所得到的二進(jìn)制代碼BCl BC4將與測(cè)試二進(jìn)制代碼TBl TB4不相同。另外，預(yù)期數(shù)據(jù)產(chǎn)生器130系設(shè)置于存儲(chǔ)器芯片10中并連接至指令譯碼單元120，用以輸出一筆預(yù)期數(shù)據(jù)De。當(dāng)二進(jìn)制代碼BCl BC4分別與測(cè)試二進(jìn)制代碼TBl TB4相同時(shí)，指令譯碼單元120利用觸發(fā)信號(hào)St來(lái)控制預(yù)期數(shù)據(jù)產(chǎn)生器130經(jīng)由輸入/輸出焊墊產(chǎn)生預(yù)期數(shù)據(jù)De，例如是二進(jìn)制代碼。 焊墊2在輸入測(cè)試信號(hào)SI及S2之后更用以依序輸入第一指令碼Cl以及第二指令碼C2。指令譯碼單元120是根據(jù)第一指令碼Cl開(kāi)始判斷第一至第四二進(jìn)制代碼BCl BC4是否分別與第一至第四測(cè)試二進(jìn)制代碼TBl TB4相同，并于二進(jìn)制代碼BCl BC4分別與測(cè)試二進(jìn)制代碼TBl TB4相同時(shí)根據(jù)第二指令碼C2控制預(yù)期數(shù)據(jù)產(chǎn)生器130來(lái)輸出預(yù)期數(shù)據(jù)De。當(dāng)焊墊間短路發(fā)生或焊墊產(chǎn)生開(kāi)路或短路情況時(shí)，甚至透過(guò)地址焊墊接收的第一指令碼Cl也是錯(cuò)誤的，因而預(yù)期數(shù)據(jù)產(chǎn)生器130并不會(huì)輸出預(yù)期數(shù)據(jù)De。相反地，假如存儲(chǔ)器芯片10并沒(méi)有焊墊間短路或焊墊開(kāi)路/短路狀態(tài)存在時(shí)，指令譯碼單元120將接收到正確的第一及第二指令碼Cl及C2并據(jù)以控制預(yù)期數(shù)據(jù)產(chǎn)生器130輸出預(yù)期數(shù)據(jù)De。讀取器140是連接存儲(chǔ)器芯片10的輸入/輸出焊墊2，用以透過(guò)輸入/輸出焊墊2讀取數(shù)據(jù)，并根據(jù)所讀取的數(shù)據(jù)來(lái)決定存儲(chǔ)器芯片10的測(cè)試結(jié)果。當(dāng)讀到預(yù)期數(shù)據(jù)De時(shí)，讀取器140判定存儲(chǔ)器芯片10為正常，而當(dāng)讀不到預(yù)期數(shù)據(jù)De時(shí)，讀取器140則判定存儲(chǔ)器芯片10為測(cè)試失敗。請(qǐng)參照?qǐng)D1E，其繪示依照本發(fā)明第一實(shí)施例的存儲(chǔ)器芯片10的操作方法流程圖。如上所述，存儲(chǔ)器芯片10是以平行閃存48TS0P為例。首先，于步驟150，分別輸入多個(gè)第一測(cè)試信號(hào)SI至地址焊墊AO A21以及輸入/輸出焊墊QO Q15。任意兩實(shí)體相鄰的地址焊墊及輸入/輸出焊墊所對(duì)應(yīng)的第一測(cè)試信號(hào)SI是彼此互補(bǔ)的(0/1)。在本實(shí)施例中，兩實(shí)體相鄰的地址(或輸入/輸出)焊墊包括兩個(gè)相鄰接的地址(或輸入/輸出)焊墊，例如Al及A2(或QO及Q8)，以及兩個(gè)地址(或輸入/輸出)焊墊的間沒(méi)有插入其它的地址(或輸入/輸出)焊墊，例如A18及A21(或Qll及Q4)。接著，于步驟160，分別接著第一測(cè)試信號(hào)SI之后輸入多個(gè)第二測(cè)試信號(hào)S2至地址焊墊AO A21及輸入/輸出焊墊QO Q15。對(duì)應(yīng)各地址焊墊AO A21及輸入/輸出焊墊QO Q15的第一測(cè)試信號(hào)SI及第二測(cè)試信號(hào)S2是彼此互補(bǔ)。對(duì)應(yīng)實(shí)體排列的地址焊墊AO A21及輸入/輸出焊墊QO Q15的測(cè)試信號(hào)SI及S2已如上述。在步驟150及160中，如上所述，第一測(cè)試信號(hào)SI是對(duì)應(yīng)至相對(duì)邏輯序列的地址焊墊A
的第一測(cè)試二進(jìn)制代碼TBl “1555CCh”以及相對(duì)邏輯序列的輸入/輸出焊墊Q
的第三測(cè)試二進(jìn)制代碼TB3 “OOFFh”。另外，第二測(cè)試信號(hào)S2是對(duì)應(yīng)至相對(duì)邏輯序列的地址焊墊A
的第二測(cè)試二進(jìn)制代碼(地址)TB2 “2CCC55h”以及相對(duì)邏輯序列的輸入/輸出焊墊Q
的第四測(cè)試二進(jìn)制代碼(數(shù)據(jù))TB4 “FFOOh”。如下表I所示，第一測(cè)試二進(jìn)制代碼“ 1555CCh”及第三測(cè)試二進(jìn)制代碼“OOFFh”是于第一總線周期(bus cycle)提供，且第二測(cè)試二進(jìn)制代碼“2CCC55h”及第四測(cè)試二進(jìn)制代碼“FFOOh”是于第二總線周期提供。
權(quán)利要求
1.一種存儲(chǔ)器芯片的操作方法，該存儲(chǔ)器芯片包括多個(gè)焊墊，其特征在于，該方法包括 提供多個(gè)第一信號(hào)至該多個(gè)焊墊，且這些第一信號(hào)在兩實(shí)體相鄰的該焊墊上是彼此互補(bǔ)的； 提供一第二信號(hào)至該多個(gè)焊墊中的每一個(gè)，且該第二信號(hào)與在該多個(gè)焊墊中的每一個(gè)上的該第一信號(hào)是彼此互補(bǔ)的。
2.根據(jù)權(quán)利要求I所述的方法，其特征在于，該方法還包含一用以接收一測(cè)試指令的步驟；且該提供多個(gè)第一信號(hào)至該多個(gè)焊墊的步驟，包括響應(yīng)于該測(cè)試指令而經(jīng)由該多個(gè)焊墊輸出該多個(gè)第一信號(hào)；且該提供第二信號(hào)至該多個(gè)焊墊中的每一個(gè)的步驟，包括響應(yīng)于該測(cè)試指令而在該第一信號(hào)之后輸出該第二信號(hào)。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，該測(cè)試指令是由一輸入/輸出焊墊輸入至該指令譯碼單元，且該指令譯碼單元是根據(jù)一頻率信號(hào)譯碼該測(cè)試指令。
4.根據(jù)權(quán)利要求2所述的方法，其特征在于，該多個(gè)焊墊的開(kāi)路及短路狀態(tài)可根據(jù)該多個(gè)焊墊讀取的數(shù)據(jù)來(lái)檢驗(yàn)。
5.根據(jù)權(quán)利要求2所述的方法，其特征在于，還包含一判斷該多個(gè)第一信號(hào)以及第二信號(hào)是否成功地從該焊墊中被讀取的步驟。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，該判斷該多個(gè)第一信號(hào)以及第二信號(hào)是否成功地由該多個(gè)焊墊被讀取的步驟，更包括判斷是否有一依該多個(gè)焊墊的一邏輯序列的由該多個(gè)第一信號(hào)以及第二信號(hào)所結(jié)合成的測(cè)試二進(jìn)制代碼，經(jīng)由該多個(gè)焊墊被讀取。
7.一種存儲(chǔ)器芯片，其特征在于，包括 多個(gè)焊墊；以及， 一單元，用以提供多個(gè)第一信號(hào)與多個(gè)第二信號(hào)至該多個(gè)焊墊，且這些第一信號(hào)在兩實(shí)體相鄰的該焊墊上是相互補(bǔ)的；且對(duì)應(yīng)于每一該多個(gè)焊墊的第一信號(hào)與第二信號(hào)是彼此互補(bǔ)的。
8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器芯片，其特征在于，該單元包含 一指令譯碼單元，用以接收一測(cè)試指令；以及 一預(yù)期數(shù)據(jù)產(chǎn)生器，用以響應(yīng)于該測(cè)試指令，而經(jīng)由該多個(gè)焊墊，分別輸出該多個(gè)第一信號(hào)與多個(gè)第二信號(hào)。
9.根據(jù)權(quán)利要求8所述的存儲(chǔ)器芯片，其特征在于，該指令譯碼單元譯碼該測(cè)試指令并據(jù)以輸出一控制信號(hào)，且該預(yù)期數(shù)據(jù)產(chǎn)生器根據(jù)該控制信號(hào)輸出該多個(gè)第一信號(hào)以及該多個(gè)第二信號(hào)。
10.根據(jù)權(quán)利要求8所述的存儲(chǔ)器芯片，其特征在于，該測(cè)試指令是由一輸入/輸出焊墊輸入至該指令譯碼單元，且該指令譯碼單元是根據(jù)一頻率信號(hào)譯碼該測(cè)試指令。
全文摘要
本發(fā)明公開(kāi)了一種存儲(chǔ)器芯片及其操作方法。該存儲(chǔ)器芯片包括多個(gè)焊墊；以及一單元，用以提供多個(gè)第一信號(hào)與多個(gè)第二信號(hào)至該多個(gè)焊墊，且這些第一信號(hào)在兩實(shí)體相鄰的該焊墊上是相互補(bǔ)的；且對(duì)應(yīng)于每一該多個(gè)焊墊的第一信號(hào)與第二信號(hào)是彼此互補(bǔ)的。該存儲(chǔ)器芯片的操作方法包括提供多個(gè)第一信號(hào)至該多個(gè)焊墊，且這些第一信號(hào)在兩實(shí)體相鄰的該焊墊上是彼此互補(bǔ)的；提供一第二信號(hào)至該多個(gè)焊墊中的每一個(gè)，且該第二信號(hào)與在該多個(gè)焊墊中的每一個(gè)上的該第一信號(hào)是彼此互補(bǔ)的。利用本發(fā)明，可以有效地簡(jiǎn)化存儲(chǔ)器芯片的測(cè)試程序。
文檔編號(hào)G11C29/02GK102903391SQ20121033633
公開(kāi)日2013年1月30日 申請(qǐng)日期2009年5月27日 優(yōu)先權(quán)日2008年5月28日
發(fā)明者張坤龍, 洪俊雄, 余傳英, 李俊毅 申請(qǐng)人:旺宏電子股份有限公司