Sram的存儲單元的制作方法
【專利摘要】本發(fā)明公開了一種SRAM的存儲單元，包括：用于信息存儲的存儲電路，分別與字線、位線和反位線電連接；用于平衡流經(jīng)所述存儲電路電流的電流平衡電路，連接于所述存儲電路的接地點(diǎn)和接地端之間。其中，所述電流平衡電路包括：第七M(jìn)OS晶體管，其漏極與所述存儲電路的接地點(diǎn)電連接，其源極與接地端電連接，其柵極用于接收列選信號；第八MOS晶體管，其漏極與所述存儲電路的接地點(diǎn)電連接，其源極與接地端電連接，其柵極用于接收行選信號。因?yàn)榈谄進(jìn)OS晶體管和第八MOS晶體管組成的電流平衡電路的存在，在進(jìn)行寫操作時，從電流的變化上無法判斷是否有數(shù)據(jù)寫入存儲單元。因此，可防止功耗分析攻擊，進(jìn)而可以有效防止存儲單元所存儲信息的泄露。
【專利說明】SRAM的存儲單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片安全領(lǐng)域，特別涉及一種針對SRAM(Static RAM，靜態(tài)隨機(jī)讀寫存儲器)防止功耗分析攻擊的存儲單元。
【背景技術(shù)】
[0002]安全性問題已經(jīng)成為當(dāng)前許多芯片設(shè)計(jì)的首要考慮的問題。尤其對于基于具有一定規(guī)律的運(yùn)算法則所設(shè)計(jì)的設(shè)備來說，被盜用內(nèi)部相關(guān)數(shù)據(jù)的風(fēng)險變得越來越高。比如一些低端處理器、感應(yīng)器和智能卡等采用特定運(yùn)算法則的產(chǎn)品，尤其是如今廣泛應(yīng)用的非接觸式的智能卡，其安全性的問題面臨著很大的危險。
[0003]隨著智能卡的應(yīng)用范圍逐步擴(kuò)大，對安全性的問題的要求越來越高，不僅要求保證數(shù)據(jù)等的安全性，而且在此基礎(chǔ)上還要降低功耗，節(jié)約成本。對智能卡的安全性造成威脅的方面很多，主要有邏輯攻擊、物理攻擊、旁路攻擊、對傳送方面的攻擊等，尤其是旁路攻擊中的功耗分析攻擊(PAA, PowerAnalysisAttack),易于實(shí)現(xiàn),對智能卡的安全性有很大的威脅。因此針對功耗分析攻擊的研究一直是智能卡安全問題研究的熱點(diǎn)。
[0004]SRAM是智能卡等各類芯片中的重要組成部分，其主要作用為數(shù)據(jù)存儲。在包括SRAM的各種智能卡以及各類芯片的實(shí)現(xiàn)電路在運(yùn)行過程中會泄漏一些運(yùn)算時間、電磁輻射、功耗等方面的信息，透過這類信息，可以進(jìn)行分析以獲得智能卡等芯片中的敏感數(shù)據(jù)或者密鑰等，這種方法被稱之為旁路攻擊(SCA，Side Channel Attacks)。其中利用功耗信息的旁路攻擊稱為功耗分析攻擊，該方法可低成本、快速、無損地提取出密碼芯片中的密鑰等關(guān)鍵數(shù)據(jù)，對智能卡的安全性構(gòu)成巨大的威脅。
[0005]目前，對于功耗分析攻擊所采取的對策主要有兩大方面，軟件方法和硬件方法，并且多數(shù)的研究集中在軟件方面的應(yīng)用上。軟件方法主要是通過對某一系統(tǒng)的功耗，隨機(jī)或者相對其他的部分保持一致。但是這些軟件方法一般是針對特定的運(yùn)算法則而設(shè)計(jì)，應(yīng)用范圍不廣，而且會有很大的性能犧牲，如果有更為高級的攻擊手法，這些對策則會更加的易于被攻破。硬件方法，主要是指采用自同步的雙軌邏輯單元、動態(tài)或者差分邏輯單元等。盡管如此，這些方法同樣犧牲了很大的性能指標(biāo)，更糟糕的是這些方法可能帶來更多的風(fēng)險，例如使系統(tǒng)更易于遭受時序攻擊等，并且這些方法并不是把存儲器的安全性作為第一位來考慮。另外，還有一些硬件方法是從結(jié)構(gòu)層面上進(jìn)行考慮，這對于寄存器隨機(jī)重命名或者在指令窗口對指令進(jìn)行處理來說都會使得功耗分析攻擊變得困難。但是這些方法并不適合低端處理器，因?yàn)檫@些低端處理器并不具有寄存器重命名機(jī)制或者沒有大的指令窗口實(shí)現(xiàn)無序執(zhí)行。
[0006]雖然，當(dāng)前針對功耗分析攻擊的研究一直是智能卡安全領(lǐng)域的熱點(diǎn)。但是所采取的對策主要都是針對整個存儲器的或者針對I/o (輸入/輸出)模塊等等，而對于具體的存儲單元的研究卻很少提及。因此，針對于功耗分析攻擊的防范，對于存儲單元而言還有待改進(jìn)之必要。
[0007]如圖1所示，為現(xiàn)有技術(shù)中的一種SRAM的存儲單元電路結(jié)構(gòu)示意圖。該存儲單元為一常見的6管存儲單元。其中，第一 MOS (Metal Oxide Semiconductor,金屬氧化物半導(dǎo)體)晶體管Ml、第二 MOS晶體管M2、第五MOS晶體管M5和第六MOS晶體管M6為NMOS (NMetal Oxide Semiconductor, N型金屬氧化物半導(dǎo)體)晶體管，第三MOS晶體管M3和第四MOS晶體管M4為PMOS (P Metal Oxide Semiconductor, P型金屬氧化物半導(dǎo)體)晶體管。其中，第三MOS晶體管M3的漏極和第四MOS晶體管M4的源極均與第一電源電壓VDD電連接；第三MOS晶體管M3的源極、第四MOS晶體管M4的柵極、第一 MOS晶體管Ml的漏極、第
二MOS晶體管M2的柵極以及第五MOS晶體管M5的源極電連接于第一存儲節(jié)點(diǎn)A ;第四MOS晶體管M4的漏極、第三MOS晶體管M3的柵極、第二 MOS晶體管M2的漏極、第一 MOS晶體管Ml的柵極以及第六MOS晶體管M6的源極電連接于第二存儲節(jié)點(diǎn)B ;第一 MOS晶體管Ml的源極和第二 MOS晶體管M2的源極均接地；第五MOS晶體管M5的柵極和第六MOS晶體管M6的柵極均與字線WL (Word Line)電連接；第五MOS晶體管M5的漏極與位線BL (Bit Line)電連接，第六MOS晶體管M6的漏極與反位線BLX電連接。
[0008]圖1所示的SRAM的存儲單元，由6個MOS晶體管組成，整個存儲單元具有對稱性。其中第一 MOS晶體管Ml、第二 MOS晶體管M2、第三MOS晶體管M3和第四MOS晶體管M4構(gòu)成雙穩(wěn)態(tài)電路，用來鎖存I位數(shù)字信號。第五MOS晶體管M5和第六MOS晶體管M6為傳輸晶體管，它們在進(jìn)行讀/寫操作時用于將存儲單元與外圍電路進(jìn)行連接或者斷開操作。對存儲單元進(jìn)行讀取操作時，向字線WL施加高電平使能信號，進(jìn)而使得當(dāng)字線WL為高電平時，第五MOS晶體管M5和第六MOS晶體管M6導(dǎo)通，使存儲單元信息的信號傳遞到位線BL，使存儲單元信息的反信號傳遞到反位線BLX，外圍電路通過位線BL和反位線BLX讀取信息。當(dāng)進(jìn)行寫操作時，SRAM單元陣列的外圍電路將電壓傳遞到位線BL和反位線BLX上作為輸入，向字線WL施加使能信號使得第五MOS晶體管M5和第六MOS晶體管M6導(dǎo)通后，信息寫入存儲單元。
[0009]以下以寫入數(shù)據(jù)“O”為例，對現(xiàn)有的圖1所示的SRAM的存儲單元的寫過程進(jìn)行介紹。
[0010]SRAM的存儲單元的初始狀態(tài)為:SRAM存儲單元內(nèi)部的第一存儲節(jié)點(diǎn)A存“0”，第二存儲節(jié)點(diǎn)B存“ I ”，位線BL和反位線BLX被預(yù)充電到“ I ”。當(dāng)字線WL有效時，即字線WL為邏輯“I”時，開始進(jìn)行讀操作。反位線BLX上電壓由高電平開始放電至低電平，第四MOS晶體管M4和第六MOS晶體管M6反相器發(fā)生翻轉(zhuǎn)，第二存儲節(jié)點(diǎn)B處數(shù)據(jù)被重寫為“O”。位線BL電壓維持在高電平，因?yàn)榈诙鎯?jié)點(diǎn)B的電壓下降，當(dāng)?shù)谌齅OS晶體管M3管導(dǎo)通時，第一存儲節(jié)點(diǎn)A的電壓被抬升，由“O”變?yōu)椤?”，在該過程中，數(shù)據(jù)發(fā)生了二次變化。因此該現(xiàn)有的SRAM存儲單元結(jié)構(gòu)能夠從外部電流的變化知道，SRAM存儲單元被寫入數(shù)據(jù)。[0011 ] 因此，現(xiàn)有的SRAM的存儲單元，在進(jìn)行讀/寫操作時，存儲單元中的電流會產(chǎn)生變化，因而能夠利用功耗分析攻擊手段從外部獲取存儲單元的數(shù)據(jù)是否發(fā)生改變的信息，因此將造成SRAM存儲單元所存儲信息的泄露，進(jìn)而帶來極大的安全隱患。
【發(fā)明內(nèi)容】

[0012]有鑒于此，本發(fā)明提供一種SRAM的存儲單元，以防止功耗分析攻擊手段從外部對所述存儲單元的所存儲的數(shù)據(jù)信息的獲取，進(jìn)而存儲單元所存儲信息的泄露，保障存儲數(shù)據(jù)的安全。
[0013]本申請的技術(shù)方案是這樣實(shí)現(xiàn)的:
[0014]一種SRAM的存儲單元，包括:[0015]用于信息存儲的存儲電路，分別與字線WL、位線BL和反位線BLX電連接；
[0016]用于平衡流經(jīng)所述存儲電路電流的電流平衡電路，連接于所述存儲電路的接地點(diǎn)和接地端之間。
[0017]進(jìn)一步，所述電流平衡電路包括:
[0018]一第七M(jìn)OS晶體管，其漏極與所述存儲電路的接地點(diǎn)電連接，其源極與接地端電連接，其柵極用于接收列選信號CS ；
[0019]一第八MOS晶體管，其漏極與所述存儲電路的接地點(diǎn)電連接，其源極與接地端電連接，其柵極用于接收行選信號RS。
[0020]進(jìn)一步，所述第七M(jìn)OS晶體管和第八MOS晶體管均為NMOS晶體管。
[0021]進(jìn)一步，所述存儲電路包括:
[0022]一第一 MOS晶體管，其漏極電連接于第一存儲節(jié)點(diǎn)，其源極與所述接地點(diǎn)電連接，其柵極電連接于第二存儲節(jié)點(diǎn)；
[0023]一第二 MOS晶體管，其漏極電連接于所述第二存儲節(jié)點(diǎn)，其源極與所述接地點(diǎn)電連接，其柵極電連接于所述第一存儲節(jié)點(diǎn)；
[0024]一第三MOS晶體管，其漏極電連接于第一電源電壓VDD，其源極電連接于所述第一存儲節(jié)點(diǎn)，其柵極電連接于所述第二存儲節(jié)點(diǎn)；
[0025]一第四MOS晶體管，其源極電連接于所述第一電源電壓VDD，其漏極電連接于所述第二存儲節(jié)點(diǎn)，其柵極電連接于所述第一存儲節(jié)點(diǎn)；
[0026]一第五MOS晶體管，其漏極電連接于位線BL，其源極電連接于所述第一存儲節(jié)點(diǎn)，其柵極電連接于字線WL ；
[0027]—第六MOS晶體管，其漏極電連接于反位線BLX，其源極電連接于所述第二存儲節(jié)點(diǎn)，其柵極電連接于所述字線WL。
[0028]進(jìn)一步，所述第一 MOS晶體管、第二 MOS晶體管、第五MOS晶體管和第六MOS晶體管均為NMOS晶體管，所述第三MOS晶體管和第四MOS晶體管均為PMOS晶體管。
[0029]從上述方案可以看出，本發(fā)明的SRAM的存儲單元，由于增加了由第七M(jìn)OS晶體管或者第八MOS晶體管組成的電流平衡電路，進(jìn)而在對所述存儲單元進(jìn)行寫操作時，無論寫入什么數(shù)據(jù)，從電流的變化上都無法判斷出是否有數(shù)據(jù)寫入存儲單元。因此，利用功耗分析攻擊手段無法從外部獲取本發(fā)明的SRAM的存儲單元的數(shù)據(jù)是否發(fā)生改變的信息，進(jìn)而可以有效防止SRAM存儲單元所存儲信息的泄露，保障存儲數(shù)據(jù)的安全。
【專利附圖】

【附圖說明】
[0030]圖1為現(xiàn)有技術(shù)中的一種SRAM的存儲單元電路結(jié)構(gòu)示意圖；
[0031]圖2為本發(fā)明的SRAM的存儲單元的結(jié)構(gòu)框圖；
[0032]圖3為本發(fā)明的SRAM的存儲單元的電路結(jié)構(gòu)示意圖；
[0033]圖4為本發(fā)明的SRAM的存儲單元進(jìn)行寫操作時的時序圖。
【具體實(shí)施方式】
[0034]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下參照附圖并舉實(shí)施例，對本發(fā)明作進(jìn)一步詳細(xì)說明。[0035]如圖2所示，本發(fā)明的SRAM的存儲單元，包括存儲電路I和電流平衡電路2 ;其中，存儲電路I用于進(jìn)行信息存儲，所述存儲電路I分別與字線WL、位線BL和反位線BLX電連接；電流平衡電路2用于平衡流經(jīng)存儲電路I的電流，所述電流平衡點(diǎn)路2連接于所述存儲電路I的接地點(diǎn)和接地端之間。
[0036]本發(fā)明的SRAM的存儲單元，由于電流平衡電路2的存在，使得當(dāng)對存儲單元進(jìn)行寫操作時，不管寫入什么數(shù)據(jù)，從電流的變化上無法判斷出是有數(shù)據(jù)寫入存儲單元。
[0037]本發(fā)明的SRAM的存儲單元結(jié)構(gòu)簡單，僅在現(xiàn)有的SRAM的存儲單元基礎(chǔ)上增加電流平衡電路2即可實(shí)現(xiàn)，以下結(jié)合現(xiàn)有常用的6管存儲單元對本發(fā)明的SRAM的存儲單元進(jìn)行介紹，具體參見圖3所示。
[0038]圖3所示中的本發(fā)明的SRAM的存儲單元中的存儲電路I與現(xiàn)有SRAM的存儲單元的電路結(jié)構(gòu)相同，包括第一MOS晶體管Ml、第二MOS晶體管M2、第三MOS晶體管M3、第四MOS晶體管M4、第五MOS晶體管M5和第六MOS晶體管M6，其中第一 MOS晶體管Ml、第二 MOS晶體管M2、第五MOS晶體管M5和第六MOS晶體管M6均為NMOS晶體管，第三MOS晶體管M3和第四MOS晶體管M4均為PMOS晶體管；第一 MOS晶體管Ml的漏極電連接于第一存儲節(jié)點(diǎn)A，第一 MOS晶體管Ml的源極與接地點(diǎn)C電連接，第一 MOS晶體管Ml的柵極電連接于第二存儲節(jié)點(diǎn)B ;第二 MOS晶體管M2的漏極電連接于所述第二存儲節(jié)點(diǎn)B，第二 MOS晶體管M2的源極與所述接地點(diǎn)C電連接，第二 MOS晶體管M2的柵極電連接于所述第一存儲節(jié)點(diǎn)A ;第
三MOS晶體管M3的漏極電連接于第一電源電壓VDD，第三MOS晶體管M3的源極電連接于所述第一存儲節(jié)點(diǎn)A，第三MOS晶體管M3的柵極電連接于所述第二存儲節(jié)點(diǎn)B ;第四MOS晶體管M4的源極電連接于所述第一電源電壓VDD，第四MOS晶體管M4的漏極電連接于所述第二存儲節(jié)點(diǎn)B，第四MOS晶體管M4的柵極電連接于所述第一存儲節(jié)點(diǎn)A ;第五MOS晶體管M5的漏極電連接于位線BL，第五MOS晶體管M5的源極電連接于所述第一存儲節(jié)點(diǎn)A，第五MOS晶體管M5的柵極電連接于字線WL ;第六MOS晶體管M6的漏極電連接于反位線BLX，第六MOS晶體管M6的源極電連接于所述第二存儲節(jié)點(diǎn)B，第六MOS晶體管M6的柵極電連接于所述字線WL。
[0039]圖3所示中的本發(fā)明的SRAM的存儲單元中的電流平衡電路2包括第七M(jìn)OS晶體管M7和第八MOS晶體管M8，所述第七M(jìn)OS晶體管M7和第八MOS晶體管M8均為NMOS晶體管。第七M(jìn)OS晶體管M7的漏極與所述存儲電路I的接地點(diǎn)C電連接，第七M(jìn)OS晶體管M7的源極與接地端電連接，第七M(jìn)OS晶體管M7的柵極用于接收列選信號CS (列選信號CS是指選中某一列時所需要的控制信號，即YMUX (列選擇電路)的YX信號，該信號的起源是地址信號的低位地址)；第八MOS晶體管M8的漏極與所述存儲電路的接地點(diǎn)C電連接，第八MOS晶體管M8的源極與接地端電連接，第八MOS晶體管M8的柵極用于接收行選信號RS (行選信號RS用于控制選擇某一行，即選中某一字線WL有效的控制信號字線WL信號，該信號的起源是地址信號的高位地址)。
[0040]以下結(jié)合圖4對本發(fā)明的本發(fā)明的SRAM的存儲單元的寫操作的過程進(jìn)行說明。本發(fā)明的SRAM的存儲單元進(jìn)行寫操作時，主要包括3個階段，如圖4所示。
[0041]階段I
[0042]在階段I時，字線WL處于高電平狀態(tài)使得第五MOS晶體管M5和第六MOS晶體管M6開啟，列選信號CS和行選信號RS無效(低電平)，位線BL和反位線BLX均被預(yù)充電到高電位。
[0043]當(dāng)字線WL使得第五MOS晶體管M5和第六MOS晶體管M6開啟后，位線BL和反位線BLX上的高電位分別通過第五MOS晶體管M5和第六MOS晶體管M6傳輸?shù)酱鎯Φ谝淮鎯?jié)點(diǎn)A和第二存儲節(jié)點(diǎn)B，由于此時接地點(diǎn)C相當(dāng)于浮空，因此原來存儲邏輯“O”的第二存儲節(jié)點(diǎn)B被置為邏輯I。即第一存儲節(jié)點(diǎn)A發(fā)生“I” 一 “I”的變化，第二存儲節(jié)點(diǎn)B發(fā)生“O”一 “I”的變化。
[0044]階段2
[0045]在階段2中，當(dāng)?shù)谝淮鎯?jié)點(diǎn)A和第二存儲節(jié)點(diǎn)B的電位被置高之后，就可以準(zhǔn)備寫入數(shù)據(jù)，即位線BL開始放電，位線BL由高電平轉(zhuǎn)換為低電平。
[0046]階段3
[0047]在階段3中,BL放電后,此時列選信號CS和行選信號RS的其中之一有效,即列選信號CS和行選信號RS的其中之一處于高電平狀態(tài)，進(jìn)而使得第七M(jìn)OS晶體管M7或者第八MOS晶體管M8開啟，所開啟的第七M(jìn)OS晶體管M7或者第八MOS晶體管M8對接地點(diǎn)C的電位進(jìn)行放電，最終接地點(diǎn)C的電位放電至第二電源電壓VSS，使得第一存儲節(jié)點(diǎn)A能夠?qū)懭脒壿嫛癘”。即第一存儲節(jié)點(diǎn)A發(fā)生“I” 一“O”的變化，第二存儲節(jié)點(diǎn)B發(fā)生“I” 一“I”的變化。
[0048]從以上三個階段總體來說，這樣不管寫入什么數(shù)據(jù)(“I”或“0”)，從電流的變化上無法判斷出是否有數(shù)據(jù)寫入本發(fā)明的SRAM的存儲單元。
[0049]本發(fā)明的SRAM的存儲單元，由于增加了由第七M(jìn)OS晶體管M7或者第八MOS晶體管M8組成的電流平衡電路2，進(jìn)而在對所述存儲單元進(jìn)行寫操作時，無論寫入什么數(shù)據(jù)，從電流的變化上都無法判斷出是否有數(shù)據(jù)寫入存儲單元。因此，利用功耗分析攻擊手段無法從外部獲取本發(fā)明的SRAM的存儲單元的數(shù)據(jù)是否發(fā)生改變的信息，進(jìn)而可以有效防止SRAM存儲單元所存儲信息的泄露，保障存儲數(shù)據(jù)的安全。
[0050]以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
【權(quán)利要求】
1.一種SRAM的存儲單元，其特征在于，包括: 用于信息存儲的存儲電路，分別與字線WL、位線BL和反位線BLX電連接； 用于平衡流經(jīng)所述存儲電路電流的電流平衡電路，連接于所述存儲電路的接地點(diǎn)和接地端之間。
2.根據(jù)權(quán)利要求1所述的SRAM的存儲單元，其特征在于，所述電流平衡電路包括: 一第七M(jìn)OS晶體管，其漏極與所述存儲電路的接地點(diǎn)電連接，其源極與接地端電連接，其柵極用于接收列選信號CS; 一第八MOS晶體管，其漏極與所述存儲電路的接地點(diǎn)電連接，其源極與接地端電連接，其柵極用于接收行選信號RS。
3.根據(jù)權(quán)利要求2所述的SRAM的存儲單元，其特征在于: 所述第七M(jìn)OS晶體管和第八MOS晶體管均為NMOS晶體管。
4.根據(jù)權(quán)利要求1至3任一項(xiàng)所述的SRAM的存儲單元，其特征在于，所述存儲電路包括: 一第一 MOS晶體管，其漏極電連接于第一存儲節(jié)點(diǎn)，其源極與所述接地點(diǎn)電連接，其柵極電連接于第二存儲節(jié)點(diǎn)； 一第二 MOS晶體管，其漏極電連接于所述第二存儲節(jié)點(diǎn)，其源極與所述接地點(diǎn)電連接，其柵極電連接于所述第一存儲節(jié)點(diǎn)； 一第三MOS晶體管,其漏極電連接于第一電源電壓VDD,其源極電連接于所述第一存儲節(jié)點(diǎn)，其柵極電連接于所述第二存儲節(jié)點(diǎn)； 一第四MOS晶體管，其源極電連接于所述第一電源電壓VDD，其漏極電連接于所述第二存儲節(jié)點(diǎn)，其柵極電連接于所述第一存儲節(jié)點(diǎn)； 一第五MOS晶體管，其漏極電連接于位線BL，其源極電連接于所述第一存儲節(jié)點(diǎn)，其柵極電連接于字線WL; 一第六MOS晶體管，其漏極電連接于反位線BLX，其源極電連接于所述第二存儲節(jié)點(diǎn)，其柵極電連接于所述字線WL。
5.根據(jù)權(quán)利要求4所述的SRAM的存儲單元，其特征在于: 所述第一 MOS晶體管、第二 MOS晶體管、第五MOS晶體管和第六MOS晶體管均為NMOS晶體管，所述第三MOS晶體管和第四MOS晶體管均為PMOS晶體管。
【文檔編號】G11C11/413GK103778953SQ201210398530
【公開日】2014年5月7日 申請日期:2012年10月18日 優(yōu)先權(quán)日:2012年10月18日
【發(fā)明者】潘勁東, 方偉, 丁艷, 魏芳偉, 陳雙文 申請人:中芯國際集成電路制造(上海)有限公司