閃存存儲器的感測放大器的制造方法
【專利摘要】本發(fā)明公開了一種閃存存儲器的感測放大器，其具有參考胞電流分支，在參考胞電流分支中，參考胞決定參考胞電流，行負載將參考胞電流轉(zhuǎn)換為參考電壓，而反饋電路則用以維持參考胞漏極電壓。感測放大器也具有主要胞電流分支，在主要胞電流分支中，操作上從閃存記憶胞的陣列所選擇的主要胞決定主要胞電流，行負載將主要胞電流轉(zhuǎn)換為主要電壓，而反饋電路則用以維持主要胞漏極電壓。差動放大器比較參考電壓與主要電壓，并且相依于兩者的相對值而在其輸出提供邏輯電平。升壓電路具有與行負載跨接的上拉部分以及具有與主要胞跨接且用以加速邏輯零感測時間的下拉部分。
【專利說明】閃存存儲器的感測放大器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是關(guān)于一種閃存存儲器，且特別是有關(guān)于閃存存儲器的感測放大器。
【背景技術(shù)】
[0002]圖1是適用于如閃存存儲器的非揮發(fā)性存儲器技術(shù)的現(xiàn)有感測放大器10的高階功能方塊示意圖。感測放大器10具有兩個分支，即:參考胞電流分支20與主要胞電流分支40。在參考胞電流分支20中，參考胞26決定參考胞電流，行負載(column load) 22將參考胞電流轉(zhuǎn)換為電壓VRC，而漏極偏壓24則會將用于參考胞26的漏極電壓維持在適當?shù)碾娖?。在主要胞電流分?0中，操作上從閃存記憶胞的陣列中所選擇的主要胞46將基于儲存于其內(nèi)的數(shù)據(jù)而決定主要胞電流，行負載42將主要胞電流轉(zhuǎn)換為電壓VMC，而漏極偏壓44則會將用于選擇記憶胞的漏極電壓維持在適當?shù)碾娖健２顒臃糯笃?0比較參考胞電壓VRC與主要胞電壓VMC，并且相依于VRC與VMC的相對值而在其輸出提供邏輯電平。
[0003]許多不同電路與裝置可能用于行負載22與42、漏極偏壓24與44、參考胞26、主要胞46的陣列，以及差動放大器30。圖2與圖3展示出兩種不同的實現(xiàn)方式。
[0004]圖2是基于圖1所展示的手段的現(xiàn)有感測放大器110的電路圖。感測放大器110具有兩個分支，即:參考胞電流分支120與主要胞電流分支140。在參考胞電流分支120中，參考胞129決定參考胞電流，而金氧半導(dǎo)體場效應(yīng)晶體管(MOSFET)負載125則會將參考胞電流轉(zhuǎn)換為電壓RIN。漏極偏壓電路由金氧半導(dǎo)體場效應(yīng)晶體管122、123與126所組成，用以將用于參考胞129的漏極電壓維持在適當?shù)碾娖健Ｔ趨⒖及娏鞣种?20中另外的金氧半導(dǎo)體場效應(yīng)晶體管包含有:參考YB選擇晶體管127、參考YA選擇晶體管128，以及柵極連接至參考字元線的參考胞129。在主要胞電流分支140中，從閃存存儲器陣列中所選擇的主要胞149會決定主要胞電流，且金氧半導(dǎo)體場效應(yīng)晶體管負載145會將主要胞電流轉(zhuǎn)換為電壓SIN。漏極偏壓電路由金氧半導(dǎo)體場效應(yīng)晶體管142、143與146所組成，用以將用于主要胞129的漏極電壓維持在適當?shù)碾娖?。在主要胞電流分?40中另外的金氧半導(dǎo)體場效應(yīng)晶體管包括有:YB選擇晶體管147、YA選擇晶體管148，以及柵極連接至存儲器陣列字元線的主要胞149。差動放大器130比較參考胞電壓RIN與主要胞電壓SIN，并且相依于RIN與SIN的相對值而在其輸出提供邏輯電平(如，輸出數(shù)字數(shù)據(jù)(DIGITAL DATA))。
[0005]感測放大器110的運作如下。參考胞電流分支120的參考胞電流是由參考YB選擇晶體管127、參考YA選擇晶體管128以及特別是參考胞129所建立。電壓RIN由流經(jīng)金氧半導(dǎo)體場效應(yīng)晶體管負載125的參考胞電流所建立。一個預(yù)設(shè)的漏極電壓會建立在參考胞129的漏極。
[0006]主要胞電流分支140的主要胞電流由YB選擇晶體管147、YA選擇晶體管148以及特別是從閃存記憶胞的陣列里所選擇的主要胞149所建立。若主要胞149的柵極上沒有電荷的話，則主要胞會對應(yīng)至邏輯一(“I”)，且主要胞電流會基于導(dǎo)通程度較大的主要胞149而相對大。基于跨在金氧半導(dǎo)體場效應(yīng)晶體管負載145的高電壓降，電壓SIN有往低跑的趨向，但跨在晶體管146的低電壓降卻會在主要胞149的漏極建立出預(yù)設(shè)漏極電壓。另一方面，若主要胞149的柵極上有負電荷的話，則主要胞149會對應(yīng)至邏輯零(“O”)，且主要胞電流即使在主要胞149微弱地導(dǎo)通還是會變小或變?yōu)榱?。基于跨在金氧半?dǎo)體場效應(yīng)晶體管負載145的低電壓降，電壓SIN有往高的趨向，但跨在晶體管146的高電壓降卻會在主要胞149的漏極建立出預(yù)設(shè)漏極電壓。
[0007]電壓RIN與SIN分別施加于差動放大器130的正與負輸入。相依于RIN與SIN的相對值，差動放大器130的輸出數(shù)字數(shù)據(jù)(DIGITAL DATA)將表示為邏輯零(“O”)或邏輯一 (“ I ”)。
[0008]圖3也是基于圖1所展示的手段的另一現(xiàn)有感測放大器210的電路圖。感測放大器210有兩個分支，即:參考胞電流分支220與主要胞電流分支240。在參考胞電流分支220中，參考胞228決定參考胞電流，且電阻性負載221會將參考胞電流轉(zhuǎn)換為電壓RIN。漏極偏壓電路由金氧半導(dǎo)體場效應(yīng)晶體管222、224與225所組成，用以將用于參考胞228的漏極電壓維持在適當?shù)碾娖?。金氧半?dǎo)體場效應(yīng)晶體管223是用于位元線的快充晶體管。在參考胞電流分支220中另外的金氧半導(dǎo)體場效應(yīng)晶體管包含有:迷你陣列W-選擇晶體管226，迷你陣列Y-選擇晶體管227，以及柵極連接到迷你陣列字元線的參考胞228。在主要胞電流分支240中，從閃存存儲器陣列中所選擇的主要胞248會決定主要胞電流，且電阻性負載241會將主要胞電流轉(zhuǎn)換為電壓SIN。漏極偏壓電路由金氧半導(dǎo)體場效應(yīng)晶體管242、244與245所組成，用以將用于主要胞248的漏極電壓維持在適當?shù)碾娖?。金氧半?dǎo)體場效應(yīng)晶體管243是用于位元線的快充晶體管。在主要胞電流分支240中另外的金氧半導(dǎo)體場效應(yīng)晶體管包含有:W-選擇晶體管246，Y-選擇晶體管247，以及柵極連接到陣列字元線的選擇主要胞248。差動放大器230比較參考胞電壓RIN與主要胞電壓SIN，并且相依于RIN與SIN的相對值而在其輸出提供邏輯電平(如，輸出數(shù)字數(shù)據(jù)(DIGITAL DATA))。
[0009]圖4為說明感測放大器210用于抹除主要胞、參考胞以及程式化主要胞的漏極電流ID對應(yīng)柵極電壓VGATE的示意圖。以5伏特的讀取柵極電壓(VGATE)來說:對于程式化胞而言，漏極電流ID是零；且對于抹除胞而言，則是稍微超過100 μ Α。對于參考胞而言，由于漏極電流ID是50 μ Α,故感測放大器210可迅速地區(qū)別出歸于抹除胞超過100 μ A的電流與歸于程式化胞的零電流。這些數(shù)值為說明用的，因為實際數(shù)值系相依于特定的實施方式與所選擇的元件值。

【發(fā)明內(nèi)容】

[0010]本發(fā)明的目的在于提供一種感測放大器，以解決上述現(xiàn)有技術(shù)中存在的問題。
[0011]本發(fā)明的一實施例提供一種感測放大器，用以感測儲存于閃存存儲器陣列的選擇記憶胞內(nèi)的數(shù)據(jù)。所提的感測放大器包括:差動放大器、參考胞電流分支、主要胞電流分支，以及升壓電路。參考胞電流分支包括:參考胞；第一漏極偏壓部分，其耦接至參考胞；以及第一負載部分，其耦接至第一漏極偏壓部分與差動放大器的第一輸入。主要胞電流分支包括:選擇記憶胞；第二漏極偏壓部分，其耦接至選擇記憶胞；以及第二負載部分，其耦接至第二漏極偏壓部分與差動放大器的第二輸入。升壓電路包括:上拉部分，其耦接至差動放大器的第二輸入；以及下拉部分，其耦接至選擇記憶胞。
[0012]本發(fā)明另一實施例提供一種操作感測放大器的方法，其中感測放大器用以讀取儲存于閃存存儲器陣列的選擇記憶胞的數(shù)據(jù)，且所提的方法包括:啟動參考胞電流分支，參考胞電流分支包括:參考胞、耦接至參考胞的第一漏極偏壓部分，以及耦接至第一漏極偏壓部分與感測放大器的差動放大器的第一輸入的第一負載部分，其中一參考電壓被建立橫跨于第一負載部分；啟動主要胞電流分支，主要胞電流分支包括:選擇記憶胞、耦接至選擇記憶胞的第二漏極偏壓部分，以及耦接至第二漏極偏壓部分與差動放大器的第二輸入的第二負載部分，其中相依于儲存在選擇記憶胞內(nèi)的數(shù)據(jù)的一感測電壓被建立橫跨于第二負載部分；啟動升壓電路，升壓電路包括:耦接至差動放大器的第二輸入的上拉部分，以及耦接至選擇記憶胞的下拉部分；施加所述參考電壓至差動放大器的第一輸入，并且施加所述感測電壓至差動放大器的第二輸入；以及根據(jù)差動放大器的第一輸入上的參考電壓與差動放大器的第二輸入上的感測電壓兩者之間的差異而從差動放大器提供一數(shù)字輸出電平。
[0013]本發(fā)明另一實施例提供一種感測放大器，用以感測儲存于閃存存儲器陣列的選擇記憶胞內(nèi)的數(shù)據(jù)。所提的感測放大器包括:差動放大器、VCC電壓節(jié)點、VSS電壓節(jié)點、參考胞電流分支啟動信號節(jié)點、第一胞選擇NMOS晶體管、第二胞選擇NMOS晶體管、參考胞浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管、第一 PMOS晶體管開關(guān)、第一 NMOS晶體管負載、第一 NMOS晶體管可變傳導(dǎo)器、第一 NMOS晶體管反饋元件、第二 PMOS晶體管開關(guān)、第一 PMOS晶體管負載、主要胞電流分支啟動信號節(jié)點、第三胞選擇NMOS晶體管、第四胞選擇NMOS晶體管、主要胞浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管、第三PMOS晶體管開關(guān)、第二 NMOS晶體管負載、第二NMOS晶體管可變傳導(dǎo)器、第二NMOS晶體管反饋元件、第四PMOS晶體管開關(guān)、第二PMOS晶體管負載、升壓電路啟動信號節(jié)點、第五PMOS晶體管開關(guān)、NMOS上拉晶體管、升壓電路偏壓節(jié)點，以及NMOS下拉晶體管。第一 PMOS晶體管開關(guān)具有:源極，耦接至VCC電壓節(jié)點；柵極，耦接至參考胞電流分支啟動信號節(jié)點；以及漏極。第一 NMOS晶體管負載具有:漏極，耦接至第一 PMOS晶體管開關(guān)的漏極；源極，耦接至差動放大器的正輸入；以及柵極，耦接至VCC電壓節(jié)點。第一 NMOS晶體管可變傳導(dǎo)器具有:漏極，耦接至第一 NMOS晶體管負載的源極；源極，通過第一與第二胞選擇NMOS晶體管以耦接至參考胞浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管；以及柵極。第一 NMOS晶體管反饋元件具有:一漏極，耦接至該第一 NMOS晶體管可變傳導(dǎo)器的柵極；源極，耦接至VSS電壓節(jié)點；以及柵極，耦接至第一 NMOS晶體管可變傳導(dǎo)器的源極。第二 PMOS晶體管開關(guān)具有:源極，耦接至VCC電壓節(jié)點；柵極，耦接至參考胞電流分支啟動信號節(jié)點；以及漏極。第一 PMOS晶體管負載具有:源極，耦接至第二 PMOS晶體管開關(guān)的漏極；漏極，耦接至第一 NMOS晶體管反饋元件的漏極；以及柵極，耦接至第一 PMOS晶體管負載的漏極。主要胞浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管通過第三與第四胞選擇NMOS晶體管而從浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管的陣列中被選擇。第三PMOS晶體管開關(guān)具有:源極，耦接至VCC電壓節(jié)點；柵極，耦接至主要胞電流分支啟動信號節(jié)點；以及漏極。第
二NMOS晶體管負載具有:漏極，耦接至第三PMOS晶體管開關(guān)的漏極；源極，耦接至差動放大器的負輸入；以及柵極，耦接至VCC電壓節(jié)點。第二 NMOS晶體管可變傳導(dǎo)器具有:漏極，耦接至第二NMOS晶體管負載的源極；源極，通過第三與第四胞選擇NMOS晶體管以耦接至主要胞浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管；以及柵極。第二 NMOS晶體管反饋元件具有:漏極，耦接至第二 NMOS晶體管可變傳導(dǎo)器的柵極；源極，耦接至VSS電壓節(jié)點；以及柵極，耦接至第二 NMOS晶體管可變傳導(dǎo)器的源極。第四PMOS晶體管開關(guān)具有:源極，耦接至VCC電壓節(jié)點；柵極，耦接至主要胞電流分支啟動信號節(jié)點，以及漏極。第二 PMOS晶體管負載具有:源極，耦接至第四PMOS晶體管開關(guān)的漏極；漏極，耦接至第二 NMOS晶體管反饋元件的漏極；以及柵極，耦接至第二 PMOS晶體管負載的漏極。第五PMOS晶體管開關(guān)具有:源極，耦接至VCC電壓節(jié)點；柵極，耦接至升壓電路啟動信號節(jié)點；以及漏極。NMOS上拉晶體管具有:漏極，耦接至第五PMOS晶體管開關(guān)的漏極；源極，耦接至第二 NMOS晶體管負載的源極；以及柵極，耦接至VCC電壓節(jié)點。NMOS下拉晶體管具有:源極，耦接至VSS電壓節(jié)點；漏極，耦接至第二 NMOS晶體管可變傳導(dǎo)器的源極；以及柵極，耦接至升壓電路偏壓節(jié)點。
【專利附圖】

【附圖說明】
[0014]圖1是用于閃存存儲器的感測放大器的功能方塊圖。
[0015]圖2是圖1中感測放大器的一個實施方式示意圖。
[0016]圖3是圖1中感測放大器的另一個實施方式示意圖。
[0017]圖4是有助對圖3中感測放大器的運作解釋的示意圖。
[0018]圖5是有助對圖2中感測放大器的感測時間解釋的示意圖。
[0019]圖6是有升壓電路的感測放大器的例示性實施電路示意圖。
[0020]圖7是有助對圖6中感測放大器的感測時間解釋的示意圖。
[0021]圖8是有助對圖6中感測放大器的快速感測時間解釋的功能方塊圖。
[0022]圖9是多種實施方式的感測放大器的相對效能示意圖。
[0023]圖10是有助對感測限度解釋的示意圖。
[0024]其中，附圖標記說明如下:
[0025]10、110、210、510:感測放大器
[0026]20、120、220、520:參考胞電流分支
[0027]30、130、230、530:差動放大器
[0028]40、140、240、540:主要胞電流分支
[0029]550:升壓電路
[0030]22,42:行負載
[0031]24、44:漏極偏壓
[0032]26、129、228、529:參考胞
[0033]46、149、248、549:主要胞
[0034]121 ?128、141 ?148、222 ?227、242 ?247、521 ?528、541 ?548、552、554、556 =MOS晶體管
[0035]221、241:電阻性負載
[0036]700、710、720、730:等效電路圖示
[0037]810,860,870:解說圖示
[0038]702、704、722、724、711 ?716,731 ?736:阻抗
[0039]706、718、726、738:電容
[0040]VRC, VMC, SIN、RIN、VOUT-O, V0UT-1、SAIN、SAINR:電壓
[0041]VGATE:柵極電壓
[0042]ID:漏極電流
[0043]VCC、VSS:電壓節(jié)點
[0044]SEnon、Riil-ON、BOOST、Vbias:信號[0045]600、610、820、830、840、850、900:所指處【具體實施方式】
[0046]高存儲器速度是所需的。舉例來說，在圖2所示的現(xiàn)有感測放大器110中，若主要胞149的柵極上有負電荷的話，則主要胞149會對應(yīng)至邏輯零(“O”)，且此主要胞會微弱地導(dǎo)通且主要胞電流是小的。感測放大器110的速度受限于需要充電至總體位元線容量以進而感測儲存于主要胞的”零”值的時間。圖5呈現(xiàn)對于邏輯零的感測時間，其是在參考電壓RIN穩(wěn)定之后且于感測放大器(110)受感測放大器致能信號瓦Ι?而致能時開始。感測時間是電壓SIN在所指400處從零上升至與參考電壓RIN交叉的410處所需的時間。
[0047]圖6是實現(xiàn)較快感測時間的感測放大器510的電路圖。感測放大器510有兩個分支，即:參考胞電流分支520與主要胞電流分支540，其分別地提供各自的電壓SAINR與SAIN至差動放大器530的正與負輸入。在參考胞電流分支520中，參考胞529會決定參考胞電流，且以操作在飽和區(qū)的N通道金氧半導(dǎo)體場效應(yīng)晶體管(“NM0S晶體管”)525為例子的負載元件會將參考胞電流轉(zhuǎn)換為參考電壓SAINR。NMOS晶體管525的柵極耦接至V。。，而NMOS晶體管525的源極則耦接至差動放大器530的正輸入。漏極偏壓電路由金氧半導(dǎo)體場效應(yīng)晶體管(“NM0S晶體管”)522、523與526所組成，用以將用于參考胞529的漏極電壓維持在一個適當?shù)碾娖健MOS晶體管526可為原生性(native)或具有低(low)臨限電壓(Vt)的NMOS晶體管，且NMOS晶體管526的漏極耦接至NMOS晶體管525的源極，而NMOS晶體管526的源極則耦接至由參考YB NMOS晶體管527、參考YA NMOS晶體管528以及柵極耦接至參考字元線(REFWL)的參考胞529所形成的串聯(lián)電路。NMOS晶體管523的柵極耦接至NMOS晶體管526的源極，NMOS晶體管523的源極耦接至Vss，而NMOS晶體管523的漏極則耦接至NMOS晶體管526的柵極。PMOS晶體管522的漏極耦接至NMOS晶體管523的漏極，而PMOS晶體管522的柵極與漏極則耦接在一起。PMOS晶體管521與PMOS晶體管524為開關(guān)晶體管，用以控制參考胞分支520的啟/閉(on/off)狀態(tài)。為此目的，PMOS晶體管521的源極耦接至V。。，PMOS晶體管521的漏極耦接至PMOS晶體管522的源極，PMOS晶體管521的柵極則耦接至控制線，PMOS晶體管524的源極耦接至V。。，PMOS晶體管524的漏極耦接至NMOS晶體管525的漏極，而PMOS晶體`管524的柵極則耦接至控制線AVl.aV在主要胞電流分支540中，經(jīng)由YB選擇NMOS晶體管547以及YA選擇NMOS晶體管548而從閃存記憶胞的陣列所選出的主要胞549會決定主要胞電流，而且以操作在飽和區(qū)的NMOS晶體管545為例子的負載元件會將主要胞電流轉(zhuǎn)換為主要電壓SAIN。NMOS晶體管545的柵極耦接至V。。，而NMOS晶體管545的源極則耦接至差動放大器530的負輸入。漏極偏壓電路由金氧半導(dǎo)體場效應(yīng)晶體管542、543與546所組成,用以將用于主要胞549的漏極電壓維持在一個適當?shù)碾娖健Ｔ訬MOS晶體管546的漏極耦接至NMOS晶體管545的源極，原生性NMOS晶體管546的源極耦接至由YB選擇NMOS晶體管547、YA選擇NMOS晶體管548以及柵極耦接至字元線WL的主要胞549所形成的串聯(lián)電路。NMOS晶體管543的柵極耦接至NMOS晶體管546的源極，NMOS晶體管543的源極耦接至Vss，而NMOS晶體管543的漏極耦接至NMOS晶體管546的柵極。PMOS晶體管542的漏極耦接至NMOS晶體管543的漏極，而PMOS晶體管542的柵極與漏極則耦接在一起。PMOS晶體管541與PMOS晶體管544為開關(guān)晶體管，用以控制主要胞分支540的啟/閉狀態(tài)。為此目的，PMOS晶體管541的源極耦接至V。。，PMOS晶體管541的漏極耦接至PMOS晶體管542的源極，PMOS晶體管541的柵極稱接至控制線Λ7;,.WAV ,PMOS晶體管544的源極耦接至V。。，PMOS晶體管544的漏極耦接至NMOS晶體管545的漏極，而PMOS晶體管544的柵極則耦接至控制線遠應(yīng)兩。
[0048]圖6也展示了升壓電路550，用以增進感測放大器510的感測速度。升壓電路550包括上拉部份，其例示性地使用PMOS晶體管552來控制上拉時間，并且使用操作在飽和區(qū)的NMOS晶體管554以提供充電電流給位元線感測。PMOS晶體管552的柵極耦接至信號線BOOST , PMOS晶體管552的源極耦接至Ncc’而PMOS晶體管552的漏極則耦接至NMOS晶體管554的漏極。NMOS晶體管554的柵極耦接至V。。，而NMOS晶體管554的源極則耦接至用于作為主要胞電流分支540的負載元件的NMOS晶體管545的源極。PMOS晶體管552與NMOS晶體管554的尺寸經(jīng)設(shè)計以使得其上拉強度(能力)例示性地為行負載NMOS晶體管545的上拉強度(能力)的兩倍。升壓電路550也包括下拉部分，其例示性地使用NMOS晶體管556，NMOS晶體管556的柵極耦接至VBIAS，NMOS晶體管556的源極耦接至Vss，而NMOS晶體管556的漏極則耦接至位元線并通過YB與YA選擇NMOS晶體管547與548以耦接至主要胞549。NMOS晶體管556的尺寸經(jīng)設(shè)計以使得其下拉強度(能力)例示性地為主要胞549之下拉強度(能力)的兩倍(當主要胞549沒有儲存電荷(即，邏輯一“I”)時)。電SVbias控制NMOS晶體管556產(chǎn)生兩倍開啟胞電流(ON cell current)，藉以消除來自上拉部分的額外兩次上拉的直流電平。
[0049]升壓電路550的效果繪示于圖7中，圖7呈現(xiàn)出邏輯零的感測時間，即電壓SAIN( “O”)。電壓SAIN( “I”)也完整的呈現(xiàn)出，但既然它從不會與參考電壓SAINR交叉，則用以感測邏輯“I”不會有速度的考量。感測操作會始于設(shè)置(assert) 7^7^以致能參考胞電流分支520,并且于參考電壓SAINR穩(wěn)定之后，以進而再通過設(shè)置(assert) SENON以致能主要胞電流分支540。感測時間是電壓SAIN在所指600處從零上升至與參考電壓SAINR交叉的610處所需的時間。
[0050]帶有升壓電路550的感測放大器510操作如下?；趨⒖糦B晶體管NMOS晶體管527、參考YA晶體管NMOS晶體管528以及特別是參考胞529，信號會建立參考胞電流于參考電流分支520中。特別地，當處7.m.'處于低態(tài)時時，PMOS晶體管521會被導(dǎo)通以啟動漏極偏壓電路，而且PMOS晶體管524也會被導(dǎo)通以通過NMOS晶體管525建立參考胞電流?？缭贜MOS晶體管525的電壓降會建立出電壓SAINR以施加至差動放大器530。用于參考胞529的預(yù)設(shè)漏極偏壓會基于排列成反饋電路的PMOS晶體管522、NM0S晶體管523以及原生性NMOS晶體管526而被維持在一個預(yù)設(shè)容忍范圍內(nèi)，其中排列而成的反饋電路會按照以下方式而將用于參考胞529的預(yù)設(shè)漏極偏壓維持在一個預(yù)設(shè)容忍范圍內(nèi)。在原生性NMOS晶體管526的源極的偏壓會被施加至NMOS晶體管523的柵極。若偏壓有增加的傾向，NMOS晶體管523有增強導(dǎo)通的傾向，由此減少施加于NMOS晶體管526的柵極的電壓。NMOS晶體管526轉(zhuǎn)而更微弱地導(dǎo)通，由此將可使得偏壓恢復(fù)到預(yù)設(shè)的電平。另一方面，若偏壓有減少的傾向，NMOS晶體管523有更微弱地導(dǎo)通的傾向，由此增加施加于NMOS晶體管526的柵極的電壓。NMO S晶體管526轉(zhuǎn)而更增強地導(dǎo)通，由此將可使得偏壓恢復(fù)到預(yù)設(shè)的電平。
[0051]在參考胞電流分支520被啟動之后，基于YB選擇NMOS晶體管547、YA選擇NMOS晶體管548以及尤其是主要胞549，信號會建立主要胞電流于主要胞電流分支540中。特別地，當SaVCW處于低態(tài)時，PMOS晶體管541會被導(dǎo)通以啟動漏極偏壓電路，而且PMOS晶體管544也會被導(dǎo)通以通過NMOS晶體管545建立主要胞電流?？缭贜MOS晶體管545的電壓降會建立出電壓SAIN以施加于差動放大器530。此外,信號會被設(shè)置而處于低態(tài)，藉以導(dǎo)通PMOS晶體管552來啟動升壓電路550的上拉部分。此外，電壓Vbias會被施加于NMOS晶體管556以啟動升壓電路550的下拉部分。主要胞電流分支540與升壓電路550的上拉與下拉部分可依需求而同時啟動或者在不同的時間啟動,藉以達到加快感測速度以及避免任何感測過沖效應(yīng)(sensingovershoot effect)的預(yù)期結(jié)果。用于主要胞549的預(yù)設(shè)漏極偏壓會基于排列成反饋電路的PMOS晶體管542、NM0S晶體管543以及原生性NMOS晶體管546而被維持在一個預(yù)設(shè)容忍范圍內(nèi)，無關(guān)乎主要胞549內(nèi)所儲存的電荷狀態(tài)為何。在原生性NMOS晶體管546的源極的偏壓會被施加至NMOS晶體管543的柵極。若偏壓有增加的傾向，NMOS晶體管543有增強導(dǎo)通的傾向，由此減少施加于NMOS晶體管546的柵極的電壓。?OS晶體管546轉(zhuǎn)而更微弱地導(dǎo)通，由此將可使得偏壓恢復(fù)到預(yù)設(shè)的電平。另一方面，若偏壓有減少的傾向，NMOS晶體管543有更微弱地導(dǎo)通的傾向，由此增加施加于NMOS晶體管546的柵極的電壓。NMOS晶體管546轉(zhuǎn)而更增強地導(dǎo)通，由此將可使得偏壓恢復(fù)到預(yù)設(shè)的電平。
[0052]電壓SAINR與SAIN分別被施加至差動放大器530的正與負輸入。電壓SAINR等于V。。減去跨在PMOS晶體管524的電壓降以及特別是跨在NMOS晶體管525的電壓降，而電壓SAIN等于V。。減去跨在PMOS晶體管544的電壓降以及特別是跨在NMOS晶體管545的電壓降。根據(jù)電壓SAINR與SAIN的相對值，差動放大器(530)的輸出數(shù)字數(shù)據(jù)將表示為邏輯零(“O”)或邏輯一(“I”)。
[0053]圖8呈現(xiàn)出升壓電路550 (圖6)如何以分壓器原理運作以加速感測運作。標記“ZPU”代表在主要胞電流分支中的負載的上拉阻抗，以及也代表在升壓電路550的上拉部分中的NMOS晶體管554的上拉阻抗。標記“Z TOO”代表在主要胞電流分支的存儲器元件儲存負電荷(即，邏輯“O”)在其浮動柵極上的下拉阻抗。標記“z roi”代表在主要胞電流分支中的存儲器元件未儲存電荷(即，邏輯“I”)在其浮動柵極上的下拉阻抗。標記“Z PD1”也代表著升壓電路550的下拉部`分中的NMOS晶體管556的下拉阻抗。電容706、718、726以及738代表位元線電容。
[0054]圖示700代表當記憶胞149無電荷在其浮動柵極(邏輯“I”)時的感測放大器110 (圖2)的主要胞電流分支140。上拉阻抗702代表NMOS晶體管145，而下拉阻抗一 704代表無電荷在其浮動柵極的記憶胞149 (加上選擇NMOS晶體管147與148的小附加阻抗)。V0UT-1描述成方程式:
[0055]V0UH = VDD* (Z_PD I / (Z_PU+Z_PD I)) (I)
[0056]而且，主要胞電流分支140的阻抗Z 140描述成方程式:
[0057]Z140 = Z_PU+Z_PD1 (2)
[0058]圖示710代表當記憶胞549無電荷在其浮動柵極(邏輯“I”)的感測放大器510 (圖6)的主要胞電流分支540。上拉阻抗715代表NMOS晶體管545，而下拉組抗716代表無電荷在其浮動柵極的記憶胞549 (加上選擇NMOS晶體管547與548的小附加阻抗)。升壓電路550的上拉部分的NMOS晶體管554表示為上拉阻抗711與713，因為其(上拉)強度(能力)是NMOS晶體管545的(上拉)強度的兩倍。升壓電路550的下拉部分的NMOS晶體管556表示為下拉阻抗712與714，因為其(下拉)強度(能力)是記憶胞549的(下拉)強度的兩倍。V^1描述成方程式:
[0059]Vquh = VDD* ((Z_PDl/3) / ((Z_PU/3) + (Z_PDl/3))
[0060](3)
[0061]= VDD* (Z_PD I / (Z_PU+Z_PD I))
[0062]而且，主要胞電流分支540的阻抗Z540描述成方程式:
[0063]Z540 = (Z_PU/3) + (Z_PDl/3) (4)
[0064]因此，當感測邏輯“I”時，比較方程式(I)與(3)，Vqi^1對于感測放大器110與感測放大器510是相同的，但比較方程式2與4可知，基于主要胞電流分支540中的較低阻抗Z540的緣故，故而感測時間較快。雖然用于感測邏輯“I”的較快的感測時間無法決定出感測放大器的感測時間，但相同的原理也適用于感測邏輯“ O ”。
[0065]圖示720代表當記憶胞149有負電荷在其浮動柵極(邏輯“O”)的感測放大器110 (圖2)的主要胞電流分支140。上拉阻抗722代表NMOS晶體管145，而下拉阻抗零724代表有負電荷在其浮動柵極的記憶胞149 (加上選擇NMOS晶體管147與148的小附加阻抗)。vOTJT-1以描述成方程式:
[0066]V0UT_Q = VDD* (Z_PD0/ (Z_PU+Z_PD0)) (5)
[0067]而且，主要胞電流分支140的阻抗Z140描述成方程式:
[0068]Z140 = Z_PU+Z_PD0 (6)`
[0069]圖示730代表當記憶胞549有負電荷在其浮動柵極(邏輯“O”)的感測放大器510 (圖6)的主要胞電流分支540。上拉阻抗735代表NMOS晶體管545，而下拉阻抗零736代表有負電荷在其浮動柵極的記憶胞549 (加上選擇NMOS晶體管547與548的小附加阻抗)。升壓電路550的上拉部分的NMOS晶體管554表示為上拉阻抗731與733，因為其(上拉)強度(能力)是NMOS晶體管545的(上拉)強度的兩倍。升壓電路550的下拉部分的NMOS晶體管556表示為下拉阻抗732與734，因為其(下拉)強度(能力)是記憶胞549的(下拉)強度的兩倍。然而，NMOS晶體管556的下拉阻抗小于兩倍的記憶胞549的下拉阻抗。Vtm-Cl描述成方程式:
[0070]V.—。= VDD* (Z2/ZI+Z2) (7)
[0071]其中，
[0072]Zl = Z_PU/3;以及
[0073]Z2 = (Z_PD1*Z_PD1*Z_PD0)/((Z_PD1*Z_PD1)+(Z_PD1*ZPD0))
[0074]而且，主要胞電流分支540的阻抗Z540描述成方程式:
[0075]Z540 = Z1+Z2 (8)
[0076]因此，當感測邏輯“O”時，比較方程式(5)與(7)，感測放大器510的Vtom比感測放大器Iio的相同電壓稍微低一些。然而，因為電壓SAIN仍然會橫跨電壓SAINR，故感測仍可實現(xiàn)，盡管以較少感測容忍限度(lesser sense margin)，其仍可能考慮達到好的電路設(shè)計。然而，更重要的是，比較方程式(6)與(8)，感測時間因為在主要胞電流分支540中的較低阻抗Z540而更快?；?，感測邏輯“O”的較快感測時間將決定感測放大器的感測時間。
[0077]升壓電路550的好處可顯見于圖9。因為SIN相對慢的上升時間，表示于解說圖示810的零感測時間相對長。如解說圖示860所示，比較在解說圖示860中對應(yīng)于電壓SAIN曲線的時間標示830以及在解說圖示810中對應(yīng)于SIN曲線的時間標示850，升壓電路550在電壓SAIN上產(chǎn)生較快的上升時間。
[0078]在此針對邏輯零(“O”)所描述的特定強度僅為說明之用，即三倍(3X)上拉與兩倍(2X)下拉。實現(xiàn)增進對邏輯零的感測時間一致的其他強度亦可隨需求而適用。
[0079]盡管圖6的感測放大器510使用時間信號與Vbias，但其他給予信號的來源(包括非時間來源)，若需要即可使用。PMOS晶體管552的柵極可接地，藉以使得PMOS晶體管552保持致能，而且Vbias可連續(xù)地施加至NMOS晶體管556。相似地，Rlil:ON與SHNON可接地，藉以使得參考胞電流分支520與主要胞電流分支540保持致能。若需求較大的感測容忍范圍，信號船0.S7.與Vbias實際上可于儲存零值的電壓SAIN橫越電壓SAINR之后被控制以從電路中將升壓電路550移除，藉以回復(fù)原本的感測容忍范圍。如圖10所示，
與Vbias僅在“O”感測之后被移除，藉以使得升壓電路550停止啟動，且電壓SAIN從所指的900處上升，從而回復(fù)原本的感測容忍范圍。如圖9所示，相同增進“O”感測時間可以實現(xiàn)在圖7所示的說?AST信號與Vbias,但全感測容忍范圍另外被回復(fù)在大約時間標示840。
[0080]發(fā)明說明包括在此提出說明的應(yīng)用與好處，且不限制于本發(fā)明的范圍，其范圍在申請專利權(quán)利要求范圍中提出。本領(lǐng)域技術(shù)人員通過研讀此專利文件了解實施例的各種元件實用的變化與相等元件，可變化與修改在此揭示的實施例。當電路被特別地以PMOS晶體管與NMOS晶體管描述時，金氧半導(dǎo)體場效應(yīng)晶體管(P通道或N通道)的種類在一些狀況下可改變。雖然負載以NMOS晶體管的形式被描述，其他類型的負載也可使用，例如，電阻器、PMOS晶體管以及電流鏡。漏極偏壓電路可依需求變化，且不同類型的參考胞、選擇晶體管以及記憶胞可被使用。更進一步，特殊值在此給定用以說明，可視需求變化。在此實施例揭示的此些與其他變化與修改，包括實施例的不同的元件的變化與相同，在不背離本發(fā)明的范圍與精神可達成，包括發(fā) 明權(quán)利要求所提出的發(fā)明。
【權(quán)利要求】
1.一種感測放大器，用以感測儲存于閃存存儲器陣列的選擇記憶胞內(nèi)的數(shù)據(jù)，該感測放大器包括: 一差動放大器； 一參考胞電流分支，包括: 一參考胞； 一第一漏極偏壓部分，耦接至該參考胞；以及 一第一負載部分，稱接至該第一漏極偏壓部分與該差動放大器的一第一輸入； 一主要胞電流分支，包括: 一選擇記憶胞； 一第二漏極偏壓部分，耦接至該選擇記憶胞；以及 一第二負載部分，耦接至該第二漏極偏壓部分與該差動放大器的一第二輸入；以及 一升壓電路，包括: 一上拉部分，耦接至該差動放大器的該第二輸入；以及 一下拉部分，耦接至該選擇記憶胞。
2.如權(quán)利要求1所述的感測放大器，更包括: 一升壓啟動信號節(jié)點；以及· 一偏壓節(jié)點； 其中，該升壓電路的該上拉部分包括:一金氧半導(dǎo)體場效應(yīng)上拉晶體管，其柵極耦接至該升壓啟動信號節(jié)點；以及 其中，該升壓電路的該下拉部分包括:一金氧半導(dǎo)體場效應(yīng)下拉晶體管，其柵極耦接至該偏壓節(jié)點。
3.如權(quán)利要求2所述的感測放大器，其中: 該第二負載部分包括:一金氧半導(dǎo)體場效應(yīng)負載晶體管，其具有預(yù)設(shè)的上拉強度；該金氧半導(dǎo)體場效應(yīng)上拉晶體管所具有的上拉強度大于該金氧半導(dǎo)體場效應(yīng)負載晶體管的上拉強度；以及 該金氧半導(dǎo)體場效應(yīng)下拉晶體管具有一下拉強度，以實質(zhì)上補償來自該金氧半導(dǎo)體場效應(yīng)上拉晶體管在該主要胞電流支路中的直流電壓電平的任何改變。
4.如權(quán)利要求3所述的感測放大器，其中: 該金氧半導(dǎo)體場效應(yīng)上拉晶體管的上拉強度是該金氧半導(dǎo)體場效應(yīng)負載晶體管的上拉強度的兩倍；以及 該金氧半導(dǎo)體場效應(yīng)下拉晶體管的下拉強度是處于邏輯“I”狀態(tài)的記憶胞的下拉強度的兩倍。
5.如權(quán)利要求1所述的感測放大器，更包括: 一升壓啟動信號節(jié)點，耦接至該升壓電路的該上拉部分；以及 一偏壓節(jié)點，耦接至該升壓電路的該下拉部分。
6.一種操作感測放大器的方法，該感測放大器用以讀取儲存于閃存存儲器陣列的選擇記憶胞的數(shù)據(jù)，該方法包括: 啟動一參考胞電流分支，該參考胞電流分支包括:一參考胞；一第一漏極偏壓部分，率禹接至該參考胞；以及一第一負載部分，耦接至該第一漏極偏壓部分與該感測放大器的一差動放大器的一第一輸入，其中一參考電壓被建立橫跨于該第一負載部分； 啟動一主要胞電流分支，該主要胞電流分支包括:一選擇記憶胞；一第二漏極偏壓部分，耦接至該選擇記憶胞；以及一第二負載部分，耦接至該第二漏極偏壓部分與該差動放大器的一第二輸入，其中相依于儲存在該選擇記憶胞內(nèi)的數(shù)據(jù)的一感測電壓被建立橫跨于該第二負載部分； 啟動一升壓電路，該升壓電路包括:一上拉部分，耦接至該差動放大器的該第二輸入；以及一下拉部分，耦接至該選擇記憶胞； 施加該參考電壓至該差動放大器的該第一輸入，并且施加該感測電壓至該差動放大器的該第二輸入；以及 根據(jù)該差動放大器的該第一輸入上的該參考電壓與該差動放大器的該第二輸入上的該感測電壓兩者之間的差異而從該差動放大器提供一數(shù)字輸出電平。
7.如權(quán)利要求6所述的方法，其中啟動該參考胞電流分支的步驟在啟動該主要胞電流分支的步驟之前，且啟動該主要胞電流分支的步驟與啟動該升壓電路的步驟實質(zhì)上同時發(fā)生。
8.如權(quán)利要求6所 述的方法，其中該升壓電路建立一預(yù)設(shè)零感測時間，且該方法更包括:于該預(yù)設(shè)零感測時間，實質(zhì)上停止啟動該升壓電路。
9.一種感測放大器，用以感測儲存于閃存存儲器陣列的選擇記憶胞的數(shù)據(jù)，該感測放大器包括: 一差動放大器； 一 Vcc電壓節(jié)點； 一Vss電壓節(jié)點； 一參考胞電流分支啟動信號節(jié)點； 一第一胞選擇NMOS晶體管； 一第二胞選擇NMOS晶體管； 一參考胞浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管； 一第一 PMOS晶體管開關(guān)，其具有:一源極，耦接至該V。。電壓節(jié)點；一柵極，耦接至該參考胞電流分支啟動信號節(jié)點；以及一漏極； 一第一 NMOS晶體管負載，其具有:一漏極，稱接至該第一 PMOS晶體管開關(guān)的漏極；一源極，耦接至該差動放大器的正輸入；以及一柵極，耦接至該Vrc電壓節(jié)點； 一第一 NMOS晶體管可變傳導(dǎo)器，其具有:一漏極，耦接至該第一 NMOS晶體管負載的源極；一源極，通過該第一與該第二胞選擇NMOS晶體管以耦接至該參考胞浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管；以及一柵極； 一第一 NMOS晶體管反饋元件，其具有:一漏極，耦接至該第一 NMOS晶體管可變傳導(dǎo)器的柵極；一源極，耦接至該Vss電壓節(jié)點；以及一柵極，耦接至該第一 NMOS晶體管可變傳導(dǎo)器的源極； 一第二 PMOS晶體管開關(guān)，其具有:一源極，耦接至該V。。電壓節(jié)點；一柵極，耦接至該參考胞電流分支啟動信號節(jié)點；以及一漏極； 一第一 PMOS晶體管負載，其具有:一源極，耦接至該第二 PMOS晶體管開關(guān)的漏極；一漏極，耦接至該第一 NMOS晶體管反饋元件的漏極；以及一柵極，耦接至該第一 PMOS晶體管負載的漏極； 一主要胞電流分支啟動信號節(jié)點； 一第三胞選擇NMOS晶體管； 一第四胞選擇NMOS晶體管； 一主要胞浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管，其通過該第三與該第四胞選擇NMOS晶體管而從浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管的陣列中被選擇； 一第三PMOS晶體管開關(guān)，其具有:一源極，耦接至該V。。電壓節(jié)點；一柵極，耦接至該主要胞電流分支啟動信號節(jié)點；以及一漏極； 一第二 NMOS晶體管負載，其具有:一漏極，耦接至該第三PMOS晶體管開關(guān)的漏極；一源極，耦接至該差動放大器的一負輸入；以及一柵極，耦接至該Vrc電壓節(jié)點； 一第二 NMOS晶體管可變傳導(dǎo)器，其具有:一漏極，耦接至該第二 NMOS晶體管負載的源極；一源極，通過該第三與該第四胞選擇NMOS晶體管以耦接至該主要胞浮動柵極金氧半導(dǎo)體場效應(yīng)晶體管；以及一柵極； 一第二 NMOS晶體管反饋元件，其具有:一漏極，耦接至該第二 NMOS晶體管可變傳導(dǎo)器的柵極；一源極，耦接至該Vss電壓節(jié)點；以及一柵極，耦接至該第二 NMOS晶體管可變傳導(dǎo)器的源極； 一第四PMOS晶體管開關(guān)，其具有:一源極，耦接至該V。。電壓節(jié)點；一柵極，耦接至該主要胞電流分支啟動信號節(jié)點，以及一漏極； 一第二 PMOS晶體管負載·，其具有:一源極，耦接至該第四PMOS晶體管開關(guān)的漏極；一漏極，耦接至該第二 NMOS晶體管反饋元件的漏極；以及一柵極，耦接至該第二 PMOS晶體管負載的漏極； 一升壓電路啟動信號節(jié)點； 一第五PMOS晶體管開關(guān)，其具有:一源極，耦接至該V。。電壓節(jié)點；一柵極，耦接至該升壓電路啟動信號節(jié)點；以及一漏極； 一 NMOS上拉晶體管，其具有:一漏極，耦接至該第五PMOS晶體管開關(guān)的漏極；一源極，耦接至該第二 NMOS晶體管負載的源極；以及一柵極，耦接至該\c電壓節(jié)點； 一升壓電路偏壓節(jié)點；以及 一 NMOS下拉晶體管，其具有:一源極，耦接至該Vss電壓節(jié)點；一漏極，耦接至該第二NMOS晶體管可變傳導(dǎo)器的源極；以及一柵極，耦接至該升壓電路偏壓節(jié)點。
【文檔編號】G11C16/06GK103854698SQ201210498724
【公開日】2014年6月11日 申請日期:2012年11月29日 優(yōu)先權(quán)日:2012年11月29日
【發(fā)明者】陳毓明, 黃科穎 申請人:華邦電子股份有限公司