專利名稱：一種基于同步靜態(tài)隨機存儲器ip的異步靜態(tài)隨機存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜態(tài)隨機存儲器技術(shù)領(lǐng)域，特別涉及一種異步靜態(tài)隨機存儲器。
背景技術(shù)：
靜態(tài)隨機存儲器(SRAM)是一種常見的隨機存取存儲器，廣泛應(yīng)用于集成電路領(lǐng)域。根據(jù)接口的不同，分為同步靜態(tài)隨機存儲器和異步靜態(tài)隨機存儲器。其中適用于集成電路片上系統(tǒng)(SoC:System on Chip)的同步靜態(tài)隨機存儲器IP(IP :1ntelligent Property)目前應(yīng)用最為廣泛，已經(jīng)成為集成電路工藝線最基礎(chǔ)的IP之一。每個成熟的同步靜態(tài)隨機存儲器IP都經(jīng)過了大規(guī)模的量產(chǎn)流片驗證，具有很高的可靠性，并且能夠提供包括詳細版圖，網(wǎng)表和時序信息等必要的設(shè)計數(shù)據(jù)。異步靜態(tài)隨機存儲器沒有輸入時鐘信號，只能通過檢測輸入的寫使能(WEN)，片選(CEN)和地址(A)的變化，來觸發(fā)相應(yīng)的操作。而同步靜態(tài)存儲器的所有操作都是由輸入時鐘觸發(fā)。傳統(tǒng)的異步靜態(tài)隨機存儲器的設(shè)計遵循存儲單元陣列、列譯碼和讀寫、行譯碼和控制電路的結(jié)構(gòu)劃分和設(shè)計流程。在整個設(shè)計流程中，一方面需要大量的人力和時間完成前面所述的每個結(jié)構(gòu)的電路和版圖設(shè)計；另一方面在第一次設(shè)計時由于沒有足夠的硅片測試結(jié)果供參考，從而使整個設(shè)計面臨比較大的設(shè)計風險，往往需要浪費大量的資金和時間進行多次流片以達到設(shè)計要求。

發(fā)明內(nèi)容本發(fā)明的目的在于提出一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，在保證滿足設(shè)計要求的同時，盡`可能的縮短設(shè)計周期，降低設(shè)計風險。為實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案—種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，包括一個異步控制電路和若干同步靜態(tài)隨機存儲器IP，所述異步控制電路連接所述若干同步靜態(tài)隨機存儲器IP0本發(fā)明進一步的改進在于異步控制電路通過內(nèi)部地址線、內(nèi)部寫使能線、內(nèi)部片選線和內(nèi)部時鐘線連接所述若干同步靜態(tài)隨機存儲器IP ;所述若干同步靜態(tài)隨機存儲器IP的數(shù)據(jù)輸入線、數(shù)據(jù)輸出線和外部的總數(shù)據(jù)線相連。本發(fā)明進一步的改進在于異步控制電路輸入為異步信號，輸出包含一個內(nèi)部時鐘信號CLK_async，用于觸發(fā)同步靜態(tài)隨機存儲器IP的操作。本發(fā)明進一步的改進在于所述異步控制電路輸入為異步信號，輸出包含內(nèi)部地址A_int、內(nèi)部寫使能WEN_int和內(nèi)部片選CEN_int〈N_l: 0>，作為同步靜態(tài)隨機存儲器IP的輸入；其中內(nèi)部片選CEN_int〈N-l:0>分別對應(yīng)N個同步靜態(tài)隨機存儲器IP進行使能；只有當內(nèi)部片選信號為‘0’時，對應(yīng)的同步靜態(tài)隨機存儲器IP被選中，并與外部的總數(shù)據(jù)線連接；當內(nèi)部時鐘信號CLK_async上升沿到來時可以進行讀寫操作；N為正整數(shù)。
本發(fā)明進一步的改進在于異步控制電路包括地址變化探測器、異步狀態(tài)機、緩沖器和內(nèi)部片選譯碼器。本發(fā)明進一步的改進在于地址變化探測器在當輸入的地址A發(fā)生變化時產(chǎn)生一個脈沖信號ATD ;異步狀態(tài)機的輸入為寫使能WEN、片選CEN和脈沖信號ATD，輸出為內(nèi)部時鐘信號CLK_ASYNC ；緩沖器對輸入的地址A、寫使能WEN和輸出使能OEN進行緩沖，產(chǎn)生相應(yīng)的輸出信號內(nèi)部地aA_int、內(nèi)部寫使能WEN_int和內(nèi)部輸出使能0EN_int ;內(nèi)部片選譯碼器輸入為地址A和片選CEN，根據(jù)片選地址進行譯碼，輸出為內(nèi)部片選CEN_int〈N-l: 0> ；N為正整數(shù)。本發(fā)明進一步的改進在于異步狀態(tài)機包括RS寄存器，RS寄存器的輸入為R〈1:0>和S〈1:0>，輸出為Q〈1:0>和QN<1:0>,0%1:0>是0〈1:0>的反信號；第三反相器，第三反相器的輸入為片選CEN,輸出為CEN的反信號CE ;第二反相器的輸入為寫使能WEN，輸出為WEN的反信號WE ；第一與非門，第一與非門的輸入為ATD、CE和Q〈l>,輸出連接到第三與非門的輸A ;第二與非門的輸入為WE和CE,輸出連接到第三與非門的輸入；第三與非門的輸出為S〈0> ；第四與非門，第四與非門的輸入為ATDN、WEN和Q〈l>，輸出連接到第六與非門的輸A ;第五與非門的輸入為WEN和QN〈1>,輸出連接到第六與非門的輸入；第六與非門的輸出為 R〈0> ；第一與門，第一與門的輸入為CE和WEN，輸出為S〈l> ；第七與非門，第七與非門的輸入為WE和Q〈0>,輸出連接到第九與非門的輸入；第八與非門的輸入為CEN和QN〈0>，輸出連接到第九與非門的輸入；第九與非門的輸出為R〈l> ；異或門，異或門的輸入為QN〈1>和QN〈0>，輸出為CLK_ASYNC。本發(fā)明進一步的改進在于地址變化探測器包括延時單元、第一異或門、第一晶體管、第二晶體管和第一反相器；輸入地址線連接延時單元的輸入端和第一異或門的一個輸入端；延時單元的輸出端連接第一異或門的另一個輸入端，第一異或門的輸出端連接第二晶體管；第二晶體管和常開第一晶體管的連接點連接第一反相器的輸入端；第一反相器的輸出端連接異步狀態(tài)機。本發(fā)明進一步的改進在于內(nèi)部片選譯碼器包括第四反相器、第五反相器、第一或門和第二或門；第四反相器的輸入為地址A〈N>，輸出連接至第五反相器的輸入和第二或門的第一輸入；第五反相器的輸出為第一或門的第一輸入；第一或門的第二輸入為片選CEN,輸出為內(nèi)部片選CEN_int〈0> ;第二或門的第二輸入為片選CEN，輸出為CEN_int〈l>;N為正整數(shù)。本發(fā)明進一步的改進在于內(nèi)部片選譯碼器為2"選I譯碼器；N為正整數(shù)。本發(fā)明進一步的改進在于所述異步狀態(tài)機包含空閑、寫、讀和轉(zhuǎn)換共4個狀態(tài)；異步狀態(tài)機輸出的內(nèi)部時鐘信號CLK_async只有當狀態(tài)機當處于寫或讀時為‘1’，其余狀態(tài)時為‘0’;該異步狀態(tài)機的狀態(tài)由外部輸入的信號片選CEN，寫使能WEN和地址變化探測器的輸出的脈沖信號ATD控制；
起始狀態(tài)為空閑，當片選CEN為‘I ‘時，狀態(tài)保持不變；當片選CEN為‘0’和寫使能WEN為‘0’時，狀態(tài)變?yōu)閷懀划斊xCEN為‘0’和寫使能WEN為‘I’時，狀態(tài)變?yōu)樽x；狀態(tài)機處于寫時，當片選CEN為‘I ‘時，狀態(tài)變?yōu)榭臻e；當片選CEN為‘0’和寫使能WEN為‘0’時，狀態(tài)保持不變；當片選CEN為‘0’和寫使能WEN為‘I’時，狀態(tài)變?yōu)檗D(zhuǎn)換；狀態(tài)機處于讀時，當片選CEN為‘I’時，狀態(tài)變?yōu)榭臻e；當片選CEN為‘0’和寫使能WEN為‘0’時，狀態(tài)變?yōu)檗D(zhuǎn)換；當片選CEN為‘0’，寫使能WEN為‘I’和脈沖信號ATD為‘0’時，狀態(tài)保持不變；當片選CEN為‘0’，寫使能WEN為‘I’和脈沖信號ATD為‘I’時，狀態(tài)變?yōu)檗D(zhuǎn)換；狀態(tài)機處于轉(zhuǎn)換時，當寫使能WEN為‘0’時，狀態(tài)變?yōu)閷懀划攲懯鼓躓EN為‘I’時，狀態(tài)變?yōu)樽x。本發(fā)明進一步的改進在于包括異步控制電路(SO)和若干同步靜態(tài)隨機存儲器IP (IPO, IPl,…)；異步控制電路(SO)通過內(nèi)部地址(A_int)、內(nèi)部寫使能(WEN_int)、內(nèi)部片選(CEN_int<N-l: 0> )和內(nèi)部時鐘(CLK_async )與若干同步靜態(tài)隨機存儲器IP (IP0,IPl,…)相連接；若干同步靜態(tài)隨機存儲器IP (IPO, IPl,…)的數(shù)據(jù)輸入(D0，D1，…)，數(shù)據(jù)輸出(Q0，Q1，…)和外部的數(shù)據(jù)(DQ)相連。 本發(fā)明進一步的改進在于所述異步控制電路(SO)輸入為異步信號，輸出包含多個內(nèi)部信號內(nèi)部地址(A_int)、內(nèi)部寫使能(WEN_int)、內(nèi)部片選(CEN_int〈N-l:0>)，作為同步靜態(tài)隨機存儲器IP的輸入。其中內(nèi)部片選(CEN_int〈N-l:0>)分別對應(yīng)N個同步靜態(tài)隨機存儲器IP進行使能；只有當內(nèi)部片選信號為‘0’時，對應(yīng)的同步靜態(tài)隨機存儲器IP被選中，并與外部的數(shù)據(jù)(DQ)連接，當內(nèi)部時鐘信號(CLK_async)上升沿到來時可以進行讀寫操作。相對于現(xiàn)有技術(shù)，本發(fā)明具有以下優(yōu)點本發(fā)明提出一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器。該電路由一個異步控制電路和若干同步靜態(tài)隨機存儲器IP組成；異步控制電路產(chǎn)生內(nèi)部時鐘信號對若干同步靜態(tài)隨機存儲器IP進行觸發(fā)，異步控制電路也負責將地址等其他信號進行發(fā)送給被選中的同步靜態(tài)隨機存儲器。同步靜態(tài)隨機存儲器IP作為集成電路工藝線最基礎(chǔ)的IP之一，在進行設(shè)計時可以直接復(fù)用，因此本發(fā)明中需要完成設(shè)計的模塊只有一個異步控制電路，可以縮短設(shè)計周期。成熟的同步靜態(tài)隨機存儲器IP都經(jīng)過了大規(guī)模的量產(chǎn)流片驗證，具有很高的可靠性，并且能夠提供包括詳細版圖，網(wǎng)表和時序信息等必要的設(shè)計數(shù)據(jù)；通過復(fù)用這些成熟的IP，本發(fā)明可以降低設(shè)計風險。

圖1為根據(jù)本發(fā)明實施的一個異步靜態(tài)隨機存儲器的實例示意圖。圖2為本發(fā)明中異步控制狀態(tài)機的狀態(tài)轉(zhuǎn)換圖。圖3為根據(jù)本發(fā)明實施的一個異步控制電路的實例示意圖。圖4為異步控制電路中地址變化探測器的電路設(shè)計原理圖。圖5為異步控制電路中異步狀態(tài)機的電路設(shè)計原理圖。圖6為異步控制電路中內(nèi)部片選譯碼電路的電路設(shè)計原理圖。
圖7為所示實例中主要信號的波形圖。
具體實施方式下面結(jié)合附圖對本發(fā)明的實施方式做進一步描述。請參閱圖1所示，圖1為根據(jù)本發(fā)明實施的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器實例。本發(fā)明一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器包括一個異步控制電路SO和連接該異步控制電路SO的至少一個同步靜態(tài)隨機存儲器IP，本實施例中包括同步靜態(tài)隨機存儲器IPO和同步靜態(tài)隨機存儲器IPl。異步控制電路SO輸入為異步信號，輸出包含一個內(nèi)部時鐘信號CLK_async用于觸發(fā)同步靜態(tài)隨機存儲器IP的操作。異步控制電路SO的輸入為地址A〈10:0> (—個位寬為11位的輸入地址線)、寫使能WEN (寫使能信號為‘0’時表示寫操作，為‘I’時表示讀操作)、片選CEN (片選信號為‘0’時表示被選中，為‘I’時表示未被選中)、輸出使能0EN。異步控制電路SO的輸出內(nèi)部地aA_int (內(nèi)部地址線，和外部輸入地址線對應(yīng)，是經(jīng)過緩沖以后的外部輸入地址線)、內(nèi)部寫使能WENjnt (內(nèi)部寫使能信號，和輸入寫使能信號對應(yīng))、內(nèi)部片選CEN_int〈l:0> (位寬為2的內(nèi)部片選線，每一位控制一個SRAM IP,為‘0’時表不被選中，為‘I’時表不未被選中)、內(nèi)部輸出使能0EN_int和內(nèi)部時鐘CLK_async ;異步控制電路SO與同步靜態(tài)隨機存儲器IPO和同步靜態(tài)隨機存儲器IPl相連接，異步控制電路SO的輸出作為同步靜態(tài)隨機存儲器IPO和同步靜態(tài)隨機存儲器IPl的輸 入；同步靜態(tài)隨機存儲器IPO和同步靜態(tài)隨機存儲器IPl的數(shù)據(jù)輸入線D0，D1，數(shù)據(jù)輸出線Q0，Ql和外部的總數(shù)據(jù)線DQ相連。內(nèi)部片選CEN_int<l:0> (位寬為2的內(nèi)部片選線，每一位控制一個SRAM IP，為‘0’時表示被選中，為‘I’時表示未被選中)分別對應(yīng)2個同步靜態(tài)隨機存儲器IP進行使能。只有當內(nèi)部片選信號為‘0’時，對應(yīng)的同步靜態(tài)隨機存儲器IP被選中，并與外部的總數(shù)據(jù)線DQ連接，當內(nèi)部時鐘信號CLK_async上升沿到來時可以進行讀寫操作。請參閱圖3所示，圖3為根據(jù)本發(fā)明實施的一個異步控制電路SO的實例示意圖。異步控制電路SO包括4部分地址變化探測器S1、異步狀態(tài)機S2、緩沖器和內(nèi)部片選譯碼器S3。地址變化探測器SI在當輸入的地址A〈10:0> (—個位寬為11位的輸入地址線)發(fā)生變化時產(chǎn)生一個脈沖信號ATD。異步狀態(tài)機S2的輸入為寫使能WEN、片選CEN和ATD，輸出為內(nèi)部時鐘信號CLK_ASYNC。緩沖器對輸入的地址A〈9:0> (地址線中編號從9到0的地址信號)、寫使能WEN和輸出使能OEN進行緩沖，產(chǎn)生相應(yīng)的輸出信號內(nèi)部地aA_int〈9:0>(內(nèi)部地址線中編號從9到0的地址信號)，內(nèi)部寫使能WEN_int，內(nèi)部輸出使能0EN_int。內(nèi)部片選譯碼器S3輸入為地址A〈10> (地址線中編號為10的地址信號)和片選CEN，根據(jù)特定的片選地址進行譯碼，輸出為內(nèi)部片選CEN_int〈l:0>(位寬為2的內(nèi)部片選線，每一位控制一個SRAM IP,為‘0’時表不被選中，為‘I’時表不未被選中)。請參閱圖4所示，圖4為異步控制電路SO中地址變化探測器SI的電路設(shè)計原理圖。地址變化探測器SI包括延時單元、第一異或門X0R、第一晶體管PM、第二晶體管NM和第一反相器INV。輸入地址A〈10:0>經(jīng)過延時電路DEL〈10:0>輸出經(jīng)過延時的地址信號AX〈10:0>。第一異或門X0R〈10:0>的兩個輸入分別為地址A〈10:0>和延時后的地址信號AX〈10:0>，輸出為高電平‘I’有效的脈沖信號ATDX〈10:0>。第二晶體管匪〈10: 0>分別由ATDX〈10:0>控制，第一晶體管PM的處于常開狀態(tài)，第二晶體管匪〈10:0>和第一晶體管PM通過ATDXN相連。第一反相器INV的輸入為ATDXN，輸出為ATD。當?shù)刂窙]有變化時，ATDX〈 IO: O〉都為‘ O ’，第二晶體管NM〈 IO: O〉關(guān)閉，ATDXN被第一晶體管PM驅(qū)動至‘ I ’，經(jīng)過第一反相器后ATD為‘0’；當?shù)刂钒l(fā)生變化時，發(fā)生變化的地址對應(yīng)的ATDX為高電平‘I’有效的脈沖信號。當ATDX的高電平期間，相應(yīng)的第二晶體管NM導(dǎo)通，ATDXN被下拉至‘0’，經(jīng)過第一反相器后ATD為‘I’，隨后隨著ATDX恢復(fù)為‘0’，ATD又回到‘O’。請參閱圖5所示，圖5為異步控制電路中異步狀態(tài)機S2的電路設(shè)計原理圖。RS寄存器14的輸入為R〈1:0> (兩個RS寄存器的輸入復(fù)位信號，共兩位；當輸入復(fù)位信號為‘0’，且輸入設(shè)置信號為‘I’時，寄存器輸出為‘0’)和S〈1:0> (兩個RS寄存器的輸入設(shè)置信號，共兩位；當輸入設(shè)置信號為‘1’，且輸入復(fù)位信號為‘0’時，寄存器輸出為‘1’)，輸出為Q〈1:0> (兩個RS寄存器的輸出信號，共兩位)和QN<1:0>, QN〈1:0>是Q〈1:0>的反信號。第三反相器2的輸入為CEN,輸出為CE (CEN的反信號)。第二反相器I的輸入為WEN，輸出為WE (WEN的反信號)。第一與非門3的輸入為ATD、CE和Q〈l>(編號為I的RS寄存器的輸出信號)，輸出連接到第三與非門5的輸入。第二與非門4的輸入為WE和CE，輸出連接到第三與非門5的輸入。第三與非門5的輸出為S〈0> (編號為0的RS寄存器的輸入設(shè)置信號)。第四與非門6的輸入為ATDN、WEN和Q〈l>，輸出連接到第六與非門8的輸入。第五與非門7的輸入為WEN和QN〈1> (Q<1>的反信號)，輸出連接到第六與非門8的輸入。第六與非門8的輸出為R〈0> (編號為0的RS寄存器的輸入復(fù)位信號)。第一與門9的輸入為CE和WEN，輸出為S〈l> (編號為I的RS寄存器的輸入設(shè)置信號)。第七與非門10的輸入為WE和Q〈0> (編號為0的RS寄存器的輸出信號)，輸出連接到第九與非門12的輸入。第八與非門11的輸入為CEN和QN<0> (Q<0>的反信號)，輸出連接到第九與非門12的輸入。第九與非門12的輸出為R〈l> (編號為I的RS寄存器的輸入復(fù)位信號)。異或門13的輸入為QN〈1>和QN〈0>，輸出為CLK_ASYNC。請參閱圖2所示，異步控制電路SO內(nèi)部為一個異步狀態(tài)機S2，包含空閑ST0、寫ST1、讀ST2和轉(zhuǎn)換ST3共4個狀態(tài)。輸出的內(nèi)部時鐘信號CLK_async只有當狀態(tài)機當處于寫STl或讀ST2時為‘I’，其余狀態(tài)時為‘O’。該狀態(tài)機的狀態(tài)由外部輸入的信號片選CEN,寫使能WEN，地址A (地址線，一般包含多位)控制。起始狀態(tài)為空閑ST0，當CEN為‘ I ‘時，狀態(tài)保持不變；當CEN為‘ 0 ’和WEN為‘ 0 ’時，狀態(tài)變?yōu)閷慡Tl ^CEN為‘0’和WEN為‘I’時，狀態(tài)變?yōu)樽xST2。狀態(tài)機處于寫STl時，當CEN為‘I ‘時，狀態(tài)變?yōu)榭臻eSTO ;當CEN為‘0’和WEN為‘0’時，狀態(tài)保持不變；當CEN為‘0’和WEN為‘I’時，狀態(tài)變?yōu)檗D(zhuǎn)換ST3。狀態(tài)機處于讀ST2時，當CEN為‘I ‘時，狀態(tài)變?yōu)榭臻eSTO ;當CEN為‘0’和WEN為‘0’時，狀態(tài)變?yōu)檗D(zhuǎn)換ST3;當CEN為‘0’，WEN為‘I’和脈沖信號ATD為‘0’時，狀態(tài)保持不變；當CEN為‘0’，WEN為‘I’和脈沖信號ATD為‘I’時，狀態(tài)變?yōu)檗D(zhuǎn)換ST3。

狀態(tài)機處于轉(zhuǎn)換ST3時，當WEN為‘0’時，狀態(tài)變?yōu)閷慡Tl ;當WEN為‘I’時，狀態(tài)變?yōu)樽xST2。
請參閱圖6所示，圖6為異步控制電路中內(nèi)部片選譯碼器S3的電路設(shè)計原理圖。圖3所示為2選I譯碼器；本發(fā)明中內(nèi)部片選譯碼器S3可以為2N選I譯碼器，N為正整數(shù)；本發(fā)明內(nèi)部片選譯碼器S3除了 2選I譯碼器以外，還可以為4選I譯碼器、8選I譯碼
翌坐第四反相器15的輸入為A〈10>，輸出連接至第五反相器16的輸入和第二或門18的第一輸入。第五反相器16的輸出為第一或門17的第一輸入。第一或門17的第二輸入為CEN，輸出為CEN_int〈0> (內(nèi)部片選線中編號為0的片選信號)。第二或門18的第二輸入為CEN，輸出為CEN_int〈l> (內(nèi)部片選線中編號為I的片選信號)。當CEN 為 ‘I’ 時，CEN_int〈l:0> 均為 ‘I’ ;當 CEN 為 ‘1’，A〈10> 為 ‘0’ 時，CEN_int〈l> 為 ‘I’，CEN_int〈0> 為 ‘O，;當 CEN 為 ‘l’，A〈10> 為 ‘I’ 時，CEN_int〈l> 為 ‘0’，CEN_int〈0> 為 ‘I’。請參閱圖7所示，圖7為所示實例中主要信號的波形圖。
權(quán)利要求
1.一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，包括一個異步控制電路(SO)和若干同步靜態(tài)隨機存儲器IP，所述異步控制電路(SO)連接所述若干同步靜態(tài)隨機存儲器IP。
2.如權(quán)利要求1所述的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，異步控制電路(SO)通過內(nèi)部地址線、內(nèi)部寫使能線、內(nèi)部片選線和內(nèi)部時鐘線連接所述若干同步靜態(tài)隨機存儲器IP ;所述若干同步靜態(tài)隨機存儲器IP的數(shù)據(jù)輸入線、數(shù)據(jù)輸出線和外部的總數(shù)據(jù)線(DQ)相連。
3.如權(quán)利要求1所述的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，異步控制電路(SO)輸入為異步信號,輸出包含一個內(nèi)部時鐘信號CLK_async,用于觸發(fā)同步靜態(tài)隨機存儲器IP的操作。
4.如權(quán)利要求1或2所述的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，所述異步控制電路(SO)輸入為異步信號，輸出包含內(nèi)部地址A_int、內(nèi)部寫使能WEN_int和內(nèi)部片選CEN_int<N-l:0>，作為同步靜態(tài)隨機存儲器IP的輸入；其中內(nèi)部片選CEN_int<N-l:0>分別對N個同步靜態(tài)隨機存儲器IP進行使能；只有當內(nèi)部片選信號為‘0’時，對應(yīng)的同步靜態(tài)隨機存儲器IP被選中，并與外部的總數(shù)據(jù)線(DQ)連接；當內(nèi)部時鐘信號CLK_async上升沿到來時可以進行讀寫操作；N為正整數(shù)。
5.如權(quán)利要求1所述的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，異步控制電路(SO)包括地址變化探測器(S1)、異步狀態(tài)機(S2)、緩沖器和內(nèi)部片選譯碼器(S3)。
6.如權(quán)利要求5所述的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，地址變化探測器(S1)在當輸入的地址A發(fā)生變化時產(chǎn)生一個脈沖信號ATD ;異步狀態(tài)機(S2)的輸入為寫使能WEN、片選CEN和脈沖信號ATD，輸出為內(nèi)部時鐘信號CLK_async ；緩沖器對輸入的地址A、寫使能WEN和輸出使能OEN進行緩沖，產(chǎn)生相應(yīng)的輸出信號內(nèi)部地址A_int、內(nèi)部寫使能WEN_int和內(nèi)部輸出使能0EN_int ;內(nèi)部片選譯碼器(S3)輸入為地址A和片選CEN，根據(jù)片選地址進行譯碼，輸出為內(nèi)部片選CEN_int<N-l: 0>，實現(xiàn)在N個同步靜態(tài)隨機存儲器IP中選中一個；N為正整數(shù)。
7.如權(quán)利要求5所述的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，異步狀態(tài)機(S2)包括 RS寄存器(14)，RS寄存器(14)的輸入為R<1:0>和5<1:0>，輸出為0<1:0>和QN<1:0>,QN<1:0>是Q<1:0>的反信號； 第三反相器(2)，第三反相器(2)的輸入為片選CEN，輸出為CEN的反信號CE;第二反相器(1)的輸入為寫使能WEN，輸出為WEN的反信號WE ； 第一與非門(3)，第一與非門(3)的輸入為ATD、CE和Q<l>，輸出連接到第三與非門(5)的輸入；第二與非門(4)的輸入為WE和CE，輸出連接到第三與非門(5)的輸入；第三與非門(5)的輸出為S<0> ； 第四與非門(6)，第四與非門(6)的輸入為ATDN、WEN和Q<l>，輸出連接到第六與非門(8)的輸入；第五與非門(7)的輸入為WEN和QN<1>，輸出連接到第六與非門(8)的輸入；第六與非門(8)的輸出為R<0> ； 第一與門(9)，第一與門(9)的輸入為CE和WEN，輸出為S<l> ；第七與非門(10)，第七與非門(10)的輸入為WE和Q<0>,輸出連接到第九與非門(12)的輸入；第八與非門(11)的輸入為CEN和QN〈0>，輸出連接到第九與非門(12)的輸入；第九與非門(12)的輸出為R〈l> ； 異或門(13)，異或門(13)的輸入為QN〈1>和QN〈0>，輸出為CLK_ASYNC。
8.如權(quán)利要求5所述的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，地址變化探測器(SI)包括延時單元、第一異或門(XOR)、第一晶體管(PM)、第二晶體管(匪)和第一反相器(INV);第一異或門(XOR)、延時單元和第二晶體管(匪)個數(shù)和輸入地址A的位寬相同，而第一晶體管(PM)和第一反相器(INV)均為一個；輸入地址線連接延時單兀的輸入端和第一異或門(XOR)的一個輸入端；延時單兀的輸出端連接第一異或門(XOR)的另一個輸入端，第一異或門(XOR)的輸出端連接第二晶體管(匪);第二晶體管(匪)和常開第一晶體管(PM)的連接點連接第一反相器(INV)的輸入端；第一反相器(INV)的輸出端連接異步狀態(tài)機(S2 )。
9.如權(quán)利要求5或8所述的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，內(nèi)部片選譯碼器(S3)包括第四反相器(15)、第五反相器(16)、第一或門(17)和第二或門(18);第四反相器(15)的輸入為地址A〈N>，輸出連接至第五反相器(16)的輸入和第二或門(18)的第一輸入；第五反相器(16)的輸出為第一或門(17)的第一輸入；第一或門(17)的第二輸入為片選CEN，輸出為內(nèi)部片選CEN_int〈0> ;第二或門(18)的第二輸入為片選CEN，輸出為CEN_int〈l>;N為正整數(shù)。
10.如權(quán)利要求5所述的一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器，其特征在于，所述異步狀態(tài)機(S2)包含空閑(ST0)、寫(ST1)、讀(ST2)和轉(zhuǎn)換(ST3)共4個狀態(tài)；異步狀態(tài)機(S2)輸出的內(nèi)部時鐘信號CLK_async只有當狀態(tài)機當處于寫(STl)或讀(ST2)時為‘I’，其余狀態(tài)時為‘0’;該異步狀態(tài)機(S2)的狀態(tài)由外部輸入的信號片選CEN，寫使能WEN和地址變化探測器的輸出脈沖信號ATD控制； 起始狀態(tài)為空閑(STO)，當片選CEN為‘I ‘時，狀態(tài)保持不變；當片選CEN為‘0’和寫使能WEN為‘0’時，狀態(tài)變?yōu)閷?STl);當片選CEN為‘0’和寫使能WEN為‘I’時，狀態(tài)變?yōu)樽x(ST2)； 狀態(tài)機處于寫(STl)時，當片選CEN為‘I ‘時，狀態(tài)變?yōu)榭臻e(ST0);當片選CEN為‘0’和寫使能WEN為‘0’時，狀態(tài)保持不變；當片選CEN為‘0’和寫使能WEN為‘I’時，狀態(tài)變?yōu)檗D(zhuǎn)換(ST3)； 狀態(tài)機處于讀(ST2)時，當片選CEN為‘I’時，狀態(tài)變?yōu)榭臻e(ST0);當片選CEN為‘0’和寫使能WEN為‘0’時，狀態(tài)變?yōu)檗D(zhuǎn)換(ST3);當片選CEN為‘0’，寫使能WEN為‘I’和脈沖信號ATD為‘0’時，狀態(tài)保持不變；當片選CEN為‘0’，寫使能WEN為‘I’和脈沖信號ATD為‘I’時，狀態(tài)變?yōu)檗D(zhuǎn)換(ST3)； 狀態(tài)機處于轉(zhuǎn)換(ST3)時，當寫使能WEN為‘0’時，狀態(tài)變?yōu)閷?ST1);當寫使能WEN為‘I’時，狀態(tài)變?yōu)樽x(ST2)。
全文摘要
本發(fā)明提供一種基于同步靜態(tài)隨機存儲器IP的異步靜態(tài)隨機存儲器；由一個異步控制電路和若干同步靜態(tài)隨機存儲器IP組成。異步控制電路產(chǎn)生內(nèi)部時鐘信號對若干同步靜態(tài)隨機存儲器IP進行觸發(fā)，異步控制電路也負責將地址等其他信號進行緩沖并發(fā)送給被選中的同步靜態(tài)隨機存儲器。由于同步靜態(tài)隨機存儲器IP是集成電路工藝線最基礎(chǔ)的IP之一，本發(fā)明以成熟的同步靜態(tài)隨機存儲器IP為基礎(chǔ)，只需要增加一個異步控制電路就能夠完成一個異步靜態(tài)隨機存儲器，相比于傳統(tǒng)的全定制設(shè)計流程和方法，具有設(shè)計周期短的優(yōu)點。
文檔編號G11C8/04GK103065672SQ201210566409
公開日2013年4月24日 申請日期2012年12月24日 優(yōu)先權(quán)日2012年12月24日
發(fā)明者拜福君 申請人:西安華芯半導(dǎo)體有限公司