專利名稱：一種低電壓工作的sram的存儲單元電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，涉及降低單元功耗的技術(shù)，為一種低電壓工作的SRAM的存儲單元電路。
背景技術(shù)：
當(dāng)下從電子產(chǎn)品到因特網(wǎng)的共享服務(wù)器，以及網(wǎng)絡(luò)設(shè)備，控制功耗成為增加功能的主要限制，而供電電壓又是決定功耗的重要的因素，而電源電壓的降低的最大的障礙是嵌入的SRAM模塊的最低的工作電壓。存儲單元陣列電路是SRAM的重要的組成部分，也往往是系統(tǒng)設(shè)計的功耗的瓶頸，市場對各種便攜式設(shè)備使用需求的不斷提高對存儲單元整列的降低功耗技術(shù)也提出了更高的要求。在新一代的集成電路設(shè)計中，為了達(dá)到降低功耗的設(shè)計目標(biāo)，設(shè)計者常常使用多路電壓方法允許使用不同電壓的設(shè)計分實體或塊，而隨之引入的低電壓邏輯，帶來低電壓的引入，就會導(dǎo)致失效率的增加。由于存儲器是數(shù)字電路設(shè)計的重要的組成部分，它的失效率將會直接影響系統(tǒng)的良率。雖然通過器件尺寸的調(diào)節(jié)可以滿足一定的設(shè)計需要，但是單純的靠調(diào)節(jié)器件尺寸來實現(xiàn)設(shè)計目標(biāo)已變得不是那么的現(xiàn)實，存儲單元結(jié)構(gòu)的設(shè)計也成為關(guān)鍵。

發(fā)明內(nèi)容
本發(fā)明要解決的問題是在保證良率的情況下，通過降低存儲單元的工作電壓來降低功耗。本發(fā)明的技術(shù)方案為一種低電壓工作的SRAM存儲單元電路，包括2個PMOS管MPU MP2，6個NMOS管麗I MN6，以及2個控制端口 cont和Colum ；電路結(jié)構(gòu)采用單端讀與的雙端口結(jié)構(gòu)MPl管的源端連接電源電壓VDD，其漏端連接至麗5管的源端、麗3管的漏端、MP2管的柵端和麗2的柵端，其柵端連接至麗I管的柵端、麗2管的漏端、MP2的漏端以及MN6管的源端；MP2管的源端連接電源電壓VDD ；麗I管的源端連接接地電壓VSS，其漏端接麗3管的源端；麗2管的源端接VSS ;麗3管的柵端接控制端口 cont ；MN4管的源端接MN5管的漏端,其漏端接位線BL,柵端接控制端口 Colum ；MN5管的柵端接字線WL ；MN6管的漏端接讀位線RBL，其柵端接讀字線RWL ；此外，所有的PMOS管的體端均與電源電壓VDD相連，所有的NMOS管的體端均與接地電壓VSS相連。本發(fā)明具有以下的優(yōu)點I在保證讀寫正確的情況下，本發(fā)明存儲單元電路能夠在近亞閾值的低電壓下工作，從而降低了功耗；2與傳統(tǒng)的單端讀寫的存儲單元電路相比，本發(fā)明的8T的存儲單元電路能夠采用 列選擇器CMUX結(jié)構(gòu)，從而降低了整個SRAM的功耗。


圖1是本發(fā)明的一種低電壓工作的SRAM存儲單元電路結(jié)構(gòu)圖。圖2是本發(fā)明電路的工作原理波形圖。圖3是一個傳統(tǒng)的8T結(jié)構(gòu)的存儲單元電路結(jié)構(gòu)圖。
具體實施例方式參看圖1，本發(fā)明的結(jié)構(gòu)簡單的低電壓工作的SRAM存儲單元電路包括2個PMOS管MP1、MP2和6個NMOS管MNl MN6，該電路還包含有2個控制端口 cont和Colum。MPl管的源端連接電源電壓VDD，其漏端連接至麗5管的源端、麗3管的漏端、MP2管的柵端和麗2的柵端，其柵端連接至麗I管的柵端、麗2管的漏端、MP2的漏端以及MN6管的源端；MP2管的源端連接電源電壓VDD ；麗I管的源端連接接地電壓VSS，其漏端接麗3管的源端；麗2管的源端接VSS ;麗3管的柵端接控制端口 cont ；MN4管的源端接MN5管的漏端,其漏端接位線BL,柵端接控制端口 Colum ；MN5管的柵端接字線WL ；MN6管的漏端接讀位線RBL，其柵端接讀字線RWL ；此外，所有的PMOS管的體端均與電源電壓VDD相連，所有的NMOS管的體端均與接地電壓VSS相連。參看圖2，是本發(fā)明電路的工作原理波形圖，本發(fā)明的低電壓工作的存儲單元電路的工作原理如下1、保持操作在存儲單元電路保持?jǐn)?shù)據(jù)期間，控制端口 Colum、字線WL和讀字線RWL都被設(shè)置為低電平“0”，這樣這三者全部處于無效的狀態(tài)，從而晶體管MN4、麗5和MN6都是處于關(guān)斷的狀態(tài)，位線BL上的信息與存儲單元存儲的信息就會被隔離開來，使得存儲單元中的信息不會受到位線上的信息的干擾；控制端口 cont被設(shè)置為高電平“1”，使得NMOS管MN3處于導(dǎo)通的狀態(tài)，這樣晶體管麗1、MPI和麗3就構(gòu)成了 一個反相器結(jié)構(gòu)，從而與另外一個由晶體管MN2、MP2構(gòu)成反相器形成互鎖的結(jié)構(gòu)，這樣就提高了整個存儲單元電路的保持?jǐn)?shù)據(jù)的能力。2、寫操作在存儲單元電路寫數(shù)據(jù)期間，讀字線RWL和控制端口 cont被設(shè)置為低電平“0”，讀字線RWL為低電平會使得NMOS管MN6處于關(guān)斷的狀態(tài)，從而避免了讀位線RBL上的信息對存儲單元內(nèi)部的信息的干擾，cont被設(shè)置為“0”主要是為了方便對存儲單元寫“1”，這是因為如果沒有晶體管MN3且存儲單元存儲的信息為“0”，這樣圖1中節(jié)點D就為低電平，節(jié)點DN為高電平，從而使得晶體管MNl和MP2都是處于導(dǎo)通的狀態(tài)，當(dāng)需要對存儲單元寫“ I ”時，由于晶體管麗I是處于導(dǎo)通的狀態(tài)，這樣就會使得對存儲單元寫“I”有點困難，但是當(dāng)加上麗3管后，在寫“ I ”的時候，晶體管麗3處于關(guān)斷的狀態(tài)，這樣就使得節(jié)點D到電源地這條通路處于不導(dǎo)通的狀態(tài)，從而方便對節(jié)點D寫“I” ；字線WL和控制端口 Colum被設(shè)置為高電平“1”，NMOS管MN4、麗5導(dǎo)通，使得位線BL上的信息寫到存儲單元中。3、讀操作
在存儲單元電路讀數(shù)據(jù)的期間，字線WL和控制端口 Colum被設(shè)置為低電平“0”，使得麗4管和麗5管截止，這樣位線BL上的信息就不會對存儲單元中的信息產(chǎn)生干擾；控制端口 cont同樣也被設(shè)置為低電平“0”，使得MN3管處于截止的狀態(tài)，這樣有利于對存儲單元中的數(shù)據(jù)進(jìn)行保護(hù)；讀字線RWL被設(shè)置為高電平“1”，使得晶體管MN6導(dǎo)通，這樣就能讀取存儲單元中的數(shù)據(jù)。至于將控制端口 cont設(shè)置為低電平“0”，是因為本發(fā)明采用的是單端口讀取數(shù)據(jù)，在晶體管MN3導(dǎo)通的情況下，假設(shè)存儲單元存儲的信息是“ I”，這樣晶體管MPl和MN2是處于導(dǎo)通的狀態(tài)，晶體管MNl和MP2處于截止的狀態(tài)，在讀取存儲單元中的數(shù)據(jù)之前，會首先對讀位線RBL充電，充到高電平“ I ”，當(dāng)讀字線RWL有效時，晶體管MN6導(dǎo)通，這樣會使得節(jié)點DN的電平上升，如果Vdn的值大于晶體管麗I的閾值電壓Vth，就會使得晶體管MNl導(dǎo)通，從而節(jié)點D的電平下降，若這樣的情況發(fā)生，那么讀取的信息就會出錯，但是加上晶體管MN3且讓它在讀取數(shù)據(jù)的時是處于截止的狀態(tài)，就能避免的上述情況的發(fā)生。參看圖3，圖3顯示了一個現(xiàn)有技術(shù)中的8T結(jié)構(gòu)的存儲單元電路，這種結(jié)構(gòu)是不能使用CMUX結(jié)構(gòu)的，這是由于它們沒有列選信號，在圖1中可以看出本發(fā)明是在原有TT的基礎(chǔ)上增加了一個NMOS管，這樣就構(gòu)成了 8T的電路結(jié)構(gòu)，晶體管MN4的控制信號是列選擇信號，這樣就能夠采用CMUX，從而使得整體的功耗降低。下表是本發(fā)明的存儲單元電路的保持靜態(tài)噪聲容限的仿真，并與傳統(tǒng)的六管，SP6T結(jié)構(gòu)的存儲單元電路做了比較，從數(shù)據(jù)上可以看出，本發(fā)明的靜態(tài)噪聲容限和傳統(tǒng)6管的存儲單元是差不多的。本發(fā)明在讀操作時，由于存在晶體管MN3，它在讀操作時處于截止?fàn)顟B(tài)，故整個存儲單元電路不存在閉環(huán)電路，這樣本發(fā)明的存儲單元電路在讀操作的時候，可能受到的噪聲影響主要是來自外界而非自身，從而提高了自身的讀操作能力。表I
權(quán)利要求
1.一種低電壓工作的SRAM的存儲單元電路，其特征是包括2個PMOS管MP1、MP2，6個NMOS管麗I MN6，以及2個控制端口 cont和Colum ;電路結(jié)構(gòu)采用單端讀寫的雙端口結(jié)構(gòu): MPl管的源端連接電源電壓VDD，其漏端連接至麗5管的源端、麗3管的漏端、MP2管的柵端和麗2的柵端，其柵端連接至MNl管的柵端、麗2管的漏端、MP2的漏端以及MN6管的源端; MP2管的源端連接電源電壓VDD ； 麗I管的源端連接接地電壓VS S，其漏端接麗3管的源端；麗2管的源端接VSS ;麗3管的柵端接控制端口 cont ；MN4管的源端接MN5管的漏端,其漏端接位線BL,柵端接控制端口Colum ；MN5管的柵端接字線WL ；MN6管的漏端接讀位線RBL，其柵端接讀字線RWL ； 此外，所有的PMOS管的體端均與電源電壓VDD相連，所有的NMOS管的體端均與接地電壓VSS相連。
全文摘要
一種低電壓工作的SRAM的存儲單元電路，采用單端讀寫的雙端口結(jié)構(gòu)，由2個PMOS管MP1、MP2和6個NMOS管MN1～MN6組成，設(shè)有兩個控端口cont和Colum。本發(fā)明的存儲單元電路在保證讀寫正確的情況下，能夠在近亞閾值的低電壓下工作，從而降低了功耗；與傳統(tǒng)的單端讀寫的存儲單元電路相比，本發(fā)明的8T的存儲單元電路能夠采用CMUX結(jié)構(gòu)，從而降低了整個SRAM的功耗。
文檔編號G11C11/413GK103077741SQ20121059033
公開日2013年5月1日 申請日期2012年12月31日 優(yōu)先權(quán)日2012年12月31日
發(fā)明者劉波, 柏娜, 常紅 申請人:東南大學(xué)