專利名稱：交叉點型電阻變化非易失性存儲裝置及其寫入方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲裝置及其寫入方法，其中，該非易失性存儲裝置具有使用所謂的電阻變化元件來構(gòu)成的交叉點型存儲單元陣列。
背景技術(shù)：
近年來，具有使用所謂的電阻變化元件而構(gòu)成的存儲單元的非易失性存儲裝置的研究開發(fā)正在推進。所謂電阻變化元件，是指具有電阻值根據(jù)電信號而變化(在高電阻狀態(tài)與低電阻狀態(tài)之間轉(zhuǎn)變的)的性質(zhì)、并能夠通過該電阻值的變化來存儲信息的元件。并且，關(guān)于采用電阻變化元件的存儲單元，其中一種作為適合高集成化的構(gòu)造，存在所謂的交叉點構(gòu)造。在交叉點構(gòu)造中，在正交配置的位線與字線的交點位置上，由位線與字線夾持而構(gòu)成各存儲單元。近年來，正在開發(fā)出各種這樣的交叉點型的電阻變化非易失性存儲裝置(例如參照專利文獻1、專利文獻2)。在專利文獻I中示出了將具有雙向性的可變電阻體用作交叉點構(gòu)造的存儲單元的非易失性存儲裝置。其中，示出了如下情況:為了降低流入非選擇存儲單元中的所謂的漏電流(泄露電流)，而采用例如壓敏電阻(varistor)作為構(gòu)成存儲單元的雙向型非線性元件，并公開了如下情況:在寫入時向選擇位線施加寫入電壓Vpp、向選擇字線施加Vss、向非選擇字線與非選擇位線施加電壓Vpp/2，從而進行讀取，在擦除時向選擇字線路施加電壓Vpp、向選擇位線施加Vss、向非選擇字線路和非選擇位線電壓施加Vpp/2,從而對選擇存儲單元進行擦除。在專利文獻2中也示出了一種非易失性存儲裝置，具有交叉點構(gòu)造的存儲單元陣列，其中，交叉點構(gòu)造的存儲單元陣列是將由雙向性的可變電阻體與雙向型非線性元件構(gòu)成的存儲單元在平行布線的多個字線和與上述字線正交布線的多個位線的各個交點上配置成矩陣狀。其中公開的雙向型非線性元件的作用也被記載為用于降低經(jīng)由非選擇存儲單元而流過的所謂的漏電流。但是，由于漏電流量依賴于存儲單元陣列的陣列大小，因此如果增大陣列大小則無法忽略漏電流。針對這樣的課題，作為降低漏電流的方法，公開有對非選擇字線及非選擇位線施加規(guī)定電壓的技術(shù)，從而能夠進行更加穩(wěn)定的讀取?，F(xiàn)有技術(shù)文獻專利文獻專利文獻1:日本專利特開2006-203098號公報(圖6)專利文獻2:日本專利第4252624號公報(圖20)

發(fā)明內(nèi)容
發(fā)明將要解決的課題然而，在如上述這樣的以往的技術(shù)中，存在如后述對于流過非選擇存儲單元的漏電流的抑制不充分這樣的問題。具體地說，在寫入時不能充分抑制流過非選擇存儲單元的漏電流，因此，存在不能充分削減寫入時的消耗電力這樣的問題。并且，即使在讀取時也不能充分抑制流過非選擇存儲單元的漏電流，因此，存在讀取電流的信噪比(SN比)不是充分好的值、讀取特性不穩(wěn)定這樣的問題。并且，還存在如下問題:不能以簡易的電路抑制對存儲單元帶來的損壞并進行寫入。本發(fā)明的目的是提供能夠削減流過非選擇存儲單元流的漏電流的交叉點型電阻變化非易失性存儲裝置等。更具體地說，本發(fā)明的目的，第一是提供在寫入時能夠降低流過非選擇存儲單元的漏電流、并能夠削減寫入時的消耗電力的交叉點型電阻變化非易失性存儲裝置等。另外，第二是降低讀取時流過非選擇存儲單元的漏電流，使讀取電流的信噪比提高，并實現(xiàn)讀取特性的穩(wěn)定化。第三是提供如下的交叉點型電阻變化非易失性存儲裝置等:能夠削減流過非選擇存儲單元的漏電流、削減寫入的消耗電流，并且能夠以簡易的電路抑制對存儲單元帶來的損壞并進行寫入。用于解決課題的手段為了實現(xiàn)所述第一目的，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置的一個形態(tài)，是交叉點型電阻變化非易失性存儲裝置，具有交叉點型的存儲單元陣列，該存儲單元陣列由在向Y方向延伸的M個(M為整數(shù))位線和向與所述Y方向立體地交差的X方向延伸的N個(N為整數(shù)，M>N)字線的交點位置的每一個排列存儲單元來構(gòu)成，其中，所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；所述存儲單元陣列由以數(shù)據(jù)存儲為目的的第一存儲單元組、和與同所述第一存儲單元組連接的字線同樣的所述字線連接的第二存儲單元組構(gòu)成，所述交叉點型電阻變化非易失性存儲裝置還具有:字線選擇電路，對于所述存儲單元陣列，選擇一個字線作為選擇字線；第一位線選擇電路，選擇所述第一存儲單元組的一個位線作為第一選擇位線；第二位線選擇電路，選擇與連接到所述選擇字線的所述第二存儲單元組連接的A個(A為I以上的整數(shù))位線作為第二選擇位線；字線用寫入電路，對于所述第一存儲單元組以及第二存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)下寫入，通過所述選擇字線供給第一電壓或第一電流，為了在第二電阻狀態(tài)下寫入，通過所述選擇字線供給第二電壓或第二電流；第一位線用寫入電路，對于所述第一存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)下寫入，通過由所述第一位線選擇電路所選擇的所述第一選擇位線供給第三電壓或第三電流，為了在第二電阻狀態(tài)下寫入，通過由所述第一位線選擇電路所選擇的所述第一選擇位線供給第四電壓或第四電流；以及第二位線用寫入電路，對于所述第二存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)下寫入，通過由所述第二位線選擇電路所選擇的所述第二選擇位線，供給第三電壓或的第三電流，為了在第二電阻狀態(tài)下寫入，通過由所述第二位線選擇電路所選擇的所述第二選擇位線供給第四電壓或的第四電流；對于所述第一存儲單元組的被選擇了的存儲單元，在寫入所述第一電阻狀態(tài)時，所述字線用寫入電路向所述選擇字線供給所述第一電壓或所述第一電流，并且，所述第一位線用寫入電路在向所述第一存儲單元組的所述第一選擇位線供給所述第三電壓或所述第三電流的同時，所述第二位線用寫入電路向所述第二存儲單元組的A個所述第二選擇位線供給所述第三電壓或所述第三電流，對于所述第一存儲單元組的被選擇了的存儲單元，在寫入所述第二電阻狀態(tài)時，所述字線用寫入電路向所述選擇字線供給所述第二電壓或所述第二電流，并且，所述第一位線用寫入電路向所述第一存儲單元組的被選擇了的所述第一選擇位線供給所述第四電壓或所述第四電流的同時，所述第二位線用寫入電路向所述第二存儲單元組的A個所述第二選擇位線供給所述第四電壓或所述第四電流。由此所述交叉點型電阻變化非易失性存儲裝置，在向所述存儲單元陣列的進行寫入時，通常對被連接到同樣的所述字線的1+A的存儲單元同時進行寫入。另外，為了實現(xiàn)所述第二目的，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置的其他的形態(tài)，是交叉點型電阻變化非易失性存儲裝置，具有交叉點型的存儲單元陣列，該存儲單元陣列由在向Y方向延伸的M個(M為整數(shù))位線和向與所述Y方向立體地交差的X方向延伸的N個(N為整數(shù)，M>N)字線的交點位置的每一個排列存儲單元來構(gòu)成，其中，所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；所述存儲單元陣列由以數(shù)據(jù)存儲為目的的第一存儲單元組、和與同所述第一存儲單元組連接的字線同樣的所述字線連接的第二存儲單元組構(gòu)成，所述交叉點型電阻變化非易失性存儲裝置還具有:字線選擇電路，對于所述存儲單元陣列，選擇一個字線作為選擇字線；第一位線選擇電路，選擇所述第一存儲單元組的一個位線作為第一選擇位線；第二位線選擇電路，選擇與連接到所述選擇字線的所述第二存儲單元組連接的A個(A為I以上的整數(shù))位線作為第二選擇位線，；字線用讀取電壓產(chǎn)生電路，對于所述第一存儲單元組以及第二存儲單元組的被選擇了的存儲單元為了讀取存儲數(shù)據(jù)，通過所述選擇字線供給第五電壓；第一讀取電路，對于所述第一存儲單元組的被選擇了的存儲單元，為了讀取存儲數(shù)據(jù)，通過由所述第一位線選擇電路所選擇的所述第一選擇位線，供給第六電壓或第六電流；以及第二讀取電路，對于所述第二存儲單元組的被選擇了的存儲單元，為了讀取存儲數(shù)據(jù)，通過由所述第二位線選擇電路所選擇的A個所述第二選擇位線，供給第六電壓或第六電流，在讀取所述第一存儲單元組以及第二存儲單元組的被選擇了的存儲單元時，所述字線用讀取電壓產(chǎn)生電路向所述選擇字線供給所述第五電壓，并且，所述第一讀取電路向所述第一存儲單元組的所述第一選擇位線供給所述第六電壓或所述第六電流的同時，所述第二讀取電路向所述第二存儲單元組的A個所述第二選擇位線供給所述第六電壓或所述第六電流。由此所述交叉點型電阻變化非易失性存儲裝置在從所述存儲單元陣列進行讀取時，通常從與同樣的所述字線連接了的(1+A)個的存儲單元同時讀取。同時，為了實現(xiàn)所述第三目的，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置另外的一個形態(tài)，是交叉點型電阻變化非易失性存儲裝置，具有:多個分割存儲單元陣列，該多個分割存儲單元陣列由數(shù)據(jù)用存儲單元陣列和補償用存儲單元陣列構(gòu)成，其中，所述數(shù)據(jù)用存儲單元陣列由在向X方向延伸的N個字線和向與所述X方向立體地交差的Y方向延伸的M個(M為整數(shù))位線的交點的每一個配置存儲單元來構(gòu)成,所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；所述補償用存儲單元陣列，在所述N個(N為整數(shù))字線和向Y方向延伸的至少一個位線的交點的每一個配置有替代單元而構(gòu)成；所述替代單元至少包含具有非線性的電流電壓特性的雙向的電流控制元件而構(gòu)成；第一位線選擇電路，選擇構(gòu)成所述多個分割存儲單元陣列的每一個的所述數(shù)據(jù)用存儲單元陣列的所述一個位線；第二位線選擇電路，選擇構(gòu)成所述多個分割存儲單元陣列的每一個的所述補償用存儲單元陣列的所述一個位線；以及寫入電路，根據(jù)從外部輸入的多個比特的寫入數(shù)據(jù)，對構(gòu)成所述多個分割存儲單元陣列的每一個的所述數(shù)據(jù)用存儲單元陣列進行第一電阻狀態(tài)或第二電阻狀態(tài)的寫入，所述寫入電路具有:寫入用寄存器，按照所述寫入數(shù)據(jù)，對對應(yīng)的所述多個分割存儲單元陣列的每一個，輸出對所述第一電阻狀態(tài)或所述第二電阻狀態(tài)的某一個的寫入進行指示的數(shù)據(jù)輸入信號；寫入數(shù)據(jù)標志產(chǎn)生電路，生成對所述多個分割存儲單元陣列指示是否同時進行所述第一電阻狀態(tài)的寫入或所述第二電阻狀態(tài)的寫入的某一個的動作的寫入數(shù)據(jù)標志；以及數(shù)據(jù)/補償選擇電路，基于所述數(shù)據(jù)輸入信號和所述寫入數(shù)據(jù)標志，對所述多個分割存儲單元陣列的每一個，通過選擇所述第一位線選擇電路或所述第二位線選擇電路的某一個并使之進行動作，來執(zhí)行寫入，所述數(shù)據(jù)/補償選擇電路對于所述多個分割存儲單元陣列的每一個，在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，選擇所述第一位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入，在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，選擇所述第一位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入，在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，選擇所述第二位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入，在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，選擇所述第二位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入。由此，所述寫入電路在執(zhí)行所述多個比特的寫入數(shù)據(jù)的寫入時，通常對所述多個分割存儲單元陣列同時執(zhí)行寫入。另外，本發(fā)明不僅能夠?qū)崿F(xiàn)作為這樣的交叉點型電阻變化非易失性存儲裝置，也能夠?qū)崿F(xiàn)作為交叉點型電阻變化非易失性存儲裝置的寫入方法(多個位同時寫入手法)。發(fā)明的效果根據(jù)本發(fā)明可提供能夠削減流過非選擇存儲單元的漏電流的交叉點型電阻變化非易失性存儲裝置等。更詳細地說，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置因為降低流過非選擇存儲單元的漏電流、并使有助于寫入的電流高效率化，所以起到高寫入特性和能夠低功率化的效果。同時，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置即使在讀取中也能夠起到提高讀取的特性的穩(wěn)定性這樣的效果。進而，通過本發(fā)明可實現(xiàn)如下的交叉點型電阻變化非易失性存儲裝置實現(xiàn):能夠削減流過非選擇存儲單元的漏電流、削減寫入的消耗電流，并且能夠以簡易的電路抑制對存儲單元帶來的損壞并進行寫入。由此，根據(jù)本發(fā)明能夠?qū)崿F(xiàn)具有穩(wěn)定的寫入以及讀取特性的、適合高集成化的交叉點型電阻變化非易失性存儲裝置，在具有非易失性存儲裝置的各種電子機器普及了的今天的本發(fā)明的實用的值極高。


圖1A是單層交叉點存儲單元陣列的立體構(gòu)造圖。圖1B是多層交叉點存儲單元陣列的立體構(gòu)造圖。圖2是示出存儲單元剖面的結(jié)構(gòu)圖。圖3是示出存儲單元剖面的結(jié)構(gòu)圖。圖4是存儲單元的等效電路圖。圖5是存儲單元的1-V特性圖表。圖6是電阻變化元件的特性圖表和低電阻化時的電阻值設(shè)定說明圖。圖7是矩陣狀配置了存儲單元的存儲單元陣列結(jié)構(gòu)圖。圖8是對存儲單元陣列的陣列等效電路的展開說明圖。圖9是存儲單元陣列的退化等效電路圖。圖10是說明非選擇線H1-ζ時的I比特寫入狀態(tài)的等效電路圖。圖11是I比特寫入時的存儲單元陣列的1-V特性圖表。圖12是本發(fā)明的實施方式I的多位同時寫入的存儲單元選擇概念圖。圖13是說明本發(fā)明的多位同時寫入狀態(tài)的等效電路圖。圖14 Ca)是I比特寫入時的存儲單元陣列的I_V特性圖表，圖14 (b)是本發(fā)明的多位同時寫入時的存儲單元陣列的1-V特性圖表。圖15是施加恒定電流的本發(fā)明的多位同時寫入的存儲單元選擇概念圖。圖16是說明施加恒定電流的本發(fā)明的多位同時寫入狀態(tài)的等效電路圖。圖17A是本發(fā)明的施加恒定電流的選擇存儲單元電流的同時寫入比特數(shù)依存性圖表。圖17B是本發(fā)明的施加恒定電流的選擇存儲單元的設(shè)定電阻值的同時寫入比特數(shù)依存性圖表。圖18是說明由于本發(fā)明的非選擇存儲單元的干擾性的等效電路。圖19是說明本發(fā)明的非選擇存儲單元的干擾特性的圖，圖19 Ca)是示出I比特同時寫入的特性的圖，圖19 (b)是示出8比特同時寫入的特性的圖，圖19 (c)是示出16比特同時寫入的特性的圖。圖20A是說明用于使干擾最小化的最適合條件的圖。圖20B是說明用于使干擾最小化的最適合條件的圖(8比特同時寫入的情況)。圖20C是干擾最小化最適合條件的說明圖(16比特同時寫入的情況)。圖21是針對本發(fā)明的實施方式2的多位同時寫入的數(shù)據(jù)寫入方法說明圖，圖21(a)示出寫入輸入數(shù)據(jù)的圖，圖21 (b)示出"0〃寫入時的數(shù)據(jù)的圖，圖21 (c)示出〃1〃寫入時的數(shù)據(jù)的圖。圖22A是對本發(fā)明的多位同時寫入的補償單元方式的"0〃寫入方法進行說明的圖。圖22B是對本發(fā)明的多位同時寫入的補償單元方式的〃 1"寫入方法進行說明的圖。圖23是實現(xiàn)本發(fā)明的多位同時寫入的存儲器結(jié)構(gòu)圖。圖24是實現(xiàn)本發(fā)明的多位同時寫入的時序圖。圖25是本發(fā)明的實施方式3的多位同時讀取的存儲單元選擇說明圖。圖26是對本發(fā)明的多位同時讀取狀態(tài)進行說明的等效電路圖。圖27 Ca)是I比特讀取時的存儲單元陣列的I_V特性圖表，圖27 (b)是8比特同時讀取時的存儲單元陣列的1-V特性圖表，圖27 (C)是8比特同時讀取時的存儲單元陣列的1-V特性圖表。圖28是本發(fā)明的多位同時是讀取時序圖。圖29是對針對本發(fā)明的多位同時寫入的寫入數(shù)據(jù)的分割進行說明的圖。圖30A是對本發(fā)明的多位同時寫入的"0〃寫入時的訪問方法進行說明的圖。圖30B是對本發(fā)明的多位同時寫入的〃1"寫入時的訪問方法進行說明的圖。圖31是用于本發(fā)明的多位同時寫入的ID量存儲器訪問電路的結(jié)構(gòu)圖。圖32是實現(xiàn)使用了圖31的電路的多位同時寫入的本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置的結(jié)構(gòu)圖。圖33A是實現(xiàn)本發(fā)明的多位同時寫入的D_FLAG的發(fā)生時序圖(I倍周期)。圖33B是實現(xiàn)本發(fā)明的多位同時寫入的D_FLAG的發(fā)生時序圖(2倍周期)。圖33C是實現(xiàn)本發(fā)明的多位同時寫入的D_FLAG的發(fā)生時序圖(3倍周期)。圖34是本發(fā)明的多位同時寫入("O"寫入〈=>〃1〃寫入)的時序圖。圖35是本發(fā)明的多位同時寫入(LR寫入所有比特)時序圖。圖36是本發(fā)明的多位同時寫入(僅I個數(shù)據(jù))的時序圖。圖37是具有固定電阻元件的模擬存儲單元剖面結(jié)構(gòu)圖。圖38是具有固定電阻元件的另外的模擬存儲單元的剖面結(jié)構(gòu)圖。圖39是具有固定電阻元件的模擬存儲單元的等效電路圖。圖40是不具有電阻元件的模擬存儲單元的剖面結(jié)構(gòu)圖。圖41是不具有電阻元件的另外的模擬存儲單元的剖面結(jié)構(gòu)圖。圖42是不具有電阻元件的模擬存儲單元的等效電路圖。
具體實施例方式(本發(fā)明的概要)為了實現(xiàn)所述第一目的，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置的一個形態(tài)，是交叉點型電阻變化非易失性存儲裝置，具有交叉點型的存儲單元陣列，該存儲單元陣列由在向Y方向延伸的M個(M為整數(shù))位線和向與所述Y方向立體地交差的X方向延伸的N個(N為整數(shù)，M>N)字線的交點位置的每一個排列存儲單元來構(gòu)成，其中，所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；所述存儲單元陣列由以數(shù)據(jù)存儲為目的的第一存儲單元組、和與同所述第一存儲單元組連接的字線同樣的所述字線連接的第二存儲單元組構(gòu)成，所述交叉點型電阻變化非易失性存儲裝置還具有:字線選擇電路，對所述存儲單元陣列，選擇一個字線作為選擇字線；第一位線選擇電路，選擇所述第一存儲單元組的一個位線作為第一選擇位線；第二位線選擇電路，選擇與連接到所述選擇字線的所述第二存儲單元組連接的A個(A為I以上的整數(shù))的位線作為第二選擇位線；字線用寫入電路，對所述第一存儲單元組以及第二存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)下寫入，通過所述選擇字線供給第一電壓或第一電流，為了在第二電阻狀態(tài)下寫入，通過所述選擇字線供給第二電壓或第二電流；第一位線用寫入電路，對所述第一存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)下寫入，通過由所述第一位線選擇電路所選擇的所述第一選擇位線供給第三電壓或第三電流，為了在第二電阻狀態(tài)下寫入，通過由所述第一位線選擇電路所選擇的所述第一選擇位線供給第四電壓或第四電流；以及第二位線用寫入電路，對所述第二存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)下寫入，通過由所述第二位線選擇電路所選擇的所述第二選擇位線，供給第三電壓或的第三電流，為了在第二電阻狀態(tài)下寫入，通過由所述第二位線選擇電路所選擇的所述第二選擇位線供給第四電壓或的第四電流；對所述第一存儲單元組的被選擇了的存儲單元，在寫入所述第一電阻狀態(tài)時，所述字線用寫入電路向所述選擇字線供給所述第一電壓或所述第一電流，并且，所述第一位線用寫入電路在向所述第一存儲單元組的所述第一選擇位線供給所述第三電壓或所述第三電流的同時，所述第二位線用寫入電路向所述第二存儲單元組的A個所述第二選擇位線供給所述第三電壓或所述第三電流，對所述第一存儲單元組的被選擇了的存儲單元，在寫入所述第二電阻狀態(tài)時，所述字線用寫入電路向所述選擇字線供給所述第二電壓或所述第二電流，并且，所述第一位線用寫入電路向所述第一存儲單元組的被選擇了的所述第一選擇位線供給所述第四電壓或所述第四電流的同時，所述第二位線用寫入電路向所述第二存儲單元組的A個所述第二選擇位線供給所述第四電壓或所述第四電流。由此，因為對于位于由第一位線選擇電路以及第二位線選擇電路所選擇的多個((A+1)個)選擇位線與一個選擇字線的交點的多個存儲單元同時地實施寫入，所以能削減流過非選擇存儲單元的漏電流，實現(xiàn)高的寫入效率(換句話說，削減消耗電流)。在這里，所述A是預(yù)先被決定了的固定值，更具體地說，所述A是依賴所述M和所述N來決定的值，與M/N-1相等，進一步限定的話，在所述存儲單元陣列內(nèi)，對與所述選擇字線以外的非選擇字線、和由所述第一位線選擇電路以及所述第二位線選擇電路所選擇的選擇位線進行連接的存儲單元、即第一非選擇存儲單元組施加的電壓，為了設(shè)定為預(yù)先被決定了的干擾電壓以下，將同時應(yīng)該選擇的位線的根數(shù)設(shè)定為B根以上，并且對與所述選擇字線、和所述選擇位線以外的非選擇位線進行連接的存儲單元、即第二非選擇存儲單元組施加的電壓，為了設(shè)定為所述預(yù)先決定了的干擾電壓以下，在將應(yīng)該同時選擇的位線的數(shù)量設(shè)為C個以下(C整數(shù))的情況下，由所述第一位線選擇電路以及所述第二位線選擇電路所選擇的位線的數(shù)量(A+1)，優(yōu)選滿足B <(A+1) ( C。由此，因為可同時寫入的存儲器單元的數(shù)量被最優(yōu)化，所以能夠?qū)⒃诜沁x擇存儲單元的干擾的影響(對與構(gòu)成非選擇存儲單元的電阻變化元件的電阻變化的可能性相關(guān)聯(lián)的電壓等的影響)抑制為最小限度。另外，作為存儲單元陣列的結(jié)構(gòu)，在所述存儲單元陣列中，能夠由所述第二位線選擇電路選擇的第二存儲單元組可以包含以數(shù)據(jù)存儲為目的的第一存儲器單元，在所述存儲單元陣列中，能夠由所述第二位線選擇電路選擇的第二存儲單元組可以包含不以數(shù)據(jù)存儲為目的的第二存儲器單元，所述存儲單元陣列也可以由以數(shù)據(jù)存儲為目的的多個第一存儲器單元構(gòu)成的第一存儲器單元陣列、和由不以數(shù)據(jù)存儲為目的的多個第二存儲器單元構(gòu)成的多個第二存儲單元陣列來構(gòu)成。即使是任一種的結(jié)構(gòu)，在關(guān)注成為寫入對象的、與由第一位線選擇電路所選擇了的一個位線連接的存儲單元時，能夠抑制對存儲單元寫入時的干擾的影響。此時，作為寫入時的驅(qū)動方法，所述字線用寫入電路向所述一個選擇字線供給第一電壓，所述第一位線用寫入電路以及所述第二位線用寫入電路向所述選擇位線的每一個供給第三電壓，從而對位于所述多個選擇位線和所述一個選擇字線的交點的多個選擇存儲單元可以在第一電阻狀態(tài)下同時實施寫入，所述字線用寫入電路向所述一個選擇字線供給第二電壓，所述第一位線用寫入電路以及所述第二位線用寫入電路向所述選擇位線的每一個供給第四電壓，從而對位于所述多個選擇位線和所述一個選擇字線的交點的多個選擇存儲單元可以在第二電阻狀態(tài)同時實施寫入，所述字線用寫入電路對所述一個選擇字線供給第一電壓，所述第一位線用寫入電路以及所述第二位線用寫入電路向所述選擇位線的每一個供給第三電流，從而對位于所述多個選擇位線和所述一個選擇字線的交點的多個選擇存儲單元可以在第一電阻狀態(tài)下同時實施寫入，所述字線用寫入電路向所述一個選擇字線供給第二電壓，所述第一位線用寫入電路以及所述第二位線用寫入電路對所述選擇位線的每一個供給第四電流，從而對位于所述多個選擇位線和所述一個選擇字線的交點的多個選擇存儲單元可以在第二電阻狀態(tài)下同時實施寫入。另外，在構(gòu)成存儲單元的電阻變化元件從高電阻狀態(tài)變化到低電阻狀態(tài)時，電阻變化元件的低電阻狀態(tài)的電阻值是依存于流向該電阻變化元件的電流的大小而決定的，尤其通過對存儲單元施加恒定電流來進行寫入，可將電阻變化元件的低電阻狀態(tài)的電阻值設(shè)定為期望的值。另外，所述存儲單元陣列是在所述多個位線和所述多個字線的交點位置的每一個配置所述存儲單元而構(gòu)成的層在與所述X方向以及所述Y方向正交的Z方向上層疊而構(gòu)成多層構(gòu)造的交叉點型的存儲單元陣列，通過所述第一位線選擇電路以及所述第二位線選擇電路選擇屬于同樣的層的多個位線作為選擇位線，并且通過所述字線選擇電路，選擇屬于與所述選擇位線屬于的層在所述Z方向鄰接的層的一個字線作為選擇字線。由此，可對具有大規(guī)模的存儲單元陣列的交叉點型電阻變化非易失性存儲裝置進行高寫入效率(低消耗電流)的寫入，并能夠?qū)崿F(xiàn)大存儲容量的非易失性存儲裝置。另外，優(yōu)選如下情況:所述字線選擇電路將在所述N個字線中沒選擇的字線設(shè)為高阻抗狀態(tài)，所述第一位線選擇電路以及所述第二位線選擇電路將未選擇的位線設(shè)為高阻抗狀態(tài)。另外，為了實現(xiàn)所述第二目的，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置的其他的形態(tài)，是交叉點型電阻變化非易失性存儲裝置，具有交叉點型的存儲單元陣列，該存儲單元陣列由在向Y方向延伸的M個(M為整數(shù))位線和向與所述Y方向立體地交差的X方向延伸的N個(N為整數(shù)，M>N)字線的交點位置的每一個排列存儲單元來構(gòu)成，其中，所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；所述存儲單元陣列由以數(shù)據(jù)存儲為目的的第一存儲單元組、和與同所述第一存儲單元組連接的字線同樣的所述字線連接的第二存儲單元組構(gòu)成，所述交叉點型電阻變化非易失性存儲裝置還具有:字線選擇電路，對所述存儲單元陣列，選擇一個字線作為選擇字線；第一位線選擇電路，選擇所述第一存儲單元組的一個位線作為第一選擇位線；第二位線選擇電路，選擇與連接到所述選擇字線的所述第二存儲單元組連接的A個(A為I以上的整數(shù))的位線作為第二選擇位線；字線用讀取電壓產(chǎn)生電路，對所述第一存儲單元組以及第二存儲單元組的被選擇了的存儲單元通過所述選擇字線，為了讀取存儲數(shù)據(jù)，供給第五電壓；第一讀取電路，對所述第一存儲單元組的被選擇了的存儲單元，為了讀取存儲數(shù)據(jù)，通過由所述第一位線選擇電路所選擇的所述第一選擇位線，供給第六電壓或第六電流；以及第二讀取電路，對所述第二存儲單元組的被選擇了的存儲單元，為了讀取存儲數(shù)據(jù)，通過由所述第二位線選擇電路所選擇的A個所述第二選擇位線，供給第六電壓或第六電流在讀取所述第一存儲單元組以及第二存儲單元組的被選擇了的存儲單元時，所述字線用讀取電壓產(chǎn)生電路向所述選擇字線供給所述第五電壓，并且，所述第一讀取電路向所述第一存儲單元組的所述第一選擇位線供給所述第六電壓或所述第六電流的同時，所述第二讀取電路向所述第二存儲單元組的A個所述第二選擇位線供給所述第六電壓或所述第六電流。由此，因為對位于第一位線選擇電路以及第二位線選擇電路所選擇了的多個選擇位線和一個選擇字線的交點的多個存儲單元同時執(zhí)行讀取，所以流過非選擇存儲單元的漏電流變少并能穩(wěn)定地讀取。此時，作為讀取時的驅(qū)動方法，所述第一讀取電路以及第二讀取電路可以對所述第一選擇位線以及所述第二選擇位線的每一個施加第六電壓，從而對位于所述第一選擇位線以及所述第二選擇位線、和所述一個選擇字線的交點的多個被選擇了的存儲單元同時實施讀取，所述第一讀取電路以及第二讀取電路可以對所述第一選擇位線以及所述第二選擇位線的每一個施加第六電流，從而對位于所述第一選擇位線以及所述第二選擇位線、和所述被選擇的一個字線的交點的多個被選擇了的存儲單元同時實施讀取。另外，本發(fā)明不僅能夠作為這樣的交叉點型電阻變化非易失性存儲裝置來實現(xiàn)，也能夠作為交叉點型電阻變化非易失性存儲裝置的寫入方法(多個比特同時寫入手法)來實現(xiàn)、或作為交叉點型電阻變化非易失性存儲裝置的讀取方法(多個比特同時讀取手法)來實現(xiàn)。為了實現(xiàn)所述第三目的，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置的一個形態(tài)，是交叉點型電阻變化非易失性存儲裝置，具有:多個分割存儲單元陣列，該多個分割存儲單元陣列由數(shù)據(jù)用存儲單元陣列和補償用存儲單元陣列構(gòu)成，其中，所述數(shù)據(jù)用存儲單元陣列由在向X方向延伸的N個字線和向與所述X方向立體地交差的Y方向延伸的M個(M為整數(shù))位線的交點的每一個配置存儲單元來構(gòu)成,所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；所述補償用存儲單元陣列，在所述N個(N為整數(shù))字線和向Y方向延伸的至少一個位線的交點的每一個配置有替代單元而構(gòu)成；所述替代單元至少包含具有非線性的電流電壓特性的雙向的電流控制元件而構(gòu)成；第一位線選擇電路，選擇構(gòu)成所述多個分割存儲單元陣列的每一個的所述數(shù)據(jù)用存儲單元陣列的所述位線的一個；第二位線選擇電路，選擇構(gòu)成所述多個分割存儲單元陣列的每一個的所述補償用存儲單元陣列的所述位線的一個；以及寫入電路，根據(jù)從外部輸入的多個比特的寫入數(shù)據(jù)，對構(gòu)成所述多個分割存儲單元陣列的每一個的所述數(shù)據(jù)用存儲單元陣列進行第一電阻狀態(tài)或第二電阻狀態(tài)的寫入，所述寫入電路具有:寫入用寄存器，按照所述寫入數(shù)據(jù)，對對應(yīng)的所述多個分割存儲單元陣列的每一個，輸出對所述第一電阻狀態(tài)或所述第二電阻狀態(tài)的某一個的寫入進行指示的數(shù)據(jù)輸入信號；寫入數(shù)據(jù)標志產(chǎn)生電路，生成指示對所述多個分割存儲單元陣列同時進行所述第一電阻狀態(tài)的寫入或所述第二電阻狀態(tài)的寫入的某一個的動作的寫入數(shù)據(jù)標志；以及數(shù)據(jù)/補償選擇電路，基于所述數(shù)據(jù)輸入信號和所述寫入數(shù)據(jù)標志，對所述多個分割存儲單元陣列的每一個，通過選擇所述第一位線選擇電路或所述第二位線選擇電路的某一個使之進行動作，來執(zhí)行寫入，所述數(shù)據(jù)/補償選擇電路對所述多個分割存儲單元陣列的每一個，在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，選擇所述第一位線選擇電路使之進行動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入，在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，選擇所述第一位線選擇電路使之進行動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入，在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，選擇所述第二位線選擇電路使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入，在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，選擇所述第二位線選擇電路使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入。由此，因為按照每個分割存儲單元陣列，選擇共享字線的數(shù)據(jù)用存儲單元陣列內(nèi)的存儲單元或補償用存儲單元陣列內(nèi)的存儲單元來進行寫入，所以對與分割存儲單元陣列的件數(shù)相當?shù)臄?shù)量的多個存儲單元，可同時實施寫入，并能夠削減流過非選擇存儲單元的漏電流。另外，使由多個比特構(gòu)成的寫入數(shù)據(jù)的各比特與多個分割存儲單元陣列的每一個對應(yīng)，根據(jù)各寫入比特的值，選擇在各分割存儲單元陣列的寫入目的地(數(shù)據(jù)用存儲單元陣列/補償用存儲單元陣列)進行寫入的列地址單位的解碼方式進行寫入，因此能夠回避特定的補償用存儲單元被頻繁寫入所致的存儲單元的損壞，并且不需要根據(jù)構(gòu)成寫入數(shù)據(jù)的"I(或O)"的比特數(shù)計算補償用存儲單元陣列的寫入比特數(shù)這樣的復(fù)雜的電路。由此，也能夠以簡易的電路起到一邊抑制對存儲單元帶來的損壞一邊進行寫入這樣的效果。在這里，作為替代單元，所述替代單元，不僅由具有電阻變化元件和與所述電阻變化元件串聯(lián)連接的所述電流控制元件的存儲單元構(gòu)成，也可以由固定電阻元件和與所述固定電阻元件串聯(lián)連接的所述電流控制元件構(gòu)成，所述電阻變化元件通過被施加極性不同的電壓，而在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆性地變遷。由此，不需要針對構(gòu)成補償用存儲單元陣列的替代單元的成型，并且也不存在反復(fù)進行寫入動作所致的可靠性低下這樣的擔憂。另外，作為數(shù)據(jù)用存儲單元陣列的形狀，在構(gòu)成所述多個分割存儲單元陣列的每一個的數(shù)據(jù)用存儲單元陣列中優(yōu)選M與N相等。由此，向與分割存儲單元陣列內(nèi)的選擇字線連接的非選擇存儲單元的施加電壓和與選擇位線連接的非選擇存儲單元的施加電壓成為大體相同的被連接到選擇位線的非選擇存儲單元輸入電壓大體上在同等的均一化狀態(tài)，所以在寫入時的干擾的影響被最小化。另外，作為寫入數(shù)據(jù)標志的生成方法，所述寫入數(shù)據(jù)標志產(chǎn)生電路也可以對從外部被輸入的寫入進行控制的基本時鐘進行分頻而生成所述寫入數(shù)據(jù)標志，具體地說，還具有寫入/讀取選擇電路，對所述多個分割存儲單元陣列輸出指示寫入模式或讀取模式的寫入信號，所述寫入數(shù)據(jù)標志產(chǎn)生電路在所述寫入信號指示寫入模式時，開始生成所述寫入數(shù)據(jù)標志，所述寫入數(shù)據(jù)標志產(chǎn)生電路在所述寫入信號的指示從寫入模式變化為讀取模式時，停止生成所述寫入數(shù)據(jù)標志，所述寫入電路也可以在未對所述多個分割存儲單元陣列中的規(guī)定的分割存儲單元陣列進行第一電阻狀態(tài)和第二電阻狀態(tài)的寫入時，對構(gòu)成該分割存儲單元陣列的補償用存儲單元陣列進行第一電阻狀態(tài)和第二電阻狀態(tài)的寫入，所述寫入電路向在所述多個分割存儲單元陣列中的規(guī)定的分割存儲單元陣列進行第一電阻狀態(tài)和第二電阻狀態(tài)的寫入時，向構(gòu)成該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列進行第一電阻狀態(tài)和第二電阻狀態(tài)的寫入，由此，在多個比特構(gòu)成的數(shù)據(jù)寫入時，能夠可靠地進行基于〃0〃寫入與〃1〃寫入的兩個階段的寫入。另外，對于補償用存儲單元陣列，所述第二位線選擇電路平時也可以選擇所述補償用存儲單元陣列的所述位線。例如，在補償用存儲單元陣列的位線是一個的情況下，平時也可以選擇其一個位線。由此，可簡化第二位線選擇電路。另外，對于數(shù)據(jù)用存儲單元陣列或補償用存儲單元陣列的選擇，所述寫入電路還具有數(shù)據(jù)/補償選擇控制電路，所述數(shù)據(jù)/補償選擇控制電路對所述數(shù)據(jù)/補償選擇電路輸出指示應(yīng)選擇數(shù)據(jù)用存儲單元陣列的數(shù)據(jù)用存儲單元陣列選擇信號，所述數(shù)據(jù)/補償選擇電路根據(jù)所述數(shù)據(jù)/補償選擇控制電路在輸出所述數(shù)據(jù)用存儲單元陣列選擇信號的期間選擇數(shù)據(jù)用存儲單元陣列，所述寫入電路也可以還具有數(shù)據(jù)/補償選擇控制電路，該數(shù)據(jù)/補償選擇控制電路針對所述數(shù)據(jù)/補償選擇電路，輸出對應(yīng)選擇補償用存儲單元陣列進行指示的補償用存儲單元陣列選擇信號，所述數(shù)據(jù)/補償選擇電路根據(jù)所述數(shù)據(jù)/補償選擇控制電路在所述補償用存儲單元陣列選擇信號輸出的期間選擇補償用存儲單元陣列。由此，寫入數(shù)據(jù)以及寫入數(shù)據(jù)標志能夠無關(guān)地、強制地訪問數(shù)據(jù)用存儲單元陣列或補償用存儲單元陣列，并能夠?qū)嵤Υ鎯卧某尚突蚋鞣N試驗等。另外，對于字線以及位線的電壓/電流的施加，本發(fā)明的交叉點型電阻變化非易失性存儲裝置還具有:字線選擇電路，對所述多個分割存儲單元陣列選擇一個字線；以及寫入電壓產(chǎn)生電路，對所述多個分割存儲單元陣列，通過所述字線選擇電路所選擇的字線，在第一電阻狀態(tài)下進行寫入時供給第一電壓或第一電流，在第二電阻狀態(tài)下進行寫入時供給第二電壓或第二電流，所述寫入電壓產(chǎn)生電路，在所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，通過所述字線選擇電路向被選擇了的字線供給第一電壓或第一電流，在所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，通過所述字線選擇電路向被選擇了的字線供給第二電壓或第二電流，還具有寫入電壓產(chǎn)生電路，對所述多個分割存儲單元陣列通過所述第一位線選擇電路以及所述第二位線選擇電路，供給用于寫入的電壓或電流；所述寫入電壓產(chǎn)生電路，也可以在所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入的情況下，通過所述第一位線選擇電路以及所述第二位線選擇電路，向被選擇了的位線供給第三電壓或第三電流，在所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入的情況下，通過所述第一位線選擇電路以及所述第二位線選擇電路，向被選擇了的位線供給第四電壓或第四電流。由此，對位于字線以及位線的交點的存儲單元，通過電壓施加或電流施加，進行對第一電阻狀態(tài)/第二電阻狀態(tài)的寫入。同時，作為寫入序列另外的例子，為了對所述數(shù)據(jù)用存儲單元陣列的全部的所述存儲單元在第一電阻狀態(tài)下進行寫入，所述寫入用寄存器，作為所述數(shù)據(jù)輸入信號設(shè)定為指示第一電阻狀態(tài)的寫入的信號并輸出，并且，所述寫入數(shù)據(jù)標志產(chǎn)生電路，作為所述寫入數(shù)據(jù)標志設(shè)定為指示第一電阻狀態(tài)的寫入的信號并輸出，所述數(shù)據(jù)/補償選擇電路基于所述數(shù)據(jù)輸入信號以及所述寫入數(shù)據(jù)標志，選擇所述數(shù)據(jù)用存儲單元陣列，對所述數(shù)據(jù)用存儲單元陣列的全部的所述存儲單元依次實施第一電阻狀態(tài)的寫入，接著，為了對所述數(shù)據(jù)用存儲單元陣列的規(guī)定的所述存儲單元在第二電阻狀態(tài)進行寫入，所述寫入用寄存器，對規(guī)定的所述存儲單元將所述數(shù)據(jù)輸入信號設(shè)定為指示第二電阻狀態(tài)的寫入的信號并輸出，并且，所述寫入數(shù)據(jù)標志產(chǎn)生電路作為所述寫入數(shù)據(jù)標志設(shè)定為指示第二電阻狀態(tài)的寫入信號并輸出，所述數(shù)據(jù)/補償選擇電路，也可以基于所述數(shù)據(jù)輸入信號以及所述寫入數(shù)據(jù)標志，對應(yīng)規(guī)定的所述存儲單元選擇所述數(shù)據(jù)用存儲單元陣列，并僅對所述數(shù)據(jù)用存儲單元陣列的規(guī)定的所述存儲單元依次實施第二電阻狀態(tài)的寫入，通過兩階段的寫入行為，進行所述數(shù)據(jù)用存儲單元陣列的全部的所述存儲單元的寫入。由此，對所有存儲區(qū)域暫時寫入了 "O"之后，根據(jù)任意的輸入數(shù)據(jù)寫入"1〃的寫入次序成為可能，能夠在塊單位的有效的寫入。另外，優(yōu)選的情況是:所述第一位線選擇電路將在所述M個位線中未選擇的位線設(shè)為高阻抗狀態(tài)，所述第二位線選擇電路將在所述至少一個位線中未選擇的位線設(shè)為高阻抗狀態(tài)。如上所述，通過本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置的簡單的結(jié)構(gòu)，能夠容易地實現(xiàn)削減經(jīng)由非選擇存儲單元的漏電流、實現(xiàn)高寫入效率的多位同時寫入方式。另外，本發(fā)明不僅能夠?qū)崿F(xiàn)這樣的交叉點型電阻變化非易失性存儲裝置，也能夠?qū)崿F(xiàn)交叉點型電阻變化非易失性存儲裝置的寫入方法(多個比特同時寫入手法)。(成為了本發(fā)明的基礎(chǔ)的見解)接著，在說明本發(fā)明的實施方式之前，說明成為了本發(fā)明的前提技術(shù)、以及成為本發(fā)明的基礎(chǔ)的見解。首先，關(guān)于構(gòu)成交叉點存儲單元陣列的存儲單元的構(gòu)造和特性進行說明。圖1A是示出所謂的單層交叉點存儲單元陣列的立體結(jié)構(gòu)的圖。這里，圖示出:存儲器單元51、在任意的一個方向(例如、X方向)上被平行地進行布線的多個字線(例如第二層布線)52、與字線52正交地被在一個方向(例如、Y方向)上平行地進行布線的多個位線(例如第一層布線)53。在字線52和位線53的各交點的位置上，被位線53和字線52所夾持而構(gòu)成存儲單元51。圖1B是示出所謂多層交叉點存儲單元陣列的立體結(jié)構(gòu)的圖。在這里，圖示出以下的多層結(jié)構(gòu):位線53配置在第一布線層(第一層位線53a)，在其上層，以與位線53正交的方式將字線52配置在第二布線層(第一層字線52a)，進而在其上層，以與字線52正交的方式將位線53配置在第三布線層(第二層位線53b)，進而在其上層，以與位線53正交的方式將字線52配置在第四布線層(第二層字線52b)，進而在其上層，以與字線52正交的方式將位線53配置在第五布線層(第三層位線53c)，以這種方式重重堆積而成。在字線52與位線53之間的各交點的位置上，由位線53與字線52夾持而構(gòu)成存儲單元51。這樣，可以知道，交叉點方式的存儲單元陣列是在布線的交點上形成存儲單元的簡單的結(jié)構(gòu)，并且通過將其在垂直方向(Z方向)上堆積，能夠不依靠微細化而增加單位面積的存儲單元的數(shù)量，因此成為適于高集成化的結(jié)構(gòu)。以下，對構(gòu)成交叉點的存儲單元陣列之后的新的課題進行說明?！泊鎯卧慕Y(jié)構(gòu)〕圖2示出用于交叉點存儲單元陣列的存儲單元51的剖面結(jié)構(gòu)圖。存儲單元51具有將電阻變化元件10與電流控制元件29串聯(lián)連接的結(jié)構(gòu)，構(gòu)成I比特。電阻變化元件10具有如下結(jié)構(gòu):例如在由氮化鉭(TaN)構(gòu)成的下部電極14的上層將例如氧不足型的第一鉭氧化物(Ta0x、0 <x<2.5)作為第I電阻變化層(第一金屬氧化物層)13進行層疊，向其上部界面照射300°C、200 W、20秒的氧等離子體，將由氧濃度比TaOx高的TaO y (x < y)構(gòu)成的第二電阻變化層(第二金屬氧化物層)12較薄地形成，在其上層層疊由鉬(Pt)構(gòu)成的上部電極11。在這里，所謂氧不足型是指氧量少于作為表現(xiàn)通常絕緣性的化學計量組成的金屬氧化物的組成、表現(xiàn)半導體的電氣特性的金屬氧化物的組成狀態(tài)。成為與第二電阻變化層12接觸的電極的上部電極11使用鉬(Pt)。成為與第二電阻變化層12接觸的電極的上部電極11采用比構(gòu)成第二電阻變化層12 (這里是鉭氧化物)的鉭(Ta)的標準電極電位、和構(gòu)成下部電極14的氮化鉭(TaN)的標準電極電位高的材料。在該結(jié)構(gòu)的情況下，在與由鉬(Pt)構(gòu)成的上部電極11接觸的由氧濃度更高的TaOy所構(gòu)成的第二電阻變化層12產(chǎn)生電阻變化、并以比下部電極14的電壓高規(guī)定電壓以上來施加上部電極11的電壓時，電阻變化元件10變化為高電阻狀態(tài)，反之在比上部電極11的電壓高出規(guī)定電壓以上來施加下部電極14的電壓時，電阻變化元件10變化為低電阻狀態(tài)。在電阻變化元件的第二電阻變化層中，根據(jù)電脈沖的施加，形成氧不足度可逆性地變化的微小的局部區(qū)域?？烧J為局部區(qū)域包含由氧缺陷位置構(gòu)成的纖絲。所謂“氧不足度”是指在金屬氧化物中，相對構(gòu)成該化學量論的組成(在存在多個化學量論的組成的情況下，是在其中電阻值最高的化學量論的組成)的氧化物的氧的量，不足的氧的比例?；瘜W量論的組成的金屬氧化物與其他的組成的金屬氧化物相比，具有更穩(wěn)定且更高的電阻值。例如，在金屬是鉭(Ta)情況下，上述的定義的化學量論的組成的氧化物因為是Ta2O5,所以表達為TaO2.5。TaO2 5氧不足度是O ，TaO1 5氧不足度成為氧不足度=(2.5_1.5 )/2.5=40%。同時，氧過剩的金屬氧化物的氧不足度成為負的值。另外，本說明書中，只要沒有特別預(yù)告，氧不足度作為也包含正的值、O、負的值來進行說明。氧不足度小的氧化物因為更接近化學量論的組成的氧化物所以電阻值高，氧不足度大的氧化物因為更接近構(gòu)成氧化物的金屬所以電阻值低。所謂“氧含有率”是氧原子占總原子數(shù)的比率。例如，Ta2O5氧含有率是氧原子占總原子數(shù)的比率(0/ (Ta+Ο))，成為71.4atm%。因此，在氧不足型的鉭氧化物中，氧含有率成為比O大比71.4atm%小。例如，在構(gòu)成第一金屬氧化物層的金屬和構(gòu)成第二金屬氧化物層的金屬為同類的情況下，氧含有率和氧不足度存在對應(yīng)關(guān)系。即，第二金屬氧化物的氧含有率比第一金屬氧化物的氧含有率大時，第二金屬氧化物的氧不足度比第一金屬氧化物的氧不足度小。構(gòu)成電阻變化層的金屬，也可以用鉭以外的金屬。作為構(gòu)成電阻變化層的金屬能用過渡金屬，或鋁(Al)。作為過渡金屬能夠使用鉭(Ta)、鈦(Ti)、鉿(Hf)、鋯(Zr)、鈮(Nb)、鎢(W)、鎳(Ni)等。過渡金屬因為能夠取得多個氧化狀態(tài)，所以通過氧化還原反應(yīng)可實現(xiàn)不同的電阻狀態(tài)。例如，在使用鉿氧化物的情況下，在將第I鉿氧化物的組成設(shè)為HfOx時X為0.9以上1.6以下、并且在將第2鉿氧化物的組成設(shè)為HfOy時y比X的值大的情況下，可使電阻變化層的電阻值穩(wěn)定而高速地變化。這個情況，第二金屬氧化物的薄膜厚度可以設(shè)為3 4nm。另外，在使用鋯氧化物的情況下，在將第一金屬氧化物的組成設(shè)為ZrOx時X為0.9以上1.4以下、并且在將第二金屬氧化物的組成設(shè)為ZrOy時，在y比x的值大的情況下，可使電阻變化層的電阻值穩(wěn)定而高速地變化。這個情況，第二金屬氧化物的薄膜厚度可以設(shè)為I 5nm。構(gòu)成第一金屬氧化物的第一金屬和構(gòu)成第二金屬氧化物的第二金屬也可以用不同的金屬。這個情況下，第二金屬氧化物比第一金屬氧化物氧不足度小，即第二金屬氧化物的電阻可以比第一金屬氧化物高。通過設(shè)置為這樣的結(jié)構(gòu)，在電阻變化時在第一電極和第二電極間施加的電壓，在第二金屬氧化物分配更多的電壓，在第二金屬氧化物中可更容易產(chǎn)生氧化還原反應(yīng)。另外，在構(gòu)成成為第一電阻變化層的第一金屬氧化物的第一金屬、和構(gòu)成成為第二電阻變化層的第二金屬氧化物的第二金屬使用相互不同的材料時，第二金屬的標準電極電位也可以比第一金屬的標準電極電位低。標準電極電位表現(xiàn)為其值越高越難氧化的特性。由此，在標準電極電位相對低的第二金屬氧化物中，容易產(chǎn)生氧化還原反應(yīng)。另外，電阻變化現(xiàn)象被認為因在電阻高的第二金屬氧化物中形成了的微小的局部區(qū)域中產(chǎn)生氧化還原反應(yīng)使纖絲(導電路徑)變化，由此其電阻值(氧不足度)變化。例如，在第一金屬氧化物使用氧不足型的鉭氧化物(TaOx)，第二金屬氧化物使用鈦氧化物(TiO2),由此能得到穩(wěn)定的電阻變化動作。鈦(標準電極電位=-1.63eV)是比起鉭(標準電極電位=-0.6eV)標準電極電位低的材料。像這樣，在第二金屬氧化物使用比第一金屬氧化物標準電極電位低的用金屬的氧化物，由此在第二金屬氧化物中氧化還原反應(yīng)變得更容易發(fā)生。作為其他的組合，在成為高電阻層的第二金屬氧化物層可使用鋁氧化物(Al2O3)15例如，在第一金屬氧化物層可以使用氧不足型的鉭氧化物(TaOx)，在第二金屬氧化物層可以使用鋁氧化物(Al2O3X層疊結(jié)構(gòu)的電阻變化層的電阻變化現(xiàn)象可認為在某個電阻高的第二金屬氧化物中所形成的微小的局部區(qū)域中發(fā)生氧化還原反應(yīng)，局部區(qū)域中的纖絲(導電路徑)變化，由此其電阻值變化。即，在以第一電極為基準對連接到第二金屬氧化物的第二電極施加正的電壓時，電阻變化層中的氧離子被拉到近旁第二金屬氧化物側(cè)。由此，在第二金屬氧化物中所形成了的微小的局部區(qū)域中發(fā)生氧化反應(yīng)，氧不足度減少。其結(jié)果可認為局部區(qū)域中的纖絲變得難于連接，電阻值增大。相反，在以第一電極做為基準對連接到第二金屬氧化物的第二電極施加了負的電壓時，第二金屬氧化物中的氧離子被推到第一金屬氧化物側(cè)。由此，在第二金屬氧化物中所形成的微小的局部區(qū)域中產(chǎn)生還原反應(yīng)，氧不足度增加。其結(jié)果可認為局部區(qū)域中的纖絲變得容易連接，電阻值減少。電流控制元件29是在施加電壓的正負雙向上具有非線性的電流電壓特性的二極管元件，具有例如將由氮不足型氮化硅構(gòu)成的電流控制層22通過由氮化鉭(TaN)等構(gòu)成的下部電極23與上部電極21形成三明治的結(jié)構(gòu)。所謂雙向非線性的電流電壓特性是指施加的電壓在規(guī)定的電壓范圍內(nèi)，電流控制元件29表現(xiàn)高電阻(截止)狀態(tài)，在超過規(guī)定的電壓范圍的區(qū)域(即，比規(guī)定的電壓范圍電壓高的區(qū)域及電壓低的區(qū)域)表現(xiàn)低電阻(導通)狀態(tài)。即，在施加電壓的絕對值是規(guī)定值以下時，電流控制元件29示出高電阻(截止)狀態(tài)，在比規(guī)定值大時電流控制元件29示出低電阻(導通)狀態(tài)。存儲單元51是用柱體(e 7 )27將電阻變化元件10與電流控制元件29串聯(lián)連接的存儲單元。通過柱體26，將電阻變化元件10的上部電極11與上部布線70(與位線53或字線52對應(yīng)，在這里是由鋁(Al)構(gòu)成)連接。另外，通過柱體28將電流控制元件29的下部電極23與下部布線71 (與位線53或字線52對應(yīng)，在這里是鋁(Al)構(gòu)成)連接。所謂下部布線71和上部布線70互相正交地進行配置。并且，在圖2中，電流控制元件29與電阻變化元件10的位置關(guān)系也可以上下顛倒。圖3是示出使用了與圖2示出存儲單元不同的結(jié)構(gòu)的存儲單元51a的、具有交叉點存儲單元陣列的電阻變化非易失性存儲裝置的剖面結(jié)構(gòu)的圖。該圖3的存儲單元51a是在圖2中省略了柱體27，并且在電流控制元件29的上部電極21共同使用電阻變化元件10的下部電極14而簡化結(jié)構(gòu)的存儲單元。電阻變化元件10、電流控制元件29的各結(jié)構(gòu)、上部布線70、下部布線71、以及柱體26、28因為與圖2說明的情況相同，所以省略說明。在將上部布線70的電壓施加得比下部布線71的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向高電阻化方向變化，反之在將下部布線71的電壓施加得比上部布線70的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向低電阻化方向變化。即，電阻變化元件10中，將第二電極21、第三電極11以及它們夾持的第I電阻變化層13、和第二電阻變化層12在Z方向(層疊方向)上依次配置，從第二電極21向第三電極11方向看的結(jié)構(gòu)與從第三電極11向第二電極方向看的結(jié)構(gòu)具有非對稱性，具有當以第二電極21為基準向第三電極11施加規(guī)定電壓以上的電壓時向高電阻狀態(tài)變化、當以第三電極11為基準向第二電極21施加規(guī)定電壓以上的電壓時向低電阻狀態(tài)變化的特性。另外，在圖2、圖3的結(jié)構(gòu)中，也可以是省略柱體26以及柱體28的任意一方或雙方的結(jié)構(gòu)。另外，構(gòu)成本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置具有的存儲單元的電阻變化元件10不限于具有上述的結(jié)構(gòu)的電阻變化元件，只要至少具有下部電極、電阻變化層、和上部電極的結(jié)構(gòu)的電阻變化元件即可。
此時，電阻變化層的金屬氧化物也可以是由過渡金屬氧化物構(gòu)成，進而，如上所述，也可以具有由氧含有率低的第一電阻變化層13和氧含有率高的第二電阻變化層12構(gòu)成的層疊結(jié)構(gòu)。圖4示出與電阻變化元件10的結(jié)構(gòu)對應(yīng)了的連接關(guān)系的電路圖，即，示出與存儲單元51對應(yīng)的等效電路圖。〔存儲單元的特性〕接著，使用圖5對存儲單元51的動作進行說明。圖5是對于具有圖2的結(jié)構(gòu)的存儲單元51、以與下部布線71相比上部布線70成為高電壓的極性為正來施加了電壓的情況下的電壓與電流的關(guān)系進行實測的特性圖。最初，假設(shè)存儲單元51為高電阻狀態(tài)。對于存儲單元51，若從施加電壓OV起使與上部布線70相比下部布線71成為高電位的負極性的電壓緩慢增加來進行施加，則從C點開始流出電流，電阻變化元件開始從高電阻狀態(tài)向低電阻狀態(tài)變化。進而在直到A點為止向負方向施加電壓，但根據(jù)施加電壓而劇烈地進行低電阻化。之后，保持低電阻狀態(tài)而在施加電壓成為OV之前緩慢地使電壓減少來進行施加。A點由低電阻化時流向電阻變化元件的電流值(在這里是IL)決定。之后，對于存儲單元51，若使上部布線70相對下部布線71成為高電位的正極性的電壓緩慢地增加來進行施加電壓，則從D點開始流出電流，在與低電阻狀態(tài)的到達電壓(A點)大致點對稱的點即B點，電阻變化元件10開始從低電阻狀態(tài)向高電阻狀態(tài)變化。并且，若施加到E點為止時，雖然可以看到電流增加，但若此后降低施加電壓，則與提高施加電壓時相比電流變小，因此可知向高電阻狀態(tài)變化。即，圖5示出的實測數(shù)據(jù)，示出了雙向性的電阻變化特性，即，對于具有圖2的結(jié)構(gòu)的存儲單元51，當以上部布線70的電壓為基準使下部布線71的電壓升高到規(guī)定電壓VLth(C點)以上時向低電阻狀態(tài)變化，當以下部布線71的電壓為基準使上部布線70的電壓升高到規(guī)定電壓VHth (B點)以上時向高電阻狀態(tài)變化，并且，示出了低電阻狀態(tài)的施加電壓(A點)和向高電阻狀態(tài)的變化開始電壓(B點)具有成為大致點對稱的電壓及電流的關(guān)系。因此，高電阻化與低電阻化大體上相同，或需要以其以上的電流進行驅(qū)動。實際上，優(yōu)選高電阻化時施加的電壓的絕對值比低電阻化時施加的電壓的絕對值大。另外，在本存儲單元51中，在從高電阻狀態(tài)向低電阻狀態(tài)變化時，低電阻狀態(tài)的電阻值向低電阻值(A點)變化，該低電阻值(A點)對應(yīng)于利用電阻變化元件10進行電阻變化的規(guī)定電壓(絕對值為VLth以上的電壓)而流過電阻變化元件10的電流值的大小。在這里，關(guān)于低電阻值的設(shè)定使用圖6進行其詳細的說明。圖6是示出電阻變化元件10的電阻變化特性的圖。橫軸是在電阻變化元件10的兩端受到的電壓，縱軸是電阻變化元件10的兩端施加電壓時流向電阻變化元件10的電流。最初電阻變化元件10的電阻狀態(tài)為高電阻狀態(tài)時，其特性在輸入電壓以下部電極14作為基準，在超過-VR的電壓時，成為特性線BH — BO — AO。在以下部電極14作為基準來對電阻變化元件10施加的電壓成為-VR時，開始低電阻化，流向電阻變化元件10的電流增加。此時，在電阻變化元件10中，其電阻值隨著流向電阻變化元件10的電流量而變化以使對該端子間的電壓的大小成為|vr|固定值。即，在對電阻變化元件 ο施加-vr的狀態(tài)下，在Al點示出-1LRWl的最大電流流過的情況下，電阻變化元件10被設(shè)定為具有LRl的特性的斜率的低電阻值，在A2點示出的-1LRW2的最大電流流過的情況下，電阻變化元件10被設(shè)定為具有LR2的特性的斜率的低電阻值，在A3點示出的-1LRW3的最大電流流過的情況下，電阻變化元件10被設(shè)定為具有LR3的特性的斜率的低電阻值。順便說一下，從低電阻狀態(tài)(LR1、LR2、LR3)向高電阻狀態(tài)的電阻變化開始點，在LRl狀態(tài)下成為與設(shè)定為低電阻的Al點的電壓以及電流是原點對稱的BI點，在LR2狀態(tài)下成為與設(shè)定為低電阻的A2點的電壓以及電流是原點對稱的B2點，在LR3狀態(tài)下成為與設(shè)定為低電阻的A3點的電壓以及電流是原點對稱的B3點。本現(xiàn)象能夠確認即使在串聯(lián)連接有通過施加正負的電壓而示出點對稱的特性的電流控制元件29的存儲單元51中也是同樣的特征(參照圖5的A點和B點的對稱性)。根據(jù)以上的情況，為了進行穩(wěn)定的電阻變化動作，在低電阻化中通過電流控制(電流限制)為規(guī)定的電流值而得到規(guī)定的低電阻狀態(tài)，另一方面，在高電阻化中施加與低電阻化逆向的電壓，需要比低電阻化時高電壓且大電流驅(qū)動。另外，在圖5中，即使對存儲單元51施加電壓，低電阻化時(高電阻狀態(tài))從Ov到C點之前的電壓區(qū)間以及高電阻化時(低電阻狀態(tài))從Ov到D點的電壓區(qū)間是明顯地電流也不流動的電壓帶。圖5的C點和D點同電流控制元件29的閾值電壓(以下稱VF)和電阻變化元件10的電阻變化電壓的合計電壓對應(yīng)。在交叉點存儲單元陣列中，優(yōu)選進行如下動作:對選擇存儲單元施加該合計電壓以上的電壓，對非選擇存儲單元在該C點和D點的間進行控制以使工作點出現(xiàn)，并減少流向非選擇存儲單元的漏電流，進行交叉點存儲單元陣列的讀取和寫入的動作。〔交叉點存儲單元陣列和陣列等效電路〕接著，對于交叉點存儲單元陣列的陣列等效電路進行說明。圖7示出圖1A和同樣矩陣狀地配置了存儲單元51的存儲單元陣列結(jié)構(gòu)圖的一個例子。在圖7中，關(guān)于字線24是平行配置有η個的布線WLl WLn，關(guān)于位線25是平行配置有與字線24非接觸(立體的)地正交的m個的布線BLl BLm。電阻變化元件10和電流控制元件29被串聯(lián)連接了的存儲單元51位于字線24和位線25的交點的每一個，電阻變化元件10的一端與對應(yīng)的字線24連接，電流控制元件29的一端與對應(yīng)的位線25連接。即，圖7的存儲單元陣列I由在位線25的方向上排列有η個的存儲單元51、在字線24的方向上排列有m個的存儲單元51的nXm個的存儲單元51所構(gòu)成(m>n)。在交叉點的情況下，在向存儲單元陣列內(nèi)的I比特的選擇存儲單元進行寫入時，針對非選擇存儲單元的干擾(disturb)影響變得最小的存儲單元陣列的形狀是正方形(在圖7中是m=n)。另一方面，在I比特寫入中，經(jīng)由非選擇存儲單元而流過的漏電流與存儲單元陣列的尺寸成比例，存儲單元陣列的尺寸小的一方經(jīng)由非選擇存儲單元而流過的漏電流變少。根據(jù)這些情況，為了最小限度控制干擾影響、削減漏電流，存儲單元陣列優(yōu)選正方形且使尺寸縮小，若設(shè)置為對像這樣小尺寸且正方比特形狀的存儲單元陣列搭載多個墊子、在各墊子單位里寫入各I比特的結(jié)構(gòu)時， 因為對各自的存儲單元陣列需要行地址系以及列地址系的解碼器電路以及驅(qū)動電路，所以在搭載這樣的交叉點型電阻變化非易失性存儲裝置的半導體芯片所占的周邊電路面積增大。因此，作為用于在減輕周邊電路的開銷并防止面積增大、并抑制存儲單元陣列的尺寸的增大的陣列形狀，被考慮優(yōu)選排列多個長方形(例如在圖7中，m>n)的存儲單元陣列的結(jié)構(gòu)。但是，針對非選擇存儲單元的干擾影響作為課題殘留，關(guān)于本課題，后敘其解決手段。圖8是為了對在圖7示出的存儲單元陣列I的陣列等效電路的展開進行說明，模式地表現(xiàn)了以選擇位線和選擇字線為基準在它們之間構(gòu)成的選擇存儲單元和非選擇存儲單元的連接關(guān)系的結(jié)構(gòu)圖。即，圖8是在圖7等效電路中將圖7的結(jié)構(gòu)分成選擇存儲單元30和非選擇存儲單元組進行說明的圖。在圖7的選擇存儲單元30與選擇位線BLl和選擇字線WLl連接。在圖8中，選擇存儲單元30將其一端與選擇位線BLl連接、另一端與選擇字線WLl連接。其它的多個非選擇存儲單元由以下部件構(gòu)成:(I)將存儲單元51的一端連接到選擇位線BLl的(η — I)個第I非選擇存儲單元組190、(2)將存儲單元51的一端連接到選擇字線WLl的(m — I)個第三非選擇存儲單元組192、以及(3)經(jīng)由多個非選擇字線組而與第I非選擇存儲單元組190的存儲單元51的另一端連接，且由經(jīng)由多個非選擇位線組而與第三非選擇存儲單元組192的存儲單元51的另一端連接的(η — I) X Cm — I)個第2非選擇存儲單元組191。第I非選擇存儲單元組190的一個存儲單元51的另一端與(m — I)個第2非選擇存儲單元組191的存儲單元51的一端連接。該第I非選擇存儲單元組190與第2非選擇存儲單元組191的連接關(guān)系的存在(η -1)個。第三非選擇存儲單元組192的一個存儲單元51的另一端與(η — I)個第2非選擇存儲單元組191的存儲單元51的另一端連接。該第三非選擇存儲單元組192與第2非選擇存儲單元組191的連接關(guān)系存在(m — I)個。第I非選擇存儲單元組190的一個存儲單元51與第2非選擇存儲單元組191的Cm -1)個存儲單元51相連接的狀態(tài)在第I非選擇存儲單元組190與第2非選擇存儲單元組191之間存在多個同樣的關(guān)系，因此非選擇字線組的各節(jié)點為大致相同的電壓。并且，第三非選擇存儲單元組192的一個存儲單元51與第2非選擇存儲單元組191的(η — I)個存儲單元51相連接的狀態(tài)在第三非選擇存儲單元組192與第2非選擇存儲單元組191之間存在多個同樣的關(guān)系，因此非選擇位線組的各節(jié)點為大致相同的電壓。因此，圖8所示的等價電路能夠簡化為，使非選擇字線組的全部節(jié)點為一個并使非選擇位線組的全部節(jié)點為一個。由此，圖9示出了簡化了的等效電路。在圖9中，選擇存儲單元30的一端與選擇位線BLl連接，另一端與選擇字線WLl連接。第I非選擇存儲單元193與第I非選擇存儲單元組190等價，并聯(lián)數(shù)為(η — I)個。第2非選擇存儲單元194與第2非選擇存儲單元組191等價，并聯(lián)數(shù)為(η — I) X Cm -1)個。第三非選擇存儲單元195與第三非選擇存儲單元組192等價，并聯(lián)數(shù)為(m — I)個。所述第一非選擇存儲單元193、第二非選擇存儲單元194、和第三非選擇存儲單元195被串聯(lián)連接。不與第2非選擇存儲單元194連接的第I非選擇存儲單元193的另一個端子與選擇位線BLl連接,不與第2非選擇存儲單元194連接的第三非選擇存儲單元195的另一個端子與選擇字線WLl連接。設(shè)將第I非選擇存儲單元193與第2非選擇存儲單元194連接的中間節(jié)點為非選擇字線NSWL， 設(shè)將第2非選擇存儲單元194與第三非選擇存儲單元195連接的中間節(jié)點為非選擇位線NSBL。如以上這樣,表示圖7所示的交叉點存儲單元陣列的選擇存儲單元與非選擇存儲單元之間的關(guān)系的等價電路如圖9所示。以下，對于交叉點存儲單元陣列的任意的選擇存儲單元的寫入特性與選擇存儲單元的I 一 V特性都會涉及經(jīng)由非選擇存儲單元的所謂的漏電流相關(guān)的I 一 V特性。關(guān)于相對于這樣的存儲單元陣列的I 一 V特性的說明，今后為了簡化而使用圖9的等價電路進行說明。〔寫入時的等效電路和1-V特性〕接著，使用圖9的等效電路，對以往的寫入(在這里低電阻化寫入)動作以及其特性使用圖10和圖11進行說明。圖10為示出對于圖9的存儲單元陣列的等價電路、在非選擇字線及非選擇位線為高阻抗狀態(tài)(以下記為Hi — z狀態(tài))下、將I位的選擇存儲單元30在低電阻(LR)狀態(tài)寫入時的狀態(tài)的結(jié)構(gòu)圖。在圖10中，寫入電源197是產(chǎn)生寫入時的電壓(寫入電壓)VPP的電源，在該選擇狀態(tài)中，該輸出端子與選擇比特線BLl電氣地連接。當然也可以進行如下設(shè)置:選擇字線WLl與地(GND)電壓OV電連接，將第I非選擇存儲單元193與第2非選擇存儲單元194連接的非選擇字線(WL)組設(shè)為NW點，其狀態(tài)以H1- z、將同第2非選擇存儲單元194與第三非選擇存儲單元195進行連接的非選擇位線(BL)組的狀態(tài)同樣為H1- z，選擇存儲單元30的一端與選擇位線BLl連接，另一端與選擇字線WLl連接。另外,對圖10的選擇位線BLl施加來自寫入電源197的寫入電壓VPP，對選擇字線WLl施加GND電位。在該狀態(tài)下，在選擇存儲單元30從選擇位線BLl向選擇字線WLl流入LR化電流Isel，在第一非選擇存儲單元193流入從選擇位線BLl流入電流Ib_nw,在第二非選擇存儲單元194以及第三非選擇存儲單元195流過向選擇字線WLl流出的電流Inw_w。在寫入電源197流過對流向所述選擇存儲單元30的電流Isel和流向所述第一非選擇存儲單元193的電流Ib_nw進行合計了的電流Ipp，在GND端子流過對流向所述選擇存儲單元30的電流Isel和流向所述第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w進行合計了的電流Iswl。S卩，從寫入電源197流出的電流Ipp由以下的式I表示，流入GND端子的電流Iswl由以下的式2表示。Ipp=Isel+Ib_nw…式 IIswl=Isel+Inw_w…式 2在這里，由于非選擇WL組與非選擇BL組均為Hi — z狀態(tài)，存在Ib_nw=Inw_w…式 3因此寫入電源197的電流Ipp和GND電流Iswl相同。這里，在認為存儲單元陣列的規(guī)模為同一位線上的比特數(shù)是128比特(η = 128)、同一字線上的比特數(shù)為1024比特(m = 1024)的情況下，圖10中的各非選擇存儲單元的比特數(shù)為，第I非選擇存儲單元193的η — I = 127個與第2非選擇存儲單元194的積，即為(n -1) X (m -1) = 127X 1023個，第三非選擇存儲單元195為m— I = 1023個。圖11示出是所述陣列規(guī)模的情況的低電阻(LR)化寫入時的電壓電流特性(1-V特性)。在圖11中，橫軸是對各存儲單元施加的電壓，縱軸是流過各存儲單元流的電流。在這里，描繪有涉及流過選擇存儲單元30的電流Isel (白三角)、流過第一非選擇存儲單元193的電流Ib_nw (黑三角)、流過第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w (黑三角)的共3個特性線。在圖11中，關(guān)于低電阻化寫入時的寫入電壓VPP，因為將選擇存儲單元30的電阻變化元件10的低阻抗設(shè)定為R1，所以在圖6的特性中將低電阻狀態(tài)的電阻變化元件10的兩端的電壓的大小設(shè)為VR時，流向低電阻狀態(tài)的電阻變化元件10的電流Isela成為Isela=VR/Rl，因此需要將那樣的電流流過的電壓VPPa作為電壓VPP進行施加。根據(jù)圖11為了滿足所述條件，在這里施加VPPa作為寫入電壓VPP (此時，流向選擇存儲單元30的電流 Isel 成為 Isela)。流向第一非選擇存儲單元193的電流Ib_nw的特性在電壓為寫入電壓VPP、并且電流是將Ib_nw=0A的點作為起點時成為圖11的Ib_nw特性。另外，流入第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w的特性在電壓為Ον、并且電流是將Inw_w=0A的點作為起點時成為圖11的Inw_w特性。在施加寫入電壓VPP=VPPa時，流入第二非選擇存儲單元194以及流入第三非選擇存儲單元195的電流是在成為Ib_nw=Inw_w的各特性的交點(NW點的工作點)的電流，該電流的大小成為Ihz。像這樣，在本陣列規(guī)模的存儲單元陣列I中，在向選擇存儲單元30流入低電阻化寫入電流Isela時，流入非選擇存儲單元的漏電流Ihz流過。因此成為從寫入電源197流出的電流Ipp=Isela+Ihz。在將電源電流Ipp內(nèi)、流向選擇存儲單元30的電流Isela的比例定義為寫入效率時，寫入效率K以下式表示。寫入效率K=Isel/Ipp X 100 ( % )從所述電流值尋求本寫入效率K時，K=Isela/ (Isela+Ihz)在圖11的例子中，可判斷僅施加電流的約4分之一以下左右對寫入有貢獻，剩余的約4分之3以上作為漏電流浪費地流過。像這樣，因為來自寫入電源197的施加電流的大部分作為流過非選擇存儲單元的漏電流而被浪費，所以寫入時的消耗電流變得很大。將在施加電流內(nèi)、流入選擇存儲單元的電流的比例即寫入效率設(shè)置較高，與消耗電流的削減相關(guān)聯(lián)。我們發(fā)明者們，找到了能夠解決作為所述課題的寫入的高效率化的一個訪問手法。以下，對于本發(fā)明的交叉點型電阻變化非易失性存儲裝置、其寫入方法、以及讀取方法的實施方式，一邊參照附圖一邊進行說明。另外，以下說明的實施方式全都是示出本發(fā)明的優(yōu)選的一個具體例子。以下的實施方式示出的數(shù)值、形狀、材料、構(gòu)成要素、構(gòu)成要素的配置位置及連接形態(tài)、步驟、步驟的順序等是一個例子，主旨不是對本發(fā)明的限定。本發(fā)明僅由權(quán)利要求的范圍所限定。因而，關(guān)于在以下的實施方式的結(jié)構(gòu)要素中、示出本發(fā)明的最上位的概念的獨立權(quán)利要求沒記載的構(gòu)成要素，達成本發(fā)明的課題不一定必要，但作為進一步構(gòu)成優(yōu)選形態(tài)進行說明。(實施方式I)《多個比特同時寫入的高效率化》使用圖12示出的存儲單元陣列構(gòu)成概要圖對本發(fā)明的實施方式I的交叉點型電阻變化非易失性存儲裝置的寫入手法的概要進行說明。另外，以后說明的寫入手法，作為后述的圖23示出的交叉點型電阻變化非易失性存儲裝置2000具有的寫入電路的功能來實現(xiàn)。即，使用了圖12的以下的寫入手法對于本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置具有的選擇電路以及寫入電路的概念的功能進行了說明，圖12示出其概念圖。在圖12中，各存儲單元51具有圖4示出同樣的結(jié)構(gòu)，矩陣狀地配置在字線24和位線25的交點。對于字線24，WL0 WL (n_l)的η個分別平行地配置在X方向上，對于位線25，BLO BL (m-Ι)的m個平行且與字線24正交地在Y方向配置，在各字線24和各位線25的各交點位置配置存儲單元51來構(gòu)成存儲單元陣列I。在這里，存儲單元陣列I在邏輯上由第一存儲單元組和第二存儲單元組構(gòu)成，其中，所述第一存儲單元組由與某些位連接的存儲單元構(gòu)成，以數(shù)據(jù)存儲作為目的；所述第二存儲單元組與同該第一存儲單元組連接的字線WLO WL (n-Ι)相同的字線WLO WL (n_l)連接的、與其他位線連接的存儲器單元構(gòu)成?，F(xiàn)在，在圖12中，WLl作為選擇字線從字線用寫入電路1502施加地(GND)電壓，為了使至少一個BLO存儲數(shù)據(jù)，作為選擇了的選擇位線被從第一位線用寫入電路1503施加寫入電壓VPP的電源，選擇位于選擇字線WLl和選擇位線BLO的交點的存儲單元260作為數(shù)據(jù)存儲用的(以數(shù)據(jù)存儲作為目的)存儲單元(即，屬于第一存儲單元組1500的存儲單元)，并被執(zhí)行寫入。另一方面，同時，BLl BL7的7比特(A個選擇位線的一個例子)作為用于執(zhí)行用于數(shù)據(jù)存儲的寫入動作或不以數(shù)據(jù)存儲為目的的寫入動作而被選擇了的選擇位線，從第二位線用寫入電路1504施加寫入電壓VPP的電源，位于選擇字線WLl和選擇位線BLl BL7的交點的7比特的存儲單元261 267作為數(shù)據(jù)存儲用或不以數(shù)據(jù)存儲為目的的寫入用存儲單元(即，屬于第二存儲單元組1501的存儲單元)而被選擇，并執(zhí)行與選擇存儲單元260同樣的寫入動作執(zhí)行。因此，至少I比特以數(shù)據(jù)存儲作為目的，其他的比特進行以數(shù)據(jù)存儲作為目的或者不以數(shù)據(jù)存儲作為目的的寫入行為，因此相同字線上的8位((1+A)位的一個例子)作為寫入行為對象位(8位量的選擇存儲單元126)而被選擇。另外，本例子的選擇存儲單元126僅表現(xiàn)著同時被選擇了 8比特的選擇存儲單元260 267 —個例子，因此選擇存儲單元126是選擇了位于與一個選擇字線WLl接連的8個的選擇位線BLO BL7的交點的8個的存儲單元的情況的存儲單元的集合的一個例子，未必是鄰接了的存儲單元。寫入電源197是產(chǎn)生寫入時的電壓(寫入電壓)VPP的電源。產(chǎn)生電壓VPP的寫入電源197內(nèi)置于第一位線用寫入電路1503以及第二位線用寫入電路1504，或者通過第一位線用寫入電路1503以及第二位線用寫入電路1504，并且，通過第一位線用寫入電路1503和BLO之間的第一位線選擇電路(未圖示)以及第二位線用寫入電路1504和BLl BL7之間的第二位線選擇電路(未圖示)，與8個選擇位線BLO BL7電連接。另外，第一位線選擇電路是將第一存儲單元組的一個位線作為第一位線選擇的電路。另外，第二位線選擇電路是將第二存儲單元組的A個(A是I以上的整數(shù))的位線作為第二位線選擇的電路。另一方面，通過字線用寫入電路1502以及字線選擇電路(未圖示)，針對一個選擇字線WLl電連接地(GND)電壓Ον。其他的非選擇位線和非選擇字線分別由所述第一位線選擇電路以及所述第二位線選擇電路、所述字線選擇電路電性地被隔離，成為高阻抗(H1-z)狀態(tài)。即，第一位線選擇電路以及第二位線選擇電路將非選擇位線設(shè)為高阻抗狀態(tài)。另外，字選擇電路是如下電路: 針對存儲單元陣列選擇一個字線作為選擇字線，將其他的非選擇字線設(shè)為高阻抗狀態(tài)。因此，在各選擇存儲單元的兩個端子中，與電流控制元件29相連一方的端子被施加寫入電壓VPP，在與電阻變化元件10相連的另一方的端子被施加GND電壓。由此，低電阻化寫入行為成為8比特同時進行。另外，在與從所述選擇位線向選擇字線流入電流相反時，即使從電流從選擇字線向選擇位線流入時的高電阻化寫入中，也可通過向多個選擇位線電氣地施加地(GND)電壓等的低電壓，對一個選擇字線電氣地施加寫入電壓VPP等的高電壓，來進行8 (即，1+A)比特同時的高電阻化寫入行為。像這樣，在本實施方式中，在對存儲單元陣列進行寫入時，通常對同一字線所連接的(1+A)個存儲單元同時進行寫入。另外，圖12示出的結(jié)構(gòu)圖是示出本發(fā)明的概念的圖，作為其一個例子，示出如下狀態(tài):針對寫入對象存儲單元的I位(第一存儲單元組1500)進行寫入時，對同一字線上的存儲單元7位(第二存儲單元組1501)也以與I位的寫入對象存儲單元相同的偏壓條件進行寫入行為。因此，進行寫入行為的多個選擇存儲單元如果是同樣字線上則可以分離地被選擇。另外，所述第一位線選擇電路和第二位線選擇電路是與后邊示出的圖23的位線解碼器206起到同樣的作用的電路。我們發(fā)明者們找到了連接到像這樣相同字線的多位同時寫入，能夠?qū)崿F(xiàn)寫入的高效率化的寫入手法。接著，使用圖13的等效電路以及示出圖14的存儲單元陣列的1-V特性的圖表對于所述手法的高效率化的理由進行說明。圖13示出示出圖12的8比特的選擇存儲單元260 267和其他的非選擇存儲單元的陣列等效電路和低電阻化寫入電源197 (寫入電壓VPP)和GND電源(Ov)之間的關(guān)系的圖。在圖13中，選擇存儲單元260的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BLO連接。同樣地，第二選擇存儲單元261的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BLl連接。同樣地，第7選擇存儲單元266的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BL6連接。同樣地，第8選擇存儲單元267的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BL7連接。另外，在附圖中省略，但即使對于第三 第六選擇存儲單元，另一方的端子也同樣地分別與選擇位線BL2 BL5連接。另外，第10非選擇存儲單元930的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BLO連接。同樣地，第11非選擇存儲單元931的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BLl連接。同樣地,第16非選擇存儲單元936的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BL6連接。同樣地，第17非選擇存儲單元937的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BL7連接。另外，在附圖中省略，但即使對于第12 第15非選擇存儲單元，另一方的端子也同樣地分別與選擇位線BL2 BL5連接。另外，第二非選擇存儲單元194是在非選擇WL組和非選擇BL組之間所構(gòu)成的存儲單元。第三非選擇存儲單元195是在非選擇BL組和選擇字線WLl之間所構(gòu)成的存儲單元。第二非選擇存儲單元194和第三非選擇存儲單元195根據(jù)選擇存儲單元的個數(shù)其對象數(shù)多少變化。寫入電源197與選擇位線BLO BL7的每一個電連接。另外，選擇字線WLl與地(GND)電源(Ov)電連接。另外，非選擇位線(相當于圖13非選擇BL組)以及非選擇字線(相當于圖13非選擇WL組)成為高阻抗(H1-z)狀態(tài)。在圖14 Ca)以及(b)以I比特寫入時和同樣字線上的8比特同時寫入時進行比較的方式，示出在圖13中示出的本發(fā)明的存儲單元陣列的結(jié)構(gòu)的多位同時寫入動作時的以非選擇字線組(NW點)作為基準的存儲單元陣列的1-V特性的工作點圖。圖14 Ca)是I比特寫入時的特性圖，與圖11相同。圖14 (b)是在圖14 (a)中追記了 8比特同時寫入時的第10 第17非選擇存儲單元930 937流過的電流Ib_nw0 Ib_nw7的總和(相當于Ib_nwX8)的特性圖。在圖14 (a)(以及圖14 (b))中，橫軸是對各存儲單元施加的電壓，縱軸是流過各存儲單元的電流，作為特性線共描繪出如下的共計三條:流過選擇存儲單元30(在圖13中，對應(yīng)于選擇存儲單元260 267的每一個)的電流Isel (白三角、在圖13中以Iseli (i為從O開始的7個整數(shù))同IselO Isel7的每一個對應(yīng))，流過第10 第17非選擇存儲單元930 937的電流Ib_nw (黑三角、在圖13中以Ib_nwi (i為從O開始的7個整數(shù))同Ib_nw0 Ib_nw7的每一個對應(yīng)),流過第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w (黑三角)。為了進行低電阻化寫入，施加VPPa (在圖14 (b)中為VPPi，VPPi=VPPa)作為寫入電壓VPP。此時，流向選擇存儲單元30的電流Isel成為Isela(在圖14的(b)中為Iseli，Iseli=IselaX在流入第10 第17非選擇存儲單元930 937的電流Ib_nw(分別為Ib_nw0 Ib_nw7)的特性中，在電壓是寫入電壓VPP、且電流是將Ib_nw=0A的點作為起點時，成為在圖14 Ca)以及(b)的Ib_nw特性(i)。另外，流入第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w的特性在電壓為Ον、且電流以Inw_w=0A的點作為起點時,成為在圖14 (a)以及(b)的Inw_w特性。在圖14 (a)中，在施加了寫入電壓VPP=VPPa時流過的電流是在成為Ib_nw=Inw_w的各特性的交點(NW點的工作點)的電流,其電流的大小成為Ihz。因此,從寫入電源197流入的電流成為Ipp=Isela+Ihz。在電源電流Ipp內(nèi)，流向選擇存儲單元的電流Isela的比例、即寫入效率K，在圖14 Ca)的例子中成為約25%。另外，在圖14 Ca)中，此時的NW點的工作電壓成為Vnwa。另一方面，在針對同樣選擇字線上的8個存儲單元同時寫入時，按照各選擇位線從電源197施加各個寫入電壓VPP。電流通過第10 17的8組的非選擇存儲單元930 937向非選擇WL組流入，其總和成為I比特寫入時的8倍。因此，因為將I比特寫入時的電流(i)的Ib_nw變?yōu)?倍后的電流(在圖14 (b)的(ii)示出的Ib_nwX8)流向NW點，所以在圖14 (b)示出的特性線(ii)和流向第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w的交點(NW點的工作點2)成為8比特同時寫入時的工作點。集中在此時的NW點的電流成為Ihz8,此時的NW點的電壓上升向到Vnwi(Vnwi>Vnwa)。另外,8比特同時寫入的NW點電壓的上升因為使連接到選擇位線的非選擇存儲單元930 937的存儲單元間電壓下降，所以向使之減輕干擾影響的方向移動。關(guān)于干擾的詳細說明另外后述。在與8比特同時寫入時的各位線相連的第10 17非選擇存儲單元930 937流過的各電流Ib_nwO Ib_nw7相當于在NW點的電壓為Vnwi時的電流,所以成為Ib_nwi。即，I比特寫入時的電流Ib_nwa通過8比特同時進行寫入而減少到Ib_nwi。因此，從寫入電源197流入一個選擇位線的電流Ipp成為Ipp=Iseli+Ib_nwi。在電流Ipp內(nèi)、流向選擇存儲單元的電流Iseli的比例、即寫入效率K，成為K=Iseli/ (Iseli+Ib_nwi),在圖 14 (b)的例子中，成為約 50% 即，可知針對一個選擇存儲單元的寫入效率，在I比特寫入時約25%，在同樣字線上的8比特同時寫入時約50%，通過進行這樣的本發(fā)明的寫入模式，可進行約2倍左右改
善 ο像這樣，對同樣字線上的多個存儲單元同時寫入的手法，在寫入時可削減流入非選擇存儲單元的漏電流，并可在寫入時更加低消耗電流化。另外，對于上述的所述同樣字線上的多位同時寫入是以選擇存儲單元的低電阻化寫入為例進行說明，但即使對在選擇字線施加高電壓、在選擇位線施加低電壓的高電阻化寫入也期待同樣的效果。另外，在所述結(jié)構(gòu)中，是以針對選擇字線施加電壓的方式為例進行說明，但即使在對選擇字線施加恒定電流源的形態(tài)當然也能期待同樣的效果。以下，對于恒定電流的施加的寫入的多位同時寫入的效果進行說明。〔恒定電流施加寫入的多位同時寫入的效果〕有關(guān)本存儲單元51的電阻變化元件10的電阻變化的特征如使用圖6進行說明的那樣，為了進行向穩(wěn)定的低電阻狀態(tài)的電阻變化動作，對選擇存儲單元51進行電流控制(電流限制)以使流過規(guī)定的電流量是重要的。另外，在電壓控制的情況下，電流控制元件29的特性是非線性，因為電流變動針對電壓變動極大，所以以流過的電流量來決定的電阻值控制是困難的。根據(jù)這種情況，在低電阻化寫入時，針對進行了電流控制的情況下的所述同樣字線上的多位同時寫入模式的影響以及效果進行如下說明。在圖15中示出進行施加恒定電流的本發(fā)明的多位同時寫入的情況下的存儲單元陣列I的存儲單元結(jié)構(gòu)概要圖。另外，在圖15中，示出8比特同時寫入的狀態(tài)。圖15相對圖12的存儲單元結(jié)構(gòu)概要圖與選擇位線BLO BL7相連的構(gòu)成要素，僅是只從寫入電源197插入了寫入用恒定電流源210a 210h的部分不相同。因此，在圖15的結(jié)構(gòu)說明中僅設(shè)置與圖12不同的部分?，F(xiàn)在，在圖15中，WLl作為選擇字線從字線用寫入電路1507施加地(GND)電壓，為了使至少一個BLO存儲數(shù)據(jù)，對于選擇了的選擇位線從第一位線用寫入電路1508施加寫入用恒定電流IpsO，位于選擇字線WLl和選擇位線BLO的交點的存儲單元260作為數(shù)據(jù)存儲用(以數(shù)據(jù)存儲作為目的)的存儲單元(即，屬于第一存儲單元組1505的存儲單元)而被選擇，并被執(zhí)行寫入。另一方面，同時，BLl BL7的7比特(A個選擇位線的一個例子)從第二位線用寫入電路1509對用于執(zhí)行用于數(shù)據(jù)存儲的寫入動作或不以數(shù)據(jù)存儲為目的的寫入動作而被選擇了的選擇位線施加寫入恒定電流Ipsl Ips7，位于選擇字線WLl和選擇位線BLl BL7的交點的7比特的存儲單元261 267作為數(shù)據(jù)存儲用或不以數(shù)據(jù)存儲為目的的寫入用存儲單元(即，屬于第二存儲單元組1506的存儲單元)而被選擇，并執(zhí)行與選擇存儲單元260同樣的寫入動作執(zhí)行。因此，至少I位以數(shù)據(jù)存儲作為目的，其他位進行以數(shù)據(jù)存儲作為目的或者不以數(shù)據(jù)存儲作為目的的寫入行為，因此同樣字線上的8比特作為寫入行為對象位(8位量的選擇存儲單元126)而被選擇。另外，本例的選擇存儲單元126僅表現(xiàn)同時選擇了的8比特的選擇存儲單元260 267的一個例子，選擇存儲單元126是選擇了位于一個選擇字線WLl和接連的8個的選擇位線BLO BL7的交點的8個的存儲單元的情況的存儲單元的集合的一個例子，不需要是相鄰的存儲單元。寫入用恒定電流源210a 210h是產(chǎn)生寫入時的電流(寫入電流)IpsO Ips7的電源。內(nèi)置于第一位線用寫入電路1508以及第二位線用寫入電路1509，或者通過第一位線用寫入電路1508以及第二位線用寫入電路1509，進而通過在第一位線用寫入電路1508和BLO之間的第一位線選擇電路(未圖示)以及在第二位線用寫入電路1509和BLl BL7之間的第二位線選擇電路(未圖示)，電連接8個選擇位線BLO BL7來施加產(chǎn)生電流IpsO Ips7的電流源。另外，由寫入用恒定電流源210a 210h供給的電流IpsO Ips7是大體上同樣的電流量。另一方面，通過字線用寫入電路1507以及字線選擇電路(未圖示)，對一個選擇字線WL1，電連接地(GND)電壓0v，其他的非選擇位線和非選擇字線由所述字線選擇電路電隔絕，成為高阻抗(H1-z)狀態(tài)。因此，各選擇存儲單元的兩個端子中，從與電流控制元件29相連的一方的端子施加寫入電流IpsO Ips7，與電阻變化元件10相連的另一方的端子施加GND電壓。由此，8比特同時進行低電阻化寫入行為。另外，與電流從所述選擇位線向選擇字線流入的情況相反，即使在電流從選擇字線向選擇位線流入的情況下的高電阻化寫入中，向多個選擇位線電施加匯總用恒定電流，對一個選擇字線施加電寫入電壓VPP等的高電壓，從而也能夠進行8比特同時的高電阻化寫入行為。另外，圖15示出的結(jié)構(gòu)圖是示出本發(fā)明的概念的圖，作為其一個例子，在對寫入對象存儲單元的I比特(第一存儲單元組)進行寫入時，對同樣字線上的存儲單元7比特(第二存儲單元組)也示出以與I比特的寫入對象存儲單元同樣的偏壓條件進行寫入行為的狀態(tài)。因此，進行寫入行為的多個選擇存儲單元如果是同樣字線上則也可以分離地被選擇。另外，所述第一位線選擇電路和第二位線選擇電路是與后邊示出的圖23的位線解碼器206起到同樣的作用的電路。圖16將圖15的結(jié)構(gòu)概要圖表現(xiàn)為存儲單元陣列等效電路。圖16也是針對圖13的存儲單元陣列等效電路與選擇位線BLO BL7相連的結(jié)構(gòu)要素，僅為只從寫入電源197插入了寫入用恒定電流源的部分不同。如以所述本發(fā)明的多位同時寫入的效果進行說明的那樣，對于I比特寫入同樣字線上的多位同時寫入的寫入效率高，即在流入各選擇位線的電流中、流入選擇存儲器單元的電流的比例變多，由此由施加恒定電流進行由流入電流量決定電阻值的低電阻寫入的情況下，預(yù)想設(shè)定電阻值依賴于同時寫入位數(shù)而不同。
為了確認這種情況，進行了使用了圖16的存儲單元陣列等效電路的寫入模擬。作為模擬的方法，使用如下可變電阻元件模型:在選擇了的電阻變化元件10受到的電壓VR達到規(guī)定的電壓時，電阻變化元件10的電阻值由該電阻變化元件10流過的電流量和VR決定(即，該電阻值成為VR/電流量)。由此，求出針對同時寫入位數(shù)的電阻變化元件10流過的電流和此時的電阻值。在圖17A以及圖17B示出表示該結(jié)果的圖表。圖17A是橫軸表示同時寫入比特數(shù)、縱軸表示在低電阻化寫入對象的選擇存儲單元流過的電流的圖表。根據(jù)圖17A的圖表，相對在I比特寫入中流過選擇存儲單元的電流是111，單元電流隨著同樣字線上的同時寫入位數(shù)增加而增加，在8比特同時寫入時增加到118。圖17B示出根據(jù)圖17A的電流值根據(jù)所述計算方法將低電阻設(shè)定值圖表化的圖。圖17B是橫軸表示同時寫入位數(shù)、縱軸表示低電阻化寫入對象的電阻變化元件的設(shè)定電阻值的圖表。根據(jù)圖17B的圖表，在I比特寫入中流入選擇存儲單元的電流是111，但因為電阻變化元件受到的電壓VR未達到電阻變化所需要的閾值電壓，所以未產(chǎn)生電阻變化(低電阻化)，而成為相當高電阻(HR)狀態(tài)的R11。同時寫入位數(shù)在2位以上時，發(fā)生電阻變化元件的電阻變化(低電阻化)。隨著同時寫入位數(shù)增加，設(shè)定電阻值下降，在8位同時寫入時低電阻化到R18。像這樣，對同樣字線上的多個存儲單元同時寫入的手法，一方面通過寫入效率提高實現(xiàn)低消耗功率效果的同時，在將選擇存儲單元內(nèi)的電阻變化元件10設(shè)定為低電阻狀態(tài)寫入的情況下，能夠有效地進行低電阻化設(shè)定(即，控制電阻變化元件10的低電阻狀態(tài)的電阻值)?？偨Y(jié)以上情況，在本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置中，作為對同樣字線上的多個存儲單元同時寫入時的驅(qū)動方法，能夠考慮以下的方法。即，在構(gòu)成存儲單元陣列的存儲單元由共有字線的兩個存儲單元組、即(i )以數(shù)據(jù)存儲為目的的第一存儲單元組、以及(ii)以數(shù)據(jù)存儲為目的、或不以數(shù)據(jù)存儲為目的的第二存儲單元組構(gòu)成的情況下，對構(gòu)成存儲單元陣列的第一存儲單元組的規(guī)定的存儲單元寫入第一電阻狀態(tài)(高電阻狀態(tài)/低電阻狀態(tài))時，由字線用寫入電路，將第一電壓或第一電流供給到選擇字線，并且，由第一位線用寫入電路，將第三電壓或第三電流供給到第一存儲單元組的一個位線的同時，由第二位線用寫入電路，將第三電壓或第三電流供給到所述第二存儲單元組的A個位線。具體地說，字線用寫入電路向一個選擇字線供給第一電壓，第一位線用寫入電路以及第二位線用寫入電路向選擇位線的每一個供給第三電壓，從而對位于多個選擇位線和一個選擇字線的交點的多個選擇存儲單元在第一電阻狀態(tài)實施同時寫入?；蛘撸志€用寫入電路向一個選擇字線供給第一電壓，第一位線用寫入電路以及第二位線用寫入電路向選擇位線的每一個供給第三電流，從而對位于多個選擇位線和一個選擇字線的交點的多個選擇存儲單元在第一電阻狀態(tài)實施同時寫入。另一方面，對第一存儲單元組的規(guī)定的存儲單元寫入第二電阻狀態(tài)(低電阻狀態(tài)/高電阻狀態(tài))時，在字線用寫入電路，將第二電壓或第二電流供給到選擇字線，并且，在第一位線用寫入電路，將第四電壓或的第四電流向第一存儲單元組的一個位線供給的同時，在第二位線用寫入電路將第四電壓或的第四電流向第二存儲單元組的A個位線供給。具體地說，字線用寫入電路向一個選擇字線供給第二電壓，第一位線用寫入電路以及第二位線用寫入電路向選擇位線的每一個供給第四電壓，從而對位于多個選擇位線和一個選擇字線的交點的多個選擇存儲單元在第二電阻狀態(tài)同時實施寫入?；蛘撸志€用寫入電路向一個選擇字線供給第二電壓，第一位線用寫入電路以及第二位線用寫入電路向選擇位線的每一個供給第四電流，從而對位于多個選擇位線和一個選擇字線的交點的多個選擇存儲單元在第二電阻狀態(tài)同時實施寫入。尤其是，通過對存儲單元施加恒定電流來進行寫入，從而可將電阻變化元件的低電阻狀態(tài)的電阻值設(shè)定為期望的值。在這里，在第一以及第二位線用寫入電路向多個選擇位線的每一個施加電壓時，優(yōu)選施加大體相同(實質(zhì)地相同)電平的電壓。另外，在第一以及第二位線用寫入電路對于多個選擇位線的每一個施加電流時，優(yōu)選供給大體相同(實質(zhì)地相同)電流量的電流。由此，對構(gòu)成存儲單元的電阻變化元件施加的電壓或電流被統(tǒng)一成同樣的值，因此即使是構(gòu)成某個的存儲單元的電阻變化元件，也被設(shè)定為大體相等的高電阻狀態(tài)或低電阻狀態(tài)，可實現(xiàn)穩(wěn)定的與入?！灿糜趯⒎沁x擇存儲單元的干擾最小化的最適合條件〕我們發(fā)明者們，對于存儲單元陣列的陣列縱橫比(與一個位線相連的存儲單元數(shù)η和與一個字線相連的存儲單元數(shù)m之比，或是，構(gòu)成存儲單元陣列的字線的數(shù)量和位線的數(shù)量之比)，從針對非選擇存儲單元內(nèi)的電阻變化元件的寫入干擾(向不想使之電阻變化的電阻變化元件的電阻變化的可能性相關(guān)聯(lián)的電壓等的影響)的觀點出發(fā)，發(fā)現(xiàn)本發(fā)明的針對多位同時寫入模式的最適合的同時寫入位數(shù)。以下，對關(guān)于以使干擾最小化的觀點的同時寫入的最適合的比特數(shù)，參照附圖進行說明。為了對同樣字線上的、多位同時寫入模式的非選擇存儲單元內(nèi)的電阻變化元件10的干擾性進行確認，進行使用了圖18示出的存儲單元等效電路的模擬。圖18的結(jié)構(gòu)包含圖13的結(jié)構(gòu)，將存儲單元陣列的字線的數(shù)量η、同時寫入位數(shù)s作為可變參數(shù)，以發(fā)揮了那些的形式實施了模擬。在這里，關(guān)于圖18的存儲單元等效電路，對與圖13不同的部分進行說明。一個是存儲單元陣列的尺寸，位線的數(shù)量m固定在512 (比特)，字線的數(shù)量η設(shè)為可變，在8 64 (個)的范圍變化。第二個是同時寫入比特數(shù)s設(shè)為可變，以I比特寫入、8比特同時寫入以及16比特同時寫入的3種模式來實現(xiàn)。因為同樣位線上的比特數(shù)〃η〃比特、同樣字線上的比特數(shù)m=512 (比特)的存儲單元陣列的尺寸，所以對于在圖18的各非選擇存儲單元的比特數(shù)，第10、第11，...第(10+s-l)非選擇存儲單元930、931、...(930+s-l)是(η-1)個，第二非選擇存儲單元194是(n-l)X(512-s)個，第三非選擇存儲單元195是(512-s)個。另外，為了判斷干擾性，假設(shè)第10、第11、…第(ΙΟ+s-l)非選擇存儲單元930、931、…(930+s-l)的電阻變化元件10兩端受到的電壓為Vrl，第二非選擇存儲單元194的電阻變化元件10的兩端受到的電壓為Vr2 ，第三非選擇存儲單元195的電阻變化元件10的兩端受到的電壓為Vr3，將那些全部的非選擇存儲單元內(nèi)的電阻變化元件的設(shè)定電阻設(shè)為高電阻(HR)狀態(tài)。接著，對于將存儲單元陣列的字線的數(shù)量η、和同時寫入比特數(shù)s作為可變參數(shù)的所述條件的存儲單元陣列，通過模擬來求出在寫入電源的輸出電壓VPP設(shè)為低電阻化寫入時的4.4ν的情況下的第一(第10、第11 第(10+S-1))非選擇存儲單元、第二非選擇存儲單元、第三非選擇存儲單元內(nèi)各自的各電阻變化元件受到的電壓Vrl、Vr2、Vr3。圖19示出表現(xiàn)該結(jié)果的圖表。圖19 (a)是I比特寫入時的、圖19 (b)是8比特同時寫入時的、圖19 (C)是16比特同時寫入時的將電壓Vrl Vr3的結(jié)果圖表化的圖，各自的橫軸示出存儲單元陣列的字線的數(shù)量n，縱軸示出非選擇存儲單元的電阻變化元件間受到的電壓(O 9x)。另外，本電阻變化元件10的干擾界限電壓如圖19所示，是4xV，各非選擇存儲單元的電阻變化元件間的電壓被共用。在圖19 Ca)的I比特寫入中，可以認為第二非選擇存儲單元194的電阻變化元件間的電壓Vr2以及第三非選擇存儲單元195的電阻變化元件間的電壓Vr3因為低于干擾界限電壓4xV，所以沒有問題，但第IOUU…第(ΙΟ+s-l)非選擇存儲單元930、931、...(930+s-l)的電阻變化元件間的電壓Vrl在某個的字線的數(shù)量(8 64個)也超過干擾界限電壓4xV，受到了干擾的影響。另一方面，可知在圖19 (b)的8比特同時寫入中，第二非選擇存儲單元194的電阻變化元件間的電壓Vr2以及第三非選擇存儲單元195的電阻變化元件間的電壓Vr3低于著干擾界限電壓4xV，所以沒有問題，第IOUl 第(ΙΟ+s-l)非選擇存儲單元930、931、...(930+s-l)的電阻變化元件間的電壓Vrl只是在字線的數(shù)量是8個的情況，是超過干擾界限電壓4xV若干的狀態(tài)，但通過將字線的數(shù)量設(shè)為16個以上，可使干擾的影響最小化。另外，通過該圖19 (b)，可判斷字線的數(shù)量是64個的情況，在電壓Vrl、Vr2、Vr3的全部，非選擇存儲單元的電阻變化元件間的電壓最低?，F(xiàn)在，將在該圖19 (b)示出的64個的字線和512個位線構(gòu)成的存儲單元陣列的8比特同時寫入稱為事例(A)。另一方面，可知在圖19 (C)的16比特同時寫入中，因為在第10、11 第(10+s-l)非選擇存儲單元930、931、…(930+s-l)的電阻變化元件間的電壓Vrl、第二非選擇存儲單元194的電阻變化元件間的電壓Vr2、以及第三非選擇存儲單元195的電阻變化元件間的電壓Vr3的任一個都低于干擾界限電壓4xV，所以不存在干擾的影響。另外，從該圖19 (C)可判斷在字線的數(shù)量是32個的情況下，Vrl、Vr2、Vr3的全部在非選擇存儲單元的電阻變化元件間的電壓最低?，F(xiàn)在，將該圖19 (c)示出的32個的字線和512個位線構(gòu)成的存儲單元陣列的16比特同時寫入稱為事例(B)。在所述事例(A)中，S卩，在圖19 (b)示出的8比特同時寫入中，可知在3個電壓Vrl Vr3中最高的電壓變?yōu)樽畹偷淖志€的數(shù)量為64個(圖中的虛線圈)，字線的數(shù)量64個(位線的數(shù)量是512個)存儲單元陣列的尺寸，因非選擇存儲單元的電阻變化元件的干擾的影響被最均一化。反過來看，可以說在存儲單元陣列的尺寸是512位線X64字線的情況下，干擾的影響被最均一化的同時寫入比特數(shù)是8比特。在所述事例(B)中，即，在圖19 (C)示出的16比特同時寫入中，如3個電壓Vrl Vr3中最高的電壓變得最低的字線的數(shù)量成為32個(圖中的虛線圈河知，字線的數(shù)量是32個(位線的數(shù)量512個)存儲單元陣列的尺寸，因非選擇存儲單元的電阻變化元件的干擾的影響被最均一化。反過來看，存儲單元陣列的尺寸是512位線X32字線的情況下，可以說干擾的影響被最均一化的同時寫入比特數(shù)是16比特。在這些的事例(A)以及(B)的最適合的同時寫入比特數(shù)S、構(gòu)成存儲單元陣列的位線的數(shù)量m和字線的數(shù)量η用單純的關(guān)系式來求出，該式為:同時寫入比特數(shù)S=位線的數(shù)量m/字線的數(shù)量η...式4。根據(jù)所述式4發(fā)現(xiàn)存儲單元陣列的尺寸和最適合同時寫入比特數(shù)的關(guān)系被如下考慮。在存儲單元陣列的尺寸是長方比特形狀(n〈m)的情況下，在將所述長方比特形狀的存儲單元陣列劃分為正方比特形狀時的正方比特形狀的陣列的數(shù)，相當于最適合的同時寫入比特數(shù)s (=m/n)。使用示出8比特同時寫入稱為最適合的例子的圖20B、16比特同時寫入稱為最適合的例子的圖20C來說明本內(nèi)容。關(guān)于圖20B的存儲單元陣列，因為存儲單元陣列的尺寸是nXm=64WLX512BL，所以將此劃分為64WLX64BL的正方比特形狀陣列時，該個數(shù)成為8個。因此，可知因為這個(8個)與所述的干擾的影響被最均一化的同時寫入比特的數(shù)量(由圖19 (b)說明)相同，所以正方比特形狀陣列的數(shù)=同時寫入比特數(shù)S。其次，對于圖20C的存儲單元陣列，因為存儲單元陣列的尺寸是nXm=32WLX512BL，所以將此區(qū)分為32WLX32BL的正方比特形狀陣列時，該數(shù)量成為16個。因此，可知因為這個(16個)與所述的干擾的影響被最均一化的同時寫入比特的數(shù)量(由圖19 (c)說明)相同，所以正方比特形狀陣列的數(shù)=同時寫入比特數(shù)S。總之，根據(jù)將字線WL的數(shù)量作為參數(shù)而起作用的非選擇存儲單元內(nèi)的電阻變化元件10受到的電壓特性(圖19 (b)，圖19 (C))示出的、干擾的影響成為最小的例子和陣列分割圖(圖20B，圖20C)的關(guān)聯(lián)，可知將每個正方比特形狀陣列(位線數(shù)=字線數(shù)的存儲單元陣列)寫入I比特的單元情況下，干擾的影響被最均一化。反過來表現(xiàn)時，可以說針對I比特寫入的干擾的影響被最均一化的陣列形狀是正方比特形狀陣列(可認為符合圖20A、20B、20C的每一個)。因此，在本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置具有的選擇電路中，將向Y方向延伸的多個位線的數(shù)量設(shè)為M，將向與Y方向立體地交叉的X方向延伸的多個字線數(shù)量設(shè)為N (M>N)時，優(yōu)選Μ/N個的選擇位線，作為同時選擇的多個選擇位線。由此，可將在多位同時寫入的非選擇存儲單元的干擾的影響抑制為最小限度。g卩，由第一位線選擇電路從構(gòu)成存儲單元的(以數(shù)據(jù)存儲作為目的)第一存儲單元組選擇一個位線、同時由第二位線選擇電路從構(gòu)成存儲單元的第二存儲單元組選擇A個(A為I以上的整數(shù))的位線的情況下，上述A優(yōu)選使預(yù)先決定了的固定值，S卩，依存于M和N而固定的值。更具體地說，上述A優(yōu)選M/N-1。此時，同時被選擇的選擇位線的數(shù)量成為M/N。由此，可將多位同時寫入的非選擇存儲單元的干擾的影響抑制為最小限度。另外，優(yōu)選在如下條件內(nèi)設(shè)定:以如圖19示出的存儲單元的干擾特性等所規(guī)定的干擾界限電壓做為基準，對于位于由所述字線選擇電路非選擇的非選擇字線以及由所述第一位線選擇電路和所述第二位線選擇電路所選擇的選擇位線的交點的、與選擇位線連接的非選擇存儲單元， 將選擇位線的數(shù)量規(guī)定為B個以上(B為整數(shù))，以使非選擇存儲單元的施加電壓成為所述干擾界限電壓以下，對于位于由所述字線選擇電路所選擇的選擇字線以及由所述第一位線選擇電路和所述第二位線選擇電路成為非選擇的非選擇位線的交點的、與選擇字線連接的非選擇存儲單元，在將選擇位線的數(shù)量規(guī)定為C (C為整數(shù))個以下的情況下，選擇位線的總數(shù)量(A+1)為B <(A+1) ( C，以使非選擇存儲單元的施加電壓成為所述干擾界限電壓以下。即，在存儲單元陣列內(nèi)中，向作為與選擇字線以外的非選擇字線、和由第一位線選擇電路以及第二位線選擇電路所選擇的選擇位線連接的存儲單元的第一非選擇存儲單元組施加的電壓，為了是預(yù)先決定了的干擾電壓以下，而將應(yīng)該同時選擇位線的數(shù)量設(shè)為B個以上，并且向作為與選擇字線、和選擇位線以外的非選擇位線連接的存儲單元的第二非選擇存儲單元組施加的電壓，為了是預(yù)先決定了的干擾電壓以下，而將應(yīng)該同時選擇的位線的數(shù)量為C個以下(C為整數(shù))時，由第一位線選擇電路以及第二位線選擇電路所選擇的位線的數(shù)量(A+1),優(yōu)選滿足B ( (A+1) ( Co通過以上的說明，對每個正方比特形狀的存儲單元陣列寫入I比特的存儲單元的情況下，因為連接到所述正方比特形狀的存儲單元陣列內(nèi)的選擇字線的非選擇存儲單元的施加電壓和連接到選擇位線的非選擇存儲單元施加電壓成為大體相等地被均一化的狀態(tài)，所以可將干擾的影響設(shè)定為最小限度。全體的存儲單元陣列因為設(shè)為長方比特形狀陣列，所以通過多位同時寫入的比特數(shù)，也可以決定同時寫入比特數(shù)以使將長方比特形狀陣列有效地成為多個正方比特形狀陣列或與此接近的形狀。即使在通過追加冗余用比特和ECC用的奇偶校驗位等，有效的存儲單元陣列的形狀未成為正方比特形狀陣列的情況下，寫入的存儲單元的每I比特的有效的存儲單元陣列內(nèi)的、與選擇字線連接的非選擇存儲單元的施加電壓和連接到選擇位線的非選擇存儲單元的施加電壓如果在干擾界限電壓以下，則有效的陣列形狀也可以是長方比特形狀。如以上所述，以對于長方比特形狀的存儲單元陣列最適合的比特數(shù)進行多位同時寫入時，可帶來以下的效用。.通過提高每I比特的向選擇存儲單元流入的電流效率，可充分的寫入，電力消耗也變得有效。.對非選擇存儲單元的干擾影響被均一化，可穩(wěn)定性地保存數(shù)據(jù)。.通過寫入的方法的可實現(xiàn)訪問的高速化。總結(jié)來說，針對同樣字線上的多個存儲單元的多位同時寫入，削減流過非選擇存儲單元的漏電流，實現(xiàn)對選擇存儲單元的高的寫入效率，并且，對長方比特形狀的存儲單元陣列(位線的數(shù)量m，字線的數(shù)量n，n<m)以最適合的比特數(shù)(s=m/n)，進行多位同時寫入，從而實現(xiàn)將針對非選擇存儲單元的干擾的影響抑制為最小限度，進而能夠提供可高速寫入的、交叉點型電阻變化非易失性存儲裝置。另外，所述存儲單元陣列，通常也具有根據(jù)各種的目的模擬存儲單元和冗余用存儲單元等的。因此，也存在同時寫入比特數(shù)s=m/n不能以整數(shù)除盡的情況。這種情況下，考慮本發(fā)明的宗旨，也可以在電路設(shè)計和布置設(shè)計可能的范圍內(nèi)、并且，設(shè)定為與m/n接近的整數(shù)的同時寫入比特數(shù)。另外，在此前的實施方式中，使用如圖1A示出的單層交叉點存儲單元陣列針對同樣字線上的多個存儲單元的多位同時寫入方法進行說明，但對于如圖1B示出的多層交叉點存儲單元陣列，通過選擇規(guī)定的同一層的多數(shù)的存儲單元的形態(tài)(例如，為了選擇規(guī)定的層的一個位線，并選擇與所述選擇位線連接的同一層的多個的存儲單元，通過選擇與所述選擇存儲單元的另一方端子連接的同一層的多個位線，將其他的字線以及位線設(shè)為高阻抗狀態(tài)，從而對在同一層的多個選擇存儲單元同時進行寫入)，可適用同樣的多位同時寫入方法。S卩，在本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置具有的存儲單元陣列中，在多個位線和多個字線的交點位置的每一個配置存儲單元而構(gòu)成的層，也可以是在與X方向以及Y方向正交的Z方向?qū)盈B而構(gòu)成的多層結(jié)構(gòu)的交叉點型的存儲單元陣列。此時，交叉點型電阻變化非易失性存儲裝置具有的選擇電路，將屬于同樣的層的多個位線作為選擇位線選擇的同時，將選擇位線屬于的層在所述Z方向?qū)儆卩徑拥膶拥囊粋€字線(S卩，在一端與選擇位線連接的存儲單元的另一端連接有字線)選擇為選擇字線。由此，即使在多層的存儲單元陣列中，對在同一層(即，由鄰接的位線的層和字線的層構(gòu)成的一個層)的多個選擇存儲單元也能夠同時進行寫入。(實施方式2)《多位同時寫入的寫入穩(wěn)定化方法》我們發(fā)明者們，關(guān)于使針對所述同樣字線上的多個存儲單元的多位同時寫入應(yīng)用于交叉點型電阻變化非易失性存儲裝置的情況下，對本發(fā)明的多位同時寫入的穩(wěn)定性的寫入方法進行了研究。將以下的內(nèi)容作為實施方式2，進行說明。在交叉點型電阻變化非易失性存儲裝置的數(shù)據(jù)通常情況下以多個比特成為一個匯總的字節(jié)(例如，8比特的匯總)和字(例如，16比特的匯總)的形式訪問(輸入輸出)。在這里為了說明的簡單化，對于將8比特數(shù)據(jù)作為一個匯總的字節(jié)寫入動作進行說明。圖21(a)以示出字節(jié)寫入時的概要的例子，示出任意的寫入輸入數(shù)據(jù)的一個例子，圖21 (b)示出所述輸入數(shù)據(jù)內(nèi)的"O"數(shù)據(jù)寫入(例如示出低電阻(LR)化寫入)時的數(shù)據(jù)例子，圖21 (c)示出所述輸入數(shù)據(jù)的內(nèi)的〃1"數(shù)據(jù)寫入(例如高電阻(HR)化寫入)時的數(shù)據(jù)例子。圖21 Ca)示出的寫入的一個例子，作為DO D7是〃01000101〃的8比特數(shù)據(jù)。如這個例子所示，寫入輸入數(shù)據(jù)因為成為"O"和"?；煸谝黄鹆说男问?，所以在使用了寫入電流的方向變化的本電阻變化元件的交叉點存儲單元陣列中，需要將選擇位線和選擇字線的寫入電壓設(shè)定為與低電阻化寫入和高電阻化寫入不同的狀態(tài)。因此，對一個輸入數(shù)據(jù)，分為"O"數(shù)據(jù)部分和"Γ數(shù)據(jù)部分，需要在不同的定時通過進行寫入的時間分割方法來實施。圖21 (b)，僅將圖21 (a)的內(nèi)的"O"數(shù)據(jù)提出來的數(shù)據(jù)作為數(shù)據(jù)單元寫入比特(數(shù)據(jù)單元寫入部)，并在WO W7示出。另外，圖21 (c)僅將圖21 (a)的內(nèi)的〃 1〃數(shù)據(jù)提出來的數(shù)據(jù)作為數(shù)據(jù)單元寫入比特，在WO W7示出。在圖21 (b)、圖21 (C)示出的WO W7數(shù)據(jù)單元寫入比特部的狀態(tài)中，〃 0〃或〃 1〃數(shù)據(jù)的數(shù)根據(jù)輸入數(shù)據(jù)的內(nèi)容而時時不同。例如，在考慮"O"數(shù)據(jù)的情況下，在某輸入數(shù)據(jù)中，〃0〃數(shù)據(jù)的數(shù)量既有僅I比特的情況，又有為8比特的情況。像這樣，根據(jù)輸入數(shù)據(jù)的內(nèi)容，在同時寫入的"O"或"1〃的比特數(shù)不同時，如圖17B說明了的寫入電阻值的同時寫入比特數(shù)的依存性所知，產(chǎn)生寫入的電阻變化元件10的電阻值存在較大不均衡的課題。發(fā)明者們?yōu)榱私鉀Q本課題，使寫入后的電阻變化元件10的電阻值穩(wěn)定化，設(shè)計了使經(jīng)常寫入比特數(shù)成為一定的 那樣的結(jié)構(gòu)。使用圖21 (b)、圖21 (c)示出的補償單元寫入部，對本結(jié)構(gòu)基本的想法的進行說明。圖21 (b)示出〃0〃寫入的結(jié)構(gòu)概要。如該圖21 (b)所示，除了先說明的8比特數(shù)據(jù)單元寫入部之外，還另外設(shè)立有7比特的補償單元寫入部。想進行數(shù)據(jù)單元寫入部的〃0〃寫入的比特是WO、W2、W3、W4、W6的5比特，將在補償單元寫入部的〃0〃寫入的寫入比特數(shù)設(shè)為3比特，以在數(shù)據(jù)單元寫入部和補償單元寫入部的"O"寫入的比特數(shù)的合計通常成為8比特的那樣，以在數(shù)據(jù)單元寫入部的"O"寫入的比特數(shù)(在該例子中為5比特)為基準，控制在補償單元寫入部的"O"寫入的比特數(shù)(在該例子中為3比特)。圖21 (C)的〃1〃寫入的結(jié)構(gòu)也根據(jù)同樣的想法，使用7比特的所述補償單元寫入部，在數(shù)據(jù)單元寫入部的想進行"1〃寫入的比特W1、W5、W7的3比特，將在補償單元寫入部的〃1〃寫入的寫入比特數(shù)設(shè)為5比特，以數(shù)據(jù)單元寫入部和補償單元寫入部的〃1〃寫入的比特數(shù)的合計通常成為8比特的那樣，以在數(shù)據(jù)單元寫入部的〃1〃寫入的比特數(shù)(在該例子中為3比特)為基礎(chǔ)，控制在補償單元寫入部的〃1〃寫入的比特數(shù)(在該例子中為5比特)。圖22A以及圖22B示出數(shù)據(jù)單元部251以及補償單元部252的存儲單元陣列250的構(gòu)成。使用圖22A以及圖22B，對更具體的寫入動作進行說明。在圖22A以及圖22B中，數(shù)據(jù)單元部251是如下的存儲單元陣列:平行且均等地對多個字線進行布線，平行且均等地對與所述字線正交做的多個位線進行布線，配置與字線和位線的交點位置對應(yīng)的字線和位線連接的的存儲單元51。補償單元部252是如下的存儲單元陣列:平行且均等地對多個字線進行布線，平行且均等地對與所述字線正交的多個位線進行布線，配置與字線和位線的交點位置對應(yīng)的字線和位線連接的存儲單元51。數(shù)據(jù)單元部251和補償單元部252的每一個字線分別被連接(共享)，因此一起構(gòu)成為一個存儲單元陣列250。在圖22A示出的"O"寫入的情況下，選擇一個字線，在與所述選擇字線相連的存儲單元51內(nèi)，與圖21 (b)的〃0〃寫入相當?shù)?比特(W0、W2、W3、W4、W6)作為數(shù)據(jù)單元部251內(nèi)的選擇存儲單元(黑圓)，由(多個)位線選擇來選擇寫入，與圖21 (b)的補償單元寫入相當?shù)?比特(S0、S1、S2)作為補償單元部252內(nèi)的選擇存儲單元(黑圓)，由(多個)位線選擇來選擇寫入。對向數(shù)據(jù)單元部251和補償單元部252的同時寫入比特數(shù)通常成為8比特固定的那樣，基于在數(shù)據(jù)單元寫入部的"O"寫入的比特數(shù)，控制在補償單元寫入部的"O"寫入的比特數(shù)。在圖22B示出的〃1〃寫入的情況下，選擇一個字線，在與所述選擇字線相連的存儲單元51內(nèi)，與圖21 (c)的〃1〃寫入相當?shù)?比特(Wl、W5、W7)作為數(shù)據(jù)單元部251內(nèi)的選擇存儲單元(黑圓)，由(多個)位線選擇寫入，與圖21 (c)的補償單元寫入相當?shù)?比特(S0、S1、S2、S3、S4)作為補償單元部252內(nèi)的選擇存儲單元(黑圓)，由(多個)位線選擇寫入選擇。對向數(shù)據(jù)單元部251和補償單元部252的同時寫入比特數(shù)在這種情況下通常也成為8比特固定的那樣，基于在數(shù)據(jù)單元寫入部的〃1〃寫入的比特數(shù)，控制在補償單元寫入部的〃1〃寫入的比特數(shù)。因此，〃0，1〃混在一起了的寫入輸入數(shù)據(jù)，被分割為"0〃寫入和〃1〃寫入的數(shù)據(jù)，在每個中決定補償單元寫入比特數(shù)，將數(shù)據(jù)單元部以及補償單元部的選擇存儲單元作為對象，實施"O"數(shù)據(jù)寫入的多位同時寫入，接著相繼地實施"Γ數(shù)據(jù)寫入的多位同時寫入。另外， 所述補償單元寫入部假設(shè)進行與數(shù)據(jù)單元寫入部同樣的寫入行為，而與補償單元寫入部的存儲單元的狀態(tài)無關(guān)。另外，包含非選擇字線以及補償單元部252，在"0〃寫入時的"0〃寫入對象的位線以外和〃1"寫入時的〃1"寫入對象的位線以外成為高阻抗(H1-z)狀態(tài)。像這樣，基于在數(shù)據(jù)單元寫入部的寫入比特數(shù)，控制在補償單元寫入部的寫入比特數(shù)，將合計的同時寫入比特數(shù)通常設(shè)置為固定，從而能夠使在數(shù)據(jù)單元部的寫入對象的電阻變化元件10的設(shè)定電阻值穩(wěn)定。S卩，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置具有的存儲單元陣列，在多個位線中，包含作為與一部分的多個位線對應(yīng)的存儲單元的集合的數(shù)據(jù)單元部251 ;以及作為與其他的一部分的多個位線對應(yīng)的存儲單元的集合的補償單元部252。并且，交叉點型電阻變化非易失性存儲裝置具有的選擇電路，將數(shù)據(jù)單元部251和補償單元部252共用的一個字線作為選擇字線來進行選擇的同時，以將從構(gòu)成數(shù)據(jù)單元部251的多個位線選擇的選擇位線和從構(gòu)成補償單元部252的多個位線選擇的選擇位線的合計數(shù)量成為固定(優(yōu)選m/n個)的方式,從構(gòu)成數(shù)據(jù)單元部251的多個位線選擇選擇位線,從構(gòu)成補償單元部252的多個位線選擇選擇位線。具體地說，選擇電路在對數(shù)據(jù)單元部251的多個存儲單元的每一個寫入"O"時，將數(shù)據(jù)單元部251和補償單元部252共用的一個字線選擇為選擇字線的同時，以從構(gòu)成數(shù)據(jù)單元部251的多個位線選擇的選擇位線、和從構(gòu)成補償單元部252的多個位線選擇的選擇位線的合計數(shù)量(上述的A+1)成為固定(優(yōu)選m/n個)的方式，從構(gòu)成數(shù)據(jù)單元部251的多個位線選擇成為寫入的對象的選擇位線，并從構(gòu)成補償單元部252的多個位線選擇選擇位線。另外，寫入電路對由選擇電路所選擇了的、位于構(gòu)成數(shù)據(jù)單元部251的選擇位線以及構(gòu)成補償單元部252的選擇位線和一個選擇字線的交點的多個存儲單元的每一個同時寫入"O"。另一方面，選擇電路在對數(shù)據(jù)單元部251的多個存儲單元的每一個寫入"1〃時，將數(shù)據(jù)單元部251和補償單元部252共用的一個字線作為選擇字線進行選擇的同時，以從構(gòu)成數(shù)據(jù)單元部251的多個位線選擇的選擇位線、和從構(gòu)成補償單元部252的多個位線選擇的選擇位線的合計數(shù)量(上述的A+1)成為固定(優(yōu)選m/n個)的方式，從構(gòu)成數(shù)據(jù)單元部251的多個位線選擇成為寫入對象選擇位線，從構(gòu)成補償單元部252的多個位線選擇選擇位線。另外，寫入電路對由選擇電路所選擇了的、位于構(gòu)成數(shù)據(jù)單元部251的選擇位線以及構(gòu)成補償單元部252的選擇位線和一個選擇字線的交點的多個存儲單元的每一個同時寫入"I"。像這樣，對于數(shù)據(jù)單元部251和補償單元部252通過對同時寫入的"O"或"1〃的合計的比特數(shù)設(shè)為固定(優(yōu)選m/n個)，可對數(shù)據(jù)單元部寫入含有任意的數(shù)量的"O"(或者任意的數(shù)量的"I")的多位數(shù)據(jù)的同時，可使構(gòu)成數(shù)據(jù)單元部的寫入對象的存儲單元的電阻變化元件10的設(shè)定電阻值穩(wěn)定。圖23是示出將針對同樣字線上的多個存儲單元的多位同時寫入進行具體化的交叉點型電阻變化非易失性存儲裝置2000的電路塊結(jié)構(gòu)的一個例子的圖。使用圖23對多位同時寫入的電路結(jié)構(gòu)以及其動作進行說明。該交叉點型電阻變化非易失性存儲裝置2000在功能上具有以下的結(jié)構(gòu)。即，該交叉點型電阻變化非易失性存儲裝置2000具有交叉點型的存儲單元陣列(存儲單元陣列(存儲單元部)203以及補償單元部252)，該交叉點型的存儲單元陣列由在向Y方向延伸的M個(M為整數(shù))位線和向X方向延伸的N個(N為整數(shù)，且且M>N)字線的交點位置的每一個排列有存儲單元來構(gòu)成，其中，所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性。在這里，構(gòu)成存儲單元陣列的存儲單元被分為第一存儲單元組(例如，存儲單元陣列(數(shù)據(jù)單元部)203的一部分)、和與連接第一存儲單元組的字線同樣的字線連接的第二存儲單元組(例如，存儲單元陣列(數(shù)據(jù)單元部)203的另外的一部分、或者，補償單元部252)。進而，該交叉點型電阻變化非易失性存儲裝置2000具有:對存儲單元陣列，將一個字線選擇為選擇字線的字線選擇電路(字線解碼器/驅(qū)動器205);將第一存儲單元組的一個位線作為第一選擇位線來選擇的第一位線選擇電路(位線解碼器206);將包含選擇字線上的存儲單元的第二存儲單元組的A個(A是I以上的整數(shù))的位線作為第二選擇位線來進行選擇的第二位線選擇電路(位線解碼器206，或者補償寫入電路211具有的選擇電路)；對第一以及第二存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)進行寫入通過選擇字線供給第一電壓或第一電流、為了在第二電阻狀態(tài)進行寫入通過選擇字線供給第二電壓或第二電流的字線用寫入電路(字線解碼器/驅(qū)動器205，寫入用電源218);對第一存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)進行寫入通過由第一位線選擇電路選擇的第一選擇位線供給第三電壓或的第三電流、為了在第二電阻狀態(tài)進行寫入通過由第一位線選擇電路選擇的第一選擇位線供給第四電壓或的第四電流的第一位線用寫入電路(寫入電路210、寫入用電源218);對第二存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)寫入通過由第二位線選擇電路選擇的第二選擇位線供給第三電壓或的第三電流、為了在第二電阻狀態(tài)寫入通過由第二位線選擇電路選擇的第二選擇位線供給第四電壓或的第四電流的第二位線用寫入電路(寫入電路210、寫入用電源218、寫入比特數(shù)控制電路209、補償寫入電路211)。并且，該交叉點型電阻變化非易失性存儲裝置2000作為寫入動作，在對第一存儲單元組的規(guī)定的存儲單元寫入第一電阻狀態(tài)的情況下，字線用寫入電路將第一電壓或第一電流供給選擇字線，并且，第一位線用寫入電路向第一存儲單元組的一個位線供給第三電壓或第三電流的同時，第二位線用寫入電路向第二存儲單元組的A個位線供給第三電壓或的第三電流，另一方面，在對第一存儲單元組的規(guī)定的存儲單元寫入第二電阻狀態(tài)的情況下，字線用寫入電路向選擇字線供給第二電壓或第二電流，并且，第一位線用寫入電路向第一存儲單元組的一個位線供給第四電壓或的第四電流的同時，第二位線用寫入電路向第二存儲單元組的A個位線供給第四電壓或的第四電流。進而，該交叉點型電阻變化非易失性存儲裝置2000作為讀取用而具有:為了讀取存儲數(shù)據(jù)，對第一以及第二存儲單元組的被選擇了的存儲單元通過選擇字線，供給第五電壓的字線用讀取電壓產(chǎn)生電路(具有字線解碼器/驅(qū)動器205的電源);為了讀取存儲數(shù)據(jù)，對第一存儲單元組的被選擇了的存儲單元通過由第一位線選擇電路所選擇的第一選擇位線，供給第六電壓或第六電流的第一讀取電路(傳感放大器212);以及為了讀取存儲數(shù)據(jù)，對與第二存儲單元組的被選擇了的存儲單元通過第二位線選擇電路所選擇的第二選擇位線，供給第六電壓或的第六電流的至少一個第二讀取電路(傳感放大器212)。并且，該交叉點型電阻變化非易失性存儲裝置2000作為讀取動作而讀取第一以及第二存儲單元組的規(guī)定的存儲單元時，字線用讀取電壓產(chǎn)生電路向選擇字線供給第五電壓，并且第一讀取電路向第一存儲單元組的一個位線供給第六電壓或的第六電流的同時，第二讀取電路向第二存儲單元組的A個位線供給第六電壓或的第六電流。這些結(jié)構(gòu)要素的詳細情況如下。在圖23中，存儲單元陣列203是圖22k以及圖22B的數(shù)據(jù)單元部251的存儲單元陣列的一個例子，例如具有64WLX 512BL的尺寸，將陣列區(qū)域8分割(例如分割為64BL單位)的塊204對位線進行分割。即，在本實施方式中，因為將同時寫入比特數(shù)作為8比特，所以將陣列區(qū)域8分割。該存儲單元陣列203在典型的情況下相當于包含以數(shù)據(jù)存儲作為目的第一存儲單元的第一存儲單元組。但該存儲單元陣列203也可以包含以數(shù)據(jù)存儲作為目的或不以數(shù)據(jù)存儲作為目的的第二存儲單元組。補償單元部252是圖22k以及圖22B的補償單元部252的存儲單元陣列(補償用存儲單元陣列的塊)，例如具有64WLX7BL的尺寸，與構(gòu)成數(shù)據(jù)單元部的存儲單元陣列203共用各字線。該補償單元部252在典型的情況下構(gòu)成不以數(shù)據(jù)存儲作為目的第二存儲單元組。字線解碼器/驅(qū)動器205相當于字線選擇電路以及字線用讀取電壓產(chǎn)生電路，是對字線WLO WL (η-1)〔例如n=64〕進行選擇性驅(qū)動的電路。位線解碼器206相當于第一以及第二位線選擇電路，是選擇作為數(shù)據(jù)單元部的存儲單元陣列203的位線BLOO BL7 (h_l)〔h是各自被分割了的BL數(shù)量，例如h=64〕的解碼器電路，與塊204的8塊(塊O 塊7)的每一個對應(yīng)，選擇各塊204內(nèi)的位線的內(nèi)的一個，所有塊合計最大選擇8個，其他的非選擇位線設(shè)定為高阻抗狀態(tài)。數(shù)據(jù)輸入電路207是接受輸入端子Din (i)〔 i=0 7〕的輸入數(shù)據(jù)的8比特的輸入電路。數(shù)據(jù)鎖定電路208是對數(shù)據(jù)輸入電路207的輸出進行鎖定的8比特量的鎖定電路。寫入電路210相當于第一以及第二位線用寫入電路，是根據(jù)數(shù)據(jù)鎖定電路208的輸出數(shù)據(jù)信號選擇地產(chǎn)生寫入電壓(或電流)的8比特量的寫入電路。在這里，對寫入對象位的位線通過位線解碼器206施加寫入電路210的輸出WD (i)。寫入比特數(shù)控制電路209相當于構(gòu)成第二位線用寫入電路的一部分的電路，根據(jù)數(shù)據(jù)鎖定電路208的輸出，輸出用于將由各塊204對應(yīng)了的位線解碼器206地址決定的位線選擇設(shè)定為有效或無效(在有效的情況下，向選擇位線傳遞寫入電路210的輸出WD (i)狀態(tài)，在無效的情況下，將位線設(shè)定為高阻抗狀態(tài))的位線解碼器控制信號Went (i)，將對補償單元部252的寫入對象比特數(shù)信息信號作為Wbit (j)〔j=0 2〕來輸出。補償寫入電路211是如下的電路:相當于構(gòu)成第二位線用寫入電路的一部分的電路，接受所述寫入對象比特數(shù)信息信號Wbit( j)來選擇補償單元部252內(nèi)的寫入對象位線，并施加寫入電壓(或電流)，兼有位線解碼器和寫入電路的功能。因此，補償單元部252內(nèi)的寫入對象外的位線被設(shè)定為高阻抗狀態(tài)。傳感放大器 212相當于第一以及第二讀取電路，是由位線解碼器206判斷從各塊204選擇了的8比特的選擇存儲單元51的數(shù)據(jù)存儲狀態(tài)即高電阻狀態(tài)或低電阻狀態(tài)的讀取電路的一個例子。數(shù)據(jù)輸出電路213是將傳感放大器212輸出的8比特的數(shù)據(jù)信號RD (i)向鎖定以及串行數(shù)據(jù)輸出(DOUT)端子輸出的8比特量的鎖定電路。存儲器功能結(jié)構(gòu)塊201是由所述存儲單元陣列203、補償單元部252、字線解碼器/驅(qū)動器205、位線解碼器206、數(shù)據(jù)輸入電路207、數(shù)據(jù)鎖定電路208、寫入電路210、寫入比特數(shù)控制電路209、補償寫入電路211、傳感放大器212、以及數(shù)據(jù)輸出電路213構(gòu)成的電路。地址輸入電路214在鎖定地址信號輸入、將該地址信號輸入比特分割之后，輸出字線選擇地址信號AX和位線選擇地址信號AY的電路。在這里，字線選擇地址信號AX被輸入到字線解碼器/驅(qū)動器205，位線選擇地址信號AY被輸入到位線解碼器206?？刂齐娐?15是接受來自外部的各種控制信號、輸出對存儲器功能結(jié)構(gòu)塊201的動作進行控制的控制信號(例如，在后的說明中使用的寫入用脈沖信號脈沖或"O"數(shù)據(jù)寫入和〃1〃數(shù)據(jù)寫入的狀態(tài)的信號WOic等)的CPU等。LR化用電源216是產(chǎn)生低電阻化寫入用電壓VLR (或電流)的電源。LR化用電源216的輸出被提供到寫入電路210以及被補償寫入電路211。HR化用電源217是產(chǎn)生高電阻化寫入用電壓VHR (或電流)的電源。HR化用電源217的輸出被提供到字線解碼器/驅(qū)動器205。寫入用電源218由LR化用電源216和HR化用電源217構(gòu)成，基于電源VDD和更高電壓的電源電壓(寫入電壓VPP)產(chǎn)生各電壓。對于如上構(gòu)成的實現(xiàn)本發(fā)明的多位同時寫入的交叉點型電阻變化非易失性存儲裝置2000的動作，使用示出圖24具體的一個例子的時序圖進行詳細地說明。在圖24中，作為控制信號之一，由控制電路215輸入了的時鐘作為時鐘信號CLK被輸出到存儲器功能結(jié)構(gòu)塊201，該上升周期成為時間t0、t4、t7、tl0…。在所述CLK的上升定時控制存儲器功能結(jié)構(gòu)塊201主要的動作。在地址輸入電路214接受作為外部輸入的地址信號時，地址輸入電路214在時鐘信號CLK開始時(切，〖437，〖10-)鎖定所述地址信號，作為內(nèi)部地址信號AX以及AY輸出。在這里，時間t0 t7成為八乂=14￥=1，在七7之后成為 AX=2、AY=1。從控制電路215輸出的信號WOlC用于進行如下的控制:根據(jù)控制信號，以表示該動作"O"數(shù)據(jù)寫入(LR化寫入)或者〃1"數(shù)據(jù)寫入(HR化寫入)的信號，對字線解碼器/驅(qū)動器205、寫入電路210、寫入比特數(shù)控制電路209、以及補償寫入電路211等，進行LR化或HR化寫入的控制。在時間t0 t4中，信號WOlC因為成為意味〃0〃數(shù)據(jù)寫入的〃L〃水平，所以存儲器功能結(jié)構(gòu)塊201進行低電阻(LR)化寫入動作。另外，在時間t4 t7，信號WOIC因為成為意味〃1"數(shù)據(jù)寫入的"H"水平，所以存儲器功能結(jié)構(gòu)塊201進行高電阻(HR)化寫入動作。Din (i)是8比特的數(shù)據(jù)輸入信號，用于將想在時間t0以前進行寫入的數(shù)據(jù)(例如，〃01000101〃)輸入到數(shù)據(jù)輸入電路207。LD (i)是數(shù)據(jù)鎖定電路208的輸出信號，通過數(shù)據(jù)輸入電路207而輸入了的Din
(i)數(shù)據(jù)在時鐘信號CLK的開始時(t0，t4，t7，tlO…)被數(shù)據(jù)鎖定電路208鎖定，該輸出即使在數(shù)據(jù)輸入電路207輸出 變化時也能夠被無關(guān)系保持，并維持到下一個時鐘信號CLK的開始時。寫入比特數(shù)控制電路209輸出的位線解碼器控制信號Went (i)在接受信號WOlC和LD(i)寫入"O"數(shù)據(jù)時和寫入"Γ數(shù)據(jù)時的每一個中，是與各塊對應(yīng)了的位線解碼器206的每一個的有效或無效狀態(tài)的信號，在這里，在時間t0 t4中位線解碼器控制信號Wcnt(0，2，3，4，6)成為'H，、Wcnt (1，5，7)成為'L，。此時，與塊0、2、3、4、6對應(yīng)的位線解碼器206的每一個與規(guī)定的選擇位線和WD (0、2、3、4、6)節(jié)點電連接，另一方面，與塊1、5、7對應(yīng)的位線解碼器206電隔斷(無效化)與WD (1、5、7)節(jié)點的連接。時間t4 t7，位線解碼器控制信號Wcnt (1，5，7)成為'H’、位線解碼器控制信號Wcnt (0，2，3，4，6)成為' L’。此時，與塊1，5，7對應(yīng)的位線解碼器206的每一個與規(guī)定的選擇位線和WD (1、5、7)節(jié)點電連接，另一方面，與塊0、2、3、4、6對應(yīng)的位線解碼器206將與WD (O, 2，3,4,6)節(jié)點的連接電隔斷(無效化)。寫入比特數(shù)控制電路209將寫入對象比特數(shù)信息信號Wbit (j)與位線解碼器控制信號Went (i)同時輸出到補償寫入電路211，在時間t0 t4輸出寫入對象比特數(shù)信息信號Wbit (j) =3，進行控制以使補償寫入電路211的寫入比特數(shù)成為3比特。另外，在時間t4 t7，寫入比特數(shù)控制電路209輸出寫入對象比特數(shù)信息信號Wbit (j)=5，進行控制以使補償寫入電路211的寫入比特數(shù)成為5比特。從控制電路215輸出的脈沖信號為'L’時，所有的字線和選擇位線是全部的字線和選擇位線被預(yù)充電到預(yù)充電電壓VPRE，在'H’時向選擇字線以及選擇位線施加規(guī)定的寫入電壓。在時間t0 tl，根據(jù)脈沖='L’，預(yù)充電所有字線和選擇位線，在時間tl t2，根據(jù)脈沖='H’，對選擇字線以及選擇位線施加規(guī)定的低電阻化(LR)寫入電壓，在時間t2 t5，根據(jù)脈沖='L’進行同樣預(yù)充電，在時間t5 t6，根據(jù)脈沖='H’，對選擇字線以及選擇位線施加規(guī)定的高電阻化(HR)寫入電壓，在時間t6 t7，根據(jù)脈沖='L’再次預(yù)充電。寫入電路210的寫入脈沖輸出WD (i)與脈沖信號同步，作為對應(yīng)了 〃0"數(shù)據(jù)寫入時和〃1"數(shù)據(jù)寫入時的寫入電壓，輸出到寫入對象的塊204。例如，在時間t0 tl，根據(jù)脈沖=' L’，全部的WD (i )成為預(yù)充電電壓VPRE輸出，在時間11 t2，根據(jù)脈沖=' H’，規(guī)定的低電阻化(LR)寫入電壓輸出到〃0"數(shù)據(jù)寫入對象的WD (i)，在時間t2 t5，根據(jù)脈沖='L’，成為同樣同預(yù)充電輸出，在時間t5 t6，根據(jù)脈沖='H’，規(guī)定的高電阻化(HR)寫入電壓被輸出到〃1"數(shù)據(jù)寫入對象的WD (i)，在時間t6 t7，根據(jù)脈沖='L’，再次成為預(yù)充電輸出。根據(jù)所述多個信號CLK、W01C、LD (i)、Wcnt (i)、Wbit (j)、脈沖、以及WD⑴，如圖24所示，按照規(guī)定時間進行各字線、各位線以及補償用位線的寫入控制。例如，在時刻t0,CLK變化為'L’ 一 'H’時，由地址輸入電路214鎖定輸出的地址AX和AY確定與寫入對象比特相連的選擇字線和選擇位線，因為WOlC信號成為'L’，所以存儲器功能結(jié)構(gòu)塊201被功能設(shè)定為〃0〃數(shù)據(jù)寫入，數(shù)據(jù)鎖定電路208將通過數(shù)據(jù)輸入電路207輸入了的Din(i)作為LD (i)鎖定輸出，接受LD (i)的變化，LD (i)是〃0〃的比特，Went (i)成為'H’〔Went(0，2，3，4，6)='H，〕、LD (i)是〃1〃 的比特，Went (i)成為'L，〔Went (1，5，7) ='L’〕、接受Went (i)信號，確定對位線解碼器206的各塊的"0〃數(shù)據(jù)寫入的有效塊和無效塊。同樣地，接受LD (i)的變化，輸出LD (i)示出〃 1〃的比特數(shù)的Wbit (j)。在該時刻，進行在脈沖成為了 'H’時的適當?shù)牡碗娮杌瘜懭霚蕚洌?全部的字線被預(yù)充電到預(yù)充電電壓VPRE，〃0〃數(shù)據(jù)寫入對象的選擇位線BL (0、2、3、4、6)m被預(yù)充電到預(yù)充電電壓VPRE，"1"數(shù)據(jù)寫入對象的選擇位線BL (l、5、7)m成為高阻抗(H1-z)狀態(tài)，非選擇位線成為高阻抗(H1-z)狀態(tài)，全部的補償用位線BLC Cs)在被預(yù)充電到預(yù)充電電壓VPRE。在時刻tl，在脈沖變?yōu)?L’ 一'H’時，選擇字線成為電壓0v，非選擇字線成為高阻抗(H1-z)狀態(tài)，〃0〃數(shù)據(jù)寫入對象的選擇位線BL (0、2、3、4)m接受WD (0、2、3、4、6)的低電阻化寫入電壓VLR，施加相同電壓VLR，〃1〃數(shù)據(jù)寫入對象的選擇位線BL (l、5、7)m成為接連高阻抗(H1-z)狀態(tài)，非選擇位線成為接連高阻抗(H1-z)狀態(tài)，補償用位線BLC Cs)內(nèi)的3個成為低電阻化寫入電壓VLR，4個成為高阻抗(H1-z)狀態(tài)。在時刻t2，在脈沖變化為'H’ 一'L’時，與時刻tO相同，全部的字線被預(yù)充電到預(yù)充電電壓VPRE，〃0〃數(shù)據(jù)寫入對象的選擇位線BL (0、2、3、4、6)m由WD (0、2、3、4、6)被預(yù)充電到預(yù)充電電壓VPRE，〃1〃數(shù)據(jù)寫入對象的選擇位線BL (l、5、7)m成為接連高阻抗(H1-z)狀態(tài)，非選擇位線接連成為高阻抗(H1-z)狀態(tài)，全部的補償用位線BLC (s)被預(yù)充電到預(yù)充電電壓VPRE。時刻t4，CLK變化為'L’ 一 'H’，地址輸入電路214再次鎖定前時鐘周期同樣的地址，由此，與根據(jù)地址AX和AY寫入對象比特相連的選擇字線和選擇位線全時鐘周期相同繼續(xù)被選擇，因為WOlC信號成為'L’ 一 'H’，所以存儲器功能結(jié)構(gòu)塊201接下來功能設(shè)定"1〃數(shù)據(jù)寫入，數(shù)據(jù)鎖定電路208將通過數(shù)據(jù)輸入電路207輸入的前時鐘周期相同的Din (i)再次作為LD (i )鎖定輸出，接受WOlC的變化LD (i )是〃0〃的比特，Went (i )成為' L’〔Went (0、2、3、4、6)='L，〕、LD (i)是〃1〃 的比特，Went (i)成為'H，〔Went (1、5、7)='H’〕、接受Went (i)信號，確定針對位線解碼器206的各塊的"O"數(shù)據(jù)寫入的有效塊和無效塊。同樣地，接受WOlC的變化，輸出示出LD⑴為〃0〃的比特數(shù)的Wbit (j)。在該時刻，進行脈沖成為了 'H’時的適當?shù)牡碗娮杌瘜懭霚蕚?，全部的字線被預(yù)充電到接連的預(yù)充電電壓VPRE, 〃0〃數(shù)據(jù)寫入對象的選擇位線BL (0、2、3、4、6)m成為高阻抗(H1-z)狀態(tài)，〃1〃數(shù)據(jù)寫入對象的選擇位線BL (l、5、7)m被預(yù)充電到預(yù)充電電壓VPRE，非選擇位線成為連續(xù)高阻抗(H1-z)狀態(tài)，全部的補償用位線BLC Cs)接連被預(yù)充電到預(yù)充電電壓VPRE。在時刻t5，在脈沖變化'L’ 一 'H’時，選擇字線成為高電阻化寫入電壓VHR，非選擇字線成為高阻抗(H1-z)狀態(tài)，〃1〃數(shù)據(jù)寫入對象的選擇位線BL (l、5、7)m接受WD (1、5、7)的高電阻化寫入電壓Ov而被施加相同電壓0v，〃0"數(shù)據(jù)寫入對象的選擇位線BL (0、2、3、4、6)m成為連續(xù)高阻抗(H1-z)狀態(tài)，非選擇位線成為接連高阻抗(H1-z)狀態(tài)，補償用位線BLC Cs)的內(nèi)的5個成為高電阻化寫入電壓0v，2個成為高阻抗(H1-z)狀態(tài)。在時刻t6，在脈沖變化'H’ 一'L’時，與時刻t4相同，全部的字線被預(yù)充電到預(yù)充電電壓VPRE，〃1〃數(shù)據(jù)寫入對象的選擇位線BL (l、5、7)m由WD (1、5、7)被預(yù)充電到預(yù)充電電壓VPRE，〃0〃數(shù)據(jù)寫入對象的選擇位線BL (0、2、3、4、6)m成為連續(xù)高阻抗(H1-z)狀態(tài)，非選擇位線成為連續(xù)高阻抗(H1-z)狀態(tài)，全部的補償用位線BLC (s)被預(yù)充電到預(yù)充電電壓 VPRE。歸結(jié)以上的寫入方法如下。即，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置2000的寫入方法包含以下步驟:選擇步驟，從在向Y方向延伸的多個位線和向X方向延伸的多個字線的交點位置的每一個配置存儲單元而構(gòu)成的交叉點型的存儲單元陣列中，選擇多個位線作為選擇位線，并且選擇一個字線來作為選擇字線，其中所述存儲單元具有通過施加極性不同的電壓，在低電阻狀態(tài)及高電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷的電阻變化元件、以及與所述電阻變化元件串聯(lián)連接的具有非線性的電流電壓特性的雙向的電流控制元件；以及寫入步驟，對由所述選擇步驟所選擇了的多個選擇位線的每一個供給第一電壓或第一電流，對由所述選擇步驟所選擇了的一個選擇字線供給第二電壓或第二電流，從而對位于所述多個選擇位線和所述一個選擇字線的交點的多個存儲單元同時實施寫入。即，交叉點型電阻變化非易失性存儲裝置，在向存儲單元陣列進行寫入的情況下，通常對同樣的字線連接的(1+A)個的存儲單元同時進行寫入。更詳細地說，所述存儲單元陣列具有數(shù)據(jù)單元部和補償單元部，所述數(shù)據(jù)單元部是與所述多個位線中的、一部分多個位線對應(yīng)的存儲單元的集合(存儲單元陣列203)，所述補償單元部是與其他的一部分的多個位線對應(yīng)的存儲單元的集合(補償單元部252)，在所述選擇步驟中，選擇所述數(shù)據(jù)單元部和所述補償單元部共用的一個字線作為選擇字線的同時，從構(gòu)成所述數(shù)據(jù)單元部的多個位線選擇選擇位線、并從構(gòu)成所述補償單元部的多個位線選擇選擇位線以使從構(gòu)成所述數(shù)據(jù)單元部的多個位線選擇的選擇位線和從構(gòu)成所述補償單元部的多個位線選擇的選擇位線的合計數(shù)量固定。根據(jù)其他的看法，該交叉點型電阻變化非易失性存儲裝置2000，作為寫入動作，對第一存儲單元組的規(guī)定的存儲單元寫入第一電阻狀態(tài)時，字線用寫入電路將第一電壓或第一電流供給選擇字線，并且，第一位線用寫入電路將第三電壓或第三電流供給第一存儲單元組的一個位線的同時，第二位線用寫入電路向第二存儲單元組的A個位線供給第三電壓或第三電流。另一方面，對第一存儲單元組的規(guī)定的存儲單元寫入第二電阻狀態(tài)時，字線用寫入電路向選擇字線供給第二電壓或第二電流，并且第一位線用寫入電路向第一存儲單元組的一個位線供給第四電壓或第四電流的同時，第二位線用寫入電路向第二存儲單元組的A個位線供給第四電壓或第四電流。此時，上述A優(yōu)選在寫入時是經(jīng)常預(yù)先被規(guī)定了的固定值，具體地說等于M/N-1，或是與其相近的整數(shù)。通過這樣的構(gòu)成例以及其動作，如在圖21進行的說明，能夠?qū)崿F(xiàn)如下的存儲系統(tǒng):根據(jù)在數(shù)據(jù)單元寫入部的寫入比特數(shù)對在補償單元寫入部的寫入比特數(shù)進行控制，能夠?qū)崿F(xiàn)可將合計的"O"或"1〃的同時寫入比特數(shù)通常設(shè)為一定的多位同時寫入存儲系統(tǒng)，由此，能夠提供如下的交叉點型電阻變化非易失性存儲裝置:對數(shù)據(jù)單元部可進行包含任意的個數(shù)的"0〃(或者任意的個數(shù)的〃1〃)的多位數(shù)據(jù)的寫入，并且使在數(shù)據(jù)單元部的寫入對象的電阻變化元件10的設(shè)定電阻值穩(wěn)定。(實施方式3)《多位同時讀取的讀取穩(wěn)定化》到現(xiàn)在為止，針對實現(xiàn)寫入效率化的同樣字線上的多個存儲單元的多位同時寫入和其結(jié)構(gòu)以及動作進行了說明。關(guān)于讀取，作為削減了漏電流的讀取特性的穩(wěn)定化手法，寫入同樣的多位同時讀取是有效的。在本實施方式中，對于多位同時讀取的讀取穩(wěn)定化的效果與其具體結(jié)構(gòu)和動作，作為實施方式3，來進行說明。圖25示出存儲單元陣列I的結(jié)構(gòu)概要。在圖25中，存儲單元51是與圖4所示的存儲單元相同的存儲單元。字線24WL0 WL (η-l)的η個被各自平行配置，位線25BL0 BL (m_l)的m個與字線24正交，位線25的每一個被平行配置， 在各字線24和各位線25的各交點位置配置存儲單元51而構(gòu)成存儲單元陣列I。在圖25中，選擇第一選擇存儲單元1510 (即，第一存儲單元組的存儲單元)、和與連接所述第一選擇存儲單元1510的字線同樣的所述字線連接的第二選擇存儲單元組1511(即，第二存儲單元組的存儲單元)作為讀取對象的存儲單元而被選擇。在這里，所述第二選擇存儲單元組1511設(shè)為7比特(A個選擇位線的一個例子)，將選擇同樣字線上的8比特的存儲單元126來讀取的情況作為一個例子來進行說明。選擇η個字線中的、規(guī)定的一個字線的字線選擇電路(未圖示)與WLO WL (η_1)的端部連接，在這里，所述字線選擇電路選擇WLl，在與所述第一選擇存儲單元1510連接的位線BLO的端部連接選擇該位線的第一位線選擇電路(未圖示)，在這里由所述第一位線選擇電路選擇BL0，在所述第一選擇存儲單元1510以外所連接的位線BLl BL (m-Ι)的端部連接選擇規(guī)定的位線的第二位線選擇電路(未圖示)，在這里，所述第二位線選擇電路選擇BLl BL7。在所述字線選擇電路的輸入端子連接供給讀取時的字線電壓的字線用讀取電壓產(chǎn)生電路(未圖示)，讀取時，從所述字線用讀取電壓產(chǎn)生電路通過所述字線選擇電路對選擇字線施加讀取時的字線電壓。另一方面，在所述第一位線選擇電路以及所述第二位線選擇電路的輸入端子，連接與選擇存儲單元相同數(shù)量的讀取電路，在這里，第一讀取電路(未圖示)通過所述第一位線選擇電路與所述第一選擇存儲單元1510電連接，第二讀取電路(未圖示)的7個通過所述第二位線選擇電路與第二選擇存儲單元組1511中的各自的選擇存儲單元電連接。所述字線用讀取電壓產(chǎn)生電路通過所述字線選擇電路向選擇字線WLl供給第五電壓，同時，所述第一讀取電路以及7個第二讀取電路的每一個，通過所述第一以及第二位線選擇電路向選擇位線BLO BL7供給第六電壓或第六電流，同時讀取8比特的選擇存儲單元的存儲數(shù)據(jù)的狀態(tài)。總之，在本實施方式中，交叉點型電阻變化非易失性存儲裝置在從存儲單元陣列進行讀取時，通常從與同樣的字線連接的(1+A)個的存儲單元同時讀取。圖26示出圖25的8比特的選擇存儲單元126和非選擇存儲單元的陣列等效電路以及與8個各選擇存儲單元對應(yīng)了的8個的電流檢測電路960 967的關(guān)系的圖。在圖26中，第一選擇存儲單元260的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BLO連接。同樣地，第二選擇存儲單元261的一方的端子與選擇字線WLl連接，另一方的端子連接到選擇位線BLl。同樣地，第7選擇存儲單元266的一方的端子與選擇字線WLl連接,另一方的端子與選擇位線BL6連接。同樣地,第8選擇存儲單元267的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BL7連接。另外，在附圖中雖然進行了省略，但對于第三 第六選擇存儲單元，另一方的端子同樣地分別與選擇位線BL2 BL5連接。另外，第10非選擇存儲單元930的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BLO連接。同樣地，第11非選擇存儲單元931的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BLl連接。同樣地,第16非選擇存儲單元936的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BL6連接。同樣地，第17非選擇存儲單元937的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BL7連接。另外，在附圖中雖然進行了省略， 但對于第12 第15非選擇存儲單元，另一方的端子同樣地分別與選擇位線BL2 BL5連接。
另外，第二非選擇存儲單元194是在非選擇WL組和非選擇BL組之間所構(gòu)成的存儲單元。第三非選擇存儲單元195是在非選擇BL組和選擇字線WLl之間所構(gòu)成的存儲單元。第二非選擇存儲單元194和第三非選擇存儲單元195根據(jù)選擇存儲單元的個數(shù)多少改變該對象數(shù)。傳感器電源97是電流溫度檢測用的電源，第一電流檢測電路960是將傳感器電源97作為電源，與選擇位線BLO連接的電流檢測電路。第二電流檢測電路961將傳感器電源97作為電源，是與選擇位線BLl連接的電流檢測電路。第7電流檢測電路966將傳感器電源97作為電源，是與選擇位線BL6連接的電流檢測電路。第8電流檢測電路967將傳感器電源97作為電源，是與選擇位線BL7連接的電流檢測電路。另外，在附圖中省略，但對于第三 第六的電流檢測電路分別與選擇位線BL2 BL5連接。另外，非選擇WL成為高阻抗(H1-z)狀態(tài)。在圖27 (a)、(b)、以及(C)以對I比特讀取時和8比特讀取時進行比較的形態(tài)示出1-V特性工作點圖，該1-V特性工作點圖是以在圖26示出的本發(fā)明的存儲單元陣列的結(jié)構(gòu)的讀取動作時的非選擇字線組(NW點)作為基準的。圖27 (a)是I比特讀取時的特性圖。圖27 (b)和圖27 (c)是在圖27 Ca)追加了 8比特同時讀取時第10 第17非選擇存儲單元930 937流過的電流Ib_nw (從Ib_nw0到Ib_nw7)的總和的特性圖。在圖27 (a)中，橫軸是向各存儲單元施加的電壓，縱軸是流過各存儲單元的電流，作為特性線，以流過選擇存儲單元30的電流Isel (在圖26中，IselO Isel7的任一個)、流過第10 第17非選擇存儲單元930 937的電流Ib_nw(在圖26中，Ib_nw0 Ib_nw7的任一個)、以及流過第二非選擇存儲單元194以及第三非選擇存儲單元195的Inw_w，分別描繪示出電阻變化元件的電阻狀態(tài)在高電阻狀態(tài)(HR)和低電阻狀態(tài)(LR)的兩個狀態(tài)(在非選擇存儲單元中，示出該全電阻變化元件的電阻狀態(tài)是高電阻的情況和低電阻的情況的兩個狀態(tài))的共計6個狀態(tài)。即，選擇存儲單元30在低電阻狀態(tài)(LR)的情況下的電流Isel的特性線由白三角構(gòu)成，選擇存儲單元30在高電阻狀態(tài)(HR)的電流Isel的特性線由白圓構(gòu)成，非選擇存儲單元全部是低電阻狀態(tài)(LR)的情況下的電流Ib_nw以及電流Inw_w由黑三角構(gòu)成，非選擇存儲單元全部是高電阻狀態(tài)(HR)情況下的電流Ib_nw以及電流Inw_w由黑圓構(gòu)成。另外，在這里，電阻變化元件的高電阻狀態(tài)的電阻值設(shè)為Rh，低電阻狀態(tài)的電阻值設(shè)為R1，假設(shè)I位以上的電阻變化。關(guān)于選擇存儲單元30的特性，電阻變化元件的電阻值在高電阻狀態(tài)的情況下成為Isel (HR)，在低電阻狀態(tài)的情況下成為Isel (LR)，例如，傳感器電壓VSA是VSAa時，流向電阻變化元件的傳感器電流在電阻變化元件是高電阻狀態(tài)時成為I seI (HR)，在電阻變化元件是低電阻狀態(tài)時成為Isel (LR)。另外，關(guān)于第10 第17非選擇存儲單元930 937的特性，在將選擇位線BLl的施加電壓設(shè)為VSAa時，對非選擇WL組(NW點)施加從O到VSAa的電壓時的流向第10 第17非選擇存儲單元930 937的電流Ib_nw，表示第10 第17非選擇存儲單元930 937的全電阻變化元件是高電阻狀態(tài)(HR)的情況和是低電阻狀態(tài)(LR)的情況的每一個。另外，關(guān)于第二非選擇存儲單元194和第三非選擇存儲單元195合在一起的特性，以選擇字線WLl的電壓Ov作為基準，對非選擇WL組(NW點)施加O到VSAa的電壓時的流向第二非選擇存儲單元194和第三非選擇存儲單元195的電流Inw_w,表示全電阻變化元件是高電阻狀態(tài)(HR的)情況和是低電阻狀態(tài)(LR的)情況的每一個。即，非選擇存儲單元的特性示出以選擇位線BLl或選擇字線WLl的電壓為基準來施加非選擇字線組(NW點)的電壓的情況。在本特性中，流過非選擇存儲單元的電流Ib_nw和電流Inw_w,基于非選擇WL組以及非選擇BL組為H1-z，而變成Ib_nw=Inw_w，因此圖27 Ca)的1-V特性的工作點，成為特性Ib_nw和特性Inw_w的交點位置,該電流量在全部的非選擇存儲單元的電阻變化元件的電阻為高電阻狀態(tài)(HR)的情況成為Ihzh，在全部的非選擇存儲單元的電阻變化元件的電阻值為低電阻狀態(tài)(LR)的情況下成為Ihzl (Ihzl>Ihzh)0即，選擇存儲單元30的電流Isel在電阻變化元件是高電阻狀態(tài)的情況下為Isel(HR)，在低電阻狀態(tài)的情況下為Isel (LR)，在圖27 (a)的例子中是約3倍的差，與此相對，流過非選擇存儲單元的電流因電阻變化元件的電阻值的電阻狀態(tài)而變動，為Ihzl Ihzh(IhZh>Isel(LR)，在圖27(a)的例子中約3倍以上)，相當?shù)囟?。因此，電流檢測電路960 967的傳感器電流I sen，根據(jù)Isen=Isel+Ib_nw…式 5選擇存儲單元30的電阻變化元件成為高電阻狀態(tài)且非選擇存儲單元的電阻變化元件全部是低電阻狀態(tài)的情況下成為Isenl=Isel (HR)+Ihzl，另一方面，選擇存儲單元30的電阻變化元件為低電阻狀態(tài)且非選擇存儲單元的電阻變化元件全部是高電阻狀態(tài)的情況下成為Isen2=Isel (LR)+Ihzh。在圖27中，相對選擇存儲單元30的的電流Isel的低電阻狀態(tài)的電流針對高電阻狀態(tài)的電流的電流比率約是3倍，可知傳感器電流Isen的電流比率下降到約I倍和約3分之一。另外，所謂傳感器電流Isen的電流比率，是選擇存儲單元的電阻變化元件在高電阻狀態(tài)和低電阻狀態(tài)的傳感器電流Isen的電流比率的最小間隔(最壞值)，相當于在交叉點型電阻變化非易失性存儲裝置的讀取裕度— ^ >)。像這樣，可以說在非選擇WL組和非選擇BL組都是Hi_z狀態(tài)時，在由電流檢測電路960 967判斷并讀取選擇存儲單元30的低電阻的情況下，效率非常低。另一方面，在同時讀取同樣選擇字線上的8個存儲單元的情況下，按照各選擇位線通過電流檢測電路960 967施加傳感器電壓。電流通過第10 第17非選擇存儲單元930 937流向非選擇WL組，其總和成為I比特讀取時的8倍。因此，因為將I比特讀取時的電流Ib_nw的電流8倍后的電流流向NW點，所以圖27 (b)示出的NW點的工作點2成為8比特同時讀取時的工作點。集中在此時的NW點的電流成為Ihz8，NW點的電壓從Vnwl上升到Vnw8。在與8比特同時讀取時的各位線相連的第10 第17非選擇存儲單元流過的Ib_nwO Ib_nw7的各電流相當于NW點的電壓為Vnw8時的電流，因此成為Ib_nwi(圖27(c))。即，I比特讀取時的電流Ib_nw (Ihzl)通過進行8比特讀取而減少到Ib_nwi。因此，由電流檢測電路960 967所檢測的傳感器電流Isen通過上述式5，在選擇存儲單元30的電阻變化元件是高電阻狀態(tài)且非選擇存儲單元的電阻變化元件全部是低電阻狀態(tài)的情況下，成為Isen=Isel (HR)+Ib_nwi,另一方面,選擇存儲單元30的電阻變化元件是低電阻狀態(tài)且非選擇存儲單元的電阻變化元件全部是高電阻狀態(tài)的情況下，成為Isen=Isel (LR) +Ib_nwi。在圖27的例子中，選擇存儲單元30的電流Isel的低電阻狀態(tài)的電流針對選擇存儲單元30的電流Isel的 高電阻狀態(tài)的電流的電流比率約是3倍，與此相對，可知傳感器電流Isen的電流比率改善到約1.5倍和約一半。
像這樣，同時讀取同樣字線上的多個存儲單元的手法，可擴大讀取利益、可靠地讀取?！蹲x取動作的說明》首先，對于與讀取有關(guān)系的要素電路塊和其功能使用圖23的交叉點型電阻變化非易失性存儲裝置2000的電路塊結(jié)構(gòu)來進行圖說明。在圖23中，讀取時，由控制信號從控制電路215向存儲器功能結(jié)構(gòu)塊輸入表示讀取模式的信號，按照地址信號通過從地址輸入電路214輸出的地址AX以及AY，字線解碼器/驅(qū)動器205將按照地址AX的一個的字線驅(qū)動到選擇電壓0V。另外，位線解碼器206根據(jù)地址AY按照各塊選擇一個位線與節(jié)點YD (i)電連接。作為一個傳感放大器電路的集合體的傳感放大器212通過各節(jié)點YD (i)對各選擇位線施加讀取電壓VSA來執(zhí)行多位同時讀取，在該期間由傳感放大器212檢測由存儲器單元流過的電流量，并由電流量的大小判斷選擇存儲單元的存儲數(shù)據(jù)是"O"或者是“1”，將其結(jié)果作為作為輸出信號RD (i)輸出。來自傳感放大器212的輸出信號RD (i)在規(guī)定的定時時間鎖定數(shù)據(jù)輸出電路213，作為數(shù)據(jù)信號Dout (i)輸出到交叉點型電阻變化非易失性存儲裝置2000的外部。接著，使用圖28讀取序列對其動作進行詳細說明。在圖28中，作為控制信號之一向控制電路215輸入的時鐘作為時鐘信號CLK被輸出到存儲器功能結(jié)構(gòu)塊201，其起始周期成為時間tr0、tr4、tr7、trl0…。存儲器功能結(jié)構(gòu)塊201的主要的動作由所述CLK的上升定時所控制。在地址輸入電路214接收作為外部輸入的地址信號時，地址輸入電路214在時鐘信號CLK的上升時(tr0、tr2、tr4、tr6...)鎖定所述地址信號，作為內(nèi)部地址信號AX以及AY輸出。例如，在時間trO tr2中，AX=1、AY=1，在時間 tr2 tr4 中，AX=2、AY=I,在時間 tr4 tr6 中，AX=3, AY=I。在時刻trO，CLK變化為'L’ 一 'H’時，地址輸入電路214根據(jù)鎖定輸出的地址AX和AY，確定讀取對象比特相連的選擇字線和選擇位線，全部的字線被預(yù)充電到預(yù)充電電壓VPR，讀取對象的選擇位線BLlm從傳感放大器212通過節(jié)點YD (i)被預(yù)充電到預(yù)充電電壓VPR，非選擇位線成為高阻抗(H1-z)狀態(tài)。在時刻trI，CLK變化為'H’ 一'L’時，對選擇字線WLl施加選擇電壓0v，其他的非選擇字線全部成為高阻抗狀態(tài)(H1-z)。讀取對象的選擇位線BLlm從i個傳感放大器212通過節(jié)點YD (i)對每一個選擇位線施加讀取電壓VSA,其他的非選擇位線成為高阻抗(H1-z)狀態(tài)。作為i個傳感放大器電路的集合體的傳感放大器212執(zhí)行多比特同時讀取，通過傳感放大器212檢測在該期間由選擇存儲單元流出的電流量，由電流量的大小判斷選擇存儲單元的存儲數(shù)據(jù)是"O"或者是"1"，其結(jié)果作為輸出信號RD (i)來輸出。傳感放大器212的輸出信號RD (i)在規(guī)定的定時時間(在這里設(shè)為下一個時刻tr2)由數(shù)據(jù)輸出電路213鎖定，輸出數(shù)據(jù)Dl作為數(shù)據(jù)信號Dout (i)0在時刻tr2，在CLK變化為' L’ 一 ' H’時，根據(jù)地址輸入電路214鎖輸出的地址AX和AY，確定讀取對象比特相連的選擇字線和選擇位線，全部的字線被預(yù)充電到預(yù)充電電壓VPR，讀取對象的選擇位線BLlm從傳感放大器212通過節(jié)點YD (i)被預(yù)充電到預(yù)充電電壓VPR，非選擇位線成為高阻抗(H1-z)狀態(tài)。在時刻tr3，在CLK變化'H’ 一'L’時，對選擇字線WL2施加選擇電壓0v，其他的非選擇字線全部成為高阻 抗狀態(tài)(H1-z)。讀取對象的選擇位線BLlm從i個傳感放大器212通過節(jié)點YD (i)對各個的選擇位線施加讀取電壓VSA，其他的非選擇位線成為高阻抗(H1-z)狀態(tài)。作為i個傳感放大器電路的集合體的傳感放大器212執(zhí)行多位同時讀取，通過傳感放大器212檢測該期間由選擇存儲單元流過的電流量，由電流量的大小判斷選擇存儲單元的存儲數(shù)據(jù)是"O"或者是"1"，其結(jié)果作為輸出信號RD (i)而被輸出。傳感放大器212的輸出信號RD (i)在規(guī)定的定時時間(在這里，設(shè)為下一個時刻tr4)，由數(shù)據(jù)輸出電路213鎖定，作為數(shù)據(jù)信號Dout (i)輸出數(shù)據(jù)D2。在時刻tr4，在CLK變化'L’ 一'H’時，根據(jù)地址輸入電路214鎖定輸出的地址AX和AY，確定讀取對象位相連的選擇字線和選擇位線，全部的字線被預(yù)充電到預(yù)充電電壓VPR，讀取對象的選擇位線BLlm從傳感放大器212通過節(jié)點YD (i)被預(yù)充電到預(yù)充電電壓VPR，非選擇位線成為高阻抗(H1-z)狀態(tài)。在時刻tr5，在CLK變化'H’ 一 'L’時，對選擇字線WL3施加選擇電壓Ov，其他的非選擇字線全部成為高阻抗狀態(tài)(H1-z)。對讀取對象的選擇位線BLlm，從i個傳感放大器212通過節(jié)點YD (i)對各個的選擇位線施加讀取電壓VSA，其他的非選擇位線成為高阻抗(H1-z)狀態(tài)。作為i個傳感放大器電路的集合體的傳感放大器212執(zhí)行多位同時讀取，通過傳感放大器212檢測該期間由選擇存儲單元流過的電流量，通過電流量的大小判斷選擇存儲單元的存儲數(shù)據(jù)是"O"或者是"1"，其結(jié)果作為輸出信號RD (i)而被輸出。傳感放大器212的輸出信號RD (i)在規(guī)定的定時時間(在這里,設(shè)為下一個時刻tr6)由數(shù)據(jù)輸出電路213鎖定，作為數(shù)據(jù)信號Dout (i )輸出數(shù)據(jù)D3。另外，在該多位同時讀取中，用于寫入時的補償單元部252沒有使用，因此補償用位線BLC (s)在平時成為高阻抗(H1-z)狀態(tài)?？偨Y(jié)以上的讀取方法如下。即，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置2000的讀取方法包含以下步驟:選擇步驟，從在向Y方向延伸的多個位線和向X方向延伸的多個字線的交點位置的每一個配置存儲單元而構(gòu)成的交叉點型的存儲單元陣列中，選擇多個位線作為選擇位線，并且選擇一個字線來作為選擇字線，其中所述存儲單元具有通過施加極性不同的電壓，在低電阻狀態(tài)及高電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷的電阻變化元件、以及與所述電阻變化元件串聯(lián)連接的具有非線性的電流電壓特性的雙向的電流控制元件；以及讀取步驟，對由所述選擇步驟所選擇了的多個選擇位線的每一個供給第一電壓或第一電流，對由所述選擇步驟所選擇了的一個選擇字線供給第二電壓，從而對位于所述第一選擇位線以及所述第二選擇位線和所述一個選擇字線的交點的多個存儲單元同時實施讀取。S卩，該交叉點型電阻變化非易失性存儲裝置2000作為讀取動作在讀取第一存儲單元組以及第二存儲單元組的規(guī)定的存儲單元時，由字線用讀取電壓產(chǎn)生電路向選擇字線供給第五電壓，并且，由第一讀取電路向第一存儲單元組的第一選擇位線供給第六電壓或第六電流的同時，由第二讀取電路向第二存儲單元組的A個第二選擇位線供給第六電壓或第六電流。通過這樣的結(jié)構(gòu)例子以及其動作，可實現(xiàn)多位同時讀取存儲器系統(tǒng)，并能夠提供流過非選擇存儲單元的漏電流少的穩(wěn)定的可讀取的交叉點型電阻變化非易失性存儲裝置。如以上說明，本實施方式的交叉點型電阻變化非易失性存儲裝置，在寫入動作時，通過對與一個選擇字線相 連的多數(shù)的選擇存儲單元通過進行同時寫入的簡便的動作方式，削減流過非選擇存儲單元的漏電流，選擇存儲單元電流針對選擇位線的供給電流的比例高，即實現(xiàn)高效率的寫入，加之對長方比特形狀的存儲單元陣列以最適合的比特數(shù)進行多位同時寫入，由此最小限度地抑制非選擇存儲單元的擾亂的影響的同時，實現(xiàn)因削減不需要的解碼電路以及驅(qū)動電路所致的芯片面積的縮小。另外，本實施方式的交叉點型電阻變化非易失性存儲裝置，在讀取動作時，與寫入時相同，通過同時讀取與一個選擇字線相連的多個選擇存儲單元的簡便的動作方式，削減流過非選擇存儲單元的漏電流，進行更穩(wěn)定的讀取。根據(jù)以上的情況，以低成本能夠?qū)崿F(xiàn)具有穩(wěn)定的存儲單元寫入以及讀取特性的交叉點型電阻變化非易失性存儲裝置。(實施方式4)《具體周邊電路的其他結(jié)構(gòu)例子(列地址解碼器轉(zhuǎn)換控制方式)》我們發(fā)明者們研究并發(fā)明了以比必需寫入比特數(shù)控制電路209的實施方式2簡單的結(jié)構(gòu)將寫入比特數(shù)固定化的結(jié)構(gòu)以及方法。以下將該內(nèi)容作為實施方式4進行說明。如實施方式2說明了的那樣，在本實施方式中，對于交叉點型電阻變化非易失性存儲裝置的數(shù)據(jù)，以所說的字節(jié)(例如，8比特的匯總)或字(例如，16比特的匯總)這樣的多個比特成為了一個匯總的數(shù)據(jù)形式進行訪問(輸入輸出)。在這里為了說明的簡單化，采用將8比特數(shù)據(jù)作為一個匯總的字節(jié)寫入動作，說明本發(fā)明的寫入方法。圖29是示出字節(jié)寫入時的概要的例子，圖29 Ca)示出任意的寫入輸入數(shù)據(jù)的一個例子，圖29 (b)示出對所述輸入數(shù)據(jù)內(nèi)的"O"數(shù)據(jù)寫入(例如低電阻(LR)化寫入)比特進行抽出并列舉了的狀態(tài)，圖29 (c)示出對所述輸入數(shù)據(jù)內(nèi)的"Γ數(shù)據(jù)寫入(例如高電阻(HR)化寫入)比特進行抽出并列舉了的狀態(tài)。S卩，在圖29中示出以下狀態(tài):將圖29 (a)示出的輸入數(shù)據(jù)按照數(shù)據(jù)存儲比特(D0 D7)那樣，將各個比特分離為(時間分割)圖29 (b)示出的"0〃寫入和圖29 (c)示出的〃1"寫入的狀態(tài)。在圖29 (a)示出的寫入的一個例子中，作為DO D7輸入〃01000101〃的8比特數(shù)據(jù)。如該例子所示，寫入輸入數(shù)據(jù)因為成為〃0"和〃Γ混在一起的形式，所以在使用了使寫入電流的方向變化的本電阻變化元件的交叉點存儲器中，需要將選擇位線和選擇字線的寫入電壓通過低電阻化寫入和高電阻化寫入設(shè)定為不同的狀態(tài)。因此，對一個輸入數(shù)據(jù)需要分為"O"數(shù)據(jù)部和"Γ數(shù)據(jù)部，并通過以不同的定時進行寫入的時間分割方法來進行實施。在圖29 (b)中，僅將圖29 (a)內(nèi)的"O"數(shù)據(jù)提出的內(nèi)容作為數(shù)據(jù)單元寫入比特，在WO W7示出。另外，在圖29 (c)中，僅將圖29 (a)的內(nèi)的"1〃數(shù)據(jù)提出的內(nèi)容作為數(shù)據(jù)單元寫入比特，在WO W7示出。在圖29 (b)、圖29 (C)示出的WO W7的數(shù)據(jù)單元寫入比特的狀態(tài)的〃0〃或〃1〃數(shù)據(jù)的數(shù)量因輸入數(shù)據(jù)的內(nèi)容而時時不同。例如，在考慮是"O"數(shù)據(jù)的情況下，在某些輸入數(shù)據(jù)中，既有"O"數(shù)據(jù)的數(shù)量僅是I比特的情況，又有是8比特的情況。像這樣，寫入比特數(shù)量因輸入數(shù)據(jù)的內(nèi)容而不同時，如根據(jù)在圖17B說明了的、對寫入電阻值的同時寫入比特數(shù)的依存性可知，產(chǎn)生進行寫入的電阻變化元件10的電阻值存在很大的不均衡的課題。對于解決本課題的方法，通過實施方式2說明了其一個例子，但在該實施方式2中因為將全部寫入比特數(shù)設(shè)為8比特固定，所以需要根據(jù)輸入的"O"或〃1〃的數(shù)據(jù)個數(shù)算出補償單元部的寫入比特數(shù)的寫入比特數(shù)控制電路209這樣的電路。另外，在補償單元部252中，如根據(jù)圖21所知， 設(shè)想產(chǎn)生對于SO比特以最多的頻度進行寫入動作、對于S6比特以最少的頻度進行寫入動作這樣的不均勻化，則補償單元部252的存儲單元寫入損壞產(chǎn)生偏傾，從存儲單元的可靠性的觀點出發(fā)也不太好。為了解決這樣的課題，發(fā)明了如下的新的結(jié)構(gòu)以及方法:在與寫入DO D7的各數(shù)據(jù)的數(shù)據(jù)區(qū)域的每一個設(shè)置鄰接的補償單元部、通過基于列地址解碼器電路的寫入?yún)^(qū)域選擇使寫入比特數(shù)固定，因此在本實施方式中，在以下對其具體的內(nèi)容進行說明。圖30A以及圖30B示出本發(fā)明的數(shù)據(jù)單元區(qū)域和補償單元區(qū)域的結(jié)構(gòu)，分別是對于"0〃以及〃1"寫入時的訪問方法的說明圖。圖30A是對圖29 (b)的〃0〃寫入的存儲單元陣列的訪問方法進行說明的圖，WO W7示出〃0〃寫入比特的狀態(tài)(在這里將WO W7狀態(tài)設(shè)置為與圖29 (b)相同)。在圖30A中，作為“〃0〃寫入對象比特”而被示出的分割存儲單元陣列IOOla lOOlh，表示被分割為寫入WO W7的各比特的8區(qū)域的存儲單元陣列的一個例子(其中，全部區(qū)域的各字線分別對應(yīng)地被連接)。比特WO與分割存儲單元陣列IOOla對應(yīng)，比特Wl與分割存儲單元陣列IOOlb對應(yīng)，比特W2與分割存儲單元陣列IOOlc對應(yīng)，比特W3與分割存儲單元陣列IOOld對應(yīng)，比特W4與分割存儲單元陣列IOOle對應(yīng)，比特W5與分割存儲單元陣列IOOlf對應(yīng)，比特W6與分割存儲單元陣列IOOlg對應(yīng)，比特W7與在分割存儲單元陣列IOOlh對應(yīng)。分割存儲單元陣列IOOla IOOlh的寫入比特的確定(在哪個存儲單元陣列里寫入〃0〃)，由地址和寫入比特狀態(tài)決定。各分割存儲單元陣列IOOla IOOlh由被多個位線構(gòu)成的數(shù)據(jù)用存儲單元陣列1002a 1002h (連接位于η個字線和q個位線的交點的每一個的位置的存儲單元的結(jié)構(gòu))、和被一個位線構(gòu)成的補償用存儲單元陣列1003a 1003h來構(gòu)成(η個字線被數(shù)據(jù)用存儲單元陣列1002a 1002h和補償用存儲單元陣列1003a 1003h 共有)。即，在本實施方式中，分割存儲單元陣列IOOla由數(shù)據(jù)用存儲單元陣列1002a和補償用存儲單元陣列1003a構(gòu)成，分割存儲單元陣列IOOlb由數(shù)據(jù)用存儲單元陣列1002b和補償用存儲單元陣列1003b構(gòu)成，分割存儲單元陣列IOOlc由數(shù)據(jù)用存儲單元陣列1002c和補償用存儲單元陣列1003c構(gòu)成，分割存儲單元陣列IOOld由數(shù)據(jù)用存儲單元陣列1002d和補償用存儲單元陣列1003d構(gòu)成，分割存儲單元陣列IOOle由數(shù)據(jù)用存儲單元陣列1002e和補償用存儲單元陣列1003e構(gòu)成，分割存儲單元陣列IOOlf由數(shù)據(jù)用存儲單元陣列1002f和補償用存儲單元陣列1003f構(gòu)成，分割存儲單元陣列IOOlg由數(shù)據(jù)用存儲單元陣列1002g和補償用存儲單元陣列1003g構(gòu)成，分割存儲單元陣列IOOlh由數(shù)據(jù)用存儲單元陣列1002h和補償用存儲單元陣列1003h構(gòu)成。數(shù)據(jù)用存儲單元陣列1002a 1002h和補償用存儲單元陣列1003a 1003h的選擇(即，對于各分割存儲單元陣列IOOla lOOlh，在數(shù)據(jù)用存儲單元陣列進行寫入還是在補償用存儲單元陣列中進行寫入)由O或I的寫入模式和寫入比特的狀態(tài)決定。另外，寫入模式被區(qū)別為如圖30A所示在存儲單元陣列中寫入"0〃("O"寫入模式)，或如圖30B所示在存儲單元陣列寫入"1〃(〃1〃寫入模式)。更詳細地說，在"O"寫入模式中，關(guān)于寫入比特WO W7的狀態(tài)被設(shè)定為〃0〃的比特，在數(shù)據(jù)用存儲單元陣列實施寫入，另一方面，關(guān)于寫入比特WO W7的狀態(tài)設(shè)為〃1〃 (在圖30A中設(shè)為空白欄)比特在補償用存儲單元陣列實施寫入。具體地說，在圖29示出的例子中，基于寫入比特WO為〃0〃，作為選擇寫入?yún)^(qū)域選擇數(shù)據(jù)用存儲單元陣列1002a，對由地址決定的選擇比特(例如存儲單元1004a)實施寫入，基于寫入比特Wl為〃1〃(空白欄)，作為選擇寫入?yún)^(qū)域選擇補償用存儲單元陣列1003b，對由地址決定的選擇比特(例如存儲單元1004b)實施寫入，基于寫入比特W2為〃0〃，作為選擇寫入?yún)^(qū)域選擇數(shù)據(jù)用存儲單元陣列1002c，對由地址決定的選擇比特(例如存儲單元1004c)實施寫入，基于寫入比特W3為〃0〃，作為選擇寫入?yún)^(qū)域選擇數(shù)據(jù)用存儲單元陣列1002d，對由地址決定的選擇比特(例如存儲單元1004d)實施寫入，基于寫入比特W4為〃0〃，作為選擇寫入?yún)^(qū)域選擇數(shù)據(jù)用存儲單元陣列1002e，對由地址決定的選擇比特(例如存儲單元1004e)實施寫入，基于寫入比特W5為〃1〃(空白欄)，作為選擇寫入?yún)^(qū)域選擇補償用存儲單元陣列1003f，對由地址決定的選擇比特(例如存儲單元1004f )實施寫入，基于寫入比特W6為〃0〃，作為選擇寫入?yún)^(qū)域選擇數(shù)據(jù)用存儲單元陣列1002g，對由地址決定的選擇比特(例如存儲單元1004g)實施寫入，基于寫入比特W7為"1〃(空白欄)，作為選擇寫入?yún)^(qū)域選擇補償用存儲單元陣列1003h，對由地址決定的選擇比特(例如存儲單元1004h)實施寫入。圖30B是對圖29 (c)的〃1"寫入的存儲單元陣列的訪問方法進行說明的圖，在WO W7示出〃1〃寫入比特的狀態(tài)(在這里將WO W7狀態(tài)設(shè)定為與圖29 (c)相同)。在圖30B中，作為“‘I’寫入對象比特”所示出的分割存儲單元陣列IOOla lOOlh，除了成為按照被寫入比特WO W7所存放的狀態(tài)的寫入對象的選擇寫入?yún)^(qū)域不同之外，因為與示出“‘0〃寫入對象比特”的圖30A相同，所以對于存儲單元陣列的結(jié)構(gòu)進行了省略。如先前記載了的那樣，數(shù)據(jù)用存儲單元陣列1002a 1002h和補償用存儲單元陣列1003a 1003h的選擇(B卩，關(guān)于各分割存儲單元陣列IOOla IOOlh是向數(shù)據(jù)用存儲單元陣列寫入，還是向補償用存儲單元陣列寫入)由O或I寫入模式和寫入比特的狀態(tài)決定。在該"1〃寫入模式中，對于寫入比特WO W7的狀態(tài)被設(shè)定為"1〃的比特向數(shù)據(jù)用存儲單元陣列實施寫入，對于寫入比特WO W7的狀態(tài)設(shè)定為"0〃(在圖30B中，設(shè)為空白欄)的比特向補償用存儲單元陣列實施寫入。具體地說，在圖29示出的例子中，基于寫入比特WO為〃0〃(空白欄)，作為選擇寫入?yún)^(qū)域選擇補償用存儲單元陣列1003a,對由地址決定的選擇比特(例如存儲單元1004a)實施寫入；基于寫入比特Wl為〃1〃，作為選擇寫入?yún)^(qū)域選擇數(shù)據(jù)用存儲單元陣列1002b，對由地址決定的選擇比特(例如存儲單元1004b)實施寫入；基于寫入比特W2為"0〃(空白欄)，作為選擇寫入?yún)^(qū)域選擇補償用存儲單元陣列1003c，對由地址決定的選擇比特(例如存儲單元1004c)實施寫入；基于寫入比特W3為"0〃(空白欄)，作為選擇寫入?yún)^(qū)域選擇補償用存儲單元陣列1003d，對通過地址決定的選擇比特(例如存儲單元1004d)實施寫入；基于寫入比特W4為〃0〃(空白欄)，作為選擇寫入?yún)^(qū)域選擇補償用存儲單元陣列1003e，對通過地址決定的選擇比特(例如存儲單元1004e)實施寫入；基于寫入比特W5為〃1〃，作為選擇寫入?yún)^(qū)域選擇數(shù)據(jù)用存儲單元陣列1002f，對通過地址決定的選擇比特(例如存儲單元1004f)實施寫入；基于寫入比特W6為"0〃(空白欄)，作為選擇寫入?yún)^(qū)域選擇補償用存儲單元陣列1003g，對通過地址決定的選擇比特(例如存儲單元1004g)實施寫入；基于寫入比特W7為〃1〃，作為選擇寫入?yún)^(qū)域選擇數(shù)據(jù)用存儲單元陣列1002h，對通過地址決定的選擇比特(例如存儲單元1004h)實施寫入。像這樣，"O"寫入模式時，對于數(shù)據(jù)用存儲單元陣列的規(guī)定的比特實施關(guān)于"0〃寫入比特的寫入動作， 另一方面，對補償用存儲單元陣列的規(guī)定的比特實施關(guān)于〃1〃寫入比特的寫入動作。另外，〃1"寫入模式時，對數(shù)據(jù)用存儲單元陣列的規(guī)定的比特實施關(guān)于"1〃寫入比特的寫入動作，另一方面，對于補償用存儲單元陣列的規(guī)定的比特實施關(guān)于"O"寫入比特的寫入動作。即，在本實施方式中，在執(zhí)行多個比特的寫入數(shù)據(jù)的寫入時，通常對多個分割存儲單元陣列同時執(zhí)行寫入。由此，即使在任一個的寫入時，因為能對同樣字線上同時寫入的比特數(shù)設(shè)定為8比特(B卩，固定值)，所以也可進行穩(wěn)定的寫入。另外，因為成為以寫入比特單位選擇數(shù)據(jù)用存儲單元陣列和補償用存儲單元陣列的結(jié)構(gòu)，所以有關(guān)該選擇的控制能夠利用解碼器進行的簡便的結(jié)構(gòu)實現(xiàn)。另外，所述分割存儲單元陣列IOOla IOOlh (或者，在忽略由一個位線構(gòu)成的補償用存儲單元陣列1003a 1003h時，也可以說數(shù)據(jù)用存儲單元陣列1002a 1002h)的每一個的陣列形狀大體上正方比特形狀(n=q)時，向所述分割存儲單元陣列IOOla IOOlh內(nèi)的選擇字線連接的非選擇存儲單元的施加電壓和向選擇位線連接的非選擇存儲單元的施加電壓成為大體上相同的均一化狀態(tài)，所以可將在寫入時的干擾的影響控制在最小限度。根據(jù)這種情況，即使全體的存儲單元陣列是長方比特形狀陣列，通過在前述說明的分割存儲單元陣列方式的多位同時寫入，使長方比特形狀陣列構(gòu)成為有效的多個正方向比特形狀陣列或與其接近的形狀，并決定同時寫入比特數(shù)、即分割存儲單元陣列數(shù)。反過來，也可以根據(jù)構(gòu)成存儲單元陣列的字線的數(shù)量以及同時寫入比特數(shù)，來決定分割存儲單元陣列一個的位線數(shù)。另外，通過根據(jù)各種目的的模擬存儲單元和冗長用比特或ECC用的奇偶校驗位等的追加，即使在分割存儲單元陣列的陣列形狀未成為正方比特形狀陣列的情況下，在寫入的存儲單元的I比特的有效的存儲單元陣列內(nèi)、向與選擇字線連接的非選擇存儲單元的施加電壓和向與選擇位線連接的非選擇存儲單元的施加電壓(詳細地說，是構(gòu)成所述的各非選擇存儲單元的電阻變化元件的2端子間電壓)如果是干擾界限電壓以下，則分割存儲單元陣列的陣列形狀也可以是長方比特形狀(η Φ q)0接著，關(guān)于對寫入比特與I比特(ID)區(qū)域?qū)?yīng)了的數(shù)據(jù)用存儲單元陣列和補償用存儲單元陣列進行選擇的電路(ID量存儲器訪問電路1023)的結(jié)構(gòu)(S卩，一個有關(guān)分割存儲單元陣列的電路)使用圖31進行說明。在圖31中，數(shù)據(jù)用存儲單元陣列1005被布線在X方向η個字線1007 (WL0 WL(η-l))和在與X方向立體地交叉的Y方向布線q個位線1008的各交點具有存儲單元51。該數(shù)據(jù)用存儲單元陣列1005是如下的數(shù)據(jù)用存儲單元陣列的一個例子:該數(shù)據(jù)用存儲單元陣列由在X方向延伸的N (N為整數(shù))個字線和在Y方向延伸的M (M為整數(shù))個位線的交點的每一個配置存儲單元來構(gòu)成，所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性。補償用存儲單元陣列1006在被布線在X方向的η個字線1007 (WL0 WL (η_1))和被布線在Y方向一個的位線1009的各交點具有替代單元(在這里是存儲單元51)。該補償用存儲單元陣列1006是如下的補償用存儲單元陣列的一個例子在N個(N是整數(shù))字線和在Y方向延伸的至少一個位線的交點的每一個配置有替代單元而被構(gòu)成，該替代單元至少包含具有非線性的電流電壓特性的雙向的電流控制元件。位線預(yù)充電電路1010在信號PRE_Y='L’時，將各位線1008，1009預(yù)充電到電壓VPR0多個CMOS開關(guān)1011的每一個由N通道晶體管和P通道晶體管構(gòu)成。由多個CMOS開關(guān)1011構(gòu)成的位線解碼器電路1012由根據(jù)外部被輸入的地址信號生成的位線選擇信號PYO PY (q-l)、NPY0 NPY (q_l)(在這里，q為整數(shù))選擇數(shù)據(jù)用存儲單元陣列1005的位線1008內(nèi)的規(guī)定的I比特連接選擇位線和節(jié)點YDM。該位線解碼器電路1012是對構(gòu)成多個分割存儲單元陣列的每一個的數(shù)據(jù)用存儲單元陣列的一個位線進行選擇的第一位線選擇電路的一個例子。另外，與位線1009連接了的CMOS開關(guān)1011是對構(gòu)成多個分割存儲單元陣列的每一個的補償用存儲單元陣列的一個位線進行選擇的第二位線選擇電路的一個例子。CMOS開關(guān)1015 1018由N通道晶體管1013和P通道晶體管1014構(gòu)成。數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019是由CMOS開關(guān)1015 1018所構(gòu)成，在寫入時，由控制信號MW/NMW、DW/NDW進行導通/截止控制，來選擇控制寫入電壓節(jié)點W是傳達到節(jié)點YDM還是傳達到節(jié)點YDD，另一方面，在讀取時，通過控制信號MR/NMR、DR/NDR進行導通/截止控制，來選擇控制將節(jié)點YDM或節(jié)點YDD向讀取節(jié)點R傳達。該數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019是如下的的數(shù)據(jù)/補償選擇電路的一個例子:基于數(shù)據(jù)輸入信號和后述的寫入數(shù)據(jù)標志，對與多個分割存儲單元陣列的每一個，選擇第一位線選擇電路或第二位線選擇電路的某一個使之進行動作，從而執(zhí)行寫入。該數(shù)據(jù)/補償選擇電路對于多個分割存儲單元陣列的每一個，通過以下的4個例子的某一個來進行寫入。(I)在對分割存儲單元陣列的數(shù)據(jù)輸入信號指示第一電阻狀態(tài)(例如，"O")的寫入、并且寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入(例如，"0〃數(shù)據(jù)寫入模式)的情況下，通過選擇第一位線選擇電路使之進行動作，可執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入。(2)在對分割存儲單元陣列的數(shù)據(jù)輸入信號指示第二電阻狀態(tài)(例如，"I")的寫入、并且寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入(例如，〃1〃數(shù)據(jù)寫入模式)的情況下，通過選擇第一位線選擇電路使之進行動作，可執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入。(3)在對分割存儲單元陣列的數(shù)據(jù)輸入信號指示第一電阻狀態(tài)(例如，"O")的寫入、并且寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入(例如，〃1〃數(shù)據(jù)寫入模式)的情況下，通過選擇第二位線選擇電路使之進行動作，可執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入。(4)在對分割存儲單元陣列的數(shù)據(jù)輸入信號指示第二電阻狀態(tài)(例如，"I")的寫入、并且寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入(例如，"0〃數(shù)據(jù)寫入模式)的情況下，通過選擇第二位線選擇電路使之進行動作，可執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入。數(shù)據(jù)/補償選擇控制電路1020將寫入數(shù)據(jù)信號和各種控制信號作為輸入，來控制數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019。該數(shù)據(jù)/補償選擇控制電路1020是如下的數(shù)據(jù)/補償選擇控制電路的一個例子:對上述數(shù)據(jù)/補償選擇電路輸出指示應(yīng)選擇數(shù)據(jù)用存儲單元陣的情況的數(shù)據(jù)用存儲單元陣列選擇信號的數(shù)據(jù)/補償選擇控制電路。
寫入用寄存器1021是將寫入數(shù)據(jù)Wd(i)在固定時間存儲的寄存器，相當于圖29、圖30A以及圖30B的DO D7的每一個。該寫入用寄存器1021是如下寫入用寄存器的一個例子:按照寫入數(shù)據(jù)，對對應(yīng)的多個分割存儲單元陣列的每一個，輸出指示第一電阻狀態(tài)或第二電阻狀態(tài)的某一個的寫入的數(shù)據(jù)輸入信號的寫入用寄存器。傳感放大器1022讀取選擇存儲單元的存儲狀態(tài)。接著，對圖31示出的ID量存儲器訪問電路1023的動作進行說明。首先，為了選擇訪問對象的規(guī)定的存儲單元，將位線1008、1009預(yù)充電到電壓VPR的位線預(yù)充電電路1010接受PRE_Y='H’而截止預(yù)充電。同時，位線解碼器電路1012按照地址輸入僅導通一個規(guī)定的CMOS開關(guān)1011，預(yù)先將選擇位線和節(jié)點YDM設(shè)置為連接狀態(tài)(此時，與補償用存儲單元陣列1006對應(yīng)的CMOS開關(guān)1011是導通狀態(tài))。(i)寫入比特是〃0〃，并且〃0〃寫入模式的情況在作為寫入數(shù)據(jù)Wd(i)而被輸入了的寫入數(shù)據(jù)"O"被存放到寫入用寄存器1021的狀態(tài)下，進行基于"0〃寫入模式的寫入時，來自寫入用寄存器1021的數(shù)據(jù)LD (i)示出'L’，信號寫(WRITE)成為意味寫入模式成為'H’狀態(tài)，施加低電阻化電壓VLR作為VBL電壓，信號D_FLAG示出意味"0〃寫入模式的信號'L’。以該狀態(tài)輸入寫入脈沖信號脈沖時，接受寫=' H’、LD( i )=' L’、D_FLAG=' L’，數(shù)據(jù) / 補償選擇控制電路 1020 使 MW=' L — H’ ,NMW=' H — L’變化，維持DW=' L’，維持NDW=' H’，維持MR=' L’，維持NMR=' H’，維持DR=' L’，維持NDR=' H’這樣來進行輸出。其結(jié)果，僅使數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019的4個CMOS開關(guān)1015 1018內(nèi)的、與向數(shù)據(jù)用存儲單元陣列1005的寫入對應(yīng)的CMOS開關(guān)1015導通。此時，通過位線解碼器電路1012向與數(shù)據(jù)用存儲單元陣列1005對應(yīng)的規(guī)定的選擇位線1008施加節(jié)點VBL的低電阻化電壓VLR。同時，通過地址和脈沖信號規(guī)定的一個選擇字線1007的電壓從電壓VPR變化到低電阻化電壓0v，通過針對數(shù)據(jù)用存儲單元陣列1005內(nèi)的選擇存儲單元的低電阻化寫入寫入"O"數(shù)據(jù)。(ii)寫入比特是〃1〃，并且〃0〃寫入模式的情況在作為寫入數(shù)據(jù)Wd (i)而被輸入了的寫入數(shù)據(jù)〃1〃被存放到寫入用寄存器1021的狀態(tài)下，進行基于"0〃寫入模式的寫入時，來自寫入用寄存器1021的數(shù)據(jù)LD (i)示出'H’，信號寫(WRITE)成為表示寫入模式的'H’狀態(tài)，施加低電阻化電壓VLR作為VBL電壓，信號D_FLAG示出表示"0〃寫入模式的信號'L’。在該狀態(tài)下，在輸入寫入脈沖信號脈沖時，接受寫='H，、LD (i) ='H’、D_FLAG='L’，數(shù)據(jù)/補償選擇控制電路1020維持MW='L’，維持NMW=' H’，使DW=' L — H’變化，使NDW=' H — L’變化，維持MR=' L’，維持NMR=' H’，維持DR='L’，維持NDR='H’這樣來進行輸出。其結(jié)果，僅使數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019的4個CMOS開關(guān)1015 1018內(nèi)的、與向補償用存儲單元陣列1006的寫入對應(yīng)的CMOS開關(guān)1016導通。此時，節(jié)點VBL的低電阻化電壓VLR通過與位線解碼器電路1012同列的CMOS開關(guān)1011，被施加到與補償用存儲單元陣列1006對應(yīng)的位線1009。同時，通過地址和脈沖信號，規(guī)定的一個選擇字線1007的電壓從電壓VPR變化到低電阻化電壓0v，進行針對補償用存儲單元陣列1006內(nèi)的選擇存儲單元的低電阻化寫入。(iii)寫入比特是〃1〃，并且〃1〃寫入模式的情況在作為寫入數(shù)據(jù)Wd (i)而被輸入了的寫入數(shù)據(jù)〃1〃被存放到寫入用寄存器1021的狀態(tài)下，進行基于〃1"寫入模式的寫入時，來自寫入用寄存器1021的數(shù)據(jù)LD (i)示出'H’，信號寫(WRITE)成為意味寫入模式的'H’狀態(tài)，施加高電阻化電壓Ov作為VBL電壓，信示出意味"Γ寫入模式的信號'H’。在該狀態(tài)下，在輸入寫入脈沖信號脈沖時，接受寫=' H，、LD (i ) =' H’、D_FLAG=' H’，數(shù)據(jù)/補償選擇控制電路1020使MW=' L — H’變化，使 NMW=' H — L’ 變化，維持 DW=' L’，維持 NDW=' H’，維持 MR=' L’，維持 NMR=' H’，維持 DR=' L’，維持NDR='H’這樣來輸出。其結(jié)果，僅使數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019的4個CMOS開關(guān)1015 1018內(nèi)的、與向數(shù)據(jù)用存儲單元陣列1005的寫入對應(yīng)的CMOS開關(guān)1015導通。此時，節(jié)點VBL的高電阻化電壓Ov通過位線解碼器電路1012被施加到與數(shù)據(jù)用存儲單元陣列1005對應(yīng)的規(guī)定的選擇位線1008。同時，通過地址和脈沖信號，規(guī)定的一個選擇字線1007的電壓從電壓VPR變化為高電阻化電壓VHR，通過針對數(shù)據(jù)用存儲單元陣列1005內(nèi)的選擇存儲單元的高電阻化寫入，寫入〃1"數(shù)據(jù)。(iv)寫入比特是〃0〃，并且〃1〃寫入模式的情況在作為寫入數(shù)據(jù)Wd(i)而被輸入了的寫入數(shù)據(jù)"O"被存放到寫入用寄存器1021的狀態(tài)下，進行基于"1〃寫入模式的寫入時，來自寫入用寄存器1021的數(shù)據(jù)LD (i)示出'L’、信號寫(WRITE)成為意味寫入模式的' H’狀態(tài)，施加高電阻化電壓Ov作為VBL電壓，信號D_FLAG示出意味"Γ寫入模式的信號'H’。在該狀態(tài)下，在輸入寫入脈沖信號脈沖時，接受寫=' H’、LD (i )=' L’、D_FLAG=' H’，數(shù)據(jù) / 補償選擇控制電路 1020 維持 MW=' L’，維持 NMW=' H’，使DW=' L — H’變化，使NDW=' H — L’變化，維持MR=' L’，維持NMR=' H’，維持DR=' L’，維持NDR='H’這樣來進行輸出。其結(jié)果，僅使數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019的4個CMOS開關(guān)1015 1018內(nèi)的、與向補償用存儲單元陣列1006的寫入對應(yīng)的CMOS開關(guān)1016導通。此時，節(jié)點VBL的高電阻化電壓Ov通過與位線解碼器電路1012同列的CMOS開關(guān)1011被施加到與補償用存儲單元陣列1006對應(yīng)的位線1009。同時，通過地址和脈沖信號，規(guī)定的一個選擇字線1007電壓從電壓VPR變化為高電阻化電壓VHR，進行針對補償用存儲單元陣列1006內(nèi)的選擇存儲單元的高電阻化寫入。另一方面，讀取時，作為信號寫(WRITE)，在意味讀取模式的'L’狀態(tài)被輸入到數(shù)據(jù)/補償選擇控制電路1020時，數(shù)據(jù)/補償選擇控制電路1020維持MW='L’，維持NMW='H’，維持DW=' L’，維持NDW=' H’，使MR=' L — H’變化，使NMR=' H — L’變化，維持DR=' L’，維持NDR='H’這樣來進行輸出。其結(jié)果，僅使數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019的4個CMOS開關(guān)1015 1018內(nèi)的、與對數(shù)據(jù)用存儲單元陣列1005的讀取對應(yīng)的CMOS開關(guān)1017導通。此時，與數(shù)據(jù)用存儲單元陣列1005對應(yīng)的規(guī)定的選擇位線1008通過位線解碼器電路1012被連接到傳感放大器1022。進而，通過地址，規(guī)定的一個選擇字線1007從電壓VPR變化為讀取電壓0v，針對數(shù)據(jù)用存儲單元陣列1005內(nèi)的選擇存儲單元進行讀取動作，將該選擇存儲單元的存儲狀態(tài)從傳感放大器1022輸出到節(jié)點Rd (i)。另外，構(gòu)成數(shù)據(jù)用存儲單元陣列1005以及補償用存儲單元陣列1006內(nèi)存儲單元的電阻變化元件，因為制造后的初期電阻狀態(tài)成為10ΜΩ以上的超高電阻，所以需要在檢查階段對數(shù)據(jù)用存儲單元陣列1005以及補償用存儲單元陣列1006都使全部的存儲單元進行用于可設(shè)置為電阻變化狀態(tài)(初始化)的成型處理。在這樣的情況下，需要針對數(shù)據(jù)用存儲單元陣列1005的訪問和針對補償用存儲單元陣列1006的訪問這樣的確定的存儲單元的進行任意訪問動作。為了這樣的情況， 數(shù)據(jù)/補償選擇控制電路1020具有如下的控制端子:輸入DCELL信號作為從外部進行控制的信號以使僅對數(shù)據(jù)用存儲單元陣列1005進行訪問，輸入HCELL信號作為從外部進行控制的信號以使僅對補償用存儲單元陣列1006進行訪問。即，在DCELL信號被活化時與輸入數(shù)據(jù)無關(guān)地僅選擇數(shù)據(jù)用存儲單元陣列1005，在HCELL信號被活化時與選擇與輸入數(shù)據(jù)無關(guān)地僅選擇補償用存儲單元陣列1006。具體地說，在DCELL信號被活化時，寫入用寄存器1021輸出和D_FLAG信號的狀態(tài)無關(guān)，作為數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019的4個CMOS開關(guān)1015 1018內(nèi)的、與數(shù)據(jù)用存儲單元陣列1005對應(yīng)的CMOS開關(guān)，在寫入時候CMOS開關(guān)1015被導通，另一方面，在讀取時設(shè)定數(shù)據(jù)/補償選擇控制電路1020輸出信號，以使CMOS開關(guān)1017導通。SP，數(shù)據(jù)/補償選擇電路在從數(shù)據(jù)/補償選擇控制電路輸出數(shù)據(jù)用存儲單元陣列選擇信號的期間，與寫入數(shù)據(jù)以及寫入用數(shù)據(jù)標志無關(guān)地、強制地選擇數(shù)據(jù)用存儲單元陣列。另外，在HCELL信號被活化時，CMOS開關(guān)1016作為數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019的4個CMOS開關(guān)1015 1018內(nèi)的、與補償用存儲單元陣列1006對應(yīng)的CMOS開關(guān)，在寫入時與寫入用寄存器1021的輸出和D_FLAG信號的狀態(tài)無關(guān)地被導通，另一方面，設(shè)定數(shù)據(jù)/補償選擇控制電路1020的輸出信號以使讀取時CMOS開關(guān)1018導通。SP，數(shù)據(jù)/補償選擇電路在從數(shù)據(jù)/補償選擇控制電路輸出補償用存儲單元陣列選擇信號輸出的期間，與寫入數(shù)據(jù)以及寫入用數(shù)據(jù)標志無關(guān)地、強制地選擇補償用存儲單元陣列。另外，即使在存儲單元的成型以外，DCELL信號和HCELL信號的活化也能夠在確認存儲單元的電阻值狀態(tài)等的各種測試時使用。另外，在所述說明中，以與補償用存儲單元陣列1006對應(yīng)的位線是一個的情況，對于CMOS開關(guān)1011是一個的情況進行了說明，但屬于補償用存儲單元陣列1006的位線是多個情況因為要選擇其內(nèi)的一個位線，所以所述CMOS開關(guān)1011為了選擇位線，也可以是在各位線和YDD節(jié)點間構(gòu)成與位線的個數(shù)相同數(shù)量的CMOS開關(guān)1011 (構(gòu)成CMOS開關(guān)1011的晶體管的漏極和源極端子與各位線和YDD節(jié)點連接)，作為具有與位線解碼器電路1012同樣的選擇功能的補償用存儲單元陣列用位線解碼器電路來發(fā)揮功能的結(jié)構(gòu)。另外，因為由CMOS開關(guān)1015、1016和數(shù)據(jù)/補償選擇控制電路1020所構(gòu)成的部分實施寫入功能，所以將這些一起匯總稱為寫入電路。圖32是示出基于圖31位線選擇轉(zhuǎn)換方式的同樣字線上的多位同時寫入作為存儲器結(jié)構(gòu)來具體化的交叉點型電阻變化非易失性存儲裝置1036的電路塊結(jié)構(gòu)的一個例子的圖。使用圖32對本電路結(jié)構(gòu)以及其動作進行說明。在圖32中，存儲單元陣列1034是由多個分割存儲單元陣列構(gòu)成的存儲單元陣列的一個例子，在這里，是在8D量字線方向上配置ID量的數(shù)據(jù)用存儲單元陣列1005和補償用存儲單元陣列1006 (即、一個分割存儲單元陣列)的存儲單元陣列，例如是64WLX520BL(數(shù)據(jù)用存儲單元陣列是64BLX8D，補償用存儲單元陣列是1BLX8D，合計520BL)尺寸(在本實施例中，因為將同時寫入比特數(shù)設(shè)為8比特，所以8分割陣列區(qū)域)。字線解碼器/驅(qū)動器205是對多個分割存儲單元陣列選擇一個字線的字線選擇電路的一個例子，在這里，選擇性地驅(qū)動字線WLO WL (η-1)〔例如n=64〕。位線解碼器&預(yù)充電電路組1033與8D量的存儲單元陣列1034 —起是排列8組位線解碼器電路1012、CM0S開關(guān)1011以及位線預(yù)充電電路1010的電路組。該位線解碼器&預(yù)充電電路組1033相當于將第一位線選擇電路和第二位線選擇電路進行組合的電路組，其中，所述第一位線選擇電路選擇構(gòu)成多個分割存儲單元陣列的每一個的數(shù)據(jù)用存儲單元陣列的一個位線；所述第二位線選擇電路選擇構(gòu)成多個分割存儲單元陣列的每一個的補償用存儲單元陣列的一個位線。數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路組1032是與8D量的存儲單元陣列1034 —起是排列了 8個數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019的電路組。該數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路組1032是如下的的數(shù)據(jù)/補償選擇電路的一個例子:基于數(shù)據(jù)輸入信號和所述寫入數(shù)據(jù)標志，對多個分割存儲單元陣列的每一個，選擇第一位線選擇電路或第二位線選擇電路的某一個而使之動作，從而執(zhí)行寫入。寫入寄存器&數(shù)據(jù)/補償選擇電路組1031是與8D量的存儲單元陣列1034 —起排列了 8個寫入用寄存器1021和數(shù)據(jù)/補償選擇控制電路1020的電路組。傳感放大器電路組212是與8D量的存儲單元陣列1034 —起排列了 8個傳感放大器1022的電路組。圖31示出的ID量的存儲器訪問電路1023是在圖32的ID量存儲器訪問電路結(jié)構(gòu)本身，在該交叉點型電阻變化非易失性存儲裝置1036中，在字線方向排列8個。存儲器功能結(jié)構(gòu)塊1035由字線解碼器/驅(qū)動器205、以及排列了 8個ID量存儲器訪問電路1023的存儲器訪問電路組構(gòu)成。數(shù)據(jù)輸入電路207是接受輸入端子Din (i)〔i=0 7〕的輸入數(shù)據(jù)而向存儲器功能結(jié)構(gòu)塊1035輸出數(shù)據(jù)的8比特的數(shù)據(jù)輸入電路。數(shù)據(jù)輸出電路213是如下的8比特的數(shù)據(jù)輸出電路:接受從存儲器功能結(jié)構(gòu)塊1035輸出的讀取數(shù)據(jù)，保持一次期間數(shù)據(jù)，并向輸出端子Dout (i) U=O 7〕輸出。地址輸入電路214將來自外部地址信號作為輸入，作為字線選擇用地址AX和位線選擇用地址AY向存儲器功能結(jié)構(gòu)塊1035輸出。控制電路1024是如下的CPU等:將來自外部的控制信號作為輸入，輸出對存儲器功能結(jié)構(gòu)塊1035的動作 進行控制的控制信號(例如，在后面的說明中使用的時鐘信號CLK、寫入用脈沖信號脈沖、意味各種方式的狀態(tài)的信號MODE、控制位線的預(yù)充電的 1^_丫等)。寫入/讀取選擇電路1026接受MODE信號，向?qū)懭爰拇嫫?amp;數(shù)據(jù)/補償選擇電路組1031和寫入數(shù)據(jù)標志產(chǎn)生電路1027輸出意味著"O"數(shù)據(jù)寫入和〃1〃數(shù)據(jù)寫入的狀態(tài)的信號WRITE (寫)。該寫入/讀取選擇電路1026是如下的寫入/讀取選擇電路的一個例子:對多個分割存儲單元陣列輸出指示寫入模式或讀取模式的寫入信號WRITE (寫)。寫入數(shù)據(jù)標志產(chǎn)生電路1027將寫信號和CLK信號作為輸入,在寫入模式時向寄存器&數(shù)據(jù)/補償選擇電路組1031輸出控制是"O"數(shù)據(jù)寫入還是〃1〃數(shù)據(jù)寫入的控制標志信號D_FLAG。該寫入數(shù)據(jù)標志產(chǎn)生電路1027是如下的寫入數(shù)據(jù)標志產(chǎn)生電路的一個例子:該寫入數(shù)據(jù)標志產(chǎn)生電路對多個分割存儲單元陣列生成指示同時進行第一電阻狀態(tài)的寫入或第二電阻狀態(tài)的寫入的某一個的動作的寫入數(shù)據(jù)標志(D_FLAG)。該寫入數(shù)據(jù)標志產(chǎn)生電路1027可對控制從外部輸入的寫入的基本時鐘進行分頻，生成寫入數(shù)據(jù)標志。切換電路1029是如下的電路:根據(jù)D_FLAG信號，對電壓VHR和Ov進行切換，作為電壓VWL輸出的電路，具體地說，在D_FLAG=' L’時選擇VWL=Ov,在D_FLAG=' H’時選擇VffL=VHR,向字線解碼器/驅(qū)動器205供給。切換電路1030是根據(jù)D_FLAG信號對電壓VLR和Ov進行切換，作為電壓VBL來輸出的電路，具體地說，D_FLAG=' L’時，選擇VBL=VLR, D_FLAG=' H’時，選擇VBL=Ov,供給到數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路組1032。
HR化用電源217是基于電源VDD和更高電壓的電源VPP來產(chǎn)生高電阻化寫入用電壓VHR (或電流)的電源，該輸出被供給到切換電路1029。LR化用電源216是基于電源VDD和更高電壓的電源VPP來產(chǎn)生低電阻化寫入用電壓VLR (或電流)的電源，該輸出被供給高切換電路1030。寫入電壓產(chǎn)生電路1025由HR化用電源217、LR化用電源216、切換電路1029、和切換電路1030所構(gòu)成。該寫入電壓產(chǎn)生電路1025是如下的寫入電壓產(chǎn)生電路的一個例子:對多個分割存儲單元陣列通過由字線選擇電路所選擇的字線，在第一電阻狀態(tài)寫入的情況下，供給第一電壓或第一電流，在第二電阻狀態(tài)寫入的情況下，供給第二電壓或第二電流。該寫入電壓產(chǎn)生電路1025也可以是如下的寫入電壓產(chǎn)生電路的一個例子:對多個分割存儲單元陣列通過第一位線選擇電路以及第二位線選擇電路供給用于寫入的電壓或電流的電壓寫入電路，即，在寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，通過第一位線選擇電路以及第二位線選擇電路，向選擇位線供給第三電壓或的第三電流，另一方面，寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入的情況下，通過第一位線選擇電路以及第二位線選擇電路向被選擇了的位線供給第四電壓或的第四電流。以下，使用圖34以后的時序圖對于如圖32示出那樣所構(gòu)成的、實現(xiàn)本發(fā)明的多位同時寫入的交叉點型電阻變化非易失性存儲裝置1036的動作進行詳細說明，不過，首先對在前面意味"0〃寫入或〃1〃寫入方向的D_FLAG信號的產(chǎn)生模式使用圖33A 圖33C的時序圖進行說明。圖33A作為在寫入時的D_FLAG信號的變化的一個例子，示出D_FLAG信號相對時鐘信號CLK以2倍周期變化的情況下的時序圖。時鐘信號CLK是將時間tn t (n+1)作為I個周期的固定周期的時鐘信號，由控制電路1024產(chǎn)生。地址AX是例如選擇AX=L即，選擇規(guī)定的字線的狀態(tài)。地址AY是把時間t0做為起點每兩個時鐘從AY=j各增長I個地址(以時間t2、t4、t6、t8、…tn增長)，即，是每兩個時鐘進行順次選擇轉(zhuǎn)移到與規(guī)定的位線相鄰一個地址的狀態(tài)。表示寫入狀態(tài)的寫信號在時間t0變化為意味著寫入的'H’狀態(tài)。變化為寫='H’之后，產(chǎn)生意味寫入模式的D_FLAG信號，在時鐘CLK的I周期單位設(shè)定D_FLAG=' L’或'H’。接受該D_FLAG信號的狀態(tài)，寫入電壓產(chǎn)生電路1025在0_ 1^6='1；時，分別設(shè)定為低電阻化寫入需要的電壓VffL=GND (=0v), VBL=VLR并進行供給，另一方面，在D_FLAG=' H’時，將字線用電源節(jié)點VWL和位線用電源節(jié)點VBL的電壓分別設(shè)為高電阻化寫入需要的電壓VWL=VHR, VBL=GND,并進行供給。另外，與時鐘CLK同步地在每個CLK的周期產(chǎn)生寫入脈沖信號脈沖。在脈沖='H’的期間，對選擇存儲單元施加VWL、VBL電壓，并對選擇存儲單元進行規(guī)定的寫入動作。圖33B作為在寫入時的D_FLAG信號的變化的一個例子，示出D_FLAG信號相對時鐘信號CLK以4倍周期進行變化的時序圖。時鐘信號CLK是將時間tn t (n+1)作為I個周期的固定周期的時鐘信號，由控制電路1024發(fā)生。地址AX是例如選擇AX=L即、選擇規(guī)定的字線的狀態(tài)。地址AY是以時間t0做為起點，從AY=j每4時鐘各增長I個地址(以時間t4、t8、…、tn這樣增長)，即，是每四個時鐘進行順次選擇轉(zhuǎn)移到與規(guī)定的位線相鄰一個地址的狀態(tài)。表示寫入狀態(tài)的寫信號在時間t0變化為意味著寫入的'H’狀態(tài)。變化為寫='H’之后，產(chǎn)生意味寫入模式的D_FLAG信號，在本一個例子中在時鐘CLK的兩個周期單位設(shè)定SD_FLAG='L’或'H’ 。接受信號的狀態(tài)，寫入電壓產(chǎn)生電路1025在0_ 1^6='1；時，將字線用電源節(jié)點VWL和位線用電源節(jié)點VBL的電壓分別設(shè)為低電阻化寫入必要的電壓VWL=GND (=0v), VBL=VLR并進行供給，另一方面，在D_FLAG='H’時，分別設(shè)定為高電阻化寫入需要的電壓VWL=VHR、VBL=GND并進行供給。另外，與時鐘CLK同步地按照每個CLK的周期產(chǎn)生寫入脈沖信號脈沖。在脈沖='H’的期間，對選擇存儲單元施加VWL、VBL電壓，并對各選擇存儲單元進行規(guī)定的兩次的寫入動作。另外，D_FLAG信號能夠與比相對時鐘信號CLK的4倍周期更加大的周期對應(yīng)，地址變化與D_FLAG信號的變化無關(guān)地變化。圖33C作為在寫入時的D_FLAG信號的變化的一個例子，示出D_FLAG信號與時鐘信號CLK的周期為無關(guān)地變化模式的周期響應(yīng)(周期> 7)任意設(shè)定方式的情況的時序圖。時鐘信號CLK是以時間tn t (n+1)作為I個周期的固定周期的時鐘信號，由控制電路1024產(chǎn)生。地址AX是例如選擇AX=L即，選擇規(guī)定的字線的狀態(tài)。地址AY是例如以時間t0做為起點，從AY=j每I個時鐘各增長I個地址(以時間t4、t8、…、tn這樣增長)，即，是每一個時鐘進行順次選擇轉(zhuǎn)移到與規(guī)定的位線相鄰一個地址的狀態(tài)。表示寫入狀態(tài)的寫信號在時間t0變化為意味著寫入的'H’狀態(tài)。變化了為寫='H’之后，產(chǎn)生意味寫入模式的D_FLAG信號，在本一個例子中，與時鐘CLK的周期無關(guān)地設(shè)定為D_FLAG=' L’或'H’。接受該D_FLAG信號的狀態(tài)，寫入電壓產(chǎn)生電路1025在0_ 1^6=1時，將字線用電源節(jié)點VWL和位線用電源節(jié)點VBL的電壓分別設(shè)定為低電阻化寫入需要的電壓VWL=GND(=0v)、VBL=VLR,并進行供給，在D_FLAG=' H’時，將字線用電源節(jié)點VWL和位線用電源節(jié)點VBL的電壓分別設(shè)為高電阻化寫入需要的電壓VWL=VHR, VBL=GND,并進行供給。另外，與時鐘CLK同步地在每個CLK的周期產(chǎn)生寫入脈沖信號脈沖，在脈沖='H’的期間，對選擇存儲單元施加VWL、VBL電壓，并對選擇存儲單元進行規(guī)定的寫入動作。另外，能夠使地址變化與D_FLAG信號的變化無關(guān)地任意變化。進而，在將D_FLAG信號變化設(shè)定為相對時鐘信號CLK的K倍周期的狀態(tài)下，在向?qū)懭霐?shù)據(jù)標志產(chǎn)生電路1027輸入D_FLAG復(fù)位信號RSTKT時，因為從該時刻開始能夠使D_FLAG信號的周期變化復(fù)位，所以能夠任意設(shè)定信號的'L’狀態(tài)和'H’狀態(tài)的期間。即，對于D_FLAG信號，由將時鐘信號CLK進行分頻而產(chǎn)生，能夠設(shè)定為規(guī)定的f倍周期(f整數(shù))，另外也能夠與CLK無關(guān)地設(shè)定為'L’固定或'H’固定。另外，寫入模式的結(jié)束時，在寫信號成為'L’時，接受這種情況，D_FLAG信號被復(fù)位為'L’，停止該動作(寫入)。這樣，寫入數(shù)據(jù)標志產(chǎn)生電路1027可對控制從外部輸入寫入數(shù)據(jù)標志的基本時鐘進行分頻，來生成寫入數(shù)據(jù)標志。并且，寫入數(shù)據(jù)標志產(chǎn)生電路1027在寫入信號指示了寫入模式時，開始生成寫入數(shù)據(jù)標志，在寫入信號的指示從寫入模式變化為讀取模式時，停止寫入數(shù)據(jù)標志的生成。另外，地址變化和D_FLAG信號的變化并不是被所述的方法限定，當然能夠應(yīng)用各種各樣的變化方法。其次，對于實現(xiàn)本發(fā)明的多位同時寫入的圖32交叉點型電阻變化非易失性存儲裝置1036的動作， 采用圖34以后的時序圖進行詳細說明。
圖34是表示意味"0〃寫入或〃1"寫入的方向的D_FLAG信號是2倍周期的情況的寫入序列的圖。在圖34中，時鐘信號CLK將時間t0, t3，t6，t9，tl2，…設(shè)定為時鐘的上升沿定時，以相同的周期由控制電路1024產(chǎn)生。地址輸入電路214接受外部的地址信號輸出地址ΑΧ=0，作為地址AY在時間t0 t6輸出ΑΥ=0，在時間t6 tl2輸出AY=I。意味寫入模式的寫信號在時間t0變化為'L’ 一 'H’，作為寫入模式信號從寫入/讀取選擇電路1026輸出。意味'0/1’的寫入方向的D_FLAG信號接受寫='H’而開始變化，在時間t0設(shè)為'L’(LR寫入)，在時間t3設(shè)為'H’(HR寫入)，在時間t6設(shè)為'L’(LR寫入)，在時間t9設(shè)為'H’ (HR寫入)，在時間tl2設(shè)為'L’(LR寫入)…，從寫入數(shù)據(jù)標志產(chǎn)生電路1027輸出。作為外部數(shù)據(jù)輸入Din (i) U=O 7〕，在時間t0以前輸入數(shù)據(jù)〃01000101〃，在時間t6以前輸入數(shù)據(jù)〃11110000〃，在時間tl2以前輸入數(shù)據(jù)〃00001111〃，像那樣的Din (i)輸入數(shù)據(jù)通過數(shù)據(jù)輸入電路207在時間t0，t6，tl2，…被鎖定在寫入用寄存器1021，從時間t0作為數(shù)據(jù)"01000101〃而被輸出，從時間t6作為數(shù)據(jù)"11110000〃而被輸出，從時間tl2作為數(shù)據(jù)"00001111"而被輸出。控制電路1024在時間tl t2, t4 t5, t7 t8, tlO til,...中輸出寫入模式期間中執(zhí)行實際寫入的'H’脈沖，來作為脈沖信號。與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020接受時間tl t2的D_FLAG='L'、LD (i)=〃01000101〃、以及脈沖='H’，將 D (0，2，3，4，6)的 MW 設(shè)定 'H，、NMW 設(shè)定為' L’來輸出，僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通狀態(tài)，將D( I，5，7)的DW設(shè)為'H’、NDW設(shè)為'L’來輸出，僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1016設(shè)為導通狀態(tài)。另外，在成為脈沖='H’的時間，預(yù)充電信號PRE_Y成為'H’，全位線的VPR預(yù)充電截止。對于D (0，2，3，4，6)接受CMOS開關(guān)1015的導通狀態(tài)，通過所述CMOS開關(guān)1015對YDM施加VBL節(jié)點的低電阻化電壓VLR，進而由地址AY所選擇的選擇位線從VPR變化為VLR，同時由地址AX所選擇了的選擇字線從VPR變化為GND。對于D (1，5，7)接受CMOS開關(guān)1016的導通狀態(tài)，通過所述CMOS開關(guān)1016對YDD施加VBL節(jié)點的低電阻化電壓VLR，補償用存儲單元陣列1006的位線從VPR變化為VLR，同時選擇字線從VPR變化為GND。由此，對DO、D2、D3、D4、D6的數(shù)據(jù)用存儲單元陣列1005區(qū)域的選擇存儲單元和D1、D5、D7的補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的低電阻化寫入。與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020接受時間t4 t5的D_FLAG='H'和 LD (i) =〃01000101〃 和脈沖='H’，將 D (1、5、7)的 MW 設(shè)為 'H’、將 NMW 設(shè)為'L’而輸出，僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通狀態(tài)，將D (0、2、3、4、6)的DW設(shè)為'H’、將NDW設(shè)為'L’來輸出，僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1016設(shè)為導通狀態(tài)。另外，在成為脈沖='H’的時間預(yù)充電信號PRE_Y成為'H’，全位線的VPR預(yù)充電截止。對于D (1、5、7)接受CMOS開關(guān)1015的導通狀態(tài)，通過所述CMOS開關(guān)1015對YDM施加VBL節(jié)點的高電阻化電壓GND，進而由地址AY所選擇了的選擇位線從VPR變化為GND，同時由地址AX選擇了的選擇字線從VPR變化為VHR。對于D (0、2、3、4、6)接受CMOS開關(guān)1016的導通狀態(tài)，通過所述CMOS開關(guān)1016對YDD施加VBL節(jié)點的高電阻化電壓GND，補償用存儲單元陣列1006的位線從VPR變化為GND,同時選擇字線從VPR變化為VHR。 由此，對Dl、D5、D7的數(shù)據(jù)用存儲單元陣列1005區(qū)域的選擇存儲單元和DO、D2、D3、D4、D6的補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的高電阻化寫入。與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020接受時間t7 t8的D_FLAG='L'和 LD (i) =〃11110000〃 和脈沖='H’，將 D (4 7)的 MW 設(shè)為 'H’、將 NMW 設(shè)為'L’而輸出，則僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通狀態(tài)，將D (O 3)的DW設(shè)為'H’、將NDW設(shè)為'L’而輸出，則僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1016設(shè)為導通狀態(tài)。另外，在成為脈沖='H’時預(yù)充電信號PRE_Y成為'H’，全位線的VPR預(yù)充電截止。關(guān)于D (4 7)接受CMOS開關(guān)1015的導通狀態(tài)，通過所述CMOS開關(guān)1015向YDM施加VBL節(jié)點的低電阻化電壓VLR，進一步，由地址AY所選擇了的選擇位線從VPR變化為VLR，同時由地址AX所選擇了的選擇字線從VPR變化為GND。關(guān)于D (O 3)接受CMOS開關(guān)1016的導通狀態(tài)，通過所述CMOS開關(guān)1016向YDD施加VBL節(jié)點的低電阻化電壓VLR，補償用存儲單元陣列1006的位線從VPR變化為VLR，同時選擇字線從VPR變化為GND。由此，D4 D7的數(shù)據(jù)用存儲單元陣列1005區(qū)域的選擇存儲單元和DO D3的補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的低電阻化寫入。與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020接受時間tlO til的D_FLAG='H'和 LD (i) =〃11110000〃 和脈沖='H’，將 D (O 3)的 MW 設(shè)為 'H’、NMW 設(shè)為 'L’而輸出，則僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通狀態(tài)，將D (4 7)的DW設(shè)為' H’、將NDW設(shè)為' L’而輸出，僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1016設(shè)為導通狀態(tài)。另外，在成為脈沖='H’時，預(yù)充電信號PRE_Y成為'H’，全位線的VPR預(yù)充電截止。對于D (O 3)接受CMOS開關(guān)1015的導通狀態(tài)，通過所述CMOS開關(guān)1015向YDM施加VBL節(jié)點的高電阻化電壓GND，進而，由地址AY所選擇了的選擇位線從VPR變化為GND，同時在地址AX所選擇了的選擇字線從VPR變化為VHR。關(guān)于D (4 7)接受CMOS開關(guān)1016的導通狀態(tài)，通過所述CMOS開關(guān)1016向YDD施加VBL節(jié)點的高電阻化電壓GND，補償用存儲單元陣列1006位線從VPR變化為GND，同時選擇字線從VPR變化為VHR。由此，對DO D3數(shù)據(jù)用存儲單元陣列1005區(qū)域的選擇存儲單元和D4 D7補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的高電阻化寫入。如上所述，對于由規(guī)定地址選擇了的存儲單元，以I倍周期的D_FLAG信號對各地址交互地實施"0〃寫入和〃1〃寫入中，利用本發(fā)明的交叉點型電阻變化非易失性存儲裝置1036通常容易地實現(xiàn)8比特固定的同時寫入，其中，本發(fā)明的交叉點型電阻變化非易失性存儲裝置1036通過由列地址系的數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019選擇對每個D區(qū)域設(shè)置的數(shù)據(jù)用存儲單元陣列1005和補償用存儲單元陣列1006?？傊?，在本實施方式中，在寫入電路執(zhí)行多個比特的寫入數(shù)據(jù)的寫入時，經(jīng)常對多個分割存儲單元陣列同時執(zhí)行寫入。如以上所述，本實施方式的交叉點型電阻變化非易失性存儲裝置具有:(1)多個分割存儲單元陣列，該多個分割存儲單元陣列由數(shù)據(jù)用存儲單元陣列和補償用存儲單元陣列構(gòu)成，其中，所述數(shù)據(jù)用存儲單元陣列由在向X方向延伸的N個(N為整數(shù))字線和向Y方向延伸的M個(M為整數(shù))位線的交點的每一個配置存儲單元來構(gòu)成,所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；所述補償用存儲單元陣列，在N個(N為整數(shù))字線和向Y方向延伸的至少一個位線的交點的每一個配置有替代單元而構(gòu)成，所述替代單元至少包含具有非線性的電流電壓特性的雙向的電流控制元件而構(gòu)成；(2)第一位線選擇電路，其選擇構(gòu)成多個分割存儲單元陣列的每一個的數(shù)據(jù)用存儲單元陣列的位線的一個；(3)第二位線選擇電路，其選擇構(gòu)成多個分割存儲單元陣列的每一個的補償用存儲單元陣列的位線的一個；以及(4)寫入電路，根據(jù)從外部輸入的多個比特的寫入數(shù)據(jù)、以及對多個分割存儲單元陣列指示是否同時進行第一電阻狀態(tài)的寫入或第二電阻狀態(tài)的寫入的某一個的動作的寫入數(shù)據(jù)標志，對構(gòu)成多個分割存儲單元陣列的每一個的數(shù)據(jù)用存儲單元陣列進行第一電阻狀態(tài)寫入或第二電阻狀態(tài)的寫入。并且，在本實施方式的交叉點型電阻變化非易失性存儲裝置中，寫入電路對多個分割存儲單元陣列的每一個，執(zhí)行包含如下步驟的寫入方法:(I)在給分割存儲單元陣列的數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入的情況下，選擇第一位線選擇電路并使之動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入的步驟；(2)在給分割存儲單元陣列的數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、并且寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入的情況下，選擇第一位線選擇電路使之做動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入的步驟；(3)在給分割存儲單元陣列的數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入的情況下，選擇第二位線選擇電路使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入的步驟；以及(4)在給分割存儲單元陣列的數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、且寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入的情況下，選擇第二位線選擇電路使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入的步驟。另外，記載有如下的寫入方法作為一個例子:在所述寫入序列中，對由一個地址指定了的選擇存儲單元在進行"0〃寫入之后接著進行"1〃寫入的"0-1〃交替寫入。其次，作為寫入序列另外的例子，暫時將數(shù)據(jù)用存儲單元陣列1005區(qū)域的存儲單元全部設(shè)為LR (低電阻)之后，根據(jù)輸入數(shù)據(jù)使用圖35和圖36說明HR (高電阻)化的方法。另外，交叉點型電阻變化非易失性存儲裝置的結(jié)構(gòu)與圖32相同。首先，在圖35示出將數(shù)據(jù)用存儲單元陣列1005區(qū)域的存儲單元全部寫入設(shè)定為LR (低電阻)狀態(tài)的寫入序列。在圖35中，與圖34不同的部分，因為將全部的存儲單元低電阻(LR)化，所以地址AY的增長周期與時鐘CLK相同，輸入數(shù)據(jù)Din (i)通常是"00000000"，D_FLAG信號至少在t0以后固定為〃L〃，由此，為了使D (O 7)的全部數(shù)據(jù)用存儲單元陣列1005區(qū)域的寫入發(fā)揮實效，將D (O 7)的麗設(shè)為'H’，將NMW設(shè)為'L’而輸出，僅將全部的數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通狀態(tài)。S卩，時鐘信號CLK將時間t0、t3、t6、t9、tl2、…作為時鐘的上升沿定時，以同樣周期從控制電路1024產(chǎn)生。地址輸入電路214接受外部的地址信號，輸出地址AX=O作為地址AY，在時間t0 t3中ΑΥ=0，在時間t3 t6中AY=I，在時間t6 t9中AY=2，在時間t9 tl2中AY=3， 與時鐘CLK的周期一致地增長輸出地址。意味寫入模式的寫信號從寫入/讀取選擇電路1026在時間tO變化為'L’ 一'H’而被輸出、意味著'0/1’的寫入方向信號接受寫='H’而開始變化，至少在時間tO以后設(shè)為'L’(LR寫入)，從寫入數(shù)據(jù)標志產(chǎn)生電路1027輸出。作為外部數(shù)據(jù)輸入Din (i) U=O 7〕，在時間tO以前輸入數(shù)據(jù)"00000000"，那樣的Din (i)輸入數(shù)據(jù)通過數(shù)據(jù)輸入電路207，至少在時間tO鎖定在寫入用寄存器1021，從時間tO作為數(shù)據(jù)〃00000000〃被輸出?？刂齐娐?024在時間tl t2、t4 t5、t7 t8、tl0 til、…中輸出在寫入模式期間中實在執(zhí)行寫入的'H’脈沖，作為脈沖信號，。與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020接受在時間tO以后的D_FLAG=' L’ 和 LD (i) ="00000000"和脈沖='H’，將全部的 D (O 7)的 MW 設(shè)為 'H’，將 NMW設(shè)為'L’而輸出，僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通狀態(tài)。另外，在成為脈沖='H’的時間，預(yù)充電信號PRE_Y成為'H’，全位線的VPR預(yù)充電截止。關(guān)于全部的D (O 7)接受CMOS開關(guān)1015的導通狀態(tài)，通過所述CMOS開關(guān)1015向YDM施加VBL節(jié)點的低電阻化電壓VLR，進而由地址AY所選擇了的選擇位線從VPR變化為VLR，同時由地址AX所選擇了的選擇字線從VPR變化為GND。由此，對DO D7全部的數(shù)據(jù)用存儲單元陣列1005區(qū)域的選擇存儲單元執(zhí)行規(guī)定的低電阻化寫入。接著，在圖36示出根據(jù)輸入數(shù)據(jù)將數(shù)據(jù)用存儲單元陣列1005區(qū)域的規(guī)定的存儲單元寫入設(shè)定為HR (高電阻)狀態(tài)的寫入序列。在圖36中與圖34不同的部分僅為根據(jù)輸入數(shù)據(jù)將規(guī)定的存儲單元高電阻(HR)化，由此D_FLAG信號至少在tO以后被固定為"H"，地址AY的增長周期和輸入數(shù)據(jù)Din (i)的輸入周期與時鐘CLK相同。在圖36中，時鐘信號CLK將時間t0、t3、t6、t9、tl2、.. 設(shè)為時鐘的上升沿定時，以同樣周期從控制電路1024產(chǎn)生。地址輸入電路214接受外部的地址信號來輸出地址ΑΧ=0，作為地址AY，在時間tO t3中輸出ΑΥ=0，在時間t3 t6中輸出AY=I，在時間t6 t9中輸出AY=2，在時間t9 tl2中輸出AY=3。意味著寫入模式的寫信號在時間tO變化為'L’ 一'H’，作為寫入信號由寫入/讀取選擇電路1026所輸出，意味著'0/1’的寫入方向的D_FLAG信號接受寫='H’而開始變化，在時間tO以后，作為'H’(HR寫入)，從寫入數(shù)據(jù)標志產(chǎn)生電路1027輸出。作為外部數(shù)據(jù)輸入Din (i) U=O 7〕，在時間tO以前，輸入數(shù)據(jù)〃01000101〃，在時間t3以前，輸入數(shù)據(jù)〃11110000〃，在時間t6以前，輸入數(shù)據(jù)"00001111"，在時間t9以前，輸入數(shù)據(jù)〃00110011〃，在時間tl2以前，輸入數(shù)據(jù)〃11001100〃，那樣的Din(i)輸入數(shù)據(jù)通過數(shù)據(jù)輸入電路207在時間tO、t3、t6、t9、tl2、…被鎖定在寫入用寄存器1021，從時間tO作為數(shù)據(jù)〃01000101〃而被輸出，從時間t3開始作為數(shù)據(jù)〃11110000〃而被輸出，從時間t6數(shù)據(jù)開始作為〃00001111〃而被輸出，從時間t9開始作為數(shù)據(jù)〃00110011〃而被輸出，從時間tl2開始作為數(shù)據(jù)"11001100〃而被輸出?？刂齐娐?024作為脈沖信號，在時間tl t2、t4 t5、t7 t8、tl0 til、…中輸出寫入模式期間中實在執(zhí)行寫入的'H，脈沖。在與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020接受在時間tl t2的D_FLAG='H'和 LD (i)=〃01000101〃 和脈沖='H’，將 D (1，5，7)的 MW 設(shè)為 'H，，將 NMW 設(shè)為 'L，而輸出，則僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通狀態(tài)，將D (0，2，3，4，6) 的DW設(shè)為'H，、將NDW設(shè)為'L，而輸出，則僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1016設(shè)為導通狀態(tài)。另外，在脈沖='H’的時間，預(yù)充電信號PRE_Y成為'H’，全位線的VPR預(yù)充電截止。關(guān)于D(l、5、7)接受CMOS開關(guān)1015的導通狀態(tài)，通過所述CMOS開關(guān)1015向YDM施加VBL節(jié)點的高電阻化電壓GND，進而，由地址AY所選擇了的選擇位線從VPR變化為GND，同時在地址AX所選擇了的選擇字線從VPR變化為VHR。關(guān)于D (0、2、3、4、6)接受CMOS開關(guān)1016的導通狀態(tài)，通過所述CMOS開關(guān)1016向YDD施加VBL節(jié)點的高電阻化電壓GND，補償用存儲單元陣列1006的位線從VPR變化為GND,同時選擇字線從VPR變化為VHR。由此，Dl, D5，D7的數(shù)據(jù)用存儲單元陣列1005區(qū)域的選擇存儲單元、和D0，D2，D3，D4，D6補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的高電阻化寫入。與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020接受時間t4 t5的D_FLAG='H'和 LD (i) =〃11110000〃 和脈沖='H’，將 D (O 3)的 MW 設(shè)為 'H’，將 NMW 設(shè)為'L’而輸出，僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通狀態(tài)，將D (4 7)的DW設(shè)為' H’、將NDW設(shè)為' L’而輸出，僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1016設(shè)為導通狀態(tài)。另外，在成為脈沖='H’的時間預(yù)充電信號PRE_Y成為'H’，全位線的VPR預(yù)充電截止。關(guān)于D (O 3)接受CMOS開關(guān)1015的導通狀態(tài)，通過所述CMOS開關(guān)1015向YDM施加VBL節(jié)點的高電阻化電壓GND，進一步，在地址AY所選擇了的選擇位線從VPR變化為GND，同時由地址AX所選擇了的選擇字線從VPR變化為VHR。關(guān)于D (4 7)接受CMOS開關(guān)1016的導通狀態(tài)，通過所述CMOS開關(guān)1016向YDD施加VBL節(jié)點的高電阻化電壓GND，補償用存儲單元陣列1006的位線從VPR變化為GND，同時選擇字線從VPR變化為VHR。由此，對DO D3的數(shù)據(jù)用存儲單元陣列1005區(qū)域的選擇存儲單元、和D4 D7補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的高電阻化寫入。與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020接受時間t7 t8的D_FLAG='H'和 LD (i)=〃00001111〃 和脈沖='H’，將 D (4 7)的 MW 設(shè)為 'H，，將 NMW 設(shè)為 'L，而輸出，則僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通，將D (O 3)的DW設(shè)為' H’，NDff設(shè)為' L’而輸出，則僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1016設(shè)為導通狀態(tài)。另外，在成為脈沖='H’的時間，預(yù)充電信號PRE_Y成為'H’，全位線的VPR預(yù)充電截止。對于D (4 7)接受CMOS開關(guān)1015通態(tài)，通過所述CMOS開關(guān)1015向YDM施加VBL節(jié)點的高電阻化電壓GND，進而，由地址AY所選擇了的選擇位線從VPR變化為GND，同時由地址AX所選擇了的選擇字線從VPR變化為VHR。對于D (O 3)接受CMOS開關(guān)1016的導通狀態(tài)，通過所述CMOS開關(guān)1016向YDD施加VBL節(jié)點的高電阻化電壓GND，補償用存儲單元陣列1006的位線從VPR變化為GND，同時選擇字線從VPR變化為VHR。由此，對D4 D7的數(shù)據(jù)用存儲單元陣列1005區(qū)域的選擇存儲單元、和DO D3補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的高電阻化寫入。與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020接受時間tlO til的D_FLAG='H'和 LD (i)=〃00110011〃 和脈沖='H’，將 D (2、3、6、7)的 MW 設(shè)為'H’、將 NMW 設(shè)為'L’而輸出，則僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1015設(shè)為導通狀態(tài)，將D (0、1、4、5)的DW設(shè)為'H’、將NDW設(shè)為'L’而輸出，則僅將數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1019內(nèi)的CMOS開關(guān)1016設(shè)為導通狀態(tài)。另外，在成為脈沖='H’的時間預(yù)充電信號PRE_Y成為'H’，全位線的VPR預(yù)充電截止。關(guān)于D (2、3、6、7)接受CMOS開關(guān)1015的導通狀態(tài)，通過所述CMOS開關(guān)1015向YDM施加VBL節(jié)點的高電阻化電壓GND，進而，在地址AY所選擇了的選擇位線從VPR變化為GND，同時由地址AX所選擇了的選擇字線從VPR變化為VHR。關(guān)于D (O、1、4、5)接受CMOS開關(guān)1016的導通狀態(tài)，通過所述CMOS開關(guān)1016向YDD施加VBL節(jié)點的高電阻化電壓GND，補償用存儲單元陣列1006的位線從VPR變化為GND，同時選擇字線從VPR變化為VHR。由此，對D2、D3、D6、D7的數(shù)據(jù)用存儲單元陣列1005區(qū)域的選擇存儲單元和DO、Dl、D4、D5的補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的高電阻化寫入?？偨Y(jié)以上的次序時，可通過以下的兩個階段的寫入行為進行數(shù)據(jù)用存儲單元陣列的全部的存儲單元的寫入。( I)第 I 階段為了對數(shù)據(jù)用存儲單元陣列的全部的存儲單元在第一電阻狀態(tài)進行寫入，寫入用寄存器作為數(shù)據(jù)輸入信號設(shè)定為指示第一電阻狀態(tài)的寫入的信號而輸出，并且，寫入數(shù)據(jù)標志產(chǎn)生電路，作為寫入數(shù)據(jù)標志設(shè)定指示第一電阻狀態(tài)的寫入的信號而輸出，數(shù)據(jù)/補償選擇電路基于數(shù)據(jù)輸入信號及寫入數(shù)據(jù)標志，選擇數(shù)據(jù)用存儲單元陣列，對數(shù)據(jù)用存儲單元陣列的全部的存儲單元依次實施第一電阻狀態(tài)的寫入。(2)第 2 階段接著，為了對數(shù)據(jù)用存儲單元陣列的規(guī)定的存儲單元(第二電阻狀態(tài)的存儲單元)在第二電阻狀態(tài)進行寫入，寫入用寄存器對應(yīng)規(guī)定的存儲單元將數(shù)據(jù)輸入信號設(shè)定為指示指示第二電阻狀態(tài)的寫入的信號而輸出，并且，寫入數(shù)據(jù)標志產(chǎn)生電路，作為寫入數(shù)據(jù)標志設(shè)定指示第二電阻狀態(tài)的寫入的信號而輸出，數(shù)據(jù)/補償選擇電路基于數(shù)據(jù)輸入信號以及寫入數(shù)據(jù)標志，與規(guī)定的存儲單元對應(yīng)地選擇選擇數(shù)據(jù)用存儲單元陣列，僅對數(shù)據(jù)用存儲單元陣列的規(guī)定的存儲單元順次實施第二電阻狀態(tài)的寫入。像這樣，通過控制輸入地址和輸入數(shù)據(jù)以及D_FLAG信號，可實施任意數(shù)據(jù)的〃0_1〃交替寫入的方法、對全存儲器區(qū)域暫時寫入了 "0〃之后根據(jù)任意的輸入數(shù)據(jù)寫入"1〃的方法等的各種各樣的寫入方法。另外，也可以在與各D區(qū)域?qū)?yīng)了的數(shù)據(jù)/補償選擇控制電路1020的每一個具有不對數(shù)據(jù)用存儲單元陣列1005區(qū)域進行寫入的寫入屏蔽功能。以具體例子進行說明時，將禁止向數(shù)據(jù)用存儲單元陣列1005區(qū)域的寫入的屏蔽信號MASK (i)〔未圖示。i與輸入數(shù)據(jù)數(shù)相同，是與各D區(qū)域?qū)?yīng)了的O 7的整數(shù)〕由其他途徑輸入到數(shù)據(jù)/補償選擇控制電路1020。并且，數(shù)據(jù)/補償選擇控制電路1020在MASK (i)='L’時，在所述寫入中，根據(jù)說明了的同樣的動作、即寫入用寄存器1021的輸出數(shù)據(jù)LD (i)和D_FLAG信號，對數(shù)據(jù)用存儲單元陣列1005區(qū)域或補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的寫入，在MASK (i)='H’時，不對數(shù)據(jù)用存儲單元陣列1005區(qū)域進行寫入。由此，與LD (1)和0_ 1^6信號的狀態(tài)無關(guān)地對補償用存儲單元陣列1006區(qū)域的選擇存儲單元執(zhí)行規(guī)定的寫入動作。因此，對于寫入數(shù)據(jù)，可以由比特單位對數(shù)據(jù)用存儲單元陣列1005區(qū)域的寫入進行控制，通常能夠?qū)崿F(xiàn)按照每個比特進行的比特的校驗寫入和先讀寫控制的功能。另外，如果使用本功能， 能夠限制在規(guī)定的數(shù)據(jù)用存儲單元陣列1005區(qū)域而進行寫入。以上，通過說明了的交叉點型電阻變化非易失性存儲裝置的結(jié)構(gòu)，可使補償單元部與寫入各數(shù)據(jù)的數(shù)據(jù)區(qū)域的每一個鄰接，從而對于將各數(shù)據(jù)寫入到數(shù)據(jù)區(qū)域或補償區(qū)域的控制，不需要根據(jù)輸入的"O"或"Γ的數(shù)據(jù)數(shù)計算補償單元部的寫入比特數(shù)來進行控制的寫入比特數(shù)控制電路209的運算電路，由此，通過對基于列地址解碼器電路的寫入?yún)^(qū)域的選擇進行控制的簡單的結(jié)構(gòu)，能夠?qū)崿F(xiàn)同樣字線上的多位同時實現(xiàn)寫入方式。如上所述，對于所述同樣字線上的多位同時寫入方法以及執(zhí)行該方法的交叉點型電阻變化非易失性存儲裝置的結(jié)構(gòu)，以補償用存儲單元陣列1006的存儲單元是具有電阻變化型的電阻元件的存儲單元為前提進行說明。但是，應(yīng)該被寫入輸入數(shù)據(jù)全部被寫在數(shù)據(jù)用存儲單元陣列1005中，對補償用存儲單元陣列1006因為以同時寫入比特數(shù)設(shè)為固定的寫入行為作為目的，所以補償用存儲單元陣列1006的電阻變化元件的電阻變化并不是特別重要。另一方面，如先前記載了的那樣，對于構(gòu)成數(shù)據(jù)用存儲單元陣列1005以及補償用存儲單元陣列1006內(nèi)存儲單元的電阻變化元件，為了使制造后的初始電阻狀態(tài)成為10ΜΩ以上的超高電阻，需要在檢查階段數(shù)據(jù)用存儲單元陣列/補償用存儲單元陣列都對全部的存儲單元進行可電阻變化的成型處理。在僅對數(shù)據(jù)用存儲單元陣列1005進行了成型的情況下，因為補償用存儲單元陣列1006內(nèi)存儲單元的狀態(tài)維持超高電阻狀態(tài)，所以與幾乎與不存在補償用存儲單元陣列1006的狀態(tài)相同，正確的多位同時寫入不成立，存儲單元的設(shè)定電阻值依存于針對數(shù)據(jù)用存儲單元陣列1005的寫入比特數(shù)而存在很大的不均衡。根據(jù)這些，需要補償用存儲單元陣列1006至少進行成型、事先設(shè)置為與數(shù)據(jù)用存儲單元陣列1005同程度的電阻狀態(tài)。根據(jù)這樣的情況，對于所述補償用存儲單元陣列1006，在采用需要與數(shù)據(jù)用存儲單元陣列1005同樣的成型行為的、電阻能夠變化的存儲單元的情況下，存在檢查時的檢查時間的增加、尤其在制作了大容量存儲器的情況下成為顯著的問題。為了解決本課題，研究了對補償用存儲單元陣列1006內(nèi)存儲單元的電阻變化元件使用成型的固定電阻元件(所謂模擬存儲單元)。另外，將補償用存儲單元陣列1006內(nèi)存儲單元設(shè)定為模擬存儲單元(替代單元)，從而能夠預(yù)先加入與對寫入動作集中的補償用存儲單元陣列1006內(nèi)存儲單元的信賴性有關(guān)的、不存在懸念的那樣的效果。因為設(shè)計了那樣的模擬存儲單元結(jié)構(gòu)，所以在以下進行說明。關(guān)于固定電阻元件的模擬存儲單元的結(jié)構(gòu)使用圖37進行說明。在圖37中示出有固定電阻元件的模擬存儲單元1038的剖面結(jié)構(gòu)圖。本模擬存儲單元1038相對圖2記載的存儲單元51成為不有第二電阻變化層12的結(jié)構(gòu)。即，模擬存儲單元1038具有將固定電阻元件1037、和電流控制元件29串聯(lián)連接的結(jié)構(gòu)，構(gòu)成I比特。固定電阻元件1037具有如下結(jié)構(gòu):在由氮化鉭(TaN)所構(gòu)成的下部電極14的上層層積有鉭氧化物層13a，在其上層層疊有鉬(Pt)構(gòu)成的上部電極11。在這種結(jié)構(gòu)情況下， 模擬存儲單元1038因為沒有圖2所示的、電阻變化需要的氧濃度高的TaOy所構(gòu)成的第二電阻變化層12，所以作為不產(chǎn)生電阻變化、鉭氧化物層13a作為具有規(guī)定的電阻值的固定電阻而發(fā)揮作用。電流控制元件29是在施加電壓的正負雙向上具有非線性的電流電壓特性的二極管元件，具有通過由氮化鉭(TaN)等構(gòu)成的下部電極23與上部電極21夾持由氮不足型氮化硅構(gòu)成的電流控制層22的結(jié)構(gòu)。所謂雙向非線性的電流電壓特性是指在規(guī)定的電壓范圍內(nèi)，電流控制元件29示出高電阻(截止)狀態(tài)，在比規(guī)定的電壓范圍電壓高的區(qū)域以及電壓低的區(qū)域示出低電阻(導通)狀態(tài)。即，輸入電壓的絕對值是規(guī)定值以下時，電流控制元件29示出高電阻(截止)狀態(tài)，在比規(guī)定值大時，電流控制元件29示出低電阻(導通)狀態(tài)。模擬存儲單元1038是使用柱體27將固定電阻元件1037和電流控制元件29串聯(lián)連接的存儲單元。通過柱體26將固定電阻元件1037的上部電極11和上部布線70 (相當字線)連接，通過柱體28將電流控制元件29的下部電極23和下部布線71 (相當位線)連接。進而，關(guān)于固定電阻元件1037的電阻值優(yōu)選預(yù)先設(shè)定為電阻變化元件10的低電阻值和高電阻值之間。另外，在圖37中，電流控制元件29和電阻變化元件10的位置關(guān)系也可以上下相反。另外，作為具有這樣的固定電阻元件的模擬存儲單元也可以是圖38示出的、具有省略了柱體27的結(jié)構(gòu)的模擬存儲單元1038a。圖38是示出本發(fā)明的實施方式構(gòu)涉及的交叉點型電阻變化非易失性存儲裝置的補償用存儲單元陣列1006的模擬存儲單元1038a的剖面結(jié)構(gòu)的圖。該模擬存儲單元1038a具有將由氮化鉭(TaN)所構(gòu)成的第一電極23，由于氮不足型氮化硅所構(gòu)成的電流控制層22，由TaN所構(gòu)成的第二電極21，由鉭氧化物層13a、鉬(Pt)所構(gòu)成的第三電極11順序?qū)盈B而成的結(jié)構(gòu)。在模擬存儲單元1038a的下層配置有由鋁(Al)所構(gòu)成的下部布線71，該下部布線71和模擬存儲單元1038a的第一電極23由第一柱體28連接。另一方面，在模擬存儲單元1038a的上層配置有由鋁(Al)所構(gòu)成的上部布線70，該上部布線70和模擬存儲單元1038a的第三電極11由第三柱體26連接。另外，下部布線71和上部布線70以相互交差的方式而被配置。在該結(jié)構(gòu)中，由第一電極23、電流控制層22和第二電極21構(gòu)成電流控制元件29，由第二電極21、鉭氧化物層13a和第三電極11構(gòu)成固定電阻元件1037。即，構(gòu)成補償用存儲單元陣列的替代單元不僅可以由電阻變化元件和雙方向的電流控制元件的存儲單元構(gòu)成，也可以由固定電阻元件和與該固定電阻元件串聯(lián)連接的電流控制元件構(gòu)成，其中，所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性。圖39示出與固定電阻元件1037的結(jié)構(gòu)對應(yīng)了的連接關(guān)系的電路圖，即，示出有模擬存儲單元1038以及1038a對應(yīng)的等效電路圖。通過在所述補償用存儲單元陣列1006的存儲單元應(yīng)用這樣的模擬存儲單元，能夠提供能夠縮短成型時間、并能夠提高可靠性的交叉點型電阻變化非易失性存儲裝置。(實施方式5)《具體周邊電路的其他的結(jié)構(gòu)例子(補償用存儲單元陣列的無電阻存儲器方式)》作為針對補償用存儲單元陣列1006內(nèi)存儲單元的第二模擬存儲單元(替代單元)的構(gòu)造，可考慮沒有電阻單元的構(gòu)造。關(guān)于這樣的無電阻的第二模擬存儲單元751的結(jié)構(gòu)，使用圖40的剖面結(jié)構(gòu)圖進行詳細說明。在圖40中，模擬存儲單元751具有僅由電流控制元件29構(gòu)成的結(jié)構(gòu)。電流控制元件29是在施加電壓的正負雙向上具有非線性的電流電壓特性的二極管元件，具有通過由氮化鉭(TaN)等構(gòu)成的下部電極23與上部電極21夾持由氮不足型氮化硅構(gòu)成的電流控制層22的結(jié)構(gòu)。模擬存儲單元751是使用柱體27與電流控制元件29連接了的存儲單元。由柱體726將柱體27的上部和上部布線70 (字線相當)連接，由柱體28將電流控制元件29的下部電極23和下部布線71 (位線相當)連接。另外，作為不具有這樣的電阻單元的模擬存儲單元，也可以是圖41示出、具有省略柱體27的結(jié)構(gòu)的模擬存儲單元751a。圖41是示出本發(fā)明的實施方式涉及的交叉點型電阻變化非易失性存儲裝置的補償用存儲單元陣列1006的模擬存儲單元751a剖面結(jié)構(gòu)的圖。該模擬存儲單元751a具有將由氮化鉭(TaN)所構(gòu)成的第一電極23、由氮不足型氮化硅所構(gòu)成的電流控制層22、以及由TaN所構(gòu)成的第二電極21順序?qū)盈B而成的結(jié)構(gòu)。在模擬存儲單元751a的下層配置有由鋁(Al)所構(gòu)成的下部布線71，由第一柱體28連接該下部布線71和模擬存儲單兀751a的第一電極23。另一方面,在模擬存儲單兀751a的上層配置有由鋁(Al)所構(gòu)成的上部布線70，由第二柱體726連接該上部布線70和模擬存儲單元751a的第二電極21。另外，以相互交差的方式配置下部布線71和上部布線70。在該結(jié)構(gòu)中，由第一電極23、電流控制層22、和第二電極21構(gòu)成電流控制元件29。圖42是示出與電流控制元件29的結(jié)構(gòu)對應(yīng)了的連接關(guān)系的電路圖，S卩，示出與模擬存儲單元751以及751a對應(yīng)的等效電路圖。通過在所述補償用存儲單元陣列1006的存儲單元應(yīng)用這樣的模擬存儲單元，能夠提供可縮短成型時間、并能夠提高可靠性的交叉點型電阻變化非易失性存儲裝置。即，作為構(gòu)成本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置具有的補償用存儲單元陣列的替代單元，如果是在N個(N為整數(shù))字線和向Y方向延伸的至少一個位線的交點的每一個，至少含有具有非線性的電流電壓特性的雙向的電流控制元件而構(gòu)成即可，不一定需要有電阻元件。根據(jù)這樣的結(jié)構(gòu)例子以及該動作，可提供如下的交叉點型電阻變化非易失性存儲裝置:實現(xiàn)多位同時讀取存儲器系統(tǒng)，并能夠?qū)崿F(xiàn)減少經(jīng)由非選擇存儲單元的漏電流的穩(wěn)定的寫入和縮短檢查時間。如以上說明，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置在寫入動作時，通過對與一個選擇字線相連的多個選擇存儲單元同時進行寫入的簡便的動作方式，來削減經(jīng)由非選擇存儲單元的漏電流，提高選擇存儲單元電流相對于選擇位線供給電流的比例、即實現(xiàn)高效率的寫入。即，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置，通過以列地址系選擇電路實施的用于穩(wěn)定寫入的補償用存儲單元陣列的寫入比特數(shù)的固定化、和對數(shù)據(jù)用存儲單元陣列和補償用存 儲單元陣列的寫入動作進行分離的簡便的方式，能夠?qū)崿F(xiàn)寫入比特數(shù)的固定化。并且，對于長方比特形狀的存儲單元陣列通過以最適合的比特數(shù)進行多位同時寫入，可實現(xiàn)將非選擇存儲單元的干擾影響抑制為最小，進而，能縮小芯片面積，將補償用存儲單元陣列內(nèi)的存儲單元設(shè)定為不需要電阻變化的模擬存儲單元，從而可實現(xiàn)通過成型可縮短檢查時間的交叉點型電阻變化非易失性存儲裝置。另外，在讀取時，通過與寫入時同樣的一個選擇位線相連的多個選擇存儲單元同時進行讀取的簡便的動作，能夠提供削減經(jīng)由非選擇存儲單元的漏電流、更加穩(wěn)定的讀取提供非易失性存儲裝置，由此能夠以低成本實現(xiàn)具有穩(wěn)定的存儲單元寫入以及讀取特性的非易失性存儲裝置。以上，本發(fā)明涉及的交叉點型電阻變化非易失性存儲裝置，對于該寫入方法以及該讀取方法基于實施方式I 5進行了說明，但本發(fā)明不限于這樣的實施方式。在不脫離本發(fā)明的主旨的范圍內(nèi)，對各實施方式實施本領(lǐng)域技術(shù)人員想出的各種變形而的到的形態(tài)、以及對各實施方式的結(jié)構(gòu)要素以及特征地方任意組合而的到的方式也包含在在本發(fā)明中。例如，在上述實施方式中，將存儲單元陣列的行方向的布線稱為位線，將與傳感放大器連接的列方向的布線稱為字線，但也可以是用行布線、列布線等其他的名稱稱呼的布線，還可以是更換行方向和列方向的布置。總之，在存儲單元陣列中，如果是對與在行方向或列方向的一個布線連接了的多個存儲單元進行同時寫入或讀取的手法，則也包含在本發(fā)明中。產(chǎn)業(yè)上的利用可能性本發(fā)明，作為交叉點型電阻變化非易失性存儲裝置，是以列地址系選擇電路實施數(shù)據(jù)用存儲單元陣列和補償用存儲單元陣列的寫入動作的分配的簡便的方式，削減經(jīng)由非選擇存儲單元的漏電流、能夠更穩(wěn)定的讀取的交叉點型電阻變化非易失性存儲裝置，例如用于作為要求低功率的攜帶型電子機器的非易失性存儲器。標號說明I (交叉點)存儲單元陣列10電阻變化元件11上部電極(第三電極)12 第二電阻變化層13 第一電阻變化層13a鉭氧化物層14 下部電極21 上部電極(第二電極)22 電流控制層23 下部電極(第一電極)24 字線25 位線26 28 柱體29 電流控制元件30，126，260 267選擇存儲單元51,51a存儲單元
52，52a 52b 字線53，53a 53c 位線70 上部布線71下部布線97 傳感器電源190第一非選擇存儲單元組191第二非選擇存儲單元組192第三非選擇存儲單元組193第一非選擇存儲單元194第二非選擇存儲單元195第三非選擇存儲單元197，200 20s 寫入電源201存儲器功能結(jié)構(gòu)塊203存儲單元陣列(數(shù)據(jù)單元部)204 塊205字線解碼器/驅(qū)動程序206位線解碼器207數(shù)據(jù)輸入電路208數(shù)據(jù)鎖定電路209寫入比特數(shù)控制電路210 寫入電路210a 210h寫入用恒定電流源211補償寫入電路212傳感放大器(傳感放大器電路組)213數(shù)據(jù)輸出電路214地址輸入電路215控制電路216 LR化用電源217 HR化用電源218寫入用電源250，300 302存儲單元陣列251數(shù)據(jù)單元部252補償單元部751,751a, 1038,1038a 模擬存儲單元930 937第10 第17非選擇存儲單元960 967 電流檢測電路IOOla IOOlh分割存儲單元陣列1002a 1002h數(shù)據(jù)用存儲單元陣列1003a 1003h補償用存儲單元陣列
1004a 1004h選擇存儲單元1005數(shù)據(jù)用存儲單元陣列1006補償用存儲單元陣列1007 字線1008,1009 位線1010位線預(yù)充電電路1011，1015 1018CM0S 開關(guān)1012位線解碼器電路1013 N通道晶體管1014 P通道晶體管1019數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路1020數(shù)據(jù)/補償選擇控制電路1021寫入用寄存器1023 ID量存儲器訪問電路1024控制電路1025寫入電壓產(chǎn)生電路1026寫入/讀取選擇電路1027寫入數(shù)據(jù)標志產(chǎn)生電路1029,1030 切換電路1031寫入寄存器&數(shù)據(jù)/補償選擇電路組1032數(shù)據(jù)/補償選擇兼W/R選擇開關(guān)電路組1033位線解碼器&預(yù)充電電路組1035存儲器功能結(jié)構(gòu)塊1036,2000交叉點型電阻變化非易失性存儲裝置1037固定電阻元件1500,1505第一存儲單元組1501,1506第二存儲單元組1502,1507字線用寫入電路1503,1508第一位線用寫入電路1504,1509第二位線用寫入電路1510第一選擇存儲單元1511第二選擇存儲單元組
權(quán)利要求
1.一種交叉點型電阻變化非易失性存儲裝置，其特征在于， 具有交叉點型的存儲單元陣列，該交叉點型的存儲單元陣列由在向Y方向延伸的M個位線和向與所述Y方向立體地交差的X方向延伸的N個字線的交點位置的每一個排列有存儲單元來構(gòu)成，其中，所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；M、N為整數(shù)，且M>N， 所述存儲單元陣列由以數(shù)據(jù)存儲為目的的第一存儲單元組、和與同所述第一存儲單元組連接的字線同樣的所述字線連接的第二存儲單元組構(gòu)成， 所述交叉點型電阻變化非易失性存儲裝置還具有: 字線選擇電路，對于所述存儲單元陣列，選擇一個字線作為選擇字線； 第一位線選擇電路，選擇所述第一存儲單元組的一個位線作為第一選擇位線； 第二位線選擇電路，選擇與連接到所述選擇字線的所述第二存儲單元組連接的A個位線作為第二選擇位線，其中，A為I以上的整數(shù)； 字線用寫入電路，對于所述第一存儲單元組以及第二存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)下寫入，通過所述選擇字線供給第一電壓或第一電流，為了在第二電阻狀態(tài)下寫入，通過所述選擇字線供給第二電壓或第二電流； 第一位線用寫入電路，對于所述第一存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)下寫入，通過由所述第一位線選擇電路所選擇的所述第一選擇位線供給第三電壓或第三電流，為了在第二電阻狀態(tài)下寫入，通過由所述第一位線選擇電路所選擇的所述第一選擇位線供給第四電壓或第四電流；以及 第二位線用寫入電路，對于所述第二存儲單元組的被選擇了的存儲單元，為了在第一電阻狀態(tài)下寫入，通過由所述第二位線選擇電路所選擇的所述第二選擇位線，供給第三電壓或的第三電流，為了在第二電阻狀態(tài)下寫入，通過由所述第二位線選擇電路所選擇的所述第二選擇位線供給第四電壓或的第四電流； 對于所述第一存儲單元組的被選擇了的存儲單元，在寫入所述第一電阻狀態(tài)時，所述字線用寫入電路向所述選擇字線供給所述第一電壓或所述第一電流，并且，所述第一位線用寫入電路在向所述第一存儲單元組的所述第一選擇位線供給所述第三電壓或所述第三電流的同時，所述第二位線用寫入電路向所述第二存儲單元組的A個所述第二選擇位線供給所述第三電壓或所述第三電流， 對于所述第一存儲單元組的被選擇了的存儲單元，在寫入所述第二電阻狀態(tài)時，所述字線用寫入電路向所述選擇字線供給所述第二電壓或所述第二電流，并且，所述第一位線用寫入電路向所述第一存儲單元組的被選擇了的所述第一選擇位線供給所述第四電壓或所述第四電流的同時，所述第二位線用寫入電路向所述第二存儲單元組的A個所述第二選擇位線供給所述第四電壓或所述第四電流， 所述交叉點型電阻變化非易失性存儲裝置，在向所述存儲單元陣列的進行寫入時，通常對被連接到同樣的所述字線的1+A的存儲單元同時進行寫入。
2.如權(quán)利要求1所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述A是依存所述M和所述N而固定的值。
3.如權(quán)利要求2所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述A與M/N-1相等。
4.如權(quán)利要求1所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 在所述存儲單元陣列中，在所述第二位線選擇電路可選擇的第二存儲單元組中包含以數(shù)據(jù)存儲為目的第一存儲單元。
5.如權(quán)利要求1所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 在所述存儲單元陣列中，在所述第二位線選擇電路可選擇的第二存儲單元組中包含不以數(shù)據(jù)存儲為目的第二存儲單元。
6.如權(quán)利要求1所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述存儲單元陣列由第一存儲單元陣列和第二存儲單元陣列所構(gòu)成，其中，第一存儲單元陣列由以數(shù)據(jù)存儲為目的多個第一存儲單元所構(gòu)成；第二存儲單元陣列由不以數(shù)據(jù)存儲為目的的多個第二存儲單元所構(gòu)成。
7.如權(quán)利要求1所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 在所述存儲單元陣列內(nèi)中， 在為了使向作為與所述選擇字線以外的非選擇字線、和由所述第一位線選擇電路以及所述第二位線選擇電路所選擇的選擇位線連接的存儲單元的第一非選擇存儲單元組施加的電壓設(shè)定在預(yù)先被決定了的干擾電壓以下，將應(yīng)同時選擇的位線的個數(shù)設(shè)定為B個以上，并且， 為了使向作為與所 述選擇字線、和所述選擇位線以外的非選擇位線連接的存儲單元的第二非選擇存儲單元組施加的電壓設(shè)定在所述預(yù)先被決定了的干擾電壓以下，將應(yīng)同時選擇的位線的個數(shù)設(shè)定在C個以下的情況下， 由所述第一位線選擇電路以及所述第二位線選擇電路所選擇的位線的數(shù)量(A+1)滿足B彡(A+1) ( C，其中C為整數(shù)。
8.如權(quán)利要求1所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述字線用寫入電路向所述一個選擇字線供給第一電壓，所述第一位線用寫入電路以及所述第二位線用寫入電路向所述選擇位線的每一個供給第三電壓，從而對位于所述多個選擇位線和所述一個選擇字線的交點的多個選擇存儲單元在第一電阻狀態(tài)下同時實施寫入。
9.如權(quán)利要求1所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述字線用寫入電路向所述一個選擇字線供給第二電壓，所述第一位線用寫入電路以及所述第二位線用寫入電路向所述選擇位線的每一個供給第四電壓，從而對位于所述多個選擇位線和所述一個選擇字線的交點的多個選擇存儲單元在第二電阻狀態(tài)同時實施寫入。
10.如權(quán)利要求1所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述字線用寫入電路向所述一個選擇字線供給第一電壓，所述第一位線用寫入電路以及所述第二位線用寫入電路向所述選擇位線的每一個供給第三電流，從而對位于所述多個選擇位線和所述一個選擇字線的交點的多個選擇存儲單元在第一電阻狀態(tài)同時實施寫入。
11.如權(quán)利要求1所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述字線用寫入電路向所述一個選擇字線供給第二電壓，所述第一位線用寫入電路以及所述第二位線用寫入電路向所述選擇位線的每一個供給第四電流，從而對位于所述多個選擇位線和所述一個選擇字線的交點的多個選擇存儲單元在第二電阻狀態(tài)下同時實施寫入。
12.如權(quán)利要求1 7的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述存儲單元陣列是如下的交叉點型的存儲單元陣列:在所述多個位線和所述多個字線的交點位置的每一個配置所述存儲單元而構(gòu)成的層在與所述X方向以及所述Y方向正交的Z方向上層疊而構(gòu)成多層結(jié)構(gòu)， 由所述第一位線選擇電路以及所述第二位線選擇電路，將屬于同樣的層的多個位線選擇為選擇位線的同時，由所述字線選擇電路選擇屬于與所述選擇字線屬于的層在所述Z方向上鄰接的層的一個字線，作為選擇字線。
13.如權(quán)利要求1 12的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述字線選擇電路將在所述N個的字線中未選擇的字線設(shè)為高阻抗狀態(tài)， 所述第一位線選擇電路以及所述第二位線選擇電路將未選擇的位線設(shè)為高阻抗狀態(tài)。
14.一種交叉點型電阻變化非易失性存儲裝置，其特征在于， 具有交叉點型的存儲單元陣列，該存儲單元陣列由在向Y方向延伸的M個位線和向與所述Y方向立體地交差的X方向延伸的N個字線的交點位置的每一個排列存儲單元來構(gòu)成，其中，所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；M、N為整數(shù)，且M>N， 所述存儲單元陣列由以數(shù)據(jù)存儲為目的的第一存儲單元組、和與同所述第一存儲單元組連接的字線同樣的所述字線連接的第二存儲單元組構(gòu)成， 所述交叉點型電阻變化非易失性存儲裝置還具有: 字線選擇電路，對于所述存儲單元陣列，選擇一個字線作為選擇字線； 第一位線選擇電路，選擇所述第一存儲單元組的一個位線作為第一選擇位線； 第二位線選擇電路，選擇與連接到所述選擇字線的所述第二存儲單元組連接的A個位線作為第二選擇位線，其中，A為I以上的整數(shù)； 字線用讀取電壓產(chǎn)生電路，對于所述第一存儲單元組以及第二存儲單元組的被選擇了的存儲單元為了讀取存儲數(shù)據(jù)，通過所述選擇字線供給第五電壓； 第一讀取電路，對于所述第一存儲單元組的被選擇了的存儲單元，為了讀取存儲數(shù)據(jù)，通過由所述第一位線選擇電路所選擇的所述第一選擇位線，供給第六電壓或第六電流；以及 第二讀取電路，對于所述第二存儲單元組的被選擇了的存儲單元，為了讀取存儲數(shù)據(jù)，通過由所述第二位線選擇電路所選擇的A個所述第二選擇位線，供給第六電壓或第六電流， 在讀取所述第一存儲單元組以及第二存儲單元組的被選擇了的存儲單元時，所述字線用讀取電壓產(chǎn)生電路向所述選擇字線供給所述第五電壓，并且，所述第一讀取電路向所述第一存儲單元組的所述第一選擇位線供給所述第六電壓或所述第六電流的同時，所述第二讀取電路向所述第二存儲單元組的A個所述第二選擇位線供給所述第六電壓或所述第六電流， 所述交叉點型電阻變化非易失性存儲裝置在從所述存儲單元陣列進行讀取時，通常從與同樣的所述字線連接了的(1+A)個的存儲單元同時讀取。
15.如權(quán)利要求14所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述第一讀取電路以及第二讀取電路對所述第一選擇位線以及所述第二選擇位線的每一個施加第六電壓，從而對位于所述第一選擇位線以及所述第二選擇位線、和所述一個選擇字線的交點的多個被選擇了的存儲單元同時實施讀取。
16.如權(quán)利要求14所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述第一讀取電路以及第二讀取電路，對所述第一選擇位線以及所述第二選擇位線的每一個供給第六電流，從而對位于所述第一選擇位線以及所述第二選擇位線、和所述被選擇的一個選擇字線的交點的多個被選擇了的存儲單元同時實施讀取。
17.如權(quán)利要求14 16的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述字線選擇電路將在所述N個的字線中未選擇的字線設(shè)為高阻抗狀態(tài)， 所述第一位線選擇電路以及所述第二位線選擇電路將未選擇的位線設(shè)為高阻抗狀態(tài)。
18.—種權(quán)利要求1所述的 交叉點型電阻變化非易失性存儲裝置的寫入方法，其特征在于， 具有以下步驟: 在對所述第一存儲單元組的規(guī)定的存儲單元寫入所述第一電阻狀態(tài)時，由所述字線用寫入電路向所述選擇字線供給所述第一電壓或所述第一電流，并且，由所述第一位線用寫入電路向所述第一存儲單元組的一個位線供給所述第三電壓或所述第三電流的同時，由所述第二位線用寫入電路向所述第二存儲單元組的A個位線供給所述第三電壓或所述第三電流的步驟；以及 對所述第一存儲單元組的規(guī)定的存儲單元寫入所述第二電阻狀態(tài)時，由所述字線用寫入電路向所述選擇字線供給所述第二電壓或所述第二電流，并且，由所述第一位線用寫入電路向所述第一存儲單元組的一個位線供給所述第四電壓或所述第四電流的同時，由所述第二位線用寫入電路向所述第二存儲單元組的A個位線供給所述第四電壓或所述第四電流的步驟， 所述交叉點型電阻變化非易失性存儲裝置在向所述存儲單元陣列進行寫入時，通常對與同樣的所述字線所連接的(1+A)個存儲單元同時進行寫入。
19.一種權(quán)利要求14所述的交叉點型電阻變化非易失性存儲裝置的讀取方法，其特征在于， 具有以下步驟: 在讀取所述第一存儲單元組以及第二存儲單元組的規(guī)定的存儲單元時，由所述字線用讀取電壓產(chǎn)生電路對所述選擇字線供給所述第五電壓，并且，由所述第一讀取電路對所述第一存儲單元組的一個位線供給所述第六電壓或所述第六電流的同時，由所述第二讀取電路對所述第二存儲單元組的A個位線供給所述第六電壓或所述第六電流的步驟， 所述交叉點型電阻變化非易失性存儲裝置在從所述存儲單元陣列進行讀取時，通常從同樣的所述字線所連接的1+A個存儲單元同時進行讀取。
20.一種交叉點型電阻變化非易失性存儲裝置，其特征在于，具有: 多個分割存儲單元陣列，該多個分割存儲單元陣列由數(shù)據(jù)用存儲單元陣列和補償用存儲單元陣列構(gòu)成，其中，所述數(shù)據(jù)用存儲單元陣列由在向X方向延伸的N個字線和向與所述X方向立體地交差的Y方向延伸的M個位線的交點的每一個配置存儲單元來構(gòu)成；所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；所述補償用存儲單元陣列，在所述N個字線和向Y方向延伸的至少一個位線的交點的每一個配置替代單元而構(gòu)成；所述替代單元至少包含具有非線性的電流電壓特性的雙向的電流控制元件而構(gòu)成；M、N為整數(shù)， 第一位線選擇電路，選擇構(gòu)成所述多個分割存儲單元陣列的每一個的所述數(shù)據(jù)用存儲單元陣列的所述一個位線； 第二位線選擇電路，選擇構(gòu)成所述多個分割存儲單元陣列的每一個的所述補償用存儲單元陣列的所述一個位線；以及 寫入電路，根據(jù)從外部輸入的多個比特的寫入數(shù)據(jù)，對構(gòu)成所述多個分割存儲單元陣列的每一個的所述數(shù)據(jù)用存儲單元陣列進行第一電阻狀態(tài)或第二電阻狀態(tài)的寫入， 所述與入電路具有: 寫入用寄存器，按照所述寫入數(shù)據(jù)，對對應(yīng)的所述多個分割存儲單元陣列的每一個，輸出對所述第一電阻狀態(tài)或所述第二電阻狀態(tài)的某一個的寫入進行指示的數(shù)據(jù)輸入信號； 寫入數(shù)據(jù)標志產(chǎn)生電路，生成對所述多個分割存儲單元陣列指示是否同時進行所述第一電阻狀態(tài)的寫入或所述第二電阻狀態(tài)的寫入的某一個的動作的寫入數(shù)據(jù)標志；以及數(shù)據(jù)/補償選擇電路，基于所述數(shù)據(jù)輸入信號和所述寫入數(shù)據(jù)標志，對所述多個分割存儲單元陣列的每一個，通過選擇所述第一位線選擇電路或所述第二位線選擇電路的某一個并使之進行動作，來執(zhí)行寫入， 所述數(shù)據(jù)/補償選擇電路對于所述多個分割存儲單元陣列的每一個， 在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，選擇所述第一位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入， 在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，選擇所述第一位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入， 在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，選擇所述第二位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入， 在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài) 的寫入時，選擇所述第二位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入， 所述寫入電路在執(zhí)行所述多個比特的寫入數(shù)據(jù)的寫入時，通常對所述多個分割存儲單元陣列同時執(zhí)行寫入。
21.如權(quán)利要求20所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述替代單元由具有電阻變化元件和所述電流控制元件的存儲單元構(gòu)成，所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接。
22.如權(quán)利要求20所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述替代單元由固定電阻元件和與所述固定電阻元件串聯(lián)連接的所述電流控制元件構(gòu)成。
23.如權(quán)利要求20 22的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 在構(gòu)成所述多個分割存儲單元陣列的每一個的數(shù)據(jù)用存儲單元陣列中，M與N相等。
24.如權(quán)利要求20 23的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述寫入數(shù)據(jù)標志產(chǎn)生電路將對從外部輸入的寫入進行控制的基本時鐘進行分頻而生成所述寫入數(shù)據(jù)標志。
25.如權(quán)利要求20 24的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 還具有寫入/讀取選擇電路，對所述多個分割存儲單元陣列輸出指示寫入模式或讀取模式的寫入信號， 所述寫入數(shù)據(jù)標志產(chǎn)生電路在所述寫入信號指示寫入模式時，開始生成所述寫入數(shù)據(jù)O
26.如權(quán)利要求25所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述寫入數(shù)據(jù)標志產(chǎn)生電路在所述寫入信號的指示從寫入模式變化為讀取模式時，停止生成所述寫入數(shù)據(jù)標志。
27.如權(quán)利要求20 26的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述寫入電路在未對所述多個分割存儲單元陣列中的規(guī)定的分割存儲單元陣列進行第一電阻狀態(tài)和第二電阻狀態(tài)的寫入時，對構(gòu)成該分割存儲單元陣列的補償用存儲單元陣列進行第一電阻狀態(tài)和第二電阻狀態(tài)的寫入。
28.如權(quán)利要求20 27的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述寫入電路向在所述多個分割存儲單元陣列中的規(guī)定的分割存儲單元陣列進行第一電阻狀態(tài)和第二電阻狀態(tài)的寫入時，向構(gòu)成該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列進行第一電阻狀態(tài)和第二電阻狀態(tài)的寫入。
29.如權(quán)利要求20 28的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述第二位線選擇電路通常選擇所述補償用存儲單元陣列的所述位線。
30.如權(quán)利要求20 29的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于，所述寫入電路還具有數(shù)據(jù)/補償選擇控制電路，該數(shù)據(jù)/補償選擇控制電路對所述數(shù)據(jù)/補償選擇電路輸出指示應(yīng)選擇數(shù)據(jù)用存儲單元陣列的數(shù)據(jù)用存儲單元陣列選擇信號， 所述數(shù)據(jù)/補償選擇電路在從所述數(shù)據(jù)/補償選擇控制電路輸出所述數(shù)據(jù)用存儲單元陣列選擇信號的期間選擇數(shù)據(jù)用存儲單元陣列。
31.如權(quán)利要求20 29的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述寫入電路還具有數(shù)據(jù)/補償選擇控制電路，該數(shù)據(jù)/補償選擇控制電路針對所述數(shù)據(jù)/補償選擇電路，輸出對應(yīng)選擇補償用存儲單元陣列進行指示的補償用存儲單元陣列選擇信號， 所述數(shù)據(jù)/補償選擇電路在從所述數(shù)據(jù)/補償選擇控制電路輸出所述補償用存儲單元陣列選擇信號的期間選擇補償用存儲單元陣列。
32.如權(quán)利要求20 31的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 還具有: 字線選擇電路，對于所述多個分割存儲單元陣列，選擇一個字線；以及 寫入電壓產(chǎn)生電路，對于所述多個分割存儲單元陣列，通過由所述字線選擇電路所選擇的字線，在第一電阻狀態(tài)下進行寫入時供給第一電壓或第一電流，在第二電阻狀態(tài)下進行寫入時供給第二電壓或第二電流， 所述寫入電壓產(chǎn)生電路， 在所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，通過所述字線選擇電路向被選擇了的字線供給第一電壓或第一電流， 在所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，通過所述字線選擇電路向被選擇了的字線供給第二電壓或第二電流。
33.如權(quán)利要求20 31的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 還具有寫入電壓產(chǎn)生電路，對于所述多個分割存儲單元陣列通過所述第一位線選擇電路以及所述第二位線選擇電路，供給用于寫入的電壓或電流； 所述寫入電壓產(chǎn)生電路， 在所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入的情況下，通過所述第一位線選擇電路以及所述第二位線選擇電路，向被選擇了的位線供給第三電壓或第三電流， 在所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入的情況下，通過所述第一位線選擇電路以及所述第二位線選擇電路，向被選擇了的位線供給第四電壓或第四電流。
34.如權(quán)利要求20 33的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 為了對所述數(shù)據(jù)用存儲單元陣列的全部的所述存儲單元在第一電阻狀態(tài)下進行寫入，所述寫入用寄存器，作為所述數(shù)據(jù)輸入信號設(shè)定為指示第一電阻狀態(tài)的寫入的信號并輸出，并且，所述寫入數(shù)據(jù)標志產(chǎn)生電路，作為所述寫入數(shù)據(jù)標志設(shè)定為指示第一電阻狀態(tài)的寫入的信號并輸出，所述數(shù)據(jù)/補償選擇電路基于所述數(shù)據(jù)輸入信號以及所述寫入數(shù)據(jù)標志，選擇所述數(shù)據(jù)用存儲單元陣列，對所述數(shù)據(jù)用存儲單元陣列的全部的所述存儲單元依次實施第一電阻狀態(tài)的寫入， 接著，為了對所述數(shù)據(jù)用存儲單元陣列的規(guī)定的所述存儲單元在第二電阻狀態(tài)進行寫入，在所述寫入用寄存器中，與規(guī)定的所述存儲單元對應(yīng)地將所述數(shù)據(jù)輸入信號設(shè)定為對第二電阻狀態(tài)的寫入進行指示的信號并輸出，并且，所述寫入數(shù)據(jù)標志產(chǎn)生電路作為所述寫入數(shù)據(jù)標志設(shè)定為指示第二電阻狀態(tài)的寫入信號并輸出，所述數(shù)據(jù)/補償選擇電路，基于所述數(shù)據(jù)輸入信號以及所述寫入數(shù)據(jù)標志，與規(guī)定的所述存儲單元對應(yīng)地選擇所述數(shù)據(jù)用存儲單元陣列，并僅對所述數(shù)據(jù)用存儲單元陣列的規(guī)定的所述存儲單元依次實施第二電阻狀態(tài)的寫入， 通過兩階段的寫入行為，進行所述數(shù)據(jù)用存儲單元陣列的全部的所述存儲單元的寫入。
35.如權(quán)利要求20 34的任一項所述的交叉點型電阻變化非易失性存儲裝置，其特征在于， 所述第一位線選擇電路將所述M個位線中未選擇的位線設(shè)為高阻抗狀態(tài)， 所述第二位線選擇電路將所述至少一個位線中未選擇的位線設(shè)為高阻抗狀態(tài)。
36.一種交叉點型電阻變化非易失性存儲裝置的寫入方法， 所述交叉點型電阻變 化非易失性存儲裝置具有: 多個分割存儲單元陣列，該多個分割存儲單元陣列由數(shù)據(jù)用存儲單元陣列和補償用存儲單元陣列構(gòu)成，其中，所述數(shù)據(jù)用存儲單元陣列由在向X方向延伸的N個字線和向Y方向延伸的M個位線的交點的每一個配置存儲單元來構(gòu)成，所述存儲單元具有電阻變化元件和雙方向的電流控制元件；所述電阻變化元件通過被施加極性不同的電壓，在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個狀態(tài)可逆地變遷；所述電流控制元件與所述電阻變化元件串聯(lián)地連接并具有非線性的電流電壓特性；所述補償用存儲單元陣列，在所述N個字線和向Y方向延伸的至少一個位線的交點的每一個配置替代單元來構(gòu)成；所述替代單元至少包含具有非線性的電流電壓特性的雙向的電流控制元件而構(gòu)成；M、N為整數(shù)， 第一位線選擇電路，選擇構(gòu)成所述多個分割存儲單元陣列的每一個的所述數(shù)據(jù)用存儲單元陣列的所述一個位線； 第二位線選擇電路，選擇構(gòu)成所述多個分割存儲單元陣列的每一個的所述補償用存儲單元陣列的所述一個位線；以及 寫入電路，根據(jù)從外部輸入的多個比特的寫入數(shù)據(jù)、以及寫入數(shù)據(jù)標志，對構(gòu)成所述多個分割存儲單元陣列的每一個的所述數(shù)據(jù)用存儲單元陣列進行第一電阻狀態(tài)或第二電阻狀態(tài)的寫入，其中，所述寫入數(shù)據(jù)標志是對所述多個分割存儲單元陣列指示是否同時進行所述第一電阻狀態(tài)的寫入或所述第二電阻狀態(tài)的寫入的某一個的動作的標志， 在所述寫入方法中， 所述寫入電路對所述多個分割存儲單元陣列的每一個，執(zhí)行以下步驟: 在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，選擇所述第一位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入的步驟； 在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，選擇所述第一位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的數(shù)據(jù)用存儲單元陣列的寫入的步驟； 在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第一電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第二電阻狀態(tài)的寫入時，選擇所述第二位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入的步驟；以及 在給所述分割存儲單元陣列的所述數(shù)據(jù)輸入信號指示第二電阻狀態(tài)的寫入、并且所述寫入數(shù)據(jù)標志指示第一電阻狀態(tài)的寫入時，選擇所述第二位線選擇電路并使之進行動作，從而執(zhí)行對該分割存儲單元陣列的補償用存儲單元陣列的寫入的步驟， 所述寫入電路在執(zhí)行所述多個比特的寫入數(shù)據(jù)的寫入時，通常對所述多個分割存儲單元陣列同時執(zhí) 行寫入。
全文摘要
本發(fā)明提供一種能夠削減流過非選擇存儲單元的漏電流、并能夠削減寫入的消耗電流的交叉點型電阻變化非易失性存儲裝置。在由共有字線的第一存儲單元組(例如，存儲單元陣列(203)的一部分)、和第二存儲單元組(例如，存儲單元陣列(203)的其他的一部分、或補償單元部(252))所構(gòu)成的存儲單元陣列中，在對第一存儲單元組的規(guī)定的存儲單元進行寫入第一電阻狀態(tài)的情況下，字線用寫入電路(1502)對選擇字線供給第一電壓或第一電流，并且第一位線用寫入電路(1503)對第一存儲單元組的一個位線供給第三電壓或第三電流的同時，第二位線用寫入電路(1504)對第二存儲單元組的A個位線供給第三電壓或第三電流。
文檔編號G11C13/00GK103222004SQ20128000359
公開日2013年7月24日 申請日期2012年9月6日 優(yōu)先權(quán)日2011年9月9日
發(fā)明者東亮太郎, 島川一彥, 加藤佳一 申請人:松下電器產(chǎn)業(yè)株式會社