專利名稱：電阻變化型非易失性存儲(chǔ)裝置及其寫(xiě)入方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有使用了所謂電阻變化元件而構(gòu)成的存儲(chǔ)單元的非易失性存儲(chǔ)裝置等。
背景技術(shù)：
近年來(lái)，具有使用所謂電阻變化元件而構(gòu)成的存儲(chǔ)單元的非易失性存儲(chǔ)裝置(以下，稱為“電阻變化型非易失性存儲(chǔ)裝置”，或是僅稱為“非易失性存儲(chǔ)裝置”)的研究開(kāi)發(fā)正在進(jìn)行。所謂電阻變化元件，是指具有電阻值根據(jù)電信號(hào)而發(fā)生變化(在高電阻狀態(tài)與低電阻狀態(tài)之間轉(zhuǎn)移的)的性質(zhì)、并能夠通過(guò)該電阻值的變化而能夠存儲(chǔ)信息的元件。作為用了電阻變化元件的存儲(chǔ)單元的結(jié)構(gòu)存在ITlR結(jié)構(gòu)和交叉點(diǎn)結(jié)構(gòu)兩種。在ITlR結(jié)構(gòu)中，由一個(gè)利用字線選擇存儲(chǔ)單元的選擇晶體管和一個(gè)電阻變化元件構(gòu)成的存儲(chǔ)單元，連接到被交叉地配置的位線和源極線間而夠成。另一方面，在交叉點(diǎn)結(jié)構(gòu)中，在以交差地配置的位線與字線的交點(diǎn)位置上，由位線與字線夾持而構(gòu)成各存儲(chǔ)單元。近年來(lái)，正在進(jìn)行這些的結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置的各種開(kāi)發(fā)(例如，專利文獻(xiàn)I 3參考)。在專利文獻(xiàn)I中示出具有作為ITlR結(jié)構(gòu)而使用的存儲(chǔ)單元的非易失性存儲(chǔ)裝置。其中，其目的是與所選擇的存儲(chǔ)單元的位置無(wú)關(guān)，抑制讀出時(shí)的存儲(chǔ)單元電流(即，流向存儲(chǔ)單元流的電流)的偏差，實(shí)現(xiàn)穩(wěn)定地讀出，隔著存儲(chǔ)單元陣列將位線和源極線的驅(qū)動(dòng)位置配置在相反側(cè)。并且，公開(kāi)有以下內(nèi)容:將兩布線以同層、同形狀以及同材質(zhì)形成，并將雙方的薄層電阻設(shè)置為相同，從而存儲(chǔ)單元電流的系統(tǒng)路上的源極線和位線的電阻的總和與存儲(chǔ)單元的位置無(wú)關(guān)而成為固定值，從而實(shí)現(xiàn)穩(wěn)定的讀出。

在專利文獻(xiàn)2中示 出具有交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元的非易失性存儲(chǔ)裝置，其目的是排除對(duì)各存儲(chǔ)單元的字線以及位線的布線電阻(即、寄生電阻)所致電壓下降的影響，不依靠存儲(chǔ)單元的位置，而確保寫(xiě)入以及讀出動(dòng)作的效果。在那里，公開(kāi)有以下內(nèi)容:作為產(chǎn)生寫(xiě)入以及讀出的偏壓的電源電路的結(jié)構(gòu)，基于選擇存儲(chǔ)單元的地址，按照每個(gè)被激活(即，選擇)的字線驅(qū)動(dòng)電路組或者位線驅(qū)動(dòng)電路組的位置，設(shè)定用于判斷對(duì)存儲(chǔ)單元施加的電壓值或者存儲(chǔ)單元電流的基準(zhǔn)電流值，以使對(duì)布線電阻所致的電壓下降進(jìn)行補(bǔ)償，由此對(duì)來(lái)自成為訪問(wèn)對(duì)象的存儲(chǔ)單元的驅(qū)動(dòng)電路的遠(yuǎn)端和近端的位置的差所致的電壓下降進(jìn)行補(bǔ)償。在專利文獻(xiàn)3中，公開(kāi)有如下技術(shù):在具有多層交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元的非易失性存儲(chǔ)裝置中，為了抑制對(duì)上層存儲(chǔ)單元的位線以及字線的連接用的通孔的電阻所致的電壓下降、并且將驅(qū)動(dòng)電路劃區(qū)的增加抑制為最小限度，將對(duì)位線和字線的進(jìn)行驅(qū)動(dòng)的驅(qū)動(dòng)電路的溝道寬度以越是最上層用越大的方式來(lái)進(jìn)行設(shè)定。根據(jù)以上敘述的3個(gè)專利文獻(xiàn)I 3，通過(guò)存儲(chǔ)單元的配置位置可以抵消非易失性存儲(chǔ)裝置的特性以及動(dòng)作依存(以下，也將該依存性稱為“存儲(chǔ)單元位置依存性”)，能夠抑制寫(xiě)入時(shí)的存儲(chǔ)單元的特性偏差。另一方面，也提出有如下的方法:為了有效利用作為由電阻變化元件構(gòu)成的存儲(chǔ)單元的特征的快速的電阻變化，實(shí)現(xiàn)比原有的閃存的更快速的寫(xiě)入，通過(guò)對(duì)選擇的源極線或字線上的多個(gè)比特同時(shí)進(jìn)行寫(xiě)入(以下，將這樣的寫(xiě)入也稱為“多比特同時(shí)寫(xiě)入”)，可改善寫(xiě)入的并行速度以及吞吐量?，F(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1:日本專利特許第4712204號(hào)公報(bào)(圖2)專利文獻(xiàn)2:美國(guó)專利第7218570號(hào)說(shuō)明書(shū)(Fig.1)專利文獻(xiàn)3:日本專利特開(kāi)2011-142186號(hào)公報(bào)(圖19)

發(fā)明內(nèi)容
發(fā)明將要解決的課題在改善寫(xiě)入傳輸速度上，基于多比特同時(shí)寫(xiě)入的并行速度提高是有效的方法之一。然而，在多比特同時(shí)寫(xiě)入中，存在字線或源極線的布線電阻帶來(lái)的課題。例如，在多比特同時(shí)寫(xiě)入中，對(duì)連接共同的字線的多個(gè)存儲(chǔ)單元同時(shí)進(jìn)行寫(xiě)入，但那些多個(gè)存儲(chǔ)單元的每一個(gè)被配置在與字線驅(qū)動(dòng)電路的距離(即，布線電阻)不同的位置。因此，在使用了共同的字線的多比特同時(shí)寫(xiě)入中，存在如下課題:在多個(gè)存儲(chǔ)單元的存儲(chǔ)單元電流的產(chǎn)生偏差，弓丨起了在存儲(chǔ)單元的電阻變化的不全等，使多比特同時(shí)寫(xiě)入的可靠性惡化。為了解決該課題，在寫(xiě)入時(shí)需要例如除去低電阻化時(shí)流動(dòng)的存儲(chǔ)單元電流與存儲(chǔ)單元位置依存性。在這里，在前述 了的專利文獻(xiàn)I 3中，公開(kāi)有涉及如下內(nèi)容的技術(shù):從確保動(dòng)作效果的觀點(diǎn)出發(fā)，抑制在讀出時(shí)以及寫(xiě)入時(shí)的特性偏差。然而，在所述專利文獻(xiàn)I的結(jié)構(gòu)中，需要將寫(xiě)入用的VL施加源和OV施加源配置在存儲(chǔ)單元反對(duì)側(cè)，設(shè)計(jì)上的制約較大。另外，在專利文獻(xiàn)I中，如由該例子敘述的對(duì)在一個(gè)字線上的電位的存儲(chǔ)單元位置依存性因?yàn)槲醇右钥紤]，所以因多比特同時(shí)寫(xiě)入時(shí)的低電阻狀態(tài)的存儲(chǔ)單元電流偏差，難以采用多比特同時(shí)寫(xiě)入作為寫(xiě)入速度的改善的策略。另外，在所述專利文獻(xiàn)2中，根據(jù)訪問(wèn)的存儲(chǔ)單元的位置，調(diào)整向存儲(chǔ)單元的施加電壓值或用于判斷存儲(chǔ)單元電流的基準(zhǔn)電流值，但對(duì)于一個(gè)字線上的多個(gè)比特(多個(gè)存儲(chǔ)單元)同時(shí)進(jìn)行低電阻化時(shí)，需要按照每個(gè)存儲(chǔ)單元的位置同時(shí)輸出最合適的施加電壓或者基準(zhǔn)電流，因此，與此相伴，存在電路的增加以及設(shè)計(jì)的增加。另外，在所述專利文獻(xiàn)3中，為了改善寫(xiě)入速度，因?yàn)樾枰獙⑼瑫r(shí)寫(xiě)入的目標(biāo)比特?cái)?shù)的量進(jìn)行多層化，所以與從一個(gè)字線上提供同時(shí)寫(xiě)入的目標(biāo)比特?cái)?shù)的情況下相比，因?yàn)榘殡S過(guò)程上的對(duì)應(yīng)(變更)，所以向多比特同時(shí)寫(xiě)入的應(yīng)用非常困難。像這樣，即使是專利文獻(xiàn)I 3的某個(gè)手法中，因?yàn)閼?yīng)用多比特同時(shí)寫(xiě)入困難，或者產(chǎn)生某些弊端。本發(fā)明解決在所述以往的技術(shù)存在的課題，其目的是提供如下的電阻變化型的非易失性存儲(chǔ)裝置等:在幾乎不存在方案的、設(shè)計(jì)的以及過(guò)程性的制約，在用于寫(xiě)入速度的改善的多位同時(shí)寫(xiě)入中，可實(shí)現(xiàn)減少存儲(chǔ)單元的位置所致的偏差的寫(xiě)入。用于解決課題的手段為了解決所述以往的課題，本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置的一個(gè)形態(tài)，具有:多個(gè)位線；與所述多個(gè)位線交叉的多個(gè)字線；多個(gè)存儲(chǔ)單元，被配置在所述多個(gè)位線和所述多個(gè)字線的交點(diǎn)，至少包含電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個(gè)電阻狀態(tài)可逆地變化；第一寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第一位線連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第一位線施加寫(xiě)入電壓；第二寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的所述第一位線不同的至少一個(gè)位線的第二位線連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第二位線施加寫(xiě)入電壓；第一選擇電路，將所述第一寫(xiě)入電路和所述第一位線中的至少一個(gè)設(shè)為連接或非連接；第二選擇電路，將所述第二寫(xiě)入電路和所述第二位線中的至少一個(gè)設(shè)為連接或非連接；以及第一字線驅(qū)動(dòng)電路，對(duì)所述多個(gè)字線選擇地驅(qū)動(dòng)，在所述多個(gè)存儲(chǔ)單元中，包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元，所述第一寫(xiě)入電路以及第二寫(xiě)入電路，分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，在通過(guò)所述第一寫(xiě)入電路以及第二寫(xiě)入電路同時(shí)執(zhí)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元，相對(duì)于所述第一字線驅(qū)動(dòng)電路，所述第一存儲(chǔ)單元陣列單位比所述第二存儲(chǔ)單元陣列單位較近地配置，在所述第一選擇電路連接所述第一寫(xiě)入電路和所述第一位線時(shí)的作為所述第一選擇電路的電阻值的第一導(dǎo)通電阻值，比在所述第二選擇電路連接所述第二寫(xiě)入電路和所述第二位線時(shí)的作為所述第二選擇電路的電阻值的第二導(dǎo)通電阻值大。另外，為了解決所述以往的課題，在本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置的選擇電路的導(dǎo)通電阻值的計(jì)數(shù)方法的一個(gè)形態(tài)，在具有共同連接多個(gè)字線、從字線驅(qū)動(dòng)電路順序地配置的k個(gè)存儲(chǔ)單元陣列單位的電阻變化型非易失性存儲(chǔ)裝置中，將由存儲(chǔ)單元陣列單位劃分的(k-1)劃區(qū)的每個(gè)字線的布線電阻設(shè)為RWL，將在與字線驅(qū)動(dòng)電路最近的第一存儲(chǔ)單元陣列單位中作為選擇的存儲(chǔ)單元的選擇存儲(chǔ)單元和寫(xiě)入電路連接的第I個(gè)選擇電路的導(dǎo)通電阻設(shè)為R (1)，所述選擇存儲(chǔ)單元從第二電阻狀態(tài)變遷到電阻值更小的第一電阻狀態(tài)時(shí)，在對(duì)流向所述選擇存儲(chǔ)單元的電流進(jìn)行將第一低電阻化電流值設(shè)為10的情況下，將從字線驅(qū)動(dòng)電路到第h個(gè)(I < h < k)存儲(chǔ)單元陣列單位為止的所述字線的電壓下降量VW (h)作為各字線的每個(gè)劃區(qū)的電壓下降量的總和，至少使用所述IO和所述RWL的積和所述變量h進(jìn)行計(jì)算，對(duì)連接在第h個(gè)存儲(chǔ)單元陣列單位所選擇的存儲(chǔ)單元和寫(xiě)入電路的第h個(gè)選擇 電路的導(dǎo)通電阻R (h)至少使用所述10、所述R (I)、以及所述VW (h)來(lái)進(jìn)行計(jì)算，從而設(shè)定與第I個(gè) 第k個(gè)存儲(chǔ)單元陣列單位對(duì)應(yīng)的第I個(gè) 第k個(gè)選擇電路的導(dǎo)通電阻值以使與第I個(gè) 第k個(gè)存儲(chǔ)單元陣列單位對(duì)應(yīng)的第I個(gè) 第k個(gè)低電阻化電流值大體相等。同時(shí)，為了解決所述以往的課題，在本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法的一個(gè)形態(tài)，是所述電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法，所述第一字線驅(qū)動(dòng)電路選擇地驅(qū)動(dòng)所述多個(gè)字線，所述第一寫(xiě)入電路以及第二寫(xiě)入電路分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，從而對(duì)所述第一存儲(chǔ)單元陣列單位以及第二存儲(chǔ)單元陣列單位的每一個(gè)所包含的第一存儲(chǔ)單元以及第二存儲(chǔ)單元同時(shí)進(jìn)行寫(xiě)入。同時(shí)，為了解決所述以往的課題，本發(fā)明涉及的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置的一個(gè)形態(tài)，具有:多個(gè)位線；與所述多個(gè)位線交叉的多個(gè)字線以及多個(gè)源極線；多個(gè)存儲(chǔ)單元，配置在所述多個(gè)位線和所述多個(gè)源極線的交點(diǎn)，包含由所述多個(gè)字線的每一個(gè)控制導(dǎo)通以及截止的選擇元件和電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個(gè)電阻狀態(tài)可逆地變化；第一寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第一位線連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第一位線施加寫(xiě)入電壓；第二寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的所述第一位線不同的至少一個(gè)位線的第二位線連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第二位線施加寫(xiě)入電壓；第一選擇電路，將所述第一寫(xiě)入電路和所述第一位線中的至少一個(gè)設(shè)為連接或非連接；第二選擇電路，將所述第二寫(xiě)入電路和所述第二位線中的至少一個(gè)設(shè)為連接或非連接；第一源極線驅(qū)動(dòng)電路，驅(qū)動(dòng)所述多個(gè)源極線；以及字線驅(qū)動(dòng)電路，選擇性地驅(qū)動(dòng)所述多個(gè)字線，在所述多個(gè)存儲(chǔ)單元中，包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元，所述第一寫(xiě)入電路以及第二寫(xiě)入電路，分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，在由所述第一寫(xiě)入電路以及第二寫(xiě)入電路同時(shí)執(zhí)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元，相對(duì)于所述第一源極線驅(qū)動(dòng)電路，所述第一存儲(chǔ)單元陣列單位比所述第二存儲(chǔ)單元陣列單位較近地配置，第一導(dǎo)通電阻值比第二導(dǎo)通電阻值大，其中，所述第一導(dǎo)通電阻值是所述第一存儲(chǔ)單元陣列單位包含的作為所述選擇元件的第一選擇元件的導(dǎo)通狀態(tài)的電阻值，所述第二導(dǎo)通電阻值是在所述第二存儲(chǔ)單元陣列單位中包含的作為所述選擇元件的第二選擇元件的的導(dǎo)通狀態(tài)的電阻值。另外，為了解決所述以往的課題，在本發(fā)明涉及的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法的一個(gè)形態(tài)是在所述電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法，所述第一源極線驅(qū)動(dòng)電路，選擇地驅(qū)動(dòng)所述多個(gè)源極線，所述字線驅(qū)動(dòng)電路在所述多個(gè)字線中選擇地驅(qū)動(dòng)與所述第一源極線驅(qū)動(dòng)電路驅(qū)動(dòng)的源極線對(duì)應(yīng)的字線，所述第一寫(xiě)入電路以及第二寫(xiě)入電路分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，從而對(duì)所述第一存儲(chǔ)單元陣列單位以及第二存儲(chǔ)單元陣列單位的每一個(gè)所包含的第一存儲(chǔ)單元以及第二存儲(chǔ)單元同時(shí)進(jìn)行寫(xiě)入。發(fā)明的效果本發(fā)明在交叉點(diǎn)結(jié)構(gòu)以及在ITlR結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置中，抑制在多比特同時(shí)寫(xiě)入時(shí)的與存儲(chǔ)單元的位置相依存的存儲(chǔ)單元電流的偏差，能夠?qū)崿F(xiàn)高的寫(xiě)入特征的穩(wěn)定化的效果。同時(shí)，使用于限制低電阻化時(shí)的存儲(chǔ)單元電流的選擇晶體管的電流驅(qū)動(dòng)能力依存于成為寫(xiě)入對(duì)象的存儲(chǔ)單元的位置，通過(guò)使溝道寬度或溝道長(zhǎng)度最優(yōu)化，而以更簡(jiǎn)單的電路以及簡(jiǎn)便的過(guò)程來(lái)得到上述的效果。


圖1A是單層交叉點(diǎn)存儲(chǔ)單元陣列的立體構(gòu)造圖。圖1B是多層交叉點(diǎn)存儲(chǔ)單元陣列的立體構(gòu)造圖。圖2是用于交叉點(diǎn)結(jié)構(gòu)的非易失性存儲(chǔ)裝置的存儲(chǔ)單元截面構(gòu)造圖。

圖3是用于排列了電阻變化元件和電流控制元件之間的通孔的交叉點(diǎn)結(jié)構(gòu)的非易失性存儲(chǔ)裝置的存儲(chǔ)單元的截面構(gòu)造圖。圖4是用于交叉點(diǎn)結(jié)構(gòu)的非易失性存儲(chǔ)裝置的存儲(chǔ)單元的等效電路圖。圖5是用于ITlR結(jié)構(gòu)的非易失性存儲(chǔ)裝置的存儲(chǔ)單元截面構(gòu)造圖。圖6是用于ITlR結(jié)構(gòu)的非易失性存儲(chǔ)裝置的存儲(chǔ)單元的等效電路圖。圖7是示出交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元的電阻變化(IV)特性的圖表。圖8是示出用于交叉點(diǎn)結(jié)構(gòu)以及ITlR結(jié)構(gòu)的存儲(chǔ)單元用的電阻變化元件的電阻變化(IV)特性的圖表。圖9是矩陣狀配置了存儲(chǔ)單元的存儲(chǔ)單元陣列結(jié)構(gòu)圖。

圖10是對(duì)存儲(chǔ)單元陣列的陣列等效電路的展開(kāi)說(shuō)明圖。圖11是存儲(chǔ)單元陣列的退化等效電路圖。圖12是說(shuō)明非選擇線H1-Z時(shí)的I比特寫(xiě)入狀態(tài)的等效電路圖。圖13是I比特寫(xiě)入時(shí)的存儲(chǔ)單元陣列的1-V特性圖表。圖14是在多比特同時(shí)寫(xiě)入的存儲(chǔ)單元選擇概念圖。圖15是說(shuō)明多位同時(shí)寫(xiě)入狀態(tài)的等效電路圖。圖16的(a)是I比特寫(xiě)入時(shí)的存儲(chǔ)單元陣列的1-V特性圖表，圖16的(b)是本發(fā)明的多位同時(shí)寫(xiě)入時(shí)的存儲(chǔ)單元陣列的1-V特性圖表。圖17是施加恒定電流的本發(fā)明的多位同時(shí)寫(xiě)入的存儲(chǔ)單元選擇概念圖。圖18是說(shuō)明施加恒定電流的本發(fā)明的多位同時(shí)寫(xiě)入狀態(tài)的等效電路圖。圖19A是本發(fā)明的施加恒定電流的選擇存儲(chǔ)單元電流的同時(shí)寫(xiě)入比特?cái)?shù)依存性圖表。圖19B是本發(fā)明的施加恒定電流的選擇存儲(chǔ)單元的設(shè)定電阻值的同時(shí)寫(xiě)入比特?cái)?shù)依存性圖表。圖20是使用了交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元的存儲(chǔ)單元陣列的結(jié)構(gòu)圖。圖21A是交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元的電路圖。圖2IB是轉(zhuǎn)發(fā)柵的電路圖。圖22是示出交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元的工作點(diǎn)的圖表。圖23是交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的等效電路圖。圖24是示出在交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列中存儲(chǔ)單元電流的存儲(chǔ)單元位置依存性的模擬結(jié)果的圖表。圖25是有關(guān)本發(fā)明的實(shí)施方式I的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的結(jié)構(gòu)圖。圖26是示出本發(fā)明的實(shí)施方式I的多比特同時(shí)寫(xiě)入的流程的流程圖。圖27是示出本發(fā)明的實(shí)施方式I涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的選擇元件的溝道寬度比率的圖表。圖28是本發(fā)明的實(shí)施方式I涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的等效電路圖。圖29是示出本發(fā)明的實(shí)施方式I涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的選擇字線上的電壓下降的圖表。圖30是示出本發(fā)明的實(shí)施方式I涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的存儲(chǔ)單元的工作點(diǎn)的圖表。圖31是示出本發(fā)明的實(shí)施方式I涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的存儲(chǔ)單元電流的存儲(chǔ)單元位置依存性的模擬結(jié)果的圖表。圖32是示出在本發(fā)明的實(shí)施方式I的選擇電路的導(dǎo)通電阻值的計(jì)算方法的流程圖。圖33是本發(fā)明的實(shí)施方式2涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的結(jié)構(gòu)圖。圖34是用于本發(fā)明的實(shí)施方式2涉及的交叉點(diǎn)結(jié)構(gòu)的非易失性存儲(chǔ)裝置的存儲(chǔ)單兀的等效電路圖。圖35是示出在有關(guān)本發(fā)明的實(shí)施方式2的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的選擇元件的溝道寬度比率的圖表。圖36是本發(fā)明的實(shí)施方式2涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的等效電路圖。圖37是本發(fā)明的實(shí)施方式2涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的選擇電路的另外結(jié)構(gòu)的電路圖。圖38是本發(fā)明的實(shí)施方式3涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的結(jié)構(gòu)圖。圖39是示出在本發(fā)明的實(shí)施方式3涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的選擇元件的溝道寬度比率的圖表。圖40是本發(fā)明的實(shí)施方式3涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的等效電路圖。圖41是示出本發(fā)明的實(shí)施方式3涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的選擇字線上的電壓下降的圖表。圖42是示出本發(fā)明的實(shí)施方式3涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的存儲(chǔ)單元電流的存儲(chǔ)單元位置依存性的模擬結(jié)果的圖表。
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圖43是示出本發(fā)明的實(shí)施方式4涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的結(jié)構(gòu)圖。圖44A是本發(fā)明的實(shí)施方式4涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的、相對(duì)寫(xiě)入電路位于近端的存儲(chǔ)單元陣列單位的等效電路圖。圖44B是本發(fā)明的實(shí)施方式4涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的、相對(duì)寫(xiě)入電路位于遠(yuǎn)端的存儲(chǔ)單元陣列單位的等效電路圖。圖45是本發(fā)明的實(shí)施方式5涉及的ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列的結(jié)構(gòu)圖。圖46是示出本發(fā)明的實(shí)施方式5的多比特同時(shí)寫(xiě)入的流程的流程圖。圖47是本發(fā)明的實(shí)施方式5涉及的ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列的等效電路圖。圖48是示出本發(fā)明的實(shí)施方式5涉及的ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列的存儲(chǔ)單元的工作點(diǎn)的圖表。圖49是本發(fā)明的實(shí)施方式6涉及的ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列的結(jié)構(gòu)圖。圖50是本發(fā)明的實(shí)施方式7涉及的ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列的結(jié)構(gòu)圖。圖51A是本發(fā)明的實(shí)施方式7涉及的ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列的、相對(duì)寫(xiě)入電路位于近端的存儲(chǔ)單元陣列單位的等效電路圖。圖51B是本發(fā)明的實(shí)施方式7的ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列、相對(duì)寫(xiě)入電路位于遠(yuǎn)端的存儲(chǔ)單元陣列單位的等效電路圖。
具體實(shí)施例方式(成為本發(fā)明的基礎(chǔ)的見(jiàn)解)首先，關(guān)于在多比特同時(shí)寫(xiě)入的課題(存儲(chǔ)單元位置依存性)，使用附圖進(jìn)行詳細(xì)說(shuō)明。〔交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元的結(jié)構(gòu)〕圖1A是示出所謂的單層交叉點(diǎn)存儲(chǔ)單元陣列的立體結(jié)構(gòu)的圖。這里，圖示出:存儲(chǔ)單元51、在任意的一個(gè)方向(例如、X方向)上被平行地進(jìn)行布線的多個(gè)字線(例如第二層布線)52、與字線52正交地被在一個(gè)方向(例如、Y方向)上平行地進(jìn)行布線的多個(gè)位線(例如第一層布線)53。在字線52和位線53的各交點(diǎn)的位置上，被位線53和字線52所夾持而構(gòu)成存儲(chǔ)單元51。圖1B是示出所謂多層交叉點(diǎn)存儲(chǔ)單元陣列的立體結(jié)構(gòu)的圖。在這里，圖示出以下的多層結(jié)構(gòu):位線53配置在第一布線層(第一層位線53a)，在其上層，以與位線53交叉的方式將字線52配置在第二布線層(第一層字線52a)，進(jìn)而在其上層，以與字線52交叉的方式將位線53配置在第三布線層(第二層位線53b)，進(jìn)而在其上層，以與位線53交叉的方式將字線52配置在第四布線層(第二層字線52b)，進(jìn)而在其上層，以與字線52正交的方式將位線53配置在第五布線層(第三層位線53c)，以這種方式重重堆積而成。在字線52和位線53的各交點(diǎn)的位置上，被位線53和字線52所夾持而構(gòu)成存儲(chǔ)單元51。像這樣，交叉點(diǎn)結(jié)構(gòu)的非易失性存儲(chǔ)裝置公知為如下結(jié)構(gòu):具有在布線的交叉點(diǎn)形成存儲(chǔ)單元的簡(jiǎn)單的結(jié)構(gòu)，并且通過(guò)將那些重疊在垂直方向，從而不依賴于細(xì)微化而能夠縮小每單位面積的存儲(chǔ)單元的面積，因此適合高集成化。圖2示出用于交叉點(diǎn)結(jié)構(gòu)的非易失性存儲(chǔ)裝置的存儲(chǔ)單元51的截面結(jié)構(gòu)圖。存儲(chǔ)單元51具有將電阻變化元件10、電流控制元件20串聯(lián)連接的結(jié)構(gòu)，構(gòu)成I位。電阻變化元件10具有 如下結(jié)構(gòu):例如在由氮化鉭(TaN)構(gòu)成的下部電極14的上層將例如氧不足型的第一鉭氧化物(Ta0x、0 <x<2.5)作為第I電阻變化層(構(gòu)成電阻變化層的第一劃區(qū))13進(jìn)行層疊，向其上部界面照射300°C、200 W、20秒的氧等離子體，將由氧濃度比TaOx高的TaO y (x < y)構(gòu)成的第二電阻變化層(構(gòu)成電阻變化層的第二劃區(qū))12較薄地形成，在其上層層疊由鉬(Pt)構(gòu)成的上部電極11。在這里，所謂氧不足型是指氧量少于作為表現(xiàn)通常絕緣性的化學(xué)計(jì)量組成的金屬氧化物的組成(鉭的情況下為T(mén)a205)、表現(xiàn)半導(dǎo)體的電氣特性的金屬氧化物的組成狀態(tài)。另外，成為與第二電阻變化層12接觸的電極的上部電極11使用鉬(Pt)，但因?yàn)槭褂帽葮?gòu)成第一電阻變化層13的材料(在這里，鉭(Ta))以及構(gòu)成下部電極14的材料(在這里是氮化鉭(TaN))的標(biāo)準(zhǔn)電極電位高的材料(Pt，Ir等)而得到良好的電阻變化動(dòng)作，所以優(yōu)選。像這樣的圖2示出的電阻變化元件10的結(jié)構(gòu)的情況下，電阻變化通過(guò)與由鉬(Pt)構(gòu)成的上部電極11接觸的、氧濃度的更高的TaOy構(gòu)成的第二電阻變化層12產(chǎn)生。并且，在對(duì)上部電極11施加比下部電極14的電壓高規(guī)定電壓以上的的電壓的情況下，電阻變化元件10變化為高電阻狀態(tài)，反過(guò)來(lái)在對(duì)下部電極14施加比上部電極11的電壓高規(guī)定電壓以上的電壓的情況下，電阻變化元件10變化為低電阻狀態(tài)。更詳細(xì)地說(shuō)，電阻變化元件10的結(jié)構(gòu)如下。電阻變化層(由第一電阻變化層13和第二電阻變化層12構(gòu)成的層)，是介于下部電極14和上部電極11之間，基于施加到下部電極14和上部電極11間的電信號(hào)，電阻值可逆地變化的層。例如，是根據(jù)施加到下部電極14和上部電極11間的電壓的極性，在高電阻狀態(tài)和低電阻狀態(tài)可逆地可逆性地變遷的層。電阻變化層由與下部電極14連接的第一電阻變化層13、和與上部電極11連接的第二電阻變化層12的至少2層層疊地構(gòu)成。第一電阻變化層13由缺氧型的第一金屬氧化物構(gòu)成，第二電阻變化層12由比第一金屬氧化物缺氧度小的第二金屬氧化物構(gòu)成。在電阻變化元件10的第二電阻變化層12中，根據(jù)電脈沖的施加，形成氧不足度可逆地變化的微小的局部劃區(qū)?？烧J(rèn)為局部劃區(qū)包含由氧缺陷位置構(gòu)成的纖絲。所謂“氧不足度”是指在金屬氧化物中，相對(duì)構(gòu)成該化學(xué)量論的組成(在存在多個(gè)化學(xué)量論的組成的情況下，是在其中電阻值最高的化學(xué)量論的組成)的氧化物的氧的量，不足的氧的比例。化學(xué)量論的組成的金屬氧化物與其他的組成的金屬氧化物相比，具有更穩(wěn)定且更高的電阻值。例如，在金屬是鉭(Ta)情況下，基于上述的定義的化學(xué)量論的組成的氧化物因?yàn)槭荰a2O5，所以可表現(xiàn)為T(mén)aO2.5。TaO2.5氧不足度是0*%，TaO1.5氧不足度成為氧不足度=(2.5-1.5)/2.5=40%。另外,氧過(guò)剩的金屬氧化物的氧不足度成為負(fù)的值。另外,本說(shuō)明書(shū)中，只要沒(méi)有特別說(shuō)明，氧不足度作為也包含正的值、O、負(fù)的值來(lái)進(jìn)行說(shuō)明。氧不足度小的氧化物因?yàn)楦咏瘜W(xué)量論的組成的氧化物所以電阻值高，氧不足度大的氧化物因?yàn)楦咏鼧?gòu)成氧化物的金屬所以電阻值低。所謂“氧含有率”是氧原子占總原子數(shù)的比率。例如，Ta205氧含有率是氧原子占總原子數(shù)的比率(0/ (Ta+0))，成為71.4atm%。因此，在氧不足型的鉭氧化物中，氧含有率成為比0大，比71.4atm%小。例如，在構(gòu)成第一金屬氧化物層的金屬和構(gòu)成第二金屬氧化物層的金屬為同類的情況下，氧含有率和氧不足度存在對(duì)應(yīng)關(guān)系。即，第二金屬氧化物的氧含有率比第一金屬氧化物的氧含有率大時(shí)，第二金屬氧化物的氧不足度比第一金屬氧化物的氧不足度小。構(gòu)成電阻變化層的金 屬，也可以用鉭以外的金屬。作為構(gòu)成電阻變化層的金屬能用過(guò)渡金屬，或鋁(Al)。作為過(guò)渡金屬能夠使用鉭(Ta)、鈦(Ti)、鉿(Hf)、鋯(Zr)、鈮(Nb)、鎢(W)、鎳(Ni)等。過(guò)渡金屬因?yàn)槟軌蛉〉枚鄠€(gè)氧化狀態(tài)，所以通過(guò)氧化還原反應(yīng)可實(shí)現(xiàn)不同的電阻狀態(tài)。例如，在使用鉿氧化物的情況下，在將第I鉿氧化物的組成設(shè)為HfOx時(shí)X為0.9以上1.6以下、并且在將第2鉿氧化物的組成設(shè)為HfOy時(shí)y比X的值大的情況下，可使電阻變化層的電阻值穩(wěn)定而高速地變化。這個(gè)情況，第二金屬氧化物的薄膜厚度可以設(shè)為3 4nm。另外，在使用鋯氧化物的情況下，在將第一金屬氧化物的組成設(shè)為ZrOx時(shí)X為0.9以上1.4以下、并且在將第二金屬氧化物的組成設(shè)為ZrOy時(shí)，在y比x的值大的情況下，可使電阻變化層的電阻值穩(wěn)定而高速地變化。這個(gè)情況，第二金屬氧化物的薄膜厚度可以設(shè)為I 5nm。構(gòu)成第一金屬氧化物的第一金屬和構(gòu)成第二金屬氧化物的第二金屬也可以用不同的金屬。這個(gè)情況下，第二金屬氧化物比第一金屬氧化物氧不足度小，即第二金屬氧化物的電阻可以比第一金屬氧化物高。通過(guò)設(shè)置為這樣的結(jié)構(gòu)，在電阻變化時(shí)在下部電極14和上部電極11間施加的電壓，對(duì)第二金屬氧化物分配更多的電壓，在第二金屬氧化物中可更容易產(chǎn)生氧化還原反應(yīng)。
另外，在構(gòu)成成為第一電阻變化層13的第一金屬氧化物的第一金屬、和構(gòu)成成為第二電阻變化層12的第二金屬氧化物的第二金屬使用相互不同的材料時(shí)，第二金屬的標(biāo)準(zhǔn)電極電位也可以比第一金屬的標(biāo)準(zhǔn)電極電位低。標(biāo)準(zhǔn)電極電位表現(xiàn)為其值越高越難氧化的特性。由此，在標(biāo)準(zhǔn)電極電位相對(duì)低的第二金屬氧化物中，容易產(chǎn)生氧化還原反應(yīng)。另夕卜，電阻變化現(xiàn)象被認(rèn)為因在電阻高的第二金屬氧化物中形成了的微小的局部劃區(qū)中產(chǎn)生氧化還原反應(yīng)使纖絲(導(dǎo)電路徑)變化，由此其電阻值(氧不足度)變化。例如，在第一金屬氧化物使用氧不足型的鉭氧化物(TaOx)，第二金屬氧化物使用鈦氧化物(TiO2),由此能得到穩(wěn)定的電阻變化動(dòng)作。鈦(標(biāo)準(zhǔn)電極電位=-1.63eV)是比起鉭(標(biāo)準(zhǔn)電極電位=-0.6eV)標(biāo)準(zhǔn)電極電位低的材料。像這樣，在第二金屬氧化物使用比第一金屬氧化物標(biāo)準(zhǔn)電極電位低的用金屬的氧化物，由此在第二金屬氧化物中氧化還原反應(yīng)變得更容易發(fā)生。作為其他的組合，在成為高電阻層的第二金屬氧化物層可使用鋁氧化物(Al2O3)15例如，在第一金屬氧化物層可以使用氧不足型的鉭氧化物(TaOx)，在第二金屬氧化物層可以使用鋁氧化物(Al2O3X層疊結(jié)構(gòu)的電阻變化層的電阻變化現(xiàn)象可認(rèn)為在某個(gè)電阻高的第二金屬氧化物中所形成的微小的局部劃區(qū)中發(fā)生氧化還原反應(yīng)，局部劃區(qū)中的纖絲(導(dǎo)電路徑)變化，由此其電阻值變化。即，在以下部電極14為基準(zhǔn)對(duì)與第二金屬氧化物連接的上部電極11施加正的電壓時(shí)，電阻變化層中的氧離子被拉到近旁第二金屬氧化物側(cè)。由此，在第二金屬氧化物中所形成了的微小的局部劃區(qū)中發(fā)生氧化反應(yīng)，氧不足度減少。其結(jié)果可認(rèn)為局部劃區(qū)中的纖絲變得難于連接，電阻值增大。相反，在以下部電極14為基準(zhǔn)對(duì)與第二金屬氧化物連接的上部電極11施加負(fù)的電壓時(shí)，第二金屬氧化物中的氧離子被推到第一金屬氧化物側(cè)。由此，在第二金屬氧化物中所形成的微小的局部劃區(qū)中產(chǎn)生還原反應(yīng)，氧不足度增加。其結(jié)果可認(rèn)為局部劃區(qū)中的纖絲變得容易連接，電阻值減少。

與缺氧度更小的第二金屬氧化物連接的上部電極11，例如由與組成鉬(Pt)、銥(Ir)、鈀(Pd)等構(gòu)成第二金屬氧化物的金屬以及構(gòu)成下部電極14的材料相比標(biāo)準(zhǔn)電極電位更高的材料構(gòu)成。另外，與缺氧度更高的第一金屬氧化物連接的下部電極14，例如也可以由與由鎢(W)、鎳(Ni)、鉭(Ta)、鈦(Ti)、鋁(Al)、氮化鉭(TaN)、氮化鈦(TiN)等構(gòu)成第一金屬氧化物的金屬相比標(biāo)準(zhǔn)電極電位更低的材料構(gòu)成。標(biāo)準(zhǔn)電極電位表現(xiàn)為其值越高越難氧化的特性。g卩，在第二電極的標(biāo)準(zhǔn)電極電位V2、構(gòu)成第二金屬氧化物的金屬的標(biāo)準(zhǔn)電極電位Vr2、構(gòu)成第一金屬氧化物的金屬的標(biāo)準(zhǔn)電極電位Vrl、以及第一電極的標(biāo)準(zhǔn)電極電位Vl之間，可以成為滿足KV2，且V1O2的關(guān)系。進(jìn)而，也可以滿足V2>Vr2且Vrl ^ Vl的關(guān)系。通過(guò)設(shè)定為上述的結(jié)構(gòu)，可在上部電極11和在第二金屬氧化物的界面附近的第二金屬氧化物中，選擇地發(fā)生氧化還原反應(yīng)，能得到穩(wěn)定的電阻變化現(xiàn)象。電流控制元件20是在施加電壓的正負(fù)雙向上具有非線性的電流電壓特性的二極管元件，具有例如將由氮不足型氮化硅構(gòu)成的電流控制層22通過(guò)由氮化鉭(TaN)等構(gòu)成的下部電極23與上部電極21形成三明治的結(jié)構(gòu)(MSM結(jié)構(gòu))。在這里，所謂氮不足型氮化硅是指比化學(xué)計(jì)量組成的氮化硅(Si3N4)氮量少、示出半導(dǎo)體性的特性的氮化硅。另外，所謂雙向非線性的電流電壓特性是指在規(guī)定的電壓范圍內(nèi)，電流控制元件20示出高電阻(截止)狀態(tài)，在比規(guī)定的電壓范圍電壓高的劃區(qū)以及電壓低的劃區(qū)示出低電阻(導(dǎo)通)狀態(tài)。即，在施加電壓的絕對(duì)值是規(guī)定值以下時(shí)，電流控制元件20示出高電阻(截止)狀態(tài)，在比規(guī)定值大時(shí)電流控制元件20示出低電阻(導(dǎo)通)狀態(tài)。圖2示出的存儲(chǔ)單元51是使用通孔(e 7 ) 32將電阻變化元件10與電流控制元件20串聯(lián)連接的存儲(chǔ)單元。在這里，通過(guò)通孔31連接電阻變化元件10的上部電極11和上部布線70 (相當(dāng)于位線53或字線52)，另一方面，通過(guò)通孔33連接電流控制元件20的下部電極23和下部布線71 (相當(dāng)于位線53或字線52)。并且，在圖2中，電流控制元件20與電阻變化元件10的位置關(guān)系也可以上下顛倒。另外，存儲(chǔ)單元51也可以是圖3示出的、省略了通孔32的結(jié)構(gòu)。圖3是示出在電阻變化元件10和電流控制元件20之間的排列通孔32的交叉點(diǎn)結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置的存儲(chǔ)單元51的截面結(jié)構(gòu)的圖。存儲(chǔ)單元51例如以由氧化用氮化鉭(TaN)構(gòu)成的第一電極23、由于氮不足型氮化硅構(gòu)成的電流控制層22、由TaN構(gòu)成的第二電極21、由缺氧型鉭氧化物(TaOx)構(gòu)成的第一電阻變化層13、在氧等離子體氣氛中將第一電阻變化層13氧化而形成的、比TaOx氧濃度的高的TaOy (x〈y)構(gòu)成的第二電阻變化層12、以及鉬(Pt)構(gòu)成的第三電極11順序地層疊的結(jié)構(gòu)而構(gòu)成。在存儲(chǔ)單元51的下層配置有由鋁(Al)所構(gòu)成的下部布線71，由第一通孔33連接該下部布線71和存儲(chǔ)單元51的第一電極23。另一方面，在存儲(chǔ)單元51的上層配置有由鋁(Al)所構(gòu)成的上部布線70，由第三通孔31連接該上部布線70和存儲(chǔ)單元51的第三電極11。另外，下部布線71和上部布線70互相正交地進(jìn)行配置。在這樣的圖3示出的存儲(chǔ)單元51的結(jié)構(gòu)中，由第一電極23、電流控制層22和第二電極21構(gòu)成電流控制元件20，另一方面，第二電極21、第一電阻變化層13、第二電阻變化層12和第三電極11構(gòu)成電阻變化元件10。總之，存儲(chǔ)單元51具有電阻變化元件10以及與該電阻變化元件10串聯(lián)連接的電流控制元件20，其中，該電阻變化元件10通過(guò)施加極性不同的電壓而在低電阻狀態(tài)以及高電阻狀態(tài)的至少兩個(gè)狀態(tài)可逆地變化。

在這里，第二電極21兼用電阻變化元件10以及電流控制元件20的一方的電極。另外，在該存儲(chǔ)單元51的結(jié)構(gòu)中，如圖2的結(jié)構(gòu)所說(shuō)明，電阻變化由第二電阻變化層12產(chǎn)生，其中第二電阻變化層12與相當(dāng)于作為第一電阻變化層13的構(gòu)成材料的鉭以及電阻變化元件10的下部電極的第二電極21的構(gòu)成材料的TaN的某一個(gè)標(biāo)準(zhǔn)電極電位高的標(biāo)準(zhǔn)電極電位的材料(在這里是鉬(Pt))構(gòu)成的第三電極接觸，且由比第一電阻變化層13氧濃度高的TaOy構(gòu)成。在將上部布線70的電壓施加得比下部布線71的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向高電阻化方向變化，反之在將下部布線71的電壓施加得比上部布線70的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向低電阻化方向變化。即，電阻變化元件10中，將第二電極21、第三電極11以及它們夾持的第I電阻變化層13、和第二電阻變化層12在Z方向(層疊方向)上依次配置，從第二電極21向第三電極11方向看的結(jié)構(gòu)與從第三電極11向第二電極方向看的結(jié)構(gòu)具有非對(duì)稱性，具有當(dāng)以第二電極21為基準(zhǔn)向第三電極11施加規(guī)定電壓以上的電壓時(shí)向高電阻狀態(tài)變化、當(dāng)以第三電極11為基準(zhǔn)向第二電極21施加規(guī)定電壓以上的電壓時(shí)向低電阻狀態(tài)變化的特性。圖4示出與圖3的電阻變化元件10的結(jié)構(gòu)對(duì)應(yīng)了的連接關(guān)系的電路圖，即，示出與存儲(chǔ)單元51對(duì)應(yīng)的等效電路圖。電阻變化元件10等效電路圖，為了記載位于上部電極11側(cè)的第二電阻變化層12的方向，以涂漆成黑色表示該方向?！?ITlR型存儲(chǔ)單元的結(jié)構(gòu)〕圖5是將電阻變化元件10和作為選擇晶體管(即，轉(zhuǎn)換開(kāi)關(guān)元件的一個(gè)例子)的NMOS晶體管15串聯(lián)連接的所謂ITlR型的存儲(chǔ)單元55的截面結(jié)構(gòu)圖(I比特量的結(jié)構(gòu))。如圖5所示，電阻變化元件10是層疊下部電極14、由缺氧型的Ta氧化物被構(gòu)成的低電阻的第一鉭氧化物層(Ta0x，0〈x〈2.5) 13、高電阻的第二鉭氧化物層(TaOy，x〈y) 12、以及上部電極11而形成的。通過(guò)通孔31連接電阻變化元件10的上部電極11和上部布線70 (源極線)，另一方面，通過(guò)通孔32連接下部電極14和下部布線73，進(jìn)而，由觸點(diǎn)34將下部布線73連接到NMOS晶體管15的源(N+擴(kuò)散)劃區(qū)。并且，NMOS晶體管15的漏極(N+擴(kuò)散)劃區(qū)通過(guò)觸點(diǎn)35、通孔36以及37，經(jīng)由布線層74以及75，與上層布線71 a (位線)連接。并且，NMOS晶體管15的柵極端子與多晶硅布線76 (字線)連接，基板與接地電位連接。在這里，在與NMOS晶體管15和相反側(cè)的上部電極11側(cè)配置高電阻的第二電阻變化層12。與交叉點(diǎn)結(jié)構(gòu)相同，在該結(jié)構(gòu)(1T1R結(jié)構(gòu))的情況下，電阻變化由與上部電極11相連接的、由氧濃度更高的TaOy所構(gòu)成的第二電阻變化層12產(chǎn)生、并以比下部電極14的電壓高規(guī)定電壓以上來(lái)施加上部電極11的電壓時(shí)，電阻變化元件10變化為高電阻狀態(tài)，反之在比上部電極11的電壓高出規(guī)定電壓以上來(lái)施加下部電極14的電壓時(shí)，電阻變化元件10變化為低電阻狀態(tài)。圖6示出與圖5的電阻變化元件10的結(jié)構(gòu)對(duì)應(yīng)的連接關(guān)系的電路圖，即，示出與存儲(chǔ)單元55對(duì)應(yīng)的等效電路圖。電阻變化元件10的等效電路圖，為了記明位于上部電極11側(cè)的第二電阻變化層12的方向，用涂漆成黑色表示該方向?！泊鎯?chǔ)單元的特性〕其次，關(guān)于交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元51動(dòng)作用圖7說(shuō)明。圖7是在對(duì)具有圖2結(jié)構(gòu)的存儲(chǔ)單元51將上部布線70比下部布線71高的電壓的極性設(shè)為正來(lái)施加電壓的情況下，對(duì)存儲(chǔ)單元51施加的電壓和流過(guò)存儲(chǔ)單元51的電流的關(guān)系(即，電阻變化特性、或是IV特性)進(jìn)行實(shí)測(cè)的特性圖。最初，假設(shè)存儲(chǔ)單元51為高電阻狀態(tài)。對(duì)存儲(chǔ)單元51，從施加電壓OV慢慢施加成為下部布線71比上部布線70高的電位的負(fù)極性的電壓時(shí)，電流從約-2.5V附近(C點(diǎn))流出，在超過(guò)-3.0V的附近電阻變化元件10從高電阻狀態(tài)向低電阻狀態(tài)開(kāi)始變化。并且施加到-4.0V (A點(diǎn))，但根據(jù)施加電壓急劇地進(jìn)行低電阻化。之后，保持低電阻狀態(tài)而在施加電壓成為OV之前緩慢地施加電壓。此后，對(duì)存儲(chǔ)單元51，施加上部布線70比下部布線71成為高電位的正極性的電壓時(shí)，電流從約1.5V附近(D點(diǎn))流出，在作為相對(duì)低電阻狀態(tài)的到達(dá)電壓(A點(diǎn))和原點(diǎn)大致點(diǎn)對(duì)稱的點(diǎn)3.9V附近(B點(diǎn))，電阻變化元件開(kāi)始從低電阻狀態(tài)向高電阻狀態(tài)變化。并且，若施加到5.1V時(shí)可以看 到電流增加，但若此后降低施加電壓，則與提高施加電壓時(shí)相比電流變小，因此可知向高電阻狀態(tài)變化。
S卩，在圖7示出的實(shí)測(cè)數(shù)據(jù)中，對(duì)于具有圖2的結(jié)構(gòu)的存儲(chǔ)單元51，示出如下雙向的電阻變化特性:當(dāng)以上部布線70的電壓為基準(zhǔn)使下部布線71的電壓升高到規(guī)定電壓VLR以上時(shí)向低電阻狀態(tài)變化，當(dāng)以下部布線71的電壓為基準(zhǔn)使上部布線70的電壓升高到規(guī)定電壓VHR以上時(shí)向高電阻狀態(tài)變化，并且，示出了低電阻狀態(tài)的施加電壓(A點(diǎn))和向高電阻狀態(tài)的變化開(kāi)始電壓(B點(diǎn))具有成為大致點(diǎn)對(duì)稱的電壓及電流的關(guān)系。因此，高電阻化與低電阻化需要相同、或以其以上的電流進(jìn)行驅(qū)動(dòng)。另外，在本存儲(chǔ)單元51中，在從高電阻狀態(tài)向低電阻狀態(tài)變化時(shí)，低電阻狀態(tài)的電阻值以能夠低電阻變化為電阻變化元件10的規(guī)定的電壓變化為與流向電阻變化元件10的電流值的大小相應(yīng)的低電阻值。在這里，關(guān)于低電阻值的設(shè)定使用圖8進(jìn)行其詳細(xì)的說(shuō)明。圖8是示出電阻變化元件10的電阻變化特性(IV特性)的圖。橫軸是在電阻變化元件10的兩端受到的電壓，縱軸是電阻變化元件10的兩端施加電壓時(shí)流向電阻變化元件10的電流。最初電阻變化元件10的電阻狀態(tài)為高電阻狀態(tài)時(shí)，其特性在輸入電壓以下部電極14作為基準(zhǔn)，在超過(guò)-VR的電壓時(shí)，成為特性線BH — BO — A0。在以下部電極14作為基準(zhǔn)來(lái)對(duì)電阻變化元件10施加的電壓成為-VR時(shí)，開(kāi)始低電阻化，流向電阻變化元件10的電流增加。此時(shí)，在電阻變化元件10中，其電阻值隨著流向電阻變化元件10的電流量而變化以使對(duì)該端子間的電壓的大小成為|vr|的固定值。即，在對(duì)電阻變化元件io施加-vr的狀態(tài)下，在Al點(diǎn)示出-1 Iuiwi I的最大電流流過(guò)的情況下，電阻變化元件10被設(shè)定為具有LRl的特性的斜率的低電阻值，在A2點(diǎn)示出的-1 Iuiw21的最大電流流過(guò)的情況下，電阻變化元件10被設(shè)定為具有LR2的特性的斜率的低電阻值，在A3點(diǎn)示出的-1I的最大電流流過(guò)的情況下，電阻變化元件10被設(shè)定為具有LR3的特性的斜率的低電阻值。順便說(shuō)一下，從低電阻狀態(tài)(LR1、LR2、LR3)向高電阻狀態(tài)的電阻變化開(kāi)始點(diǎn)，在LRl狀態(tài)下成為與設(shè)定 為低電阻的Al點(diǎn)的電壓以及電流是原點(diǎn)對(duì)稱的BI點(diǎn)，在LR2狀態(tài)下成為與設(shè)定為低電阻的A2點(diǎn)的電壓以及電流是原點(diǎn)對(duì)稱的B2點(diǎn)，在LR3狀態(tài)下成為與設(shè)定為低電阻的A3點(diǎn)的電壓以及電流是原點(diǎn)對(duì)稱的B3點(diǎn)。本現(xiàn)象能夠確認(rèn)即使在因施加正電壓以及負(fù)電壓而示出對(duì)稱的特性的電流控制元件20與電阻變化元件10串聯(lián)連接的存儲(chǔ)單元51中也是同樣的特征(參照?qǐng)D7的A點(diǎn)和B點(diǎn)的對(duì)稱性)。根據(jù)以上的情況，為了進(jìn)行穩(wěn)定的電阻變化動(dòng)作，在低電阻化中通過(guò)以規(guī)定的電流值進(jìn)行電流控制，而能得到規(guī)定的低電阻狀態(tài)，另一方面，在高電阻化中，施加與低電阻化逆向的電壓，需要比低電阻化時(shí)進(jìn)行大的電流驅(qū)動(dòng)。另外，在圖7中，即使對(duì)存儲(chǔ)單元51施加電壓，低電阻化時(shí)卿，高電阻狀態(tài))從OV至IJ C點(diǎn)之前的電壓區(qū)間以及高電阻化時(shí)(S卩，低電阻狀態(tài))從OV到D點(diǎn)的電壓區(qū)間是明顯地電流也不流動(dòng)的電壓帶。C點(diǎn)和D點(diǎn)同電流控制元件20的閾值電壓和電阻變化元件10的電阻變化電壓的合計(jì)電壓對(duì)應(yīng)。在交叉點(diǎn)存儲(chǔ)單元陣列中，優(yōu)選進(jìn)行如下動(dòng)作:對(duì)選擇存儲(chǔ)單元施加該合計(jì)電壓以上的電壓，對(duì)非選擇存儲(chǔ)單元進(jìn)行控制以使在該C點(diǎn)和D點(diǎn)之間出現(xiàn)工作點(diǎn)，由此減少流向非選擇存儲(chǔ)單元的漏電流，進(jìn)行交叉點(diǎn)存儲(chǔ)單元陣列的讀取和寫(xiě)入的動(dòng)作。
〔交叉點(diǎn)存儲(chǔ)單元陣列和陣列等效電路〕接著，對(duì)于交叉點(diǎn)存儲(chǔ)單元陣列的陣列等效電路進(jìn)行說(shuō)明。圖9示出圖1和同樣矩陣狀地配置了存儲(chǔ)單元51的存儲(chǔ)單元陣列結(jié)構(gòu)圖的一個(gè)例子。在圖9中，關(guān)于字線24是平行配置有n個(gè)布線WLl WLn，關(guān)于位線25是平行配置有與字線24非接觸(立體的)地正交的m個(gè)布線BLl BLm。將電阻變化元件10和電流控制元件29進(jìn)行串聯(lián)連接的存儲(chǔ)單元51位于字線24和位線25的交點(diǎn)的每一個(gè)，電阻變化元件10的一端與對(duì)應(yīng)的字線24連接，電流控制元件29的一端與對(duì)應(yīng)的位線25連接。SP，圖9的存儲(chǔ)單元陣列I由在位線25的方向上排列有n個(gè)存儲(chǔ)單元51、在字線24的方向上排列有m個(gè)存儲(chǔ)單元51的nXm個(gè)存儲(chǔ)單元51所構(gòu)成(m>n)。在交叉點(diǎn)的情況下，在向存儲(chǔ)單元陣列內(nèi)的I比特的選擇存儲(chǔ)單元進(jìn)行寫(xiě)入時(shí)，針對(duì)非選擇存儲(chǔ)單元的干擾(disturb)影響變得最小的存儲(chǔ)單元陣列的形狀是正方形(在圖9中是m=n )。

另一方面，在I比特寫(xiě)入中，經(jīng)由非選擇存儲(chǔ)單元而流過(guò)的漏電流與存儲(chǔ)單元陣列的尺寸成比例，存儲(chǔ)單元陣列的尺寸小的一方經(jīng)由非選擇存儲(chǔ)單元而流過(guò)的漏電流變少。根據(jù)這些情況，為了最小限度控制干擾影響、削減漏電流，存儲(chǔ)單元陣列優(yōu)選正方形且使尺寸縮小，若設(shè)置為對(duì)像這樣小尺寸且正方比特形狀的存儲(chǔ)單元陣列搭載多個(gè)墊子(7 〃卜)、在各墊子單位里寫(xiě)入各I比特的結(jié)構(gòu)時(shí)，因?yàn)閷?duì)各自的存儲(chǔ)單元陣列需要行地址系以及列地址系的解碼器電路以及驅(qū)動(dòng)電路，所以在搭載這樣的交叉點(diǎn)型電阻變化非易失性存儲(chǔ)裝置的半導(dǎo)體芯片所占的周邊電路面積增大。因此，作為用于在減輕周邊電路的開(kāi)銷并防止面積增大、并抑制存儲(chǔ)單元陣列的尺寸的增大的陣列形狀，被考慮優(yōu)選排列多個(gè)長(zhǎng)方形(例如在圖9中，m>n)的存儲(chǔ)單元陣列的結(jié)構(gòu)。圖10是為了對(duì)在圖9示出的存儲(chǔ)單元陣列I的陣列等效電路的展開(kāi)進(jìn)行說(shuō)明，模式地表現(xiàn)了以選擇位線和選擇字線為基準(zhǔn)在它們之間構(gòu)成的選擇存儲(chǔ)單元和非選擇存儲(chǔ)單元的連接關(guān)系的結(jié)構(gòu)圖。即，圖10是在圖9的等效電路中將圖9的結(jié)構(gòu)分成選擇存儲(chǔ)單元30和非選擇存儲(chǔ)單元組進(jìn)行說(shuō)明的圖。在圖9的選擇存儲(chǔ)單元30與選擇位線BLl和選擇字線WLl連接。在圖10中，選擇存儲(chǔ)單元30將其一端與選擇位線BLl連接、另一端與選擇字線WLl連接。其它的多個(gè)非選擇存儲(chǔ)單元由以下部件構(gòu)成:(I)將存儲(chǔ)單元51的一端連接到選擇位線BLl的(n — I)個(gè)第一非選擇存儲(chǔ)單元組190、(2)將存儲(chǔ)單元51的一端連接到選擇字線WLl的(m — I)個(gè)第三非選擇存儲(chǔ)單元組192、以及(3)經(jīng)由多個(gè)非選擇字線組而與第一非選擇存儲(chǔ)單元組190的存儲(chǔ)單元51的另一端連接，且由經(jīng)由多個(gè)非選擇位線組而與第三非選擇存儲(chǔ)單元組192的存儲(chǔ)單元51的另一端連接的(n — I) X Cm — I)個(gè)第二非選擇存儲(chǔ)單元組191。第一非選擇存儲(chǔ)單元組190的一個(gè)存儲(chǔ)單元51的另一端與(m — I)個(gè)第二非選擇存儲(chǔ)單元組191的存儲(chǔ)單元51的一端連接。該第一非選擇存儲(chǔ)單元組190與第二非選擇存儲(chǔ)單元組191的連接關(guān)系的存在(n -1)個(gè)。第三非選擇存儲(chǔ)單元組192的一個(gè)存儲(chǔ)單元51的另一端與(n — I)個(gè)第二非選擇存儲(chǔ)單元組191的存儲(chǔ)單元51的另一端連接。該第三非選擇存儲(chǔ)單元組192與第二非選擇存儲(chǔ)單元組191的連接關(guān)系存在(m — I)個(gè)。第一非選擇存儲(chǔ)單元組190的一個(gè)存儲(chǔ)單元51與第二非選擇存儲(chǔ)單元組191的Cm -1)個(gè)存儲(chǔ)單元51相連接的狀態(tài)在第一非選擇存儲(chǔ)單元組190與第二非選擇存儲(chǔ)單元組191之間存在多個(gè)同樣的關(guān)系，因此非選擇字線組的各節(jié)點(diǎn)為大致相同的電壓。并且，第三非選擇存儲(chǔ)單元組192的一個(gè)存儲(chǔ)單元51與第二非選擇存儲(chǔ)單元組191的(n — I)個(gè)存儲(chǔ)單元51相連接的狀態(tài)在第三非選擇存儲(chǔ)單元組192與第二非選擇存儲(chǔ)單元組191之間存在多個(gè)同樣的關(guān)系，因此非選擇位線組的各節(jié)點(diǎn)為大致相同的電壓。因此，圖10所示的等價(jià)電路能夠簡(jiǎn)化為，使非選擇字線組的全部節(jié)點(diǎn)為一個(gè)并使非選擇位線組的全部節(jié)點(diǎn)為一個(gè)。由此，圖11示出了簡(jiǎn)化了的等效電路。在圖11中，選擇存儲(chǔ)單元30的一端與選擇位線BLl連接，另一端與選擇字線WLl連接。第一非選擇存儲(chǔ)單元193與第一非選擇存儲(chǔ)單元組190等價(jià)，并聯(lián)數(shù)為(n — I)個(gè)。第二非選擇存儲(chǔ)單元194與第二非選擇存儲(chǔ)單元組191等價(jià)，并聯(lián)數(shù)為(n — I) X (m-1)個(gè)。第三非選擇存儲(chǔ)單元195與第三非選擇存儲(chǔ)單元組192等價(jià)，并聯(lián)數(shù)為(m — I)個(gè)。所述第一非選擇存儲(chǔ)單元193、第二非選擇存儲(chǔ)單元194、和第三非選擇存儲(chǔ)單元195被串聯(lián)連接。不與第二非選擇存儲(chǔ)單元194連接的第一非選擇存儲(chǔ)單元193的另一個(gè)端子與選擇位線BLl連接,不與第二非選擇存儲(chǔ)單元194連接的第三非選擇存儲(chǔ)單元195的另一個(gè)端子與選擇字線WLl連接。設(shè)將第一非選擇存儲(chǔ)單元193與第二非選擇存儲(chǔ)單元194連接的中間節(jié)點(diǎn)為非選擇字線NSWL，設(shè)將第二非選擇存儲(chǔ)單元194與第三非選擇存儲(chǔ)單元195連接的中間節(jié)點(diǎn)為非選擇位線NSBL。如以上這樣，表示圖9所示的交叉點(diǎn)存儲(chǔ)單元陣列的選擇存儲(chǔ)單元與非選擇存儲(chǔ)單元之間的關(guān)系的等價(jià)電路如圖9所示。以下，對(duì)于交叉點(diǎn)存儲(chǔ)單元陣列的任意的選擇存儲(chǔ)單元的寫(xiě)入特性與選擇存儲(chǔ)單元的I 一 V特性都會(huì)涉及經(jīng)由非選擇存儲(chǔ)單元的所謂的漏電流相關(guān)的I 一 V特性。關(guān)于相對(duì)于這樣的存儲(chǔ)單元陣列的I 一 V特性的說(shuō)明，今后為了簡(jiǎn)化而使用圖11的等價(jià)電路進(jìn)行說(shuō)明?！矊?xiě)入時(shí)的等效電路和1-`V特性〕接著，使用圖11的等效電路，對(duì)以往的寫(xiě)入(在這里低電阻化寫(xiě)入)動(dòng)作以及其特性使用圖12和圖13進(jìn)行說(shuō)明。圖12為示出對(duì)于圖11的存儲(chǔ)單元陣列的等價(jià)電路、在非選擇字線及非選擇位線為高阻抗?fàn)顟B(tài)(以下記為Hi — z狀態(tài))下、將I位的選擇存儲(chǔ)單元30在低電阻(LR)狀態(tài)寫(xiě)入時(shí)的狀態(tài)的結(jié)構(gòu)圖。在圖12中，寫(xiě)入電源197是產(chǎn)生寫(xiě)入時(shí)的電壓(寫(xiě)入電壓)VPP的電源，在該選擇狀態(tài)中，該輸出端子與選擇比特線BLl電氣地連接。當(dāng)然也可以進(jìn)行如下設(shè)置:選擇字線WLl與地(GND)電壓OV電連接，將第一非選擇存儲(chǔ)單元193與第二非選擇存儲(chǔ)單元194連接的非選擇字線(WL)組設(shè)為NW點(diǎn)，其狀態(tài)以H1- z、將同第二非選擇存儲(chǔ)單元194與第三非選擇存儲(chǔ)單元195進(jìn)行連接的非選擇位線(BL)組的狀態(tài)同樣為H1- z，選擇存儲(chǔ)單元30的一端與選擇位線BLl連接，另一端與選擇字線WLl連接。另外，對(duì)圖12的選擇位線BLl施加來(lái)自寫(xiě)入電源197的寫(xiě)入電壓VPP，對(duì)選擇字線WLl施加GND電位。在該狀態(tài)下，在選擇存儲(chǔ)單元30從選擇位線BLl向選擇字線WLl流入LR化電流Isel，在第一非選擇存儲(chǔ)單元193流入從選擇位線BLl流入電流Ib_nw,在第二非選擇存儲(chǔ)單元194以及第三非選擇存儲(chǔ)單元195流過(guò)向選擇字線WLl流出的電流Inw_w。在寫(xiě)入電源197流過(guò)對(duì)流向所述選擇存儲(chǔ)單元30的電流Isel和流向所述第一非選擇存儲(chǔ)單元193的電流Ib_nw進(jìn)行合計(jì)了的電流Ipp，在GND端子流過(guò)對(duì)流向所述選擇存儲(chǔ)單元30的電流Isel和流向所述第二非選擇存儲(chǔ)單元194以及第三非選擇存儲(chǔ)單元195的電流Inw_w進(jìn)行合計(jì)了的電流Iswl。S卩，從寫(xiě)入電源197流出的電流Ipp由以下的式I表示，流入GND端子的電流Iswl由以下的式2表示。Ipp=Isel+Ib_nw…式 IIswl=Isel+Inw_w…式 2在這里，由于非選擇WL組與非選擇BL組均為Hi — z狀態(tài)，存在Ib_nw=Inw_w…式 3因此寫(xiě)入電源197的電流Ipp和GND電流Iswl相同。這里，在認(rèn)為存儲(chǔ)單元陣列的規(guī)模為同一位線上的比特?cái)?shù)是128bit (n = 128)、同一字線上的比特?cái)?shù)為1024bit (m = 1024)的情況下，圖12中的各非選擇存儲(chǔ)單元的比特?cái)?shù)為，第一非選擇存儲(chǔ)單元193的n — I = 127個(gè)與第二非選擇存儲(chǔ)單元194的積，即為(n -1) X Cm -1) = 127X 1023個(gè)，第三非選擇存儲(chǔ)單元195為m — I = 1023個(gè)。圖13示出是所述陣列規(guī)模的情況的低電阻(LR)化寫(xiě)入時(shí)的電壓電流特性(1-V特性)。在圖13中，橫軸是對(duì)各存儲(chǔ)單元施加的電壓，縱軸是流過(guò)各存儲(chǔ)單元流的電流。在這里，描繪有涉及流過(guò)選擇存儲(chǔ)單元30的電流Isel (白三角)、流過(guò)第一非選擇存儲(chǔ)單元193的電流Ib_nw (黑三角)、流過(guò) 第二非選擇存儲(chǔ)單元194以及第三非選擇存儲(chǔ)單元195的電流Inw_w (黑三角)的共3個(gè)特性線。在圖13中，關(guān)于低電阻化寫(xiě)入時(shí)的寫(xiě)入電壓VPP，因?yàn)閷⑦x擇存儲(chǔ)單元30的電阻變化元件10的低阻抗設(shè)定為R1，所以在圖6的特性中將低電阻狀態(tài)的電阻變化元件10的兩端的電壓的大小設(shè)為VR時(shí)，流向低電阻狀態(tài)的電阻變化元件10的電流Isela成為Isela=VR/Rl，因此需要將那樣的電流流過(guò)的電壓VPPa作為電壓VPP進(jìn)行施加。根據(jù)圖13為了滿足所述條件，在這里施加VPPa作為寫(xiě)入電壓VPP (此時(shí)，流向選擇存儲(chǔ)單元30的電流 Isel 成為 Isela)。流向第一非選擇存儲(chǔ)單元193的電流Ib_nw的特性在電壓為寫(xiě)入電壓VPP、并且電流是將Ib_nw=0A的點(diǎn)作為起點(diǎn)時(shí)成為圖13的Ib_nw特性。另外，流入第二非選擇存儲(chǔ)單元194以及第三非選擇存儲(chǔ)單元195的電流Inw_w的特性在電壓為0V、并且電流是將Inw_w=0A的點(diǎn)作為起點(diǎn)時(shí)成為圖13的Inw_w特性。在施加寫(xiě)入電壓VPP=VPPa時(shí)，流入第二非選擇存儲(chǔ)單元194以及流入第三非選擇存儲(chǔ)單元195的電流是在成為Ib_nw=Inw_w的各特性的交點(diǎn)(NW點(diǎn)的工作點(diǎn))的電流，該電流的大小成為Ihz。像這樣，在本陣列規(guī)模的存儲(chǔ)單元陣列I中，在向選擇存儲(chǔ)單元30流入低電阻化寫(xiě)入電流Isela時(shí)，流入非選擇存儲(chǔ)單元的漏電流Ihz流過(guò)。因此成為從寫(xiě)入電源197流出的電流Ipp=Isela+Ihz。在將電源電流Ipp內(nèi)、流向選擇存儲(chǔ)單元30的電流Isela的比例定義為寫(xiě)入效率時(shí)，寫(xiě)入效率K以下式表示。寫(xiě)入效率K=Isel/Ipp X 100 ( % )從所述電流值尋求本寫(xiě)入效率K時(shí)，成為K=Isela/ (Isela+Ihz)
在圖13的例子中，可判斷僅施加電流的約4分之一以下左右對(duì)寫(xiě)入有貢獻(xiàn)，剩余的約4分之3以上作為漏電流浪費(fèi)地流過(guò)。像這樣，因?yàn)閬?lái)自寫(xiě)入電源197的施加電流的大部分作為流過(guò)非選擇存儲(chǔ)單元的漏電流而被浪費(fèi)，所以寫(xiě)入時(shí)的消耗電流變得很大。將在施加電流內(nèi)、流入選擇存儲(chǔ)單元的電流的比例即寫(xiě)入效率設(shè)置較高，與消耗電流的削減相關(guān)聯(lián)。我們發(fā)明者們，找到了能夠解決作為所述課題的寫(xiě)入的高效率化的一個(gè)訪問(wèn)手法?！灿捎诙鄠€(gè)比特同時(shí)寫(xiě)入的高效率化〕在圖14中，各存儲(chǔ)單元51具有圖4示出同樣的結(jié)構(gòu)，矩陣狀地配置在字線24和位線25的交點(diǎn)。對(duì)于字線24，WL0 WL (n_l)的n個(gè)分別平行地配置在X方向上，對(duì)于位線25，BLO BL (m-1)的m個(gè)平行且與字線24正交地在Y方向配置，在各字線24和各位線25的各交點(diǎn)位置配置存儲(chǔ)單元51來(lái)構(gòu)成存儲(chǔ)單元陣列I。在這里，存儲(chǔ)單元陣列I在邏輯上由第一存儲(chǔ)單元組和第二存儲(chǔ)單元組構(gòu)成，其中，所述第一存儲(chǔ)單元組由與某些位連接的存儲(chǔ)單元構(gòu)成，以數(shù)據(jù)存儲(chǔ)作為目的；所述第二存儲(chǔ)單元組與同該第一存儲(chǔ)單元組連接的字線WLO WL (n-1)相同的字線WLO WL (n_l)連接的、與其他位線(A個(gè)位線)連接的存儲(chǔ)單元構(gòu)成。在這樣的構(gòu)成中，對(duì)以下例子進(jìn)行說(shuō)明:對(duì)位于多個(gè)((A+1)個(gè))的選擇位線和一個(gè)選擇字線的交點(diǎn)的多個(gè)存儲(chǔ)單元實(shí)施同時(shí)的寫(xiě)入?，F(xiàn)在，在圖14中，WLl作為選擇字線從字線用寫(xiě)入電路1502施加地(GND)電壓，為了使至少一個(gè)BLO存儲(chǔ)數(shù)據(jù)，作為被選擇了的選擇位線從第一位線用寫(xiě)入電路1503施加寫(xiě)A電壓VPP的電源，選擇位于選擇字線WLl和選擇位線BLO的交點(diǎn)的存儲(chǔ)單元260作為數(shù)據(jù)存儲(chǔ)用的(以數(shù)據(jù)存儲(chǔ)作為目的)存儲(chǔ)單元(即，屬于第一存儲(chǔ)單元組1500的存儲(chǔ)單元)，并被執(zhí)行寫(xiě)入。另一方面，同時(shí)，BLl BL7的7bit (A個(gè)選擇位線的一個(gè)例子)作為用于執(zhí)行用于數(shù)據(jù)存儲(chǔ)的寫(xiě)入動(dòng)作或不以數(shù)據(jù)存儲(chǔ)為目的的寫(xiě)入動(dòng)作而被選擇了的選擇位線，從第二位線用寫(xiě)入電路1504施 加寫(xiě)入電壓VPP的電源，位于選擇字線WLl和選擇位線BLl BL7的交點(diǎn)的7bit的存儲(chǔ)單元261 267作為數(shù)據(jù)存儲(chǔ)用或不以數(shù)據(jù)存儲(chǔ)為目的的寫(xiě)入用存儲(chǔ)單元(即，屬于第二存儲(chǔ)單元組1501的存儲(chǔ)單元)而被選擇，并執(zhí)行與選擇存儲(chǔ)單元260同樣的寫(xiě)入動(dòng)作執(zhí)行。因此，至少I(mǎi)比特以數(shù)據(jù)存儲(chǔ)作為目的，其他的比特進(jìn)行以數(shù)據(jù)存儲(chǔ)作為目的或者不以數(shù)據(jù)存儲(chǔ)作為目的的寫(xiě)入行為，因此相同字線上的8位((1+A)位的一個(gè)例子)作為寫(xiě)入行為對(duì)象位(8位量的選擇存儲(chǔ)單元126)而被選擇。另外，所謂“以數(shù)據(jù)存儲(chǔ)作為目的的存儲(chǔ)單元”是為了數(shù)據(jù)存儲(chǔ)而使用的存儲(chǔ)單元，具有數(shù)據(jù)保持功能。另一方面，所謂“不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元”不是為了數(shù)據(jù)存儲(chǔ)而使用的，而僅僅是成為以數(shù)據(jù)的寫(xiě)入為目標(biāo)的存儲(chǔ)單元，可以不需要具有數(shù)據(jù)保存功能。如后述所述，“不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元”，相對(duì)于通常固定位數(shù)(例如，8比特的)的存儲(chǔ)單元在寫(xiě)入相同數(shù)據(jù)(“I (低電阻狀態(tài))”或“0 (高電阻狀態(tài))”)時(shí)虛設(shè)(du_y)地被使用。例如，在通常進(jìn)行8比特的同時(shí)寫(xiě)入時(shí)，對(duì)3個(gè)存儲(chǔ)單元寫(xiě)入“I”時(shí)，對(duì)由3個(gè)“以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元”和5個(gè)“不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元”構(gòu)成的8個(gè)存儲(chǔ)單元同時(shí)寫(xiě)入“I”。“不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元”被用于像這樣的用途。另外，本例子的選擇存儲(chǔ)單元126僅表現(xiàn)著同時(shí)被選擇了 8bit的選擇存儲(chǔ)單元260 267 —個(gè)例子，因此選擇存儲(chǔ)單元126是選擇了位于與一個(gè)選擇字線WLl接連的8個(gè)選擇位線BLO BL7的交點(diǎn)的8個(gè)存儲(chǔ)單元的情況的存儲(chǔ)單元的集合的一個(gè)例子，未必是鄰接了的存儲(chǔ)單元。寫(xiě)入電源197是產(chǎn)生寫(xiě)入時(shí)的電壓(寫(xiě)入電壓)VPP的電源。產(chǎn)生電壓VPP的寫(xiě)入電源197內(nèi)置于第一位線用寫(xiě)入電路1503以及第二位線用寫(xiě)入電路1504，或者通過(guò)第一位線用寫(xiě)入電路1503以及第二位線用寫(xiě)入電路1504，并且，通過(guò)第一位線用寫(xiě)入電路1503和BLO之間的第一位線選擇電路(未圖示)以及第二位線用寫(xiě)入電路1504和BLl BL7之間的第二位線選擇電路(未圖示)，與8個(gè)選擇位線BLO BL7電連接。另外，第一位線選擇電路是將第一存儲(chǔ)單元組的一個(gè)位線作為第一位線選擇的電路。另外，第二位線選擇電路是將第二存儲(chǔ)單元組的A個(gè)(A是I以上的整數(shù))的位線作為第二位線選擇的電路。另一方面，通過(guò)字線用寫(xiě)入電路1502以及字線選擇電路(未圖示)，針對(duì)一個(gè)選擇字線WLl電連接地(GND)電壓0V。其他的非選擇位線和非選擇字線分別由所述第一位線選擇電路以及所述第二位線選擇電路、所述字線選擇電路電性地被隔離，成為高阻抗(H1-z)狀態(tài)。即，第一位線選擇電路以及第二位線選擇電路將非選擇位線設(shè)為高阻抗?fàn)顟B(tài)。另外，字選擇電路是如下電路:針對(duì)存儲(chǔ)單元陣列選擇一個(gè)字線作為選擇字線，將其他的非選擇字線設(shè)為高阻抗?fàn)顟B(tài)。因此，在各選擇存儲(chǔ)單元的兩個(gè)端子中，與電流控制元件29相連一方的端子被施加寫(xiě)入電壓VPP，在與電阻變化元件10相連的另一方的端子被施加GND電壓。由此，低電阻化寫(xiě)入行為成為8bit同時(shí)進(jìn)行。另外，在與從所述選擇位線向選擇字線流入電流相反時(shí)，即使從電流從選擇字線向選擇位線流入時(shí)的高電阻化寫(xiě)入中，也可通過(guò)向多個(gè)選擇位線電氣地施加地(GND)電壓等的低電壓，對(duì)一個(gè)選擇字線電氣地施加寫(xiě)入電壓VPP等的高電壓，來(lái)進(jìn)行8 (即，1+A)bit同時(shí)的高電阻化寫(xiě)入行為。另外，圖14示出的結(jié)構(gòu)圖是示出本發(fā)明的概念的圖，作為其一個(gè)例子，示出如下?tīng)顟B(tài):針對(duì)寫(xiě)入對(duì)象存儲(chǔ)單元的I位(第一存儲(chǔ)單元組1500)進(jìn)行寫(xiě)入時(shí)，對(duì)同一字線上的存儲(chǔ)單元7位(第二存儲(chǔ)單元組1501)也以與I位的寫(xiě)入對(duì)象存儲(chǔ)單元相同的偏壓條件進(jìn)行寫(xiě)入行為。因此，進(jìn)行寫(xiě)入行為的多個(gè)選擇存儲(chǔ)單元如果是同樣字線上則可以分離地被選擇。再者，所述第一位線選擇電路和第二位線選擇電路是完成作為在后邊示出的圖20第一選擇電路S0_0的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m_l同樣的作用的電路。我們發(fā)明者們找到了連接到像這樣相同字線的多位同時(shí)寫(xiě)入，能夠?qū)崿F(xiàn)寫(xiě)入的高效率化的寫(xiě)入手法。接著，使用圖15的等效電路以及示出圖16的存儲(chǔ)單元陣列的1-V特性的圖表對(duì)于所述手法的高效率化的理由進(jìn)行說(shuō)明。圖15示出示出圖14的8比特的選擇存儲(chǔ)單元260 267和其他的非選擇存儲(chǔ)單元的陣列等效電路和低電阻化寫(xiě)入電源197 (寫(xiě)入電壓VPP)和GND電源(OV)之間的關(guān)系的圖。

在圖15中，選擇存儲(chǔ)單元260的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BLO連接。同樣地，第二選擇存儲(chǔ)單元261的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BLl連接。同樣地，第7選擇存儲(chǔ)單元266的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BL6連接。同樣地，第8選擇存儲(chǔ)單元267的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BL7連接。另外，在附圖中省略，但即使對(duì)于第三 第六選擇存儲(chǔ)單元，另一方的端子也同樣地分別與選擇位線BL2 BL5連接。另外，第10非選擇存儲(chǔ)單元930的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BLO連接。同樣地，第11非選擇存儲(chǔ)單元931的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BLl連接。同樣地,第16非選擇存儲(chǔ)單元936的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BL6連接。同樣地，第17非選擇存儲(chǔ)單元937的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BL7連接。另外，在附圖中省略，但即使對(duì)于第12 第15非選擇存儲(chǔ)單元，另一方的端子也同樣地分別與選擇位線BL2 BL5連接。另外，第二非選擇存儲(chǔ)單元194是在非選擇WL組和非選擇BL組之間所構(gòu)成的存儲(chǔ)單元。第三非選擇存儲(chǔ)單元195是在非選擇BL組和選擇字線WLl之間所構(gòu)成的存儲(chǔ)單元。第二非選擇存儲(chǔ)單元194和第三非選擇存儲(chǔ)單元195根據(jù)選擇存儲(chǔ)單元的個(gè)數(shù)其對(duì)象數(shù)多少變化。寫(xiě)入電源197與選擇位線BLO BL7的每一個(gè)電連接。另外，選擇字線WLl與地(GND)電源(OV)電連接。另外，非選擇位線(相當(dāng)于圖15非選擇BL組)以及非選擇字線(相當(dāng)于圖15非選擇WL組)成為高阻抗(H1-z)狀態(tài)。在圖16的(a)以及(b)以Ibit寫(xiě)入時(shí)和同樣字線上的Sbit同時(shí)寫(xiě)入時(shí)進(jìn)行比較的方式，示出在圖15中示出的本發(fā)明的存儲(chǔ)單元陣列的結(jié)構(gòu)的多位同時(shí)寫(xiě)入動(dòng)作時(shí)的以非選擇字線組(NW點(diǎn))作為基準(zhǔn)的存儲(chǔ)單元陣列的1-V特性的工作點(diǎn)圖。圖16的(a)是Ibit寫(xiě)入時(shí)的特性圖，與圖13相同。圖16的(b)是在圖16的(a)中追記了 8bit同時(shí)寫(xiě)入時(shí)的第10 第17非選擇存儲(chǔ)單元930 937流過(guò)的電流Ib_nw0 Ib_nw7的總和(相當(dāng)于Ib_nwX8)的特性圖。在圖16的(a)( 以及圖16的(b))中，橫軸是對(duì)各存儲(chǔ)單元施加的電壓，縱軸是流過(guò)各存儲(chǔ)單元的電流，作為特性線共描繪出如下的共計(jì)三條:流過(guò)選擇存儲(chǔ)單元30 (在圖15中，對(duì)應(yīng)于選擇存儲(chǔ)單元260 267的每一個(gè))的電流Isel (白三角、在圖15中以Iseli(i為從0開(kāi)始的7個(gè)整數(shù))同IselO Isel7的每一個(gè)對(duì)應(yīng))，流過(guò)第10 第17非選擇存儲(chǔ)單元930 937的電流Ib_nw (黑三角、在圖13中以Ib_nwi (i為從0開(kāi)始的7個(gè)整數(shù))同Ib_nw0 Ib_nw7的每一個(gè)對(duì)應(yīng)),流過(guò)第二非選擇存儲(chǔ)單元194以及第三非選擇存儲(chǔ)單元195的電流Inw_w (黑三角)。為了進(jìn)行低電阻化寫(xiě)入，施加VPPa (在圖16的(b)中為VPPi，VPPi=VPPa)作為寫(xiě)入電壓VPP。此時(shí)，流向選擇存儲(chǔ)單元30的電流Isel成為Isela (在圖16的(b)中為Iseli, Iseli=IselaX在流入第10 第17非選擇存儲(chǔ)單元930 937的電流Ib_nw(分別為Ib_nw0 Ib_nw7)的特性中，在電壓是寫(xiě)入電壓VPP、且電流是將Ib_nw=0A的點(diǎn)作為起點(diǎn)時(shí)，成為在圖16的(a)以及(b)的Ib_nw特性(i)。另外，流入第二非選擇存儲(chǔ)單元194以及第三非選擇存儲(chǔ)單元195的電流Inw_w的特性在電壓為0V、且電流以Inw_w=0A的點(diǎn)作為起點(diǎn)時(shí)，成為在圖16的(a)以及(b)的Inw_w特性。在圖16的(a)中，在施加了寫(xiě)入電壓VPP=VPPa時(shí)流過(guò)的電流是在成為Ib_nw=Inw_w的各特性的交點(diǎn)(NW點(diǎn)的工作點(diǎn))的電流，其電流的大小成為Ihz。因此成為從寫(xiě)入電源197流出的電流Ipp=Isela+Ihz。在電源電流Ipp內(nèi)，流向選擇存儲(chǔ)單元的電流Isela的比例、即寫(xiě)入效率K，在圖16的(a)的例子中成為約25%。另外，在圖16的(a)中，此時(shí)的NW點(diǎn)的工作電壓成為Vnwa。另一方面，在針對(duì)同樣選擇字線上的8個(gè)存儲(chǔ)單元同時(shí)寫(xiě)入時(shí)，按照各選擇位線從電源197施加各個(gè)寫(xiě)入電壓VPP。電流通過(guò)第10 17的8組的非選擇存儲(chǔ)單元930 937向非選擇WL組流入，其總和成為Ibit寫(xiě)入時(shí)的8倍。因此，因?yàn)閷bit寫(xiě)入時(shí)的電流(i )的Ib_nw變?yōu)?倍后的電流(在圖16的(b )的(i i )示出的Ib_nw X 8 )流向NW點(diǎn)，所以在圖16的(b)示出的特性線(ii)和流向第二非選擇存儲(chǔ)單元194以及第三非選擇存儲(chǔ)單元195的電流Inw_w的交點(diǎn)(NW點(diǎn)的工作點(diǎn)2)成為8bit同時(shí)寫(xiě)入時(shí)的工作點(diǎn)。集中在此時(shí)的NW點(diǎn)的電流成為Ihz8,此時(shí)的NW點(diǎn)的電壓上升向到Vnwi (Vnwi>Vnwa)。在與8bit同時(shí)寫(xiě)入時(shí)的各位線相連的第10 17非選擇存儲(chǔ)單元930 937流過(guò)的各電流Ib_nw0 Ib_nw7相當(dāng)于在NW點(diǎn)的電壓為Vnwi時(shí)的電流,所以成為Ib_nwi。即，Ibit寫(xiě)入時(shí)的電流Ib_nwa通過(guò)8bit同時(shí)進(jìn)行寫(xiě)入而減少到Ib_nwi。因此，從寫(xiě)入電源197流入一個(gè)選擇位線的電流Ipp成為:Ipp=Isel i+Ib_nwi。在電流Ipp內(nèi)、流向選擇存儲(chǔ)單元的電流Iseli的比例、即寫(xiě)入效率K，成為:K=Iseli/ (Iseli+Ib_nwi)。在圖16 (b) 的例子中成為約50%。S卩，可知針對(duì)一個(gè)選擇存儲(chǔ)單元的寫(xiě)入效率，在Ibit寫(xiě)入時(shí)約25%，在同樣字線上的Sbit同時(shí)寫(xiě)入時(shí)約50%，通過(guò)進(jìn)行這樣的本發(fā)明的寫(xiě)入方式，可進(jìn)行約2倍左右改善。像這樣，對(duì)同樣字線上的多個(gè)存儲(chǔ)單元同時(shí)寫(xiě)入的手法，在寫(xiě)入時(shí)可削減流入非選擇存儲(chǔ)單元的漏電流，并可在寫(xiě)入時(shí)更加低消耗電流化。另外，對(duì)于上述的所述同樣字線上的多位同時(shí)寫(xiě)入是以選擇存儲(chǔ)單元的低電阻化寫(xiě)入為例進(jìn)行說(shuō)明，但即使對(duì)在選擇字線施加高電壓、在選擇位線施加低電壓的高電阻化寫(xiě)入也期待同樣的效果。另外，在所述結(jié)構(gòu)中，是以針對(duì)選擇字線施加電壓的方式為例進(jìn)行說(shuō)明，但即使在對(duì)選擇字線施加恒定電流源的形態(tài)當(dāng)然也能期待同樣的效果。以下，對(duì)于恒定電流的施加的寫(xiě)入的多位同時(shí)寫(xiě)入的效果進(jìn)行說(shuō)明?！埠愣娏魇┘訉?xiě)入的多位同時(shí)寫(xiě)入的效果〕有關(guān)本存儲(chǔ)單元51的電阻變化元件10的電阻變化的特征如使用圖8進(jìn)行說(shuō)明的那樣，為了進(jìn)行向穩(wěn)定的低電阻狀態(tài)的電阻變化動(dòng)作，對(duì)選擇存儲(chǔ)單元51進(jìn)行電流控制(電流限制)以使流過(guò)規(guī)定的電流量是重要的。另外，在電壓控制的情況下，電流控制元件29的特性是非線性，因?yàn)殡娏髯儎?dòng)針對(duì)電壓變動(dòng)極大，所以以流過(guò)的電流量來(lái)決定的電阻值控制是困難的。根據(jù)這種情況，在低電阻化寫(xiě)入時(shí)，針對(duì)進(jìn)行了電流控制的情況下的所述同樣字線上的多位同時(shí)寫(xiě)入模式的影響以及效果進(jìn)行如下說(shuō)明。在圖17中示出進(jìn)行施加恒定電流的本發(fā)明的多位同時(shí)寫(xiě)入的情況下的存儲(chǔ)單元陣列I的存儲(chǔ)單元結(jié)構(gòu)概要圖。另外，在圖17中，示出8比特同時(shí)寫(xiě)入的狀態(tài)。圖17相對(duì)圖14的存儲(chǔ)單元結(jié)構(gòu)概要圖與選擇位線BLO BL7相連的構(gòu)成要素，僅是只從寫(xiě)入電源197插入了寫(xiě)入用恒定電流源210 a 210h的部分不相同。因此，在圖17的結(jié)構(gòu)說(shuō)明中僅設(shè)置與圖14不同的部分?，F(xiàn)在，在圖17中，WLl作為選擇字線從字線用寫(xiě)入電路1507施加地(GND)電壓，為了使至少一個(gè)BLO存儲(chǔ)數(shù)據(jù)，對(duì)于選擇了的選擇位線從第一位線用寫(xiě)入電路1508施加寫(xiě)入用恒定電流IpsO，位于選擇字線WLl和選擇位線BLO的交點(diǎn)的存儲(chǔ)單元260作為數(shù)據(jù)存儲(chǔ)用(以數(shù)據(jù)存儲(chǔ)作為目的)的存儲(chǔ)單元(即，屬于第一存儲(chǔ)單元組1505的存儲(chǔ)單元)而被選擇，并被執(zhí)行寫(xiě)入。另一方面，同時(shí)，BLl BL7的7bit (A個(gè)選擇位線的一個(gè)例子)從第二位線用寫(xiě)入電路1509對(duì)用于執(zhí)行用于數(shù)據(jù)存儲(chǔ)的寫(xiě)入動(dòng)作或不以數(shù)據(jù)存儲(chǔ)為目的的寫(xiě)入動(dòng)作而被選擇了的選擇位線施加寫(xiě)入恒定電流Ipsl Ips7，位于選擇字線WLl和選擇位線BLl BL7的交點(diǎn)的7bit的存儲(chǔ)單元261 267作為數(shù)據(jù)存儲(chǔ)用或不以數(shù)據(jù)存儲(chǔ)為目的的寫(xiě)入用存儲(chǔ)單元(即，屬于第二存儲(chǔ)單元組1506的存儲(chǔ)單元)而被選擇，并執(zhí)行與選擇存儲(chǔ)單元260同樣的寫(xiě)入動(dòng)作執(zhí)行。因此，至少I(mǎi)位以數(shù)據(jù)存儲(chǔ)作為目的，其他位進(jìn)行以數(shù)據(jù)存儲(chǔ)作為目的或者不以數(shù)據(jù)存儲(chǔ)作為目的的寫(xiě)入行為，因此同樣字線上的Sbit作為寫(xiě)入行為對(duì)象位(8位量的選擇存儲(chǔ)單元126)而被選擇。另外，本例子的選擇存儲(chǔ)單元126僅表現(xiàn)著同時(shí)被選擇了 8bit的選擇存儲(chǔ)單元260 267 —個(gè)例子，因此選擇存儲(chǔ)單元126是選擇了位于與一個(gè)選擇字線WLl接連的8個(gè)選擇位線BLO BL7的交點(diǎn)的8個(gè)存儲(chǔ)單元的情況的存儲(chǔ)單元的集合的一個(gè)例子，未必是鄰接了的存儲(chǔ)單元。寫(xiě)入用恒定電流源210 a 210h是產(chǎn)生寫(xiě)入時(shí)的電流(寫(xiě)入電流)IpsO Ips7的電源。內(nèi)置于第一位線用寫(xiě)入電路1508以及第二位線用寫(xiě)入電路1509，或者通過(guò)第一位線用寫(xiě)入電路1508以及第二位線用寫(xiě)入電路1509，進(jìn)而通過(guò)在第一位線用寫(xiě)入電路1508和BLO之間的第一位線選擇電路(未圖`示)以及在第二位線用寫(xiě)入電路1509和BLl BL7之間的第二位線選擇電路(未圖示)，電連接8個(gè)選擇位線BLO BL7來(lái)施加產(chǎn)生電流IpsO Ips7的電流源。另外，由寫(xiě)入用恒定電流源210 a 210h供給的電流IpsO Ips7是大體上同樣的電流量。另一方面，通過(guò)字線用寫(xiě)入電路1507以及字線選擇電路(未圖示)，對(duì)一個(gè)選擇字線WL1，電連接地(GND)電壓0V，其他的非選擇位線和非選擇字線由所述字線選擇電路電隔絕，成為高阻抗(H1-z)狀態(tài)。因此，各選擇存儲(chǔ)單元的兩個(gè)端子中，從與電流控制元件29相連的一方的端子施加寫(xiě)入電流IpsO Ips7，與電阻變化元件10相連的另一方的端子施加GND電壓。由此，低電阻化寫(xiě)入行為成為Sbit同時(shí)進(jìn)行。另外，與電流從所述選擇位線向選擇字線流入的情況相反，即使在電流從選擇字線向選擇位線流入的情況下的高電阻化寫(xiě)入中，向多個(gè)選擇位線電施加匯總用恒定電流，對(duì)一個(gè)選擇字線施加電寫(xiě)入電壓VPP等的高電壓，從而也能夠進(jìn)行Sbit同時(shí)的高電阻化寫(xiě)入行為。
另外，圖17示出的結(jié)構(gòu)圖是示出本發(fā)明的概念的圖，作為其一個(gè)例子，在對(duì)寫(xiě)入對(duì)象存儲(chǔ)單元的I比特(第一存儲(chǔ)單元組)進(jìn)行寫(xiě)入時(shí)，對(duì)同樣字線上的存儲(chǔ)單元7比特(第二存儲(chǔ)單元組)也示出以與I比特的寫(xiě)入對(duì)象存儲(chǔ)單元同樣的偏壓條件進(jìn)行寫(xiě)入行為的狀態(tài)。因此，進(jìn)行寫(xiě)入行為的多個(gè)選擇存儲(chǔ)單元如果是同樣字線上則可以分離地被選擇。另外，所述第一位線選擇電路和第二位線選擇電路是完成作為與在后邊示出的圖20的第一選擇電路S0_0的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m_l同樣的作用的電路。圖18將圖17的結(jié)構(gòu)概要圖表現(xiàn)為存儲(chǔ)單元陣列等效電路。圖18也是針對(duì)圖15的存儲(chǔ)單元陣列等效電路與選擇位線BLO BL7相連的結(jié)構(gòu)要素，僅為只從寫(xiě)入電源197插入了寫(xiě)入用恒定電流源的部分不同。如以所述本發(fā)明的多位同時(shí)寫(xiě)入的效果進(jìn)行說(shuō)明的那樣，對(duì)于Ibit寫(xiě)入同樣字線上的多位同時(shí)寫(xiě)入的寫(xiě)入效率高，即在流入各選擇位線的電流中、流入選擇存儲(chǔ)單元的電流的比例變多，由此由施加恒定電流進(jìn)行由流入電流量決定電阻值的低電阻寫(xiě)入的情況下，預(yù)想設(shè)定電阻值依賴于同時(shí)寫(xiě)入位數(shù)而不同。為了確認(rèn)這種情況，進(jìn)行了使用了圖18的存儲(chǔ)單元陣列等效電路的寫(xiě)入模擬。作為模擬的方法，使用如下可變電阻元件模型:在選擇了的電阻變化元件10受到的電壓VR達(dá)到規(guī)定的電壓時(shí)，電阻變化元件10的電阻值由該電阻變化元件10流過(guò)的電流量和VR決定(即，該電阻值成為VR/電流量)。由此，求出針對(duì)同時(shí)寫(xiě)入位數(shù)的電阻變化元件10流過(guò)的電流和此時(shí)的電阻值。在圖19A以及圖19B示出表示該結(jié)果的圖表。圖19A是橫軸表示同時(shí)寫(xiě)入比特?cái)?shù)、縱軸表示在低電阻化寫(xiě)入對(duì)象的選擇存儲(chǔ)單元流過(guò)的電流的圖表。根據(jù)圖1 9A的圖表，相對(duì)在I位寫(xiě)入中流過(guò)選擇存儲(chǔ)單元的電流是111，單元電流隨著同樣字線上的同時(shí)寫(xiě)入位數(shù)增加而增加，在8位同時(shí)寫(xiě)入時(shí)增加到118。圖19B示出根據(jù)圖19A的電流值根據(jù)所述計(jì)算方法將低電阻設(shè)定值圖表化的圖。圖19B是橫軸表示同時(shí)寫(xiě)入位數(shù)、縱軸表示低電阻化寫(xiě)入對(duì)象的電阻變化元件的設(shè)定電阻值的圖表。根據(jù)圖19B的圖表，在I位寫(xiě)入中流入選擇存儲(chǔ)單元的電流是111，但因?yàn)殡娮枳兓艿降碾妷篤R未達(dá)到電阻變化所需要的閾值電壓，所以未產(chǎn)生電阻變化(低電阻化)，而成為相當(dāng)高電阻(HR)狀態(tài)的R11。同時(shí)寫(xiě)入位數(shù)在2位以上時(shí)，發(fā)生電阻變化元件的電阻變化(低電阻化)。隨著同時(shí)寫(xiě)入位數(shù)增加，設(shè)定電阻值下降，在8位同時(shí)寫(xiě)入時(shí)低電阻化到R18。像這樣，對(duì)同樣字線上的多個(gè)存儲(chǔ)單元同時(shí)寫(xiě)入的手法，一方面通過(guò)寫(xiě)入效率提高實(shí)現(xiàn)低消耗功率效果的同時(shí)，在將選擇存儲(chǔ)單元內(nèi)的電阻變化元件10設(shè)定為低電阻狀態(tài)寫(xiě)入的情況下，能夠有效地進(jìn)行低電阻化設(shè)定(即，控制電阻變化元件10的低電阻狀態(tài)的電阻值)?？偨Y(jié)以上情況，在交叉點(diǎn)型電阻變化非易失性存儲(chǔ)裝置中，作為對(duì)同樣字線上的多個(gè)存儲(chǔ)單元同時(shí)寫(xiě)入時(shí)的驅(qū)動(dòng)方法，能夠考慮以下的方法。即，在構(gòu)成存儲(chǔ)單元陣列的存儲(chǔ)單元由共有字線的兩個(gè)存儲(chǔ)單元組、即(i )以數(shù)據(jù)存儲(chǔ)為目的的第一存儲(chǔ)單元組、以及(ii)以數(shù)據(jù)存儲(chǔ)為目的、或不以數(shù)據(jù)存儲(chǔ)為目的的第二存儲(chǔ)單元組構(gòu)成的情況下，對(duì)構(gòu)成存儲(chǔ)單元陣列的第一存儲(chǔ)單元組的規(guī)定的存儲(chǔ)單元寫(xiě)入第一電阻狀態(tài)(高電阻狀態(tài)/低電阻狀態(tài))時(shí)，由字線用寫(xiě)入電路，將第一電壓或第一電流供給到選擇字線，并且，由第一位線用寫(xiě)入電路，將第三電壓或第三電流供給到第一存儲(chǔ)單元組的一個(gè)位線的同時(shí)，由第二位線用寫(xiě)入電路，將第三電壓或第三電流供給到所述第二存儲(chǔ)單元組的A個(gè)位線。具體地說(shuō)，字線用寫(xiě)入電路向一個(gè)選擇字線供給第一電壓，第一位線用寫(xiě)入電路以及第二位線用寫(xiě)入電路向選擇位線的每一個(gè)供給第三電壓，從而對(duì)位于多個(gè)選擇位線和一個(gè)選擇字線的交點(diǎn)的多個(gè)選擇存儲(chǔ)單元在第一電阻狀態(tài)實(shí)施同時(shí)寫(xiě)入?；蛘撸志€用寫(xiě)入電路向一個(gè)選擇字線供給第一電壓，第一位線用寫(xiě)入電路以及第二位線用寫(xiě)入電路向選擇位線的每一個(gè)供給第三電流，從而對(duì)位于多個(gè)選擇位線和一個(gè)選擇字線的交點(diǎn)的多個(gè)選擇存儲(chǔ)單元在第一電阻狀態(tài)實(shí)施同時(shí)寫(xiě)入。另一方面，對(duì)第一存儲(chǔ)單元組的規(guī)定的存儲(chǔ)單元寫(xiě)入第二電阻狀態(tài)(低電阻狀態(tài)/高電阻狀態(tài))時(shí)，在字線用寫(xiě)入電路，將第二電壓或第二電流供給到選擇字線，并且，在第一位線用寫(xiě)入電路，將第四電壓或的第四電流向第一存儲(chǔ)單元組的一個(gè)位線供給的同時(shí)，在第二位線用寫(xiě)入電路將第四電壓或的第四電流向第二存儲(chǔ)單元組的A個(gè)位線供給。具體地說(shuō)，字線用 寫(xiě)入電路向一個(gè)選擇字線供給第二電壓，第一位線用寫(xiě)入電路以及第二位線用寫(xiě)入電路向選擇位線的每一個(gè)供給第四電壓，從而對(duì)位于多個(gè)選擇位線和一個(gè)選擇字線的交點(diǎn)的多個(gè)選擇存儲(chǔ)單元在第二電阻狀態(tài)同時(shí)實(shí)施寫(xiě)入?；蛘撸志€用寫(xiě)入電路向一個(gè)選擇字線供給第二電壓，第一位線用寫(xiě)入電路以及第二位線用寫(xiě)入電路向選擇位線的每一個(gè)供給第四電流，從而對(duì)位于多個(gè)選擇位線和一個(gè)選擇字線的交點(diǎn)的多個(gè)選擇存儲(chǔ)單元在第二電阻狀態(tài)同時(shí)實(shí)施寫(xiě)入。尤其是，通過(guò)對(duì)存儲(chǔ)單元施加恒定電流來(lái)進(jìn)行寫(xiě)入，從而可將電阻變化元件的低電阻狀態(tài)的電阻值設(shè)定為期望的值。在這里，在第一以及第二位線用寫(xiě)入電路向多個(gè)選擇位線的每一個(gè)施加電壓時(shí)，優(yōu)選施加大體相同(實(shí)質(zhì)地相同)電平的電壓。另外，在第一以及第二位線用寫(xiě)入電路對(duì)于多個(gè)選擇位線的每一個(gè)施加電流時(shí)，優(yōu)選供給大體相同(實(shí)質(zhì)地相同)電流量的電流。由此，對(duì)構(gòu)成存儲(chǔ)單元的電阻變化元件施加的電壓或電流被統(tǒng)一成同樣的值，因此即使是構(gòu)成某個(gè)存儲(chǔ)單元的電阻變化元件，也被設(shè)定為大體相等的高電阻狀態(tài)或低電阻狀態(tài)，可實(shí)現(xiàn)穩(wěn)定的寫(xiě)入?！矊?duì)交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的寫(xiě)入動(dòng)作〕如上所述，為了實(shí)現(xiàn)低電阻狀態(tài)的穩(wěn)定化，在除了以數(shù)據(jù)的存儲(chǔ)作為目的存儲(chǔ)單元以外，還設(shè)置不以數(shù)據(jù)的存儲(chǔ)作為目的存儲(chǔ)單元，通過(guò)對(duì)那些執(zhí)行寫(xiě)入動(dòng)作，可在同一字線上經(jīng)常對(duì)固定數(shù)量的比特同時(shí)地施加的寫(xiě)入電壓、寫(xiě)入電流。在這里，為了說(shuō)明如上述的多比特同時(shí)寫(xiě)入的課題，關(guān)注從字線驅(qū)動(dòng)電路到同時(shí)被寫(xiě)入的各位的距離，對(duì)交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的寫(xiě)入動(dòng)作進(jìn)行說(shuō)明。圖20示出與圖1A或圖1B同樣矩陣狀地配置了存儲(chǔ)單元51的存儲(chǔ)單元陣列結(jié)構(gòu)圖的一個(gè)例子。圖20示出的存儲(chǔ)單元陣列具有由字線驅(qū)動(dòng)電路40-1所驅(qū)動(dòng)的n個(gè)字線WL0_0 WL0_n-l、和與字線非接觸交叉的kXm個(gè)位線BL0_0_0 BL0_k-l_m_l，且該存儲(chǔ)單元陣列在字線方向分割為k個(gè)劃區(qū)(存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1)。在多比特同時(shí)寫(xiě)入時(shí)，對(duì)于存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的每一個(gè)選擇I個(gè)位線，進(jìn)行合計(jì)k比特的同時(shí)寫(xiě)入。在以存儲(chǔ)單元陣列劃區(qū)M0_0為例進(jìn)行說(shuō)明時(shí)，作為存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的結(jié)構(gòu)如下。存儲(chǔ)單元陣列劃區(qū)M0_0具有n個(gè)字線WL0_0 WL0_n_l、和m個(gè)位線BL0_0_0 BL0_0_m-l。構(gòu)成該存儲(chǔ)單元陣列劃區(qū)M0_0的、圖21A示出的將電阻變化元件10和電流控制元件20串聯(lián)連接的存儲(chǔ)單元0_0_0_0 0_n-l_0_m-l分別位于字線WL0_0 WL0_n_l和位線BL0_0_0 BL0_0_m-l的交點(diǎn)，電阻變化元件10的一端與對(duì)應(yīng)的字線連接，電流控制元件20的一端，與對(duì)應(yīng)的位線連接。另外，在“存儲(chǔ)單元a_b_c_d”中，下標(biāo)a是層疊結(jié)構(gòu)的層的標(biāo)識(shí)符，下標(biāo)b是字線的標(biāo)識(shí)符，下標(biāo)c是劃區(qū)的標(biāo)識(shí)符，下標(biāo)d位線的標(biāo)識(shí)符。同時(shí)，在“字線WLa_b”中，下標(biāo)a是層疊結(jié)構(gòu)的層的標(biāo)識(shí)符，下標(biāo)b是字線的標(biāo)識(shí)符。在“位線BLa_b_c”中，下標(biāo)a是層疊結(jié)構(gòu)的層的標(biāo)識(shí)符，下標(biāo)b是劃區(qū)的標(biāo)識(shí)符，下標(biāo)c是位線的標(biāo)識(shí)符。另外，在存儲(chǔ)單元陣列劃區(qū)M0_0中，根據(jù)由選擇控制線驅(qū)動(dòng)電路41所驅(qū)動(dòng)的輔助位線選擇控制信號(hào)SLO，m個(gè)位線BL0_0_m-l經(jīng)由第一選擇電路S0_0的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l分別與轉(zhuǎn)發(fā)柵TC0_0 TC0_m_l連接。m個(gè)轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l，如圖21B所示，NMOS晶體管16_1和PMOS晶體管17_1分別由邏輯反轉(zhuǎn)柵18構(gòu)成，分別將作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m_l與數(shù)據(jù)電路100選擇地連接。并且，其他的存儲(chǔ)單元陣列劃區(qū)M0_1 M0_k-1與存儲(chǔ)單元陣列劃區(qū)M0_0共用字線而被連接，在存儲(chǔ)單元陣列全體具有100 IOk-1的k個(gè)總線寬度的數(shù)據(jù)電路。與k個(gè)存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的每一個(gè)對(duì)應(yīng)的k個(gè)寫(xiě)入電路60-0 60-k-l，分別經(jīng)由數(shù)據(jù)電路100 IOk-1，對(duì)存儲(chǔ)單元供給對(duì)電阻變化需要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時(shí)寫(xiě)入中，從選擇控制線驅(qū)動(dòng)電路41輸出輔助位線選擇控制信號(hào)SLO以及主位線選擇控制信號(hào)CSO CSm-1以使對(duì)于存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k_l的每一個(gè)激活I(lǐng)個(gè)位線，并進(jìn)行k比特的同時(shí)寫(xiě)入。但是，在本存儲(chǔ)單元陣列的結(jié)構(gòu)中，用于進(jìn)行穩(wěn)定的電阻變化動(dòng)作的、在低電阻化的電流限制中，在第一選擇元件的是NMOS晶體管(如果存儲(chǔ)單元陣列劃區(qū)M0_0，NMOS晶體管TS0_0_0 TS0_0_m-l)用的電流控制(由源極跟隨器使之驅(qū)動(dòng))是重要的。以下，對(duì)于在存儲(chǔ)單元陣列劃區(qū)M0_0的在NMOS晶體管TS0_0_0 TS0_0_m_l的電流控制，詳細(xì)敘述。在圖22中，使用由圖7的IV特性示出的存儲(chǔ)單元0_0_0_0 0_n-l_0_m_l、NM0S晶體管TS0_0_0 TS0_0_m-l的IV特性，示出低電阻化時(shí)的工作點(diǎn)。在這里，在圖20的存儲(chǔ)單元陣列中，將選擇字線設(shè)為WL0_0，將選擇存儲(chǔ)單元設(shè)為存儲(chǔ)單元0_0_0_0 0_0_
k_l—0 o在低電阻化時(shí)，通過(guò)將數(shù)據(jù)線100 IOk-1的電壓設(shè)定為比字線WL0_0的電壓較高地設(shè)定，從而對(duì)于具有圖2的結(jié)構(gòu)的存儲(chǔ)單元51，以上部布線70的電壓作為基準(zhǔn)，下部布線71的電壓變高為規(guī)定電壓VLR以上，電阻變化元件10變化為低電阻狀態(tài)。因此，對(duì)數(shù)據(jù)電路100施加電壓VL，將字線WL0_0設(shè)為OV時(shí)，如圖22所示，存儲(chǔ)單元0_0_0_0的IV特性、NMOS晶體管的TS0_0_0的IV特性TSLl在工作點(diǎn)Al平衡，基于在該點(diǎn)的電流量，如圖8說(shuō)明 了那樣電阻變化元件10的電阻值確定。另一方面，在集中NMOS晶體管TS0_0_0的電流供給能力時(shí)，該IV特性變化為由TSL2示出的曲線，工作點(diǎn)轉(zhuǎn)移到A2，因?yàn)殡娏髁繙p少，所以比工作點(diǎn)Al的情況在低電阻狀態(tài)的電阻值變高。這樣，通過(guò)源極跟隨器驅(qū)動(dòng)NMOS晶體管TS0_0_0，可實(shí)施在低電阻化的電流限制?！捕啾忍貙?xiě)入動(dòng)作的課題〕在用于寫(xiě)入傳輸率的改善的并行度提高、和電阻狀態(tài)的穩(wěn)定化的并存上，多比特同時(shí)寫(xiě)入是有效的方法之一。在這里，在多比特同時(shí)寫(xiě)入中，對(duì)于字線的布線電阻帶來(lái)的課題進(jìn)行說(shuō)明。圖23示出圖20的存儲(chǔ)單元陣列的等效電路。在這里，作為存儲(chǔ)單元陣列的等效電路設(shè)為如下電路模型:假設(shè)k=9 (劃區(qū)數(shù)9)，將選擇字線設(shè)為字線WL0_0，將在選擇字線上均等配置了的9個(gè)選擇存儲(chǔ)單元(屬于9個(gè)劃區(qū)的每一個(gè)9個(gè)存儲(chǔ)單元)通過(guò)字線的布線電阻設(shè)置為兩個(gè)存儲(chǔ)單元管理。字線從左端進(jìn)行驅(qū)動(dòng)。另外，所謂“將存儲(chǔ)單元每?jī)蓚€(gè)進(jìn)行管理”，是忽視在兩個(gè)存儲(chǔ)單元間的字線的電阻(設(shè)為OQ )的意思。這樣的“管理”，是為了便于使用后述的模擬進(jìn)行說(shuō)明，并不是對(duì)本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置具有的存儲(chǔ)單元陣列的結(jié)構(gòu)的限定。在低電阻化時(shí)，從施加高電位的數(shù)據(jù)線100 108經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8_0、NMOS晶體管TS0_0_0 TS0_8_0而流入9個(gè)選擇存儲(chǔ)單元的電流，收斂于一個(gè)字線WL0_0，伴隨著布線電阻所致的電壓下降而流入字線驅(qū)動(dòng)電路40-1。此時(shí)，在距離字線驅(qū)動(dòng)電路40-1遠(yuǎn)的字線的右端附近的存儲(chǔ)單元0_0_8_0，在到字線驅(qū)動(dòng)電路40-1的字線的布線電阻大、同時(shí)重疊由其他的存儲(chǔ)單元流過(guò)的電流所致的電壓下降，從而使從OV的電位的浮動(dòng)(S卩，電壓下降)變得最大，因此與其他的存儲(chǔ)單元相比流向存儲(chǔ)單元的電流量變小。在圖24示出在 9個(gè)各存儲(chǔ)單元0_0_0_0 0_0_8_0中，通過(guò)模擬而求出同時(shí)施加了用于低電阻化的電壓時(shí)的、流向各存儲(chǔ)單元0_0_0_0 0_0_8_0的電流量的結(jié)果。在這里，該9個(gè)存儲(chǔ)單元，由以數(shù)據(jù)的存儲(chǔ)作為目的存儲(chǔ)單元和不以數(shù)據(jù)的存儲(chǔ)作為目的存儲(chǔ)單元構(gòu)成，雙方的單元數(shù)的合計(jì)具有成為9個(gè)單元的任意的組合的單元數(shù)。在這里，所有NMOS晶體管TS0_0_0 TS0_8_0的溝道寬度Wn設(shè)為相同值，以將字線的布線電阻RWL設(shè)為11.3 Q、將流向存儲(chǔ)單元的電流值設(shè)為140 u A的方式，將對(duì)IO數(shù)據(jù)線施加的低電阻化電壓VL調(diào)整為約5V來(lái)進(jìn)行驗(yàn)證。如同圖所示出可知:相對(duì)位于字線的右端的存儲(chǔ)單元的電流約140iiA，位于字線的左端的存儲(chǔ)單元的電流約為180 iiA，產(chǎn)生約28%的電流偏差，引起電阻變化不全等的可靠度上的品質(zhì)不良的可能性變大。因此，本發(fā)明者們綜合了專心研究的結(jié)果，達(dá)到設(shè)計(jì)幾乎不具有在多比特同時(shí)寫(xiě)入的存儲(chǔ)單元位置依存性的電阻變化型非易失性存儲(chǔ)裝置。具有這樣的功能的本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置幾乎不存在布局的、設(shè)計(jì)的以及過(guò)程的制約，并且在多比特同時(shí)寫(xiě)入中，能實(shí)現(xiàn)存儲(chǔ)單元的位置導(dǎo)致的偏差少的寫(xiě)入的電阻變化型非易失性存儲(chǔ)裝置。為了解決所述以往的課題，本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置的一個(gè)形態(tài)，具有:多個(gè)位線；與所述多個(gè)位線交叉的多個(gè)字線；多個(gè)存儲(chǔ)單元，被配置在所述多個(gè)位線和所述多個(gè)字線的交點(diǎn)，至少包含電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個(gè)電阻狀態(tài)可逆地變化；第一寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第一位線連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第一位線施加寫(xiě)入電壓；第二寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的所述第一位線不同的至少一個(gè)位線的第二位線連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第二位線施加寫(xiě)入電壓；第一選擇電路，將所述第一寫(xiě)入電路和所述第一位線中的至少一個(gè)設(shè)為連接或非連接；第二選擇電路，將所述第二寫(xiě)入電路和所述第二位線中的至少一個(gè)設(shè)為連接或非連接；以及第一字線驅(qū)動(dòng)電路，對(duì)所述多個(gè)字線選擇地驅(qū)動(dòng)，在所述多個(gè)存儲(chǔ)單元中，包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元，所述第一寫(xiě)入電路以及第二寫(xiě)入電路，分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，在通過(guò)所述第一寫(xiě)入電路以及第二寫(xiě)入電路同時(shí)執(zhí)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元，相對(duì)于所述第一字線驅(qū)動(dòng)電路，所述第一存儲(chǔ)單元陣列單位比所述第二存儲(chǔ)單元陣列單位較近地配置，在所述第一選擇電路連接所述第一寫(xiě)入電路和所述第一位線時(shí)的作為所述第一選擇電路的電阻值的第一導(dǎo)通電阻值，比在所述第二選擇電路連接所述第二寫(xiě)入電路和所述第二位線時(shí)的作為所述第二選擇電路的電阻值的第二導(dǎo)通電阻值大。根據(jù)該構(gòu)成，通過(guò)調(diào)整連接位線與寫(xiě)入電路的選擇電路的導(dǎo)通電阻，可補(bǔ)償由于字線的布線電阻所致的電壓下降引起的電位偏差，在寫(xiě)入時(shí)，可不依存于存儲(chǔ)單元陣列內(nèi)的位置而保持為一定的存儲(chǔ)單元電流。由此，不需要設(shè)計(jì)特別的電路或特殊的結(jié)構(gòu)，通過(guò)調(diào)整位線用的選擇電路的特性可消除存儲(chǔ)單元位置依存性，因此幾乎不存在布局的、設(shè)計(jì)的及過(guò)程性的制約，在用于寫(xiě)入速度的改善的多比特同時(shí)寫(xiě)入中，能夠進(jìn)行因存儲(chǔ)單元的位置所致的偏差的少的寫(xiě)入。在此，優(yōu)選為:所述第一電阻狀態(tài)的所述存儲(chǔ)單元的電阻比所述第二電阻狀態(tài)的所述存儲(chǔ)單元的電阻小，在所述第一存儲(chǔ)單元陣列單位內(nèi)的第一存儲(chǔ)單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時(shí)，將流入所述第一存儲(chǔ)單元的最大電流設(shè)定為第一低電阻化電流值，在所述第二存儲(chǔ)單元陣列單位內(nèi)的第二存儲(chǔ)單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時(shí)，在將流向所`述第二存儲(chǔ)單元的最大的電流設(shè)定為第二低電阻化電流值時(shí)，所述第一導(dǎo)通電阻值被設(shè)定為比所述第二導(dǎo)通電阻值大，以使所述第一低電阻化電流值與所述第二低電阻化電流值大體相等。由此，對(duì)于對(duì)存儲(chǔ)單元的電阻變化特性帶來(lái)影響的低電阻化時(shí)的電流，因?yàn)槟軌蛳鎯?chǔ)單元位置依存性，所以能夠確保存儲(chǔ)單元的更穩(wěn)定的電阻變化動(dòng)作。另外，優(yōu)選為所述第一選擇電路以及第二選擇電路由NMOS晶體管或PMOS晶體管構(gòu)成，第一電流方向和第二電流方向反向，其中，所述第一電流方向是在所述存儲(chǔ)單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時(shí)，流向所述第一選擇電路以及第二選擇電路的電流的方向；所述第二電流方向是在所述存儲(chǔ)單元從所述第一電阻狀態(tài)變遷到所述第二電阻狀態(tài)時(shí)流向所述第一選擇電路以及第二選擇電路的電流的方向，所述第一選擇電路以及第二選擇電路以與所述第二電流方向相比在所述第一電流方向上基板偏壓效應(yīng)變大這樣的位置關(guān)系與所述存儲(chǔ)單元連接。由此，選擇電路以基板偏效果變大這樣的位置關(guān)系與存儲(chǔ)單元相連接，在需要電流限制的存儲(chǔ)單元的低電阻化中，構(gòu)成選擇電路的晶體管通過(guò)源極跟隨器進(jìn)行動(dòng)作，在電流限制的狀態(tài)流過(guò)電流，因此可確保存儲(chǔ)單元穩(wěn)定的電阻變化動(dòng)作。另外，構(gòu)成所述第一選擇電路的晶體管的溝道寬度也可以比構(gòu)成所述第二選擇電路的晶體管的溝道寬度小。由此，不附加電路，可調(diào)整選擇電路的導(dǎo)通電阻。另外，所述第一位線以及第二位線形成于同樣的層，在所述多個(gè)位線中包含第三位線以及第四位線，該第三位線以及第四位線形成在與形成有所述第一位線以及第二位線的層不同的層，并且由所述多個(gè)位線中的至少一個(gè)位線構(gòu)成，在所述多個(gè)存儲(chǔ)單元中包含有第三存儲(chǔ)單元陣列單位和第四存儲(chǔ)單元陣列單位，所述第三存儲(chǔ)單元陣列單位是與所述第三位線連接的存儲(chǔ)單元的集合，所述第四存儲(chǔ)單元陣列單位是與所述第四位線連接的存儲(chǔ)單元的集合，所述電阻變化型非易失性存儲(chǔ)裝置還具有:第三選擇電路，對(duì)所述第一寫(xiě)入電路、以及所述第三位線中的至少一個(gè)進(jìn)行連接；以及第四選擇電路，對(duì)所述第二寫(xiě)入電路、以及所述第四位線中的至少一個(gè)進(jìn)行連接，在所述第一存儲(chǔ)單元陣列單位以及第二存儲(chǔ)單元陣列單位中，在電流從所述字線經(jīng)由所述存儲(chǔ)單元流向所述位線時(shí)，所述存儲(chǔ)單元與所述字線以及所述位線連接，以使變遷到更高的電阻狀態(tài)，并且，在所述第三存儲(chǔ)單元陣列單位以及第四存儲(chǔ)單元陣列單位中，電流從所述位線經(jīng)由所述存儲(chǔ)單元流向所述字線時(shí)，所述存儲(chǔ)單元與所述字線以及所述位線連接以使變遷到高的電阻狀態(tài)，所述第一選擇電路以及第二選擇電路由NMOS晶體管構(gòu)成，并且，所述第三選擇電路以及第四選擇電路由PMOS晶體管構(gòu)成，相對(duì)于所述第一字線驅(qū)動(dòng)電路，所述第三存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置，第三導(dǎo)通電阻值比第四導(dǎo)通電阻值大，其中，所述第三導(dǎo)通電阻值是在所述第三 選擇電路連接所述第一寫(xiě)入電路和所述第三位線時(shí)的所述第三選擇電路的電阻值，所述第四導(dǎo)通電阻值是在所述第四選擇電路連接所述第二寫(xiě)入電路和所述第四位線時(shí)的所述第四選擇電路的電阻值。由此，共用字線，在使用了下層和上層的位線的2層的存儲(chǔ)單元陣列的結(jié)構(gòu)中，補(bǔ)償字線的布線電阻所致電壓下降，并且，在低電阻化時(shí)，因?yàn)榧词箤?duì)兩層存儲(chǔ)單元的任一個(gè)，在受到源極跟隨器的電流限制的狀態(tài)下選擇電路也流過(guò)電流，所以可確保存儲(chǔ)單元的穩(wěn)定的電阻變化動(dòng)作。即，上層存儲(chǔ)單元和下層存儲(chǔ)單元互相共用字線以及位線，即使在合成電阻變化元件的成型方向而以簡(jiǎn)單的制造工序形成多層交叉點(diǎn)結(jié)構(gòu)中也能夠預(yù)見(jiàn)同樣的效果。同時(shí)，在所述多個(gè)位線中包含第三位線以及第四位線，該第三位線以及第四位線由所述多個(gè)位線中的至少一個(gè)位線構(gòu)成，在所述多個(gè)存儲(chǔ)單元中包含第三存儲(chǔ)單元陣列單位和第四存儲(chǔ)單元陣列單位，其中，所述第三存儲(chǔ)單元陣列單位是與所述第三位線連接的存儲(chǔ)單元的集合，所述第四存儲(chǔ)單元陣列單位是與所述第四位線連接的存儲(chǔ)單元的集合，所述電阻變化型非易失性存儲(chǔ)裝置還具有:第三選擇電路，連接所述第一寫(xiě)入電路、以及所述第三位線中的至少一個(gè)；以及第四選擇電路，連接所述第二寫(xiě)入電路、以及所述第四位線中的至少一個(gè)，相對(duì)于所述第一字線驅(qū)動(dòng)電路，所述第三存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置，相對(duì)于所述第一寫(xiě)入電路，所述第一存儲(chǔ)單元陣列單位比所述第三存儲(chǔ)單元陣列單位較近地配置，相對(duì)于所述第二寫(xiě)入電路，所述第二存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置，第三導(dǎo)通電阻值比第四導(dǎo)通電阻值大，所述第三導(dǎo)通電阻值是所述第三選擇電路連接所述第一寫(xiě)入電路和所述第三位線時(shí)的所述第三選擇電路的電阻值，所述第四導(dǎo)通電阻值是所述第四選擇電路連接所述第二寫(xiě)入電路和所述第四位線時(shí)的所述第四選擇電路的電阻值，所述第三導(dǎo)通電阻值比所述第一導(dǎo)通電阻值小，所述第四導(dǎo)通電阻值也可以比所述第二導(dǎo)通電阻值小。由此，因?yàn)椴粌H能夠補(bǔ)償因字線的布線電阻所致的電壓下降，也能夠補(bǔ)償因位線的布線電阻所致的電壓下降，所以能夠不依存于二維的存儲(chǔ)單元的位置，來(lái)抑制寫(xiě)入動(dòng)作的偏差。即，即使對(duì)位線方向，通過(guò)以距離寫(xiě)入電路遠(yuǎn)端的存儲(chǔ)單元的選擇元件的電流驅(qū)動(dòng)能力成為更大的方式來(lái)進(jìn)行設(shè)定，可進(jìn)行更加高精度地調(diào)整。另外，還具有:第三寫(xiě)入電路，將在所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第三位線連接的存儲(chǔ)單元的集合作為第三存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第三位線施加寫(xiě)入電壓；第四寫(xiě)入電路，將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第四位線連接的存儲(chǔ)單元的集合作為第四存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第四位線施加寫(xiě)入電壓；第三選擇電路，將所述第三寫(xiě)入電路和所述第三位線中的至少一個(gè)設(shè)為連接或非連接；第四選擇電路，將所述第四寫(xiě)入電路和所述第四位線中的至少一個(gè)設(shè)為連接或非連接；以及第二字線驅(qū)動(dòng)電路，驅(qū)動(dòng)所述多個(gè)字線，從所述第一字線驅(qū)動(dòng)電路向所述第二字線驅(qū)動(dòng)電路，將所述第一存儲(chǔ)單元陣列單位、第二存儲(chǔ)單元陣列單位、第四存儲(chǔ)單元陣列單位以及第三存儲(chǔ)單元陣列單位以這個(gè)順序進(jìn)行排列，第三導(dǎo)通電阻值也可以比第四導(dǎo)通電阻值大，其中，所述第三導(dǎo)通電阻值是在所述第三選擇電路連接所述第三寫(xiě)入電路和所述第三位線時(shí)的所述第三選擇電路的電阻，所述第四導(dǎo)通電阻值是在所述第四選擇電路連接所述第四寫(xiě)入電路和所述第四位線時(shí)的所述第四選擇電路的電阻。由此，即使在字線兩端分別設(shè)置字線驅(qū)動(dòng)電路的情況下，不依存來(lái)自那些兩端的字線驅(qū)動(dòng)電路的距離，因?yàn)閷?xiě)入時(shí)的電流被固定，所以即使是字線長(zhǎng)的大規(guī)模的存儲(chǔ)單元陣列，也能夠抑制寫(xiě)入動(dòng)作的偏差。另外，通過(guò)從存儲(chǔ)單元陣列的兩端驅(qū)動(dòng)字線的方式，能夠減少選擇電路的電流驅(qū)動(dòng)能力的設(shè)定寬度，能夠?qū)崿F(xiàn)存儲(chǔ)單元陣列內(nèi)的布局效率。另外，所述第一選擇電路以及第二選擇電路的每一個(gè)由位線選擇開(kāi)關(guān)元件和電流限制元件構(gòu)成，其中，所述 位線選擇開(kāi)關(guān)元件，向?qū)?yīng)的位線施加寫(xiě)入電壓；所述電流限制元件，與所述位線選擇開(kāi)關(guān)元件串聯(lián)連接，與由NMOS晶體管構(gòu)成的N型電流限制元件和由PMOS晶體管構(gòu)成的P型電流限制元件并聯(lián)連接，所述N型電流限制元件和所述P型電流限制元件以一方導(dǎo)通時(shí)，另一方截止的方式被選擇導(dǎo)通，構(gòu)成所述第一選擇電路的所述N型電流限制元件以及P型電流限制元件中成為導(dǎo)通一方的導(dǎo)通電阻值比構(gòu)成所述第二選擇電路的所述N型電流限制元件以及P型電流限制元件中的成為導(dǎo)通的一方的導(dǎo)通電阻值大。由此，選擇電路因?yàn)橛晌痪€選擇開(kāi)關(guān)元件和電流限制元件構(gòu)成，因?yàn)橛瑟?dú)立的元件實(shí)現(xiàn)位線的選擇和與電流限制，所以作為電流限制元件，能夠按照每個(gè)存儲(chǔ)單元陣列單位來(lái)自由地選擇NMOS晶體管以及PMOS晶體管的某一個(gè)，因此即使對(duì)三層以上的被階層化了的電阻變化型非易失性存儲(chǔ)裝置，也能夠抑制存儲(chǔ)單元位置依存性。另外，所述多個(gè)存儲(chǔ)單元的每一個(gè)也可以是由所述電阻變化元件、和具有非線性的電流電壓特性的電流控制元件串聯(lián)連接來(lái)構(gòu)成。由此，在交叉點(diǎn)結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置中，幾乎不存在布局的、設(shè)計(jì)的、以及過(guò)程性的制約，在用于寫(xiě)入速度的改善的多比特同時(shí)寫(xiě)入中，可實(shí)現(xiàn)減少因存儲(chǔ)單元的位置所致的偏差的寫(xiě)入。另外，為了解決所述以往的課題，在本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置的選擇電路的導(dǎo)通電阻值的計(jì)數(shù)方法的一個(gè)形態(tài)如下:在具有共同連接多個(gè)字線、從字線驅(qū)動(dòng)電路順序地配置的k個(gè)存儲(chǔ)單元陣列單位的電阻變化型非易失性存儲(chǔ)裝置中，將由存儲(chǔ)單元陣列單位劃分的每(k-1)劃區(qū)的字線的布線電阻設(shè)為RWL，將在與字線驅(qū)動(dòng)電路最近的第一存儲(chǔ)單元陣列單位中作為選擇的存儲(chǔ)單元的選擇存儲(chǔ)單元和寫(xiě)入電路連接的第I個(gè)選擇電路的導(dǎo)通電阻設(shè)為R (1)，所述選擇存儲(chǔ)單元從第二電阻狀態(tài)變遷到電阻值更小的第一電阻狀態(tài)時(shí)，在對(duì)流向所述選擇存儲(chǔ)單元的電流進(jìn)行將第一低電阻化電流值設(shè)為10的情況下、將從字線驅(qū)動(dòng)電路到第h個(gè)(I < h < k)存儲(chǔ)單元陣列單位為止的所述字線的電壓下降量VW (h)作為各字線的每個(gè)劃區(qū)的電壓下降量的總和，至少使用所述IO和所述RWL的積和所述變量h進(jìn)行計(jì)算。對(duì)連接在第h個(gè)存儲(chǔ)單元陣列單位所選擇的存儲(chǔ)單元和寫(xiě)入電路的第h個(gè)選擇電路的導(dǎo)通電阻R (h)至少使用所述10、所述R (I)、以及所述VW(h)來(lái)進(jìn)行計(jì)算，從而設(shè)定與第I個(gè) 第k個(gè)存儲(chǔ)單元陣列單位對(duì)應(yīng)的第I個(gè) 第k個(gè)選擇電路的導(dǎo)通電阻值以使與第I個(gè) 第k個(gè)存儲(chǔ)單元陣列單位對(duì)應(yīng)的第I個(gè) 第k個(gè)低電阻化電流值大體相等。更具體地說(shuō)，將所述k設(shè)為5，將所述第I個(gè) 第5個(gè)選擇電路的每一個(gè)導(dǎo)通電阻值的倒數(shù)的比分別規(guī)定為以0.81,0.88,0.94,0.98、1.00作為中心的±0.04的范圍內(nèi)。由此，可設(shè)計(jì)構(gòu)成電阻變化型非易失性存儲(chǔ)裝置的選擇電路，其中，電阻變化型非易失性存儲(chǔ)裝置具有由字線的布線電阻進(jìn)行電壓下降補(bǔ)償?shù)墓δ?。同時(shí)，為了解決所述以往的課題，在本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法的一個(gè)形態(tài)，是所述電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法，所述第一字線驅(qū)動(dòng)電路選擇地驅(qū)動(dòng)所述多個(gè)字線，所述第一寫(xiě)入電路以及第二寫(xiě)入電路分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，從而對(duì)所述第一存儲(chǔ)單元陣列單位以及第二存儲(chǔ)單元陣列單位的每一個(gè)所 包含的第一存儲(chǔ)單元以及第二存儲(chǔ)單元同時(shí)進(jìn)行寫(xiě)入。由此，在用于寫(xiě)入速度改善的多比特同時(shí)寫(xiě)入中，能夠減少存儲(chǔ)器的位置所致的偏差。同時(shí)，為了解決所述以往的課題，本發(fā)明涉及的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置的一個(gè)形態(tài)，具有:多個(gè)位線；與所述多個(gè)位線交叉的多個(gè)字線以及多個(gè)源極線；多個(gè)存儲(chǔ)單元，配置在所述多個(gè)位線和所述多個(gè)源極線的交點(diǎn)，包含由所述多個(gè)字線的每一個(gè)控制導(dǎo)通以及截止的選擇元件和電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個(gè)電阻狀態(tài)可逆地變化；第一寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第一位線連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第一位線施加寫(xiě)入電壓；第二寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的所述第一位線不同的至少一個(gè)位線的第二位線連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第二位線施加寫(xiě)入電壓；第一選擇電路，將所述第一寫(xiě)入電路和所述第一位線中的至少一個(gè)設(shè)為連接或非連接；第二選擇電路，將所述第二寫(xiě)入電路和所述第二位線中的至少一個(gè)設(shè)為連接或非連接；第一源極線驅(qū)動(dòng)電路，驅(qū)動(dòng)所述多個(gè)源極線；以及字線驅(qū)動(dòng)電路，選擇地驅(qū)動(dòng)所述多個(gè)字線，在所述多個(gè)存儲(chǔ)單元中，包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元，所述第一寫(xiě)入電路以及第二寫(xiě)入電路，分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，在由所述第一寫(xiě)入電路以及第二寫(xiě)入電路同時(shí)執(zhí)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元，相對(duì)于所述第一源極線驅(qū)動(dòng)電路，所述第一存儲(chǔ)單元陣列單位比所述第二存儲(chǔ)單元陣列單位較近地配置，第一導(dǎo)通電阻值比第二導(dǎo)通電阻值大，其中，所述第一導(dǎo)通電阻值是所述第一存儲(chǔ)單元陣列單位包含的作為所述選擇元件的第一選擇元件的導(dǎo)通狀態(tài)的電阻值，所述第二導(dǎo)通電阻值是在所述第二存儲(chǔ)單元陣列單位中包含的作為所述選擇元件的第二選擇元件的的導(dǎo)通狀態(tài)的電阻值。根據(jù)該構(gòu)成，通過(guò)調(diào)整連接位線和寫(xiě)入電路的選擇電路的導(dǎo)通電阻，可補(bǔ)償因源極線的布線電阻所致的電壓下降引起的電位偏差，在寫(xiě)入時(shí)候，可不依存與存儲(chǔ)單元陣列內(nèi)的位置而保持為確定的存儲(chǔ)單元電流。由此，不需要設(shè)計(jì)特別的電路或制成特殊的結(jié)構(gòu)，因?yàn)橥ㄟ^(guò)調(diào)整位線用的選擇電路的特性可消除存儲(chǔ)單元位置依存性，所以幾乎不存在布局的、設(shè)計(jì)的、以及過(guò)程的制約，在用于改善寫(xiě)入速度的多比特同時(shí)寫(xiě)入中，可進(jìn)行減少因存儲(chǔ)單元的位置所致的偏差。

另外，還具有:第三寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第三位線連接的存儲(chǔ)單元的集合作為第三存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第三位線施加寫(xiě)入電壓；第四寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第四位線連接的存儲(chǔ)單元的集合作為第四存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第四位線施加寫(xiě)入電壓；第三選擇電路，將所述第三寫(xiě)入電路和所述第三位線中的至少一個(gè)設(shè)為連接或非連接；第四選擇電路，將所述第四寫(xiě)入電路和所述第四位線中的至少一個(gè)設(shè)為連接或非連接；以及第二源極線驅(qū)動(dòng)電路，驅(qū)動(dòng)所述多個(gè)源極線，從所述第一源極線驅(qū)動(dòng)電路向第二源極線驅(qū)動(dòng)電路，所述第一存儲(chǔ)單元陣列單位、第二存儲(chǔ)單元陣列單位、第四存儲(chǔ)單元陣列單位、以及第三存儲(chǔ)單元陣列單位以這個(gè)順序被排列，第三導(dǎo)通電阻值也可以比第四導(dǎo)通電阻值大，其中，所述第三導(dǎo)通電阻值是所述第三存儲(chǔ)單元陣列單位包含的作為所述選擇元件的第三選擇元件的導(dǎo)通狀態(tài)的電阻值，所述第四導(dǎo)通電阻值是在所述第四存儲(chǔ)單元陣列單位中包含的作為所述選擇元件的第四選擇元件的的導(dǎo)通狀態(tài)的電阻值。由此，即使在源極線兩端分別設(shè)置源極線驅(qū)動(dòng)電路的情況下，不依存來(lái)自那些兩端的源極線驅(qū)動(dòng)電路的距離，因?yàn)閷?xiě)入時(shí)的電流被固定，所以即使是源極線長(zhǎng)的大規(guī)模的存儲(chǔ)單元陣列，也能夠抑制寫(xiě)入動(dòng)作的偏差。另外，通過(guò)從存儲(chǔ)單元陣列的兩端驅(qū)動(dòng)源極線的方式，能夠減少選擇電路的電流驅(qū)動(dòng)能力的設(shè)定寬度，能夠?qū)崿F(xiàn)存儲(chǔ)單元陣列內(nèi)的布局效率。另外，在所述多個(gè)存儲(chǔ)單元中，包含:第三存儲(chǔ)單元陣列單位，作為與所述第一位線連接的存儲(chǔ)單元的集合；第四存儲(chǔ)單元陣列單位，與所述第二位線連接，作為所述多個(gè)源極線和所述多個(gè)字線與所述第三存儲(chǔ)單元陣列單位共同連接的存儲(chǔ)單元的集合，所述電阻變化型非易失性存儲(chǔ)裝置，相對(duì)于所述第一源極線驅(qū)動(dòng)電路，所述第三存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置，相對(duì)于所述第一寫(xiě)入電路，所述第一存儲(chǔ)單元陣列單位比所述第三存儲(chǔ)單元陣列單位較近地配置，相對(duì)于所述第二寫(xiě)入電路，所述第二存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置，第三導(dǎo)通電阻值比第四導(dǎo)通電阻值大，其中，所述第三導(dǎo)通電阻值是所述第三存儲(chǔ)單元陣列單位包含的作為所述選擇元件的第三選擇元件的導(dǎo)通狀態(tài)的電阻值，所述第四導(dǎo)通電阻值是在所述第四存儲(chǔ)單元陣列單位中包含的作為所述選擇元件的第四選擇元件的導(dǎo)通狀態(tài)的電阻值。所述第一導(dǎo)通電阻值比所述第三導(dǎo)通電阻值大，所述第二導(dǎo)通電阻值比所述第四導(dǎo)通電阻值大。由此，因?yàn)椴粌H能夠補(bǔ)償因源極線的布線電阻所致的電壓下降，也能夠補(bǔ)償因位線的布線電阻所致的電壓下降，所以能夠不依存于二維的存儲(chǔ)單元的位置，來(lái)抑制寫(xiě)入動(dòng)作的偏差。即，即使對(duì)位線方向，通過(guò)以距離寫(xiě)入電路遠(yuǎn)端的存儲(chǔ)單元的選擇元件的電流驅(qū)動(dòng)能力成為更大的方式來(lái)進(jìn)行設(shè)定，可進(jìn)行更加高精度地調(diào)整。另外，為了解決所述以往的課題，在本發(fā)明涉及的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法的一個(gè)形態(tài)是在所述電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法，所述第一源極線驅(qū)動(dòng)電路，選擇地驅(qū)動(dòng)所述多個(gè)源極線，所述字線驅(qū)動(dòng)電路在所述多個(gè)字線中選擇地驅(qū)動(dòng)與所述第一源極線驅(qū)動(dòng)電路驅(qū)動(dòng)的源極線對(duì)應(yīng)的字線，所述第一寫(xiě)入電路以及第二寫(xiě)入電路分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，從而對(duì)所述第一存儲(chǔ)單元陣列單位以及第二存儲(chǔ)單元陣列單位的每一個(gè)所包含的第一存儲(chǔ)單元以及第二存儲(chǔ)單元同時(shí)進(jìn)行寫(xiě)入。由此，用于改善在ITlR結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入速度的多比特同時(shí)寫(xiě)入中，能夠減少存儲(chǔ)單元的位置的偏差。以下，在本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置的實(shí)施方式，一邊參照?qǐng)D一邊進(jìn)行說(shuō)明。另外，以下說(shuō)明的實(shí)施方式全都是示出本發(fā)明的優(yōu)選的一個(gè)具體例子。以下的實(shí)施方式示出的數(shù)值、形狀、材料、構(gòu)成要素、構(gòu)成要素的配置位置及連接形態(tài)、動(dòng)作順序等是一個(gè)例子，主旨不是對(duì)本發(fā)明的限定。本發(fā)明僅由權(quán)利要求的范圍所限定。由此，關(guān)于在以下的實(shí)施方式的結(jié)構(gòu)要素中、示出本發(fā)明的最上位的概念的獨(dú)立權(quán)利要求沒(méi)記載的構(gòu)成要素，達(dá)成本發(fā)明的課題不一定必要，但作為進(jìn)一步構(gòu)成優(yōu)選形態(tài)進(jìn)行說(shuō)明。(實(shí)施方式I)
〈〈對(duì)單層交叉點(diǎn)結(jié)構(gòu)的應(yīng)用〉〉在圖25中示出本發(fā)明的實(shí)施方式I的、具有單層交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的電阻變化型非易失性存儲(chǔ)裝置的電路結(jié)構(gòu)。另外，以下，將“存儲(chǔ)單元陣列”僅稱為“電阻變化型非易失性存儲(chǔ)裝置”。本存儲(chǔ)單元陣列具有由字線驅(qū)動(dòng)電路40-1所驅(qū)動(dòng)的n個(gè)字線WL0_0 WL0_n_l、與字線非接觸地交叉的kXm個(gè)位線BL0_0_0 BL0_k-l_m_l，在字線方向被分割為k個(gè)劃區(qū)(存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1)。在多比特同時(shí)寫(xiě)入中，對(duì)于存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的每一個(gè)選擇一個(gè)位線，進(jìn)行合計(jì)k比特的同時(shí)寫(xiě)入。另外，在同時(shí)進(jìn)行寫(xiě)入的多個(gè)存儲(chǔ)單元的記錄單位中，在相同字線上含有以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元。在以存儲(chǔ)單元陣列劃區(qū)M0_0為例進(jìn)行說(shuō)明時(shí)，作為存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的結(jié)構(gòu)如下。存儲(chǔ)單元陣列劃區(qū)M0_0具有n個(gè)字線WL0_0 WL0_n_l、和m個(gè)位線BL0_0_0 BL0_0_m-l。構(gòu)成該存儲(chǔ)單元陣列劃區(qū)M0_0的、在圖21A示出的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元0_0_0_0 0_n-l_0_m-l，分別位于字線 WL0_0 WL0_n_l 和位線 BL0_0_0 BL0_0_m_l 的交叉點(diǎn)，電阻變化元件10的一端，與對(duì)應(yīng)的字線連接，電流控制元件20的一端與對(duì)應(yīng)的位線連接。另外，在存儲(chǔ)單元陣列劃區(qū)M0_0中，根據(jù)由選擇控制線驅(qū)動(dòng)電路41所驅(qū)動(dòng)的輔助位線選擇控制信號(hào)SLO，m個(gè)位線BL0_0_m-l分別經(jīng)由第一選擇電路S0_0的作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l，與圖21B示出的轉(zhuǎn)發(fā)柵TC0_0 TC0_m_l連接，進(jìn)而，經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l，與數(shù)據(jù)電路100選擇地連接。另外，在本實(shí)施方式中，第一選擇電路S0_0由作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m_l和轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l的串聯(lián)構(gòu)成，但因?yàn)槿甲鳛檗D(zhuǎn)換開(kāi)關(guān)元件而發(fā)揮作用，所以在本實(shí)施方式中，未必需要轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l。如后述的其他實(shí)施方式的說(shuō)明，在位線由輔助位線、以及連接輔助位線之間的主位線的兩種二維地構(gòu)成時(shí)，作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l進(jìn)行輔助位線和主位線的連接/非連接的轉(zhuǎn)換，轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l進(jìn)行主位線與寫(xiě)入電路的連接/非連接的轉(zhuǎn)換。由此，在二維地構(gòu)成位線的情況下，具有由兩種開(kāi)關(guān)元件(NM0S晶體管、轉(zhuǎn)發(fā)柵)的串聯(lián)而構(gòu)成多個(gè)選擇電路的意義。并且，其他的存儲(chǔ)單元陣列劃區(qū)M0_1 M0_k-1與存儲(chǔ)單元陣列劃區(qū)M0_0共用字線而被連接，存儲(chǔ)單元陣列整體具有100 IOk-1k的k個(gè)總線寬度的數(shù)據(jù)電路。k個(gè)存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的每一個(gè)對(duì)應(yīng)的k個(gè)寫(xiě)入電路60-0 60-k-l，分別通過(guò)數(shù)據(jù)電路100 IOk-1，對(duì)存儲(chǔ)單元供給對(duì)電阻變化需要的電壓。根據(jù)這樣的構(gòu)成，在多比特同時(shí)寫(xiě)入中，對(duì)于存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的每一個(gè)，從選擇控制線驅(qū)動(dòng)電路41輸出輔助位線選擇控制信號(hào)SLO以及主位線選擇控制信號(hào)CSO CSm-1以使激活一個(gè)位線，進(jìn)行k比特的同時(shí)寫(xiě)入。在本實(shí)施方式的特征，關(guān)于作為選擇元件的一個(gè)例子的NMOS晶體管TS0_0_0 TS0_k-l_m-l，為了按照與字線驅(qū)動(dòng)電路40-1的距離來(lái)補(bǔ)償字線的布線電阻所致的電壓下降，在每個(gè)劃區(qū)，將屬于各劃區(qū)(M0_0 M0_k-1)的選擇電路(S0_0 S0_k-1)的導(dǎo)通電阻，根據(jù)與字線驅(qū)動(dòng)電路40-1的距離變遠(yuǎn)而變低的方式來(lái)進(jìn)行設(shè)定，抑制各劃區(qū)間的存儲(chǔ)單元的寫(xiě)入電流的偏差。并且作為該I個(gè)方法，對(duì)各劃區(qū)的選擇元件的溝道寬度進(jìn)行離散地調(diào)制(即，隨著與字線驅(qū)動(dòng)電路40-1的距離變遠(yuǎn)導(dǎo)通電阻值降低的方式來(lái)調(diào)整導(dǎo)通電阻值)。當(dāng)然，為了進(jìn)一步抑制存儲(chǔ)單元的寫(xiě)入電流的偏差，即使在各劃區(qū)內(nèi)，也可以將各選擇元件和轉(zhuǎn)發(fā)柵的導(dǎo)通電阻以隨著字線驅(qū)動(dòng)電路40-1的距離變遠(yuǎn)而變低的方式來(lái)設(shè)定。在這里，在圖2示出的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元中，也可應(yīng)用在對(duì)于與上部電極11連接的第二電阻變化層12、與下部電極14連接的第一電阻變化層13，含有TaOx(0.8彡X彡1.9)或HfOx (0.9彡X彡1.6)、或由MOx表示的組成的第一缺氧型的過(guò)渡金屬氧化物的第一劃區(qū)和由MOy (在這里，x〈y)表示的組成的第二缺氧型的過(guò)渡金屬氧化物的第二劃區(qū)的積層的某個(gè)(參考專利文獻(xiàn)4 (日本特許第4545823號(hào)公報(bào))、專利文獻(xiàn)5 (日本特許第4469022號(hào)公報(bào))、以及專利文獻(xiàn)6 (日本特許第4555397號(hào)公報(bào)))。像這樣，在本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置，作為特征的組成要素具有多個(gè)位線BL0_0_0 BL0_k-l_m-l，與那些多個(gè)位線BL0_0_0 BL0_k-l_m_l交叉的多個(gè)字線WL0_0 WL0_n-l、多個(gè)存儲(chǔ)單元0_0_0_0 0_n-l_k_l_m-l、第一寫(xiě)入電路(例如，寫(xiě)入電路60-0)、第二寫(xiě)入電路(例如，寫(xiě)入電路60-k-l)、第一選擇電路(例如，選擇電路S0_0)、第二選擇電路( 例如，選擇電路S0_k-1 )、以及具有第一字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路40-1)。多個(gè)存儲(chǔ)單元0_0_0_0 0_n-l_k-l_m-l配置在多個(gè)位線BL0_0_0 BL0_k_l_m-1和多個(gè)字線WL0_0 WL0_n-l的交點(diǎn)，至少包含電阻變化元件10而構(gòu)成，在第一電阻狀態(tài)(例如，低電阻狀態(tài))以及第二電阻狀態(tài)(例如，高電阻狀態(tài))的至少兩個(gè)電阻狀態(tài)可逆地變化。第一寫(xiě)入電路(例如，寫(xiě)入電路60-0)，在將多個(gè)存儲(chǔ)單元中與作為多個(gè)位線中的至少一個(gè)位線的第一位線(例如，位線BL0_0_0 BL0_0_m-l)連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列單位(存儲(chǔ)單元陣列劃區(qū)M0_0)時(shí)，是向第一位線選擇地施加寫(xiě)入電壓的電路。第二寫(xiě)入電路(例如，寫(xiě)入電路60-k-l)，在將多個(gè)存儲(chǔ)單元中與作為多個(gè)位線中的與作為同第一位線不同的至少一個(gè)位線的第二位線(例如，位線BL0_k-l_0 BL0_k-l_m-1)連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列單位(存儲(chǔ)單元陣列劃區(qū)M0_k-1)時(shí)，是向第二位線選擇地施加寫(xiě)入電壓的電路。第一選擇電路(例如，包含NMOS晶體管TS0_0_0 TS0_0_m_l的選擇電路S0_0)，是將第一寫(xiě)入電路和第一位線中的至少一個(gè)做為連接或非連接做的電路。第二選擇電路(例如，包含NMOS晶體管TS0_k-l_0 TS0_k-l_m-l的選擇電路S0_k_l)，是將第二寫(xiě)入電路和第二位線中的至少一個(gè)設(shè)為連接或非連接做的電路。第一字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路40-1 )，是對(duì)多個(gè)字線進(jìn)行選擇地驅(qū)動(dòng)的電路。在這里，在多個(gè)存儲(chǔ)單元0_0_0_0 中，包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元。并且，第一寫(xiě)入電路以及第二寫(xiě)入電路分別對(duì)第一以及第二位線同時(shí)地施加寫(xiě)入電壓。此時(shí)，在通過(guò)第一寫(xiě)入電路以及第二寫(xiě)入電路同時(shí)進(jìn)行寫(xiě)入的多個(gè)存儲(chǔ) 單元的寫(xiě)入單位中，在同樣的字線上包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元。在這里，特征點(diǎn)為:(I)相對(duì)于第一字線驅(qū)動(dòng)電路，第一存儲(chǔ)單元陣列單位比第二存儲(chǔ)單元陣列單位被較近地配置，且，(2)作為第一選擇電路(例如，作為構(gòu)成選擇電路S0_0的NMOS晶體管TS0_0_0 TS0_0_m-l)連接第一寫(xiě)入電路和第一位線時(shí)的第一選擇電路的電阻值的第一導(dǎo)通電阻值比作為第二選擇電路(例如，構(gòu)成選擇電路S0_k-1的NMOS晶體管TS0_k-l_0 TS0_k-l_m-l)連接第二寫(xiě)入電路和第二位線時(shí)的第二選擇電路的阻抗的第二導(dǎo)通電阻值大。作為實(shí)現(xiàn)那個(gè)一個(gè)例子，在本實(shí)施方式中，構(gòu)成第一選擇電路的晶體管的溝道寬度設(shè)定為比構(gòu)成第二選擇電路的晶體管的溝道寬度小。在具有這樣的結(jié)構(gòu)的本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置中，如圖26的流程圖所示，可進(jìn)行以下的多比特同時(shí)寫(xiě)入。即，選擇控制線驅(qū)動(dòng)電路41輸出輔助位線選擇控制信號(hào)以及主位線選擇控制信號(hào)，從而對(duì)于多個(gè)存儲(chǔ)單元陣列劃區(qū)(M0_0 M0_k-1)的每一個(gè)選擇I個(gè)輔助位線(SI)。并且，與第一字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路40-1)選擇地驅(qū)動(dòng)多個(gè)字線大體同時(shí)地，多個(gè)寫(xiě)入電路(寫(xiě)入電路60-0 60-k-l)分別對(duì)被選擇的輔助位線(例如，位線BL0_0，…，BL0_k-l_0)同時(shí)施加寫(xiě)入電壓(S2)，從而對(duì)多個(gè)存儲(chǔ)單元陣列單位(存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1)各自包含的存儲(chǔ)單元進(jìn)行同時(shí)的寫(xiě)入。〔有關(guān)低電阻化的等效電路〕為了說(shuō)明在有關(guān)低電阻化時(shí)的存儲(chǔ)單元電流的穩(wěn)定化的、本發(fā)明的電路結(jié)構(gòu)的效果，首先示出等效電路，并以此為基礎(chǔ)考慮低電阻化時(shí)的工作點(diǎn)。在這里，作為存儲(chǔ)單元陣列的等效電路的例子設(shè)為如下電路模型:假設(shè)k=9 (劃區(qū)數(shù)9)，將選擇字線設(shè)為字線WL0_0，將在選擇字線上均等配置了的9個(gè)選擇存儲(chǔ)單元(屬于9個(gè)劃區(qū)的每一個(gè)9個(gè)存儲(chǔ)單元)通過(guò)字線的布線電阻設(shè)置為每?jī)蓚€(gè)存儲(chǔ)單元管理。在這里，字線被從存儲(chǔ)單元陣列的左端驅(qū)動(dòng)。對(duì)圖27，示出作為第一選擇元件的在NMOS晶體管TS0_0_0 TS0_8_0 (在這里，是分別屬于9個(gè)劃區(qū)的各自的9個(gè)NMOS晶體管)的各個(gè)的溝道寬度WnO Wn8的比率。如同圖所示，以越屬于字線驅(qū)動(dòng)電路40-1的近端的劃區(qū)的NMOS晶體管則溝道寬度變得越小，越是屬于遠(yuǎn)端的劃區(qū)的NMOS晶體管則溝道寬度變得越大的方式離散地決定。對(duì)圖28，示出圖25存儲(chǔ)單元陣列的等效電路。在低電阻化時(shí)，對(duì)數(shù)據(jù)電路100 108施加電壓VL(約5V)，對(duì)字線WL0_0施加OV。流向存儲(chǔ)單元的電流，經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8JKNM0S晶體管TS0_0_0 TS0_8_0流入9個(gè)選擇存儲(chǔ)單元，收斂于一個(gè)字線WL0_0，一邊伴隨因布線電阻所致的電壓下降，一邊流入左端的字線驅(qū)動(dòng)電路40-1。此時(shí)，距離字線驅(qū)動(dòng)電路40-1遠(yuǎn)的字線的右端附近的存儲(chǔ)單元0_0_8_0，到字線驅(qū)動(dòng)電路40-1的字線的布線電阻大，并且重疊由在其他的存儲(chǔ)單元流過(guò)的電流所致的電壓下降，從而使從OV的電位的浮動(dòng)變得最大。在圖29中示出從各存儲(chǔ)單元的字線驅(qū)動(dòng)側(cè)的電壓下降的存儲(chǔ)單元位置的依存性。另外，在本圖表中將字線的布線電阻RWL設(shè)為11.3 Q，將應(yīng)流向存儲(chǔ)單元的電流值設(shè)為140uAo如該圖所表，隨著距離字線驅(qū)動(dòng)電路40-1變遠(yuǎn)，在字線的電位的浮動(dòng)變大。另外，在字線的電位的上升率之所以離字線的越遠(yuǎn)端變得越緩慢，是因?yàn)槿鐖D28所示，布線電阻RWL越為遠(yuǎn)端,存儲(chǔ)單元電流的疊加數(shù)越減少。在各位置的NMOS晶體管TS0_0_0 TS0_8_0的電流驅(qū)動(dòng)能力，與圖27規(guī)定的溝道寬度比率成比例。另外，同圖示出了的比率，是以規(guī)定的字線電阻、存儲(chǔ)單元電流為前提的一個(gè)例子。`〔低電阻化時(shí)的工作點(diǎn)〕在圖30中示出在本發(fā)明的實(shí)施方式I的、具有代表性的位置的存儲(chǔ)單元的工作點(diǎn)。在這個(gè)圖中示出存儲(chǔ)單元陣列的左端以及右端的兩個(gè)位置。另外，在本圖中，對(duì)于在圖22示出的低電阻化以及高電阻化的工作點(diǎn)的圖表，僅提取有關(guān)低電阻化的左側(cè)的象限來(lái)圖示。另外，對(duì)于該圖30的存儲(chǔ)單元的IV特性Ml以及M5，僅提取從經(jīng)由了圖7示出的點(diǎn)C的高電阻狀態(tài)向低電阻狀態(tài)遷移的上側(cè)的曲線來(lái)圖示。I)在存儲(chǔ)單元陣列的左端在存儲(chǔ)單元陣列的左端中，存儲(chǔ)單元0_0_0_0以及0_0_1_0的IV特性Ml、NMOS晶體管TS0_0_0以及TS0_1_0的IV特性TSLl在交點(diǎn)Al平衡，流向存儲(chǔ)單元的電流變成約-140 u A的存儲(chǔ)單元電流。2)存儲(chǔ)單元陣列的右端在存儲(chǔ)單元陣列的右端，在存儲(chǔ)單元0_0_8_0中，根據(jù)在到字線WL0_0的右端為止的布線電阻的電壓下降，與圖29相比，字線的電位上浮約60mV。因此，低電阻化施加電壓VL損耗該浮動(dòng)的電壓量，在圖30中，存儲(chǔ)單元0_0_8_0的IV特性對(duì)于特性Ml表現(xiàn)為向左偏移60mV的特性M5。
另一方面，如圖27所示，NMOS晶體管TS0_8_0的溝道寬度與NMOS晶體管TS0_0_0以及TS0_1_0的溝道寬度相比，設(shè)定為約1.25倍，因此電流驅(qū)動(dòng)能力增加，該IV特性成為比特性TSLl陡峭的特性TSL5。因此，在存儲(chǔ)單元陣列的右端中，特性M5和特性TSL5相交的點(diǎn)A5成為工作點(diǎn)，但在字線的電位的浮動(dòng)由NMOS晶體管的驅(qū)動(dòng)能力進(jìn)行補(bǔ)償，存儲(chǔ)單元電流成為140ii A，與存儲(chǔ)單元陣列的左端保持同值。在圖31中示出如下結(jié)果:在各存儲(chǔ)單元0_0_0_0 0_0_8_0中，通過(guò)模擬求出在同時(shí)施加用于低電阻化的電壓時(shí)的、流向存儲(chǔ)單元的電流量的結(jié)果。所有NMOS晶體管TS0_0_0 TS0_8_0的溝道寬度Wn作為圖27示出的比率來(lái)驗(yàn)證。如同圖所示，存儲(chǔ)單元電流被抑制在148iiA 151iiA的范圍(約2%的差的范圍)，比以往相比，能夠抑制低電阻化時(shí)的電流偏差，并實(shí)現(xiàn)穩(wěn)定的電阻變化。這樣，在本實(shí)施方式中，第一存儲(chǔ)單元陣列單位(例如，存儲(chǔ)單元陣列劃區(qū)M0_0)內(nèi)的第一存儲(chǔ)單元從第二電阻狀態(tài)(高電阻狀態(tài))變遷到第一電阻狀態(tài)(低電阻狀態(tài))時(shí)將流向第一存儲(chǔ)單元的最大電流設(shè)定為第一低電阻化電流值，將第二存儲(chǔ)單元陣列單位(例如，存儲(chǔ)單元陣列劃區(qū)M0_k-1)內(nèi)的第二存儲(chǔ)單元從第二電阻狀態(tài)(高電阻狀態(tài))向第一電阻狀態(tài)(低電阻狀態(tài))變遷時(shí)流向第二存儲(chǔ)單元的最大的電流設(shè)定為第二低電阻化電流值時(shí)，以第一低電阻化電流值與第二低電阻化電流值大體相等的方式將第一選擇電路(例如，構(gòu)成選擇電路S0_0的NMOS晶體管TS0_0_0 TS0_0_m_l)的導(dǎo)通電阻值設(shè)定為比第二選擇電路(例如，構(gòu)成選擇電路S0_k-1的NMOS晶體管TS0_k-l_0 TS0_k-l_m-l)的導(dǎo)通電阻值大。如上所述，在本發(fā)明的實(shí)施方式I中，不存在有關(guān)電路塊的配置的制約，且，通過(guò)更簡(jiǎn)單的電路的方法，能 夠抑制在提高低電阻化的并聯(lián)數(shù)上(即，進(jìn)行多比特同時(shí)寫(xiě)入)成為問(wèn)題的、起因于字線的布線電阻的依存存儲(chǔ)單元的位置的寫(xiě)入時(shí)的電流偏差。〔關(guān)于選擇元件尺寸的導(dǎo)通電阻調(diào)整〕關(guān)于上述第一選擇元件(在上述實(shí)施方式中，構(gòu)成第一選擇電路的匪OS晶體管TS0_0_0 TS0_k-l_m-l)的導(dǎo)通電阻的調(diào)整方法進(jìn)行說(shuō)明。現(xiàn)在，將與選擇字線WL0_0共同連接的存儲(chǔ)單元陣列，通過(guò)在與字線正交方向劃分為k個(gè)存儲(chǔ)單元陣列劃區(qū)將字線劃分為k-1個(gè)，并將分割為K-1個(gè)各劃區(qū)間的各字線的布線電阻設(shè)為RWL。將與字線驅(qū)動(dòng)電路40-1最近的存儲(chǔ)單元陣列劃區(qū)連接的第I個(gè)選擇元件的導(dǎo)通電阻設(shè)為R (1)，這與圖30示出的特性TSLl的IV特性上的斜率對(duì)應(yīng)。在這里，將選擇存儲(chǔ)單元低電阻化時(shí)的存儲(chǔ)單元電流值作為10。此時(shí)，從字線驅(qū)動(dòng)電路40-1到第h個(gè)(Ik)存儲(chǔ)單元的字線的電位表示如下。Vff (h) =IOXRffLXkX (k-1) /2-10XRffLX (k+l_h) X (k_h)/2上面式后面的(k+l-h) X (k-h)/2，示出按照每字線上的分割單位重疊存儲(chǔ)單元電流的累積數(shù)。同時(shí)，在低電阻化時(shí)存儲(chǔ)單元電流相同的情況下的、與第h個(gè)(I ^ h ^ k)的存儲(chǔ)單元連接的第h個(gè)選擇元件的導(dǎo)通電阻設(shè)為R (h)時(shí)，使用上述VW (h)則以下的關(guān)系成立。
IOXR (I) =Vff (h) +R (h) XIO對(duì)上式進(jìn)行變形，得到下式。R (h)= (IOXR (I)-Vff (h))/10通過(guò)該計(jì)算式，能夠計(jì)算出適當(dāng)?shù)膶?dǎo)通電阻比率。例如，設(shè)為k=5、RWL=ll.3Q、R (I) =667 Q , 10=500 U A (2 個(gè)存儲(chǔ)單元量)來(lái)計(jì)算時(shí)，第一選擇元件的導(dǎo)通電阻值的倒數(shù)，從在存儲(chǔ)單元陣列的字線驅(qū)動(dòng)電路40-1的近端，成為 0.81,0.88,0.94,0.98、以及 1.00。在這里，作為布線電阻的偏差估計(jì)為10%，作為晶體管的導(dǎo)通電阻的偏差估計(jì)為10%，對(duì)于上述倒數(shù)之比、可認(rèn)為±0.04范圍內(nèi)的設(shè)定。通過(guò)以上可知，在離散地設(shè)定NMOS晶體管的溝道寬度的情況下，作為一個(gè)例子，優(yōu)選將溝道寬度的比率從在存儲(chǔ)單元陣列的字線驅(qū)動(dòng)電路40-1的近端決定為0.81、0.88、0.94、0.98、1.00。像這樣，在本實(shí)施方式中，作為在電阻變化型非易失性存儲(chǔ)裝置的選擇電路的導(dǎo)通電阻值的計(jì)算，由圖32的流程圖示出的次序進(jìn)行。即，具有與多個(gè)字線共同連接、從字線驅(qū)動(dòng)電路順序地配置的k個(gè)存儲(chǔ)單元陣列劃區(qū)的電阻變化型非易失性存儲(chǔ)裝置中，首先，將由存儲(chǔ)單元陣列劃區(qū)劃分的(k-1)劃區(qū)的每一個(gè)的字線的布線電阻設(shè)為RWL，將在與字線驅(qū)動(dòng)電路最近的第一存儲(chǔ)單元陣列劃區(qū)作為選擇的存儲(chǔ)單元的選擇存儲(chǔ)單元的選擇存儲(chǔ)單元和寫(xiě)入電路連接的第I個(gè)選擇電路的導(dǎo)通電阻設(shè)為R (1)，選擇存儲(chǔ)單元從第二電阻狀態(tài)變遷到電阻值更小的第一電阻狀態(tài)時(shí)，對(duì)流向選擇存儲(chǔ)單元的電流進(jìn)行將第一低電阻化電流值設(shè)為10的初始設(shè)定(S21)。并且，對(duì)將從字線驅(qū)動(dòng)電路到第h個(gè)(I ShSk)的存儲(chǔ)單元陣列劃區(qū)的字線的電壓下降量VW (h)作為各字線的每個(gè)劃區(qū)的電壓下降量的總和，至少使用IO和RWL的積 和變量h進(jìn)行計(jì)算(S22)。最后，對(duì)在第h個(gè)存儲(chǔ)單元陣列劃區(qū)連接所選擇的存儲(chǔ)單元和寫(xiě)入電路的第h個(gè)選擇電路的導(dǎo)通電阻R (h)至少使用10、R(I)、以及VW (h)來(lái)進(jìn)行計(jì)算，從而(3)設(shè)定與第I個(gè) 第k個(gè)存儲(chǔ)單元陣列劃區(qū)對(duì)應(yīng)的第I個(gè) 第k個(gè)選擇電路的導(dǎo)通電阻值以使與第I個(gè) 第k個(gè)存儲(chǔ)單元陣列劃區(qū)對(duì)應(yīng)的第I個(gè) 第k個(gè)低電阻化電流值大體相等(S23)。作為其一個(gè)例子，在將k設(shè)定為5的情況下，將第I個(gè) 第5個(gè)選擇電路的每一個(gè)導(dǎo)通電阻值的倒數(shù)的比分別設(shè)定為以0.81,0.88,0.94,0.98、以及1.00作為中心的±0.04
范圍內(nèi)。由此，屬于第一 第k的存儲(chǔ)單元陣列劃區(qū)的存儲(chǔ)單元被低電阻化時(shí)流過(guò)的電流(第I個(gè) 第k個(gè)低電阻化電流值)大體上變得相等，實(shí)現(xiàn)從來(lái)自字線驅(qū)動(dòng)電路的存儲(chǔ)單元的位置的偏差少的寫(xiě)入。另外，在這里，示出了改變作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_8_0的每一個(gè)溝道寬度，而使NMOS晶體管TS0_0_0 TS0_8_0的導(dǎo)通電阻變化的例子，但也可以使溝道長(zhǎng)度等、其他的晶體管的參數(shù)變化，則可以使各晶體管的導(dǎo)通電阻變化。(實(shí)施方式2)〈〈2層交叉點(diǎn)結(jié)構(gòu)的應(yīng)用〉〉在圖33中示出作為本發(fā)明的實(shí)施方式2的2層結(jié)構(gòu)的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的電路結(jié)構(gòu)。在該存儲(chǔ)單元陣列中，成為如下結(jié)構(gòu):對(duì)圖25示出的實(shí)施方式I的存儲(chǔ)單元陣列(下層存儲(chǔ)單元陣列)，共享字線來(lái)追加在第二層(上層存儲(chǔ)單元陣列)的存儲(chǔ)單元I—0—0—O I—n_l—k_l—m-1。在本存儲(chǔ)單元陣列中具有由字線驅(qū)動(dòng)電路40-1所驅(qū)動(dòng)的n個(gè)字線WL0_0 WL0_n-1、以及與字線非接觸交叉的kXm個(gè)主位線GBL0_0 GBLk-l_m_l，在字線方向上被劃分為k個(gè)劃區(qū)(存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1)。在多比特同時(shí)寫(xiě)入中，對(duì)于存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的每一個(gè)，選擇上層存儲(chǔ)單元陣列和下層存儲(chǔ)單元陣列的一方、以及I個(gè)主位線，進(jìn)行k比特的同時(shí)寫(xiě)入。另外，在同時(shí)進(jìn)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在同樣的字線上包含以數(shù)據(jù)寫(xiě)入為目的的存儲(chǔ)單元以及不以數(shù)據(jù)寫(xiě)入為目的的存儲(chǔ)單元。在以存儲(chǔ)單元陣列劃區(qū)M0_0為例進(jìn)行說(shuō)明時(shí)，作為存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的結(jié)構(gòu)如下。存儲(chǔ)單元陣列劃區(qū)M0_0與下層存儲(chǔ)單元陣列用的第一選擇電路S0_0以及上層存儲(chǔ)單元陣列用的第三選擇電路S1_0連接，根據(jù)選擇控制線驅(qū)動(dòng)電路41所驅(qū)動(dòng)的下層輔助位線選擇控制信號(hào)SLO或上層輔助位線選擇控制信號(hào)SL1，兩個(gè)輔助位線(下層輔助位線BL0_0_0以及上層輔助位線BL1_0_0，下層輔助位線BL0_0_1以及上層輔助位線BL1_0_1,…，或下層輔助位線BL0_0_m-l以及上層輔助位線)—方，分別經(jīng)由作為第一選擇元件的NMOS晶體管TS0_0_0(下層)或作為第三選擇元件的PMOS晶體管TS1_0_0(上層)，…，NMOS晶體管TS0_0_m-l (下層)或PMOS晶體管TSl_0_m_l (上層)，與m個(gè)主位線GBL0_0 GBL0_m-l選擇地連接。主位線GBL0_0 GBL0_m_l進(jìn)一步分別根據(jù)由選擇控制線驅(qū)動(dòng)電路41所驅(qū)動(dòng)的主位線選擇控制信號(hào)CSO CSm-1，經(jīng)由圖21B示出的轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l，與數(shù)據(jù)電路100選擇地連接。并且，其他的存儲(chǔ)單元陣列劃區(qū)M0_1 M0_k-1與存儲(chǔ)單元陣列劃區(qū)M0_0共享字線而被連接，在存儲(chǔ)單元陣列整體具有100 IOk-1的k個(gè)總線寬度的數(shù)據(jù)線。與k個(gè)存儲(chǔ)單元陣列劃區(qū)M0 _0 M0_k-1的每一個(gè)對(duì)應(yīng)的k個(gè)寫(xiě)入電路60-0 60-k-l，分別經(jīng)由數(shù)據(jù)電路100 IOk-1，對(duì)存儲(chǔ)單元供給電阻變化必要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時(shí)寫(xiě)入中，存儲(chǔ)單元陣列劃區(qū)M0_0 M0_k-1的每一個(gè)，從選擇控制線驅(qū)動(dòng)電路41輸出輔助位線選擇控制信號(hào)SLO SLl以及主位線選擇控制信號(hào)CSO CSm-1以使存儲(chǔ)單元的I個(gè)層(上層或下層)以及I個(gè)主位線激活，進(jìn)行k比特的同時(shí)寫(xiě)入。在圖34中模式地示出由本實(shí)施方式組成的2層交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元的結(jié)構(gòu)。在由電阻變化元件10-1和電流控制元件20-1被串聯(lián)連接而構(gòu)成的下層存儲(chǔ)單元51-1中，電阻變化元件10-1與字線70連接，電流控制元件20-1與低位輔助位線71-1連接。另一方面，在由電阻變化元件10-2和電流控制元件20-2被串聯(lián)連接而構(gòu)成的上層存儲(chǔ)單元51-2中，電阻變化元件10-2與上位輔助位線71-2連接，電流控制元件20-2與字線70連接，上層存儲(chǔ)單元51-2和下層存儲(chǔ)單元51-1共用字線70。一般來(lái)說(shuō)，上層存儲(chǔ)單元和下層存儲(chǔ)單元的電阻變化元件的成型方向相同的情況，能夠抑制各存儲(chǔ)器陣列層間的存儲(chǔ)單元特性的偏差，因此優(yōu)選。在圖33中，存儲(chǔ)單元陣列劃區(qū)M0_0以及M0_k_l具有共同的n個(gè)字線WL0_0 WL0_n-l、和m個(gè)下層輔助位線BL0_0_0 BL0_k-l_m_l、以及相同的m個(gè)上層輔助位線BL1_0_0 BLl_k-l_m-l。下層輔助位線BL0_0_0 BL0_k-l_m_l分別與下層存儲(chǔ)單元0_0_0_0 0_n-l_k-l_m-l連接，上層輔助位線BL1_0_0 BLl_k-l_m_l分別與上層存儲(chǔ)單元1_0_0_0 連接。根據(jù)輔助位線選擇控制信號(hào)SLO，下層輔助位線BL0_0_0 BLO_k-l_m-l、以及另一方面根據(jù)輔助位線選擇控制信號(hào)SLl對(duì)應(yīng)的上層輔助位線BL1_0_0 BLl_k-l_m-l，成為與主位線GBL0_0 GBLk-l_m_l選擇地連接的二層位線結(jié)構(gòu)。在圖34示出的下層存儲(chǔ)單元51-1的低電阻化中，以電阻變化元件10-1的上部電極(字線70邊)為基準(zhǔn)，對(duì)下部電極(輔助位線71-1側(cè))施加正方向向的電壓。因此，對(duì)選擇字線WL0_0 0_n-l施加0V，對(duì)選擇輔助位線BL0_0_0 0_k-l_m_l內(nèi)選擇的k個(gè)施加電壓VL，源極跟隨器為了進(jìn)行低電阻動(dòng)作時(shí)的存儲(chǔ)單元電流控制(S卩，以基板偏壓效應(yīng)變大的方式使其進(jìn)行動(dòng)作)，優(yōu)選在第一選擇元件TS0_0_0 TS0_k-l_m-l使用NMOS晶體管。另一方面，在上層存儲(chǔ)單元51-2的低電阻化中，對(duì)選擇輔助位線BL1_0_0 1_k-l_m-l施加正方向的電壓VL，對(duì)選擇字線WL0_0 0_n_l內(nèi)的被選擇的k個(gè)施加0V。因此，為了由源極跟隨器進(jìn)行存儲(chǔ)單元電流控制(即，以基板偏壓效應(yīng)變大的方式使其進(jìn)行動(dòng)作)，優(yōu)選對(duì)第三選擇元件TS1_0_0 TSl_k-l_m-l使用PMOS晶體管。即，在本實(shí)施方式中，在具有上層存儲(chǔ)單元陣列以及下層存儲(chǔ)單元陣列的存儲(chǔ)單元陣列中，第一選擇電路由作為第一選擇元件的NMOS晶體管構(gòu)成，第三選擇電路由作為第三選擇元件的PMOS晶體管構(gòu)成，存儲(chǔ)單元從第二電阻狀態(tài)(高電阻狀態(tài))變遷到第一電阻狀態(tài)(低電阻狀態(tài))時(shí)作為流向第一選擇電路的電流的方向的第一電流方向(即，低電阻化時(shí)的電流方向)，與存儲(chǔ)單元從第一電阻狀態(tài)(低電阻狀態(tài))變遷到第二電阻狀態(tài)(高電阻狀態(tài))時(shí)作為流向第一選擇電路的電流的方向的第二電流方向(即，高電阻化時(shí)的電流方向)相逆向，第一選擇電路(第一選擇元件TS0_0_0 TS0_k-l_m-l)以及第三選擇電路(第三選擇元件TS1_0_0 TSl_k-l_m-l)，在第一電流方向(S卩，在低電阻化時(shí)的電流方向)中比第二電流方向(即，高電阻化時(shí)的電流方向)基板偏壓效應(yīng)變大的位置關(guān)系與存儲(chǔ)單元連接。

在這里，作為存儲(chǔ)單元陣列的等效電路的例子設(shè)為如下電路模型:對(duì)于上層存儲(chǔ)單元陣列以及下層存儲(chǔ)單元陣列的每一個(gè)，設(shè)為k=9(劃區(qū)數(shù)9)，將選擇字線設(shè)為WL0_0，將在選擇字線上均等配置的9個(gè)選擇存儲(chǔ)單元(屬于9個(gè)劃區(qū)的每一個(gè)9個(gè)存儲(chǔ)單元)通過(guò)字線的布線電阻設(shè)置為對(duì)每?jī)蓚€(gè)存儲(chǔ)單元進(jìn)行管理。在這里，字線被從存儲(chǔ)單元陣列的左端驅(qū)動(dòng)。在圖27中示出作為在下層存儲(chǔ)單元陣列用的選擇電路S0_0的第一選擇元件的NMOS晶體管TS0_0_0 TS0_8_0的每一個(gè)溝道寬度WnO Wn8的比率。另外，在圖35中示出作為上層存儲(chǔ)單元陣列用的選擇電路S1_0的第三選擇元件的PMOS晶體管TS1_0_0 TS1_8_0的每一個(gè)溝道寬度WpO Wp8的比率。同樣的存儲(chǔ)單元陣列劃區(qū)的第一選擇元件和第三選擇元件優(yōu)選以各自的低電阻化時(shí)的電流驅(qū)動(dòng)能力成為同等的方式來(lái)進(jìn)行調(diào)整。本實(shí)施方式的特征是如下點(diǎn):對(duì)于實(shí)施方式I是2層化的存儲(chǔ)單元陣列，關(guān)于用于與主位線選擇連接的第一選擇元件，在每層對(duì)NMOS晶體管(下層存儲(chǔ)單元陣列用的第一選擇元件)、以及PMOS晶體管(上層存儲(chǔ)單元陣列用的第三選擇元件)進(jìn)行區(qū)別而使用。如上所述，在本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置中，(I)在多個(gè)輔助位線中，第一輔助位線(例如，輔助位線BL0_0_0 BL0_0_m-l)以及第二輔助位線(例如，輔助位線BL0_k_l_0 BL0_k-l_m-l)形成在下層，多個(gè)輔助位線中的至少一個(gè)輔助位線構(gòu)成的第三輔助位線(例如，輔助位線BL1_0_0 BLl_0_m-l)以及第四輔助位線(例如，輔助位線BLl_k-l_0 BLl_k-l_m-l)形成在上層，(2)在多個(gè)存儲(chǔ)單元中包含與作為第一輔助位線以及第三輔助位線連接的存儲(chǔ)單元的集合的第一存儲(chǔ)單元陣列單位，以及作為與第二輔助位線以及第四輔助位線連接的存儲(chǔ)單元的集合的第二存儲(chǔ)單元陣列單位。并且，本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置還具有:(3)第一寫(xiě)入電路(例如，寫(xiě)入電路60-0)、與第一寫(xiě)入電路連接的、連接有第一輔助位線中的至少一個(gè)第一選擇元件(例如，NMOS晶體管TS0_0_0 TS0_0_m-l)以及連接有第三輔助位線中的至少一個(gè)第三選擇元件(例如，PMOS晶體管TS1_0_0 TSl_0_m-l)，(4)第二寫(xiě)入電路(例如，寫(xiě)入電路60-k-l)，與第二寫(xiě)入電路連接的、連接有第二輔助位線中的至少一個(gè)第二選擇元件(例如，NMOS晶體管TS0_k-l_0 TS0_k-l_m-l)以及連接有第四輔助位線中的至少一個(gè)第四選擇元件(例如，PMOS 晶體管 TSl_k-l_0 TSl_k-l_m-l)。在這里，作為存儲(chǔ)單元的連接關(guān)系，在第一以及第二存儲(chǔ)單元陣列單位的下層存儲(chǔ)單元陣列中，電流從字線經(jīng)由存儲(chǔ)單元流向位線時(shí)，存儲(chǔ)單元連接到字線以及輔助位線以使變遷到高電阻狀態(tài)，并且，在第一以及第二存儲(chǔ)單元陣列單位的上層存儲(chǔ)單元陣列中，電流從輔助位線經(jīng)由存儲(chǔ)單元流向字線時(shí)，存儲(chǔ)單元連接字線以及輔助位線，以使變遷到高電阻狀態(tài)。

在這里，特征點(diǎn)是:(I)第一以及第二選擇元件是由NMOS晶體管構(gòu)成，并且，第三以及第四選擇元件是由PMOS晶體管構(gòu)成，并且，(2)相對(duì)于第一字線驅(qū)動(dòng)電路，第一存儲(chǔ)單元陣列劃區(qū)比第二存儲(chǔ)單元陣列劃區(qū)較近地配置，在第一選擇元件連接第一寫(xiě)入電路和第一輔助位線時(shí)作為第一選擇元件的電阻的第一導(dǎo)通電阻值，比在第二選擇元件連接第二寫(xiě)入電路和第二輔助位線時(shí)作為第二選擇元件的阻抗的第二導(dǎo)通電阻值大，(3)相對(duì)于第一字線驅(qū)動(dòng)電路，第一存儲(chǔ)單元陣列單位比第二存儲(chǔ)單元陣列單位較近地配置，在第三選擇元件連接第一寫(xiě)入電路和第三輔助位線時(shí)作為第三選擇元件的電阻的第三導(dǎo)通電阻值比在第四選擇元件連接第二寫(xiě)入電路和第四輔助位線時(shí)作為第四選擇元件的電阻的第四導(dǎo)通電阻值大。〔有關(guān)低電阻化的等效電路〕在圖36示出在圖33的存儲(chǔ)單元陣列中第三選擇元件為PMOS晶體管的上層存儲(chǔ)單元陣列的等效電路。在這里，作為存儲(chǔ)單元陣列的等效電路的例子設(shè)為如下電路模型:設(shè)為k=9 (劃區(qū)數(shù)為9)，將選擇字線設(shè)為字線WL0_0，將在選擇字線上均等配置了的9個(gè)選擇存儲(chǔ)單元(屬于9個(gè)劃區(qū)的每一個(gè)9個(gè)存儲(chǔ)單元)設(shè)定為由字線的布線電阻對(duì)每?jī)蓚€(gè)存儲(chǔ)單元進(jìn)行管理。字線從存儲(chǔ)單元陣列左側(cè)被驅(qū)動(dòng)。在低電阻化時(shí)，對(duì)數(shù)據(jù)線100 108施加0V，對(duì)字線WL0_0施加電壓VL (約5V)。9個(gè)存儲(chǔ)單元量的存儲(chǔ)單元電流由字線供給，在被分配供給到各存儲(chǔ)單元之后，經(jīng)由連接到各個(gè)存儲(chǔ)單元的PMOS晶體管TS1_0_0 TS1_8_0流入主位線GBL0_0 8_0，進(jìn)一步經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8_0流入寫(xiě)入電路60-0 60-k-l。此時(shí)，在距離字線驅(qū)動(dòng)電路40-1最遠(yuǎn)的字線的右端的存儲(chǔ)單元1_0_8_0，到字線驅(qū)動(dòng)電路40-1的字線的布線電阻較大，另外，重疊由在其他的存儲(chǔ)單元流過(guò)的電流所致的電壓下降，從而來(lái)自電壓VL的電位的下降變得最大。因此，為了補(bǔ)償上述的電壓下降，作為一個(gè)例子，通過(guò)改變構(gòu)成選擇元件的PMOS晶體管的溝道寬度，能夠調(diào)整選擇元件的導(dǎo)通電阻。即，將作為第三選擇元件的PMOS晶體管TS1_0_0 TS1_8_0的每一個(gè)溝道寬度WpO Wp8的比率設(shè)定為接近靠近字線驅(qū)動(dòng)電路40-1的存儲(chǔ)單元陣列的左端的劃區(qū)越小，換言之，通過(guò)以越靠近右端的劃區(qū)越大的方式離散地規(guī)定，能夠補(bǔ)償在上述字線的電位的下降。在各位置的PMOS晶體管的電流驅(qū)動(dòng)能力與在同圖規(guī)定的溝道寬度的比率成比例?！驳碗娮杌臅r(shí)候的工作點(diǎn)〕在本發(fā)明的實(shí)施方式2中，有關(guān)對(duì)下層存儲(chǔ)單元的訪問(wèn)，因?yàn)榕c實(shí)施方式I相同，所以省略說(shuō)明。另一方面，有關(guān)對(duì)上層存儲(chǔ)單元的訪問(wèn)，與下層存儲(chǔ)單元的差異僅在于選擇元件從NMOS晶體管的第一選擇元件變?yōu)镻MOS晶體管的第三選擇元件。因此，對(duì)于作為第三選擇元件的PMOS晶體管TS1_0_0 TS1_8_0，通過(guò)該尺寸的調(diào)整，能夠與作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_8_0，合成低電阻化時(shí)的導(dǎo)通電阻，另外，上層存儲(chǔ)單元低電阻化時(shí)，能夠通過(guò)源極跟隨器使之進(jìn)行與作為在下層存儲(chǔ)單元的低電阻化時(shí)的第一選擇元件的NMOS晶體管相同動(dòng)作，所以能夠解析與圖30同樣的工作點(diǎn)。由此，與在圖31示出的實(shí)施方式I相同，存儲(chǔ)單元電流被抑制在148μ A 151 μ A的范圍(約2%的差的范圍)，與以往相比能夠抑制低電阻化時(shí)的電流偏差，能夠預(yù)料穩(wěn)定的電阻變化。根據(jù)以上，示出了根據(jù)本發(fā)明的實(shí)施方式2，以兩層結(jié)構(gòu)的存儲(chǔ)單元陣列的情況為例，上層存儲(chǔ)單元和下層存儲(chǔ)單元相互共用字線，合成電阻變化元件的形成方向，即使在以簡(jiǎn)單的生產(chǎn)程序形成的兩層交叉點(diǎn)結(jié)構(gòu)中，也能夠預(yù)料起因字線的布線電阻的與存儲(chǔ)單元的位置相依存的電阻狀態(tài)的偏差抑制。另外，即使3層以上的多層交叉點(diǎn)結(jié)構(gòu)中，也與本實(shí)施方式說(shuō)明的兩層的情況相同，能夠應(yīng)用本實(shí)施方式的特征。

在圖37中，作為圖33的本發(fā)明的實(shí)施方式2有關(guān)的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的選擇電路的變化，示出有關(guān)作為第一選擇元件而被使用的NMOS晶體管以及作為第三選擇元件而被使用的PMOS晶體管的組合的另外結(jié)構(gòu)的電路。在本電路中，將輸入選擇信號(hào)SLO的NMOS晶體管16_3與下層輔助位線連接，將輸入作為地址選擇信號(hào)SLl的反轉(zhuǎn)信號(hào)的的地址選擇信號(hào)/SLl的NMOS晶體管16_4與上層輔助位線連接。并且,在訪問(wèn)下層存儲(chǔ)單元時(shí),激活NMOS晶體管16-3,并且,不激活NMOS晶體管16-4。進(jìn)而，對(duì)作為用于實(shí)施電流限制的選擇元件的NMOS晶體管16-2的柵極CMN施加規(guī)定的電位并激活，同時(shí)對(duì)PMOS晶體管17-2的柵極CMP施加高電壓而不激活。另一方面，在訪問(wèn)上層存儲(chǔ)單元時(shí)，不激活NMOS晶體管16-3，并且激活NMOS晶體管16-4。進(jìn)而，對(duì)作為用于施加電流限制的選擇元件的PMOS晶體管17-2的柵極CMP施加規(guī)定的電位而激活，并且對(duì)NMOS晶體管16-2的柵極CMN施加低電壓而不激活。S卩，成為分別具有對(duì)上層存儲(chǔ)單元以及下層存儲(chǔ)單元進(jìn)行選擇的選擇元件(16-3以及16-4)、和對(duì)上層存儲(chǔ)單元以及下層存儲(chǔ)單元的低電阻化時(shí)施加電流限制的電流限制元件(16-2以及17-2)的電路結(jié)構(gòu)。在這里，在圖33的本發(fā)明的實(shí)施方式2涉及的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列匯中，各個(gè)用于實(shí)施電流限制的選擇元件通過(guò)上層位線以及下層位線分別固定在NMOS晶體管以及PMOS晶體管的某一個(gè)。因此，成為電路的以及布局的簡(jiǎn)單的結(jié)構(gòu)，但對(duì)于共用位線、低電阻化時(shí)的電壓施加方向不同異層的存儲(chǔ)單元陣列的雙方，因?yàn)闊o(wú)法通過(guò)一種極性的晶體管實(shí)施電流限制，所以成為不能與三層以上的交叉點(diǎn)結(jié)構(gòu)對(duì)應(yīng)的電路。另一方面，通過(guò)圖37示出的根本變化，選擇電路的結(jié)構(gòu)復(fù)雜化(從兩個(gè)晶體管增加到四個(gè)晶體管)，但對(duì)于各輔助位線，在使用了 NMOS晶體管以及PMOS晶體管的3層以上的多層交叉點(diǎn)結(jié)構(gòu)中，根據(jù)訪問(wèn)對(duì)象的存儲(chǔ)單元陣列的層位置，作為施加電流限制的選擇元件，為了能夠選擇NMOS晶體管以及PMOS晶體管，成為可對(duì)應(yīng)三層以上的交叉點(diǎn)結(jié)構(gòu)。另外，為了使用圖37示出的根本變化涉及的選擇電路來(lái)補(bǔ)償由于字線的布線電阻所致的電壓下降，如下構(gòu)成即可。即，作為上述的第一及第二選擇電路的每一個(gè)，由(I)向?qū)?yīng)的輔助位線施加寫(xiě)入電壓的位線選擇開(kāi)關(guān)元件(在這里，NMOS晶體管16-3或的16-4)、
(2)與位線選擇開(kāi)關(guān)元件串聯(lián)連接、由NMOS晶體管16-2構(gòu)成的N型電流限制元件和由PMOS晶體管17-2組成的P型電流限制元件并聯(lián)連接的電流限制元件構(gòu)成。并且，N型電流限制元件和P型電流限制元件，一方導(dǎo)通時(shí)，另一方成為截止那樣被選擇導(dǎo)通，向上層存儲(chǔ)單元以及下層存儲(chǔ)單元流入低電阻化電流時(shí)，以與源極輸出器連接的方式而被連接。被事先構(gòu)成為:靠近字線驅(qū)動(dòng)電路的一方的第一選擇電路的導(dǎo)通電阻值(第一導(dǎo)通電阻值)比距離字線驅(qū)動(dòng)電路遠(yuǎn)的一方的第二選擇電路的導(dǎo)通電阻值(第二導(dǎo)通電阻值)大。由此，能補(bǔ)償由于字線的布線電阻的電壓下降。(實(shí)施方式3) 階層交叉點(diǎn)結(jié)構(gòu)且對(duì)字線兩側(cè)驅(qū)動(dòng)的應(yīng)用>>在圖38中示出如下電路結(jié)構(gòu):作為本發(fā)明的實(shí)施方式3，對(duì)在位線方向配置多個(gè)存儲(chǔ)單元陣列劃區(qū)的階層型交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列，從存儲(chǔ)單元陣列兩側(cè)驅(qū)動(dòng)字線。在這里以具有j個(gè)階層的階層型交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的構(gòu)成進(jìn)行說(shuō)明。本實(shí)施方式的存儲(chǔ)單元陣列，具有由2個(gè)字線驅(qū)動(dòng)電路40-1以及40-2從存儲(chǔ)單元陣列兩側(cè)進(jìn)行驅(qū)動(dòng)的jXn個(gè)字線WL0_0 WLj-l_n-l、和與字線和非接觸交叉的j XkXm個(gè)輔助位線BL0_0_0 在輔助位線并列的方向(面向圖面的深度方向，即，階層方向)分割為j個(gè)劃區(qū)，在字線方向(面向圖的左右方向)分割為k個(gè)劃區(qū)。在多比特同時(shí)寫(xiě)入中，對(duì)于字線方向的k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)，選擇j個(gè)階層存儲(chǔ)單元陣列之一，以及I個(gè)主位線，進(jìn)行k比特的同時(shí)寫(xiě)入。另外，在進(jìn)行同時(shí)的寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在相同的字線上包含以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元。在以存儲(chǔ)單元陣列劃區(qū)M0_0為例進(jìn)行說(shuō)明時(shí)，作為存儲(chǔ)單元陣列劃區(qū)M0_0 Mj-l_k-l的結(jié)構(gòu)如下。存儲(chǔ)單元陣列劃區(qū)M0_0具有η個(gè)字線WL0_0 WL0_n_l、和m個(gè)輔助位線BL0_0_0 BL0_0_m-l。構(gòu)成該存儲(chǔ)單元陣列劃區(qū)M0_0的、圖2IA示出的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元0_0_0_0 0_n-l_0_m-l，位于所述字線WL0_0 WL0_n_l和所述輔助位線BL0_0_0 BL0_0_m-l的交點(diǎn)的每一個(gè)，電阻變化元件10的一端與對(duì)應(yīng)的字線連接，電流控制元件20的一端與對(duì)應(yīng)的輔助位線 連接。輔助位線BL0_0_0 BL0_0_m-l分別根據(jù)由選擇控制線驅(qū)動(dòng)電路41所驅(qū)動(dòng)的輔助位線選擇控制信號(hào)SL0，經(jīng)由作為選擇電路S0_0內(nèi)的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l，分別與主位線GBL0_0 GBL0_m_l連接。
另外，在階層方向排列的j個(gè)存儲(chǔ)單元陣列劃區(qū)M0_0 Mj-1_0分別成為如下的階層位線結(jié)構(gòu)，根據(jù)輔助位線選擇控制信號(hào)SLO SLj-Ι，分別與主位線GBL0_0 GBL0_m-1選擇地連接。主位線GBL0_0 GBL0_m-l進(jìn)而分別經(jīng)由圖21B示出的轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l，與數(shù)據(jù)線100選擇地連接。進(jìn)而，其他的存儲(chǔ)單元陣列劃區(qū)M0_1 Mj-l_k_l分別與存儲(chǔ)單元陣列劃區(qū)M0_0 Mj-1_0共用字線來(lái)連接，存儲(chǔ)單元陣列整體具有100 IOk-1的k個(gè)總線寬度的數(shù)據(jù)線。在字線方向排列的k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)對(duì)應(yīng)的k個(gè)寫(xiě)入電路60-0 60-k-l分別經(jīng)由數(shù)據(jù)電路100 IOk-Ι，對(duì)存儲(chǔ)單元供給電阻變化所需要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時(shí)寫(xiě)入中，對(duì)于字線方向的k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)，從選擇控制線驅(qū)動(dòng)電路41輸出輔助位線選擇控制信號(hào)SLO SLj-1以及對(duì)應(yīng)的主位線選擇控制信號(hào)CSO CSm-1，以使激活存儲(chǔ)單元的分層結(jié)構(gòu)的I個(gè)層以及I個(gè)主位線，進(jìn)行k比特的同時(shí)寫(xiě)入。在這里，作為存儲(chǔ)單元陣列的等效電路的例子設(shè)為如下模型:設(shè)為k=18 (字線方向的劃區(qū)數(shù)18)，將選擇字線設(shè)為字線WL0_0，將在選擇字線上均等配置的18個(gè)選擇存儲(chǔ)單元(屬于18個(gè)劃區(qū)的每一個(gè)18個(gè)存儲(chǔ)單元)，通過(guò)字線的布線電阻設(shè)置為對(duì)每?jī)蓚€(gè)存儲(chǔ)單元進(jìn)行管理。在這里，字線從存儲(chǔ)單元陣列的左端以及右端的兩端進(jìn)行驅(qū)動(dòng)。在圖39中示出作為在選擇電路S0_0 S0_k-1的第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0的每一個(gè)溝道寬度WnO Wnl7的最適合的比率的一個(gè)例子。在本實(shí)施方式的特征，相對(duì)于實(shí)施方式1，第一點(diǎn)是在主位線的排列的方向排列了存儲(chǔ)單元陣列的單位的j個(gè)階層位線結(jié)構(gòu)，通過(guò)作為選擇元件的NMOS晶體管，能夠?qū)⒍鄠€(gè)存儲(chǔ)單元陣列劃區(qū)電氣性地分離。另外，第二點(diǎn)在于，相對(duì)于實(shí)施方式I，將字線驅(qū)動(dòng)電路40-1以及存40-2配置在儲(chǔ)單元陣列兩端，從兩側(cè)是驅(qū)動(dòng)字線，換言之，可認(rèn)為是將實(shí)施方式I的存儲(chǔ)單元陣列在左右進(jìn)行鏡像反轉(zhuǎn)，在實(shí)施方式I的存儲(chǔ)單元陣列右側(cè)，追加地配置左右反轉(zhuǎn)的存儲(chǔ)單元陣列的結(jié)構(gòu)。 如上所述，本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置具有:(I)第一寫(xiě)入電路，在將多個(gè)存儲(chǔ)單元中與作為多個(gè)輔助位線中的至少一個(gè)輔助位線的第一輔助位線連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列劃區(qū)時(shí)，對(duì)第一輔助位線施加寫(xiě)入電壓；(2)第二寫(xiě)入電路，在將多個(gè)存儲(chǔ)單元中與作為多個(gè)輔助位線中的至少一個(gè)輔助位線的第二輔助位線連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列劃區(qū)時(shí)，對(duì)第二輔助位線施加寫(xiě)入電壓；
(3)第三寫(xiě)入電路，在將多個(gè)存儲(chǔ)單元中與作為多個(gè)輔助位線中的至少一個(gè)輔助位線的第三輔助位線連接的存儲(chǔ)單元的集合作為第三存儲(chǔ)單元陣列劃區(qū)時(shí)，對(duì)第三輔助位線施加寫(xiě)入電壓；(4)第四寫(xiě)入電路，在將多個(gè)存儲(chǔ)單元中與作為多個(gè)輔助位線中的至少一個(gè)輔助位線的第四輔助位線連接的存儲(chǔ)單元的集合作為第四存儲(chǔ)單元陣列劃區(qū)時(shí)，對(duì)第四輔助位線施加寫(xiě)入電壓；(5)第一選擇電路，將第一寫(xiě)入電路和第一輔助位線中的至少一個(gè)設(shè)為連接或非連接；(6)第二選擇電路，將第二寫(xiě)入電路和第二輔助位線中的至少一個(gè)設(shè)為連接或非連接；(7)第三選擇電路，將第三寫(xiě)入電路和第三輔助位線中的至少一個(gè)設(shè)為連接或非連接；(8)第四選擇電路，將第四寫(xiě)入電路和第四輔助位線中的至少一個(gè)設(shè)為連接或非連接；以及(9)第一字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路40-1)以及第二字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路40-2)，配置在多個(gè)字線的兩端，從兩側(cè)驅(qū)動(dòng)多個(gè)字線。在這里，特征點(diǎn)如下:從第一字線驅(qū)動(dòng)電路(40-1)向第二字線驅(qū)動(dòng)電路(40-2)，第一存儲(chǔ)單元陣列劃區(qū)、第二存儲(chǔ)單元陣列劃區(qū)、第四存儲(chǔ)單元陣列劃區(qū)以及第三存儲(chǔ)單元陣列劃區(qū)以這個(gè)順序被排列，第一存儲(chǔ)單元陣列劃區(qū)以及第二存儲(chǔ)單元陣列劃區(qū)配置在比存儲(chǔ)單元陣列全體的中央靠近第一字線驅(qū)動(dòng)電路側(cè)，第三存儲(chǔ)單元陣列劃區(qū)以及第四存儲(chǔ)單元陣列劃區(qū)被配置在比存儲(chǔ)單元陣列全體的中央靠近第二字線驅(qū)動(dòng)電路側(cè)，在這種情況下，靠近第一字線驅(qū)動(dòng)電路的第一選擇電路在連接第一寫(xiě)入電路和第一輔助位線時(shí)的作為第一選擇電路的電阻的第一導(dǎo)通電阻值，比距離第一字線驅(qū)動(dòng)電路遠(yuǎn)的第二選擇電路在連接第二寫(xiě)入電路和第二輔助位線時(shí)的作為第二選擇電路的電阻的第二導(dǎo)通電阻值大，靠近第二字線驅(qū)動(dòng)電路的第三選擇電路在連接第三寫(xiě)入電路和第三輔助位線時(shí)的作為第三選擇電路的阻抗的第三導(dǎo)通電阻值，比距離第二字線驅(qū)動(dòng)電路遠(yuǎn)的第四選擇電路在連接第四寫(xiě)入電路和第四輔助位線時(shí)的作為第四選擇電路的電阻的第四導(dǎo)通電阻值大。另外，在圖38中沒(méi)有圖示，但選擇電路(S0_0 Sj-1_K_1)也可以分別具有圖37示出的電流限制元件16-2以及17-2?！灿嘘P(guān)低電阻化的等效電路〕圖40示出圖38的存儲(chǔ)單元陣列的等效電路。在存儲(chǔ)單元0_0_0_0 0_0 j7_0的低電阻化時(shí)，對(duì)數(shù)據(jù)電路100 1017分別施加電壓VL (約5V)，對(duì)字線WL0_0從兩端的字線驅(qū)動(dòng)電路40-1以及40_2施加0V。低電阻化電流分別通過(guò)轉(zhuǎn)發(fā)柵TC0_0 TC17_0以及作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0,分別流入18個(gè)選擇存儲(chǔ)單元，收斂于一個(gè)字線WL0_0，伴隨基于布線電阻的電壓下降，流入兩端的第一字線驅(qū)動(dòng)電路40-1以及第二字線驅(qū)動(dòng)電路40-2。此時(shí)，在距離第一字線驅(qū)動(dòng)電路40-1以及第二字線驅(qū)動(dòng)電路40-2遠(yuǎn)的位置、SP，在連接字線中央附近的存儲(chǔ)單元0_0_8_0以及0_0_9_0的節(jié)點(diǎn)附近，到第一字線驅(qū)動(dòng)電路40-1以及第二字線驅(qū)動(dòng)電路40-2`的布線電阻大，同時(shí)重疊由在其他的存儲(chǔ)單元流過(guò)的電流所致的字線WL0_0上的電壓下降，從而使從字線WL0_0上的節(jié)點(diǎn)的OV的電位的浮動(dòng)變得最大。在圖41中示出在各存儲(chǔ)單元的字線的電位的存儲(chǔ)單元位置依存性。另外，在本圖表中將字線的布線電阻RWL設(shè)為11.3 Ω，將應(yīng)流向存儲(chǔ)單元的電流值設(shè)為140 μ A。如該圖表所示，在距離第一字線驅(qū)動(dòng)電路40-1以及第二字線驅(qū)動(dòng)電路40-2遠(yuǎn)的位置、即，字線的中央附近，在字線上的電位的浮動(dòng)變大。之所以字線上的電位的上升率越靠近中央變得越緩慢，是因?yàn)槿鐖D40所示，靠近字線的中央的布線電阻疊加存儲(chǔ)單元電流的數(shù)量減少。因此，為了補(bǔ)償上述字線上的電位的浮動(dòng)，按照每個(gè)劃區(qū)來(lái)進(jìn)行設(shè)定屬于各劃區(qū)的選擇電路的導(dǎo)通電阻，以使隨著距離第一字線驅(qū)動(dòng)電路40-1以及第二來(lái)自字線驅(qū)動(dòng)電路40-2的距離變遠(yuǎn)而低，抑制各劃區(qū)間的存儲(chǔ)單元的寫(xiě)入電流的偏差。進(jìn)而，作為那一種方法，將作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0的每一個(gè)溝道寬度WnO Wnl7設(shè)定為越接近靠近字線驅(qū)動(dòng)電路40-1以及第二字線驅(qū)動(dòng)電路40-2的存儲(chǔ)單元陣列兩端的劃區(qū)越小，換言之，以越接近中央的劃區(qū)變得越大的方式離散地決定。在各位置的NMOS晶體管的電流驅(qū)動(dòng)能力，與同圖中規(guī)定的溝道寬度的比率成比例。另外，圖39示出了的比率是以規(guī)定的字線電阻、存儲(chǔ)單元電流作為前提的一個(gè)例子。當(dāng)然，為了進(jìn)一步抑制存儲(chǔ)單元的寫(xiě)入電流的偏差，即使在各劃區(qū)內(nèi)中，也可以將各選擇元件和轉(zhuǎn)發(fā)柵的導(dǎo)通電阻以隨著第一字線驅(qū)動(dòng)電路40-1以及第二來(lái)自字線驅(qū)動(dòng)電路40-2的距離變遠(yuǎn)而變低的方式來(lái)設(shè)定?！驳碗娮杌瘯r(shí)的工作點(diǎn)〕圖40示出的本發(fā)明的實(shí)施方式3的存儲(chǔ)單元陣列電路的等效電路，是對(duì)有關(guān)圖28示出的實(shí)施方式I的存儲(chǔ)單元陣列電路的等效電路圖在左右進(jìn)行鏡像反轉(zhuǎn)，追加配置了在實(shí)施方式I的等效電路的右側(cè)左右反轉(zhuǎn)的等效電路的結(jié)構(gòu)。因此，可將位于圖40的字線WL0_0的左右端的存儲(chǔ)單元的工作點(diǎn)視為圖28的字線WL0_0的左端的存儲(chǔ)單元的工作點(diǎn)，將圖40的字線WL0_0的中央的存儲(chǔ)單元的工作點(diǎn)視為位于圖28的字線的右端的存儲(chǔ)單元的工作點(diǎn)。在圖42示出在各存儲(chǔ)單元0_0_0_0 0_0_17_0中同時(shí)施加了用于低電阻化的電壓的情況下的、通過(guò)模擬求出流向各存儲(chǔ)單元的低電阻化電流量的結(jié)果。所有NMOS晶體管的溝道寬度Wn作為圖39示出的比率進(jìn)行驗(yàn)證了。如同圖所示，存儲(chǔ)單元電流被抑制為148μΑ 151μΑ的范圍(約2%的差的范圍)，與以往相比，能夠抑制低電阻化時(shí)的電流偏差，實(shí)現(xiàn)穩(wěn)定的電阻變化。如上所述，在本發(fā)明的實(shí)施方式3中，即使在階層型位線構(gòu)成的存儲(chǔ)單元陣列中也能夠應(yīng)用本發(fā)明。另外，通過(guò)從存儲(chǔ)單元陣列兩端驅(qū)動(dòng)字線，與實(shí)施方式I相比，即使在字線長(zhǎng)度較長(zhǎng)的存儲(chǔ)單元陣列中，也能夠減少作為選擇元件的NMOS晶體管的尺寸比的間隙(差的最大)，實(shí)現(xiàn)減少設(shè)計(jì)性上的無(wú) 用空間的結(jié)構(gòu)。本實(shí)施方式的結(jié)構(gòu)用于以下情況:在存儲(chǔ)單元陣列下配置在階層位線結(jié)構(gòu)所需要的輔助位線選擇元件、并抑制因階層化所致的面積增加的情況下，實(shí)現(xiàn)更有效的存儲(chǔ)單元陣列的設(shè)計(jì)。(實(shí)施方式4)〈〈在階層交叉點(diǎn)結(jié)構(gòu)且在主位線并列的方向的離散性的設(shè)定的應(yīng)用>>在圖43中示出成為本發(fā)明的實(shí)施方式4的階層型交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列的電路結(jié)構(gòu)。在本實(shí)施方式中，存儲(chǔ)單元的結(jié)構(gòu)與實(shí)施方式3相同，但不僅考慮字線、也考慮主位線的布線電阻來(lái)決定第一選擇元件的導(dǎo)通電阻值的這點(diǎn)存在不同。本存儲(chǔ)單元陣列具有由第一字線驅(qū)動(dòng)電路40-1所驅(qū)動(dòng)的jXn個(gè)字線WL0_0 WLj-l_n-l、與字線非接觸交叉的j XkXm個(gè)輔助位線BL0_0_0 在輔助位線并列方向(面向圖面的深度方向、即，階層方向)劃分為j個(gè)劃區(qū)，在字線方向(圖左右方向)劃分為k個(gè)劃區(qū)。在多比特同時(shí)寫(xiě)入中，對(duì)于字線方向的k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)，選擇j個(gè)階層存儲(chǔ)單元陣列之一、以及一個(gè)主位線，并進(jìn)行k比特的同時(shí)寫(xiě)入。另外，在同時(shí)進(jìn)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在相同字線上包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元。以存儲(chǔ)單元陣列劃區(qū)M0_0為例進(jìn)行說(shuō)明時(shí)，作為存儲(chǔ)單元陣列劃區(qū)M0_0 Mj_l_k-1的結(jié)構(gòu)如下。存儲(chǔ)單元陣列劃區(qū)M0_0具有η個(gè)字線WL0_0 WL0_n_l、和m個(gè)輔助位線BL0_0_0 BL0_0_m-l。構(gòu)成該存儲(chǔ)單元陣列劃區(qū)M0_0的、圖2IA示出的交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元0_0_0_0 0_n-l_0_m-l位于所述字線WL0_0 WLO_n_l和所述輔助位線BL0_0_0 BL0_0_m-l的交叉點(diǎn)的每一個(gè)，電阻變化元件10的一端與對(duì)應(yīng)的字線連接，電流控制元件20的一端與對(duì)應(yīng)的位線連接。輔助位線BL0_0_m-l根據(jù)由選擇控制線驅(qū)動(dòng)電路41所驅(qū)動(dòng)的輔助位線選擇控制信號(hào)SL0，經(jīng)由作為選擇電路S0_0內(nèi)的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l，與主位線 GBL0_0 GBL0_m_l 連接。另外，在階層方向排列的j個(gè)存儲(chǔ)單元陣列劃區(qū)M0_0 Mj-1_0，根據(jù)輔助位線選擇控制信號(hào)SLO SLj-Ι，成為與主位線GBL0_0 GBL0_m_l選擇地連接的階層位線結(jié)構(gòu)。主位線GBL0_0 GBL0_m-l進(jìn)一步經(jīng)由圖21B示出的轉(zhuǎn)發(fā)柵TC0_0 TC0_m_l，與數(shù)據(jù)電路100選擇地連接。并且，其他的存儲(chǔ)單元陣列劃區(qū)M0_1 Mj-l_k_l分別共用存儲(chǔ)單元陣列劃區(qū)M0_0 Mj-1_0和字線而被連接，存儲(chǔ)單元陣列全體具有100 IOk-1的k個(gè)總線寬度的數(shù)據(jù)線。與在字線方向排列的k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)對(duì)應(yīng)的k個(gè)寫(xiě)入電路60-0 60-k-l分別經(jīng)由數(shù)據(jù)電路100 IOk-Ι，對(duì)存儲(chǔ)單元供給電阻變化所需要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時(shí)寫(xiě)入中，對(duì)于字線方向的k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)，從選擇控制線驅(qū)動(dòng)電路41輸出輔助位線選擇控制信號(hào)SLO SLj-1以及主位線選擇控制信號(hào)CSO CSm-1以使激活在存儲(chǔ)單元的分層結(jié)構(gòu)的一個(gè)層以及一個(gè)主位線，并進(jìn)行k比特的同時(shí)寫(xiě)入。在這里，作為存儲(chǔ)單元陣列的等效電路的例子設(shè)為如下電路模型:設(shè)為k=9 (字線方向的劃區(qū)數(shù)為9)，設(shè)位線排列的方向的劃區(qū)數(shù)j=8，設(shè)選擇字線為字線WL0_0或WL_7_0，設(shè)在各選擇字線上均等配置了的9個(gè)選擇存儲(chǔ)單元(屬于9個(gè)劃區(qū)的每一個(gè)9個(gè)存儲(chǔ)單元)為由字線的布線電阻按照每?jī)蓚€(gè)存儲(chǔ)單元進(jìn)行管理。在這里，字線被從存儲(chǔ)單元陣列的左端進(jìn)行驅(qū)動(dòng)。 在這里，將作為在選擇電路S0_0 Sj_l_k_l的第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0每一個(gè)溝道寬度Wn0_0 Wn7_8的比率如下規(guī)定。ffnb_0 (與字線驅(qū)動(dòng)電路最近的NMOS晶體管的溝道寬度)〈Wnb_l〈...<ffnb_8 (與字線驅(qū)動(dòng)電路最遠(yuǎn)的NMOS晶體管的溝道寬度)，并且Wn0_a(與與入電路最近的NMOS晶體管的溝道寬度)<Wnl_a<...<Wn7_a (與寫(xiě)入電路最遠(yuǎn)的NMOS晶體管的溝道寬度)(其中，a=0 8，b=0 7)。在本實(shí)施方式的特征除了實(shí)施方式I之外，對(duì)于NMOS晶體管TS0_0_0 TSj_l_k-l_m-l,即使按照每個(gè)劃區(qū)根據(jù)距離寫(xiě)入電路60-0 60-k-l的主位線的距離(S卩，考慮主位線的布線電阻)，也能夠離散地調(diào)整該溝道寬度。如上所述，在本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置中，(I)在多個(gè)輔助位線中，包含多個(gè)輔助位線中的至少一個(gè)輔助位線構(gòu)成的第一輔助位線(例如，位線BL0_0_0 BL0_0_m-l)、第二輔助位線(例如，位線BL0_k-l_0 BL0_k-l_m_l )、第三輔助位線(例如，位線BLj-l_0_0 BLj-l_0_m-l)、以及第四輔助位線(例如，位線BLj_l_k_l_0 BLj_1_k-l_m-l), (2)在多個(gè)存儲(chǔ)單元中，包含作為與第一輔助位線連接的存儲(chǔ)單元的集合的第一存儲(chǔ)單元陣列單位(例如，存儲(chǔ)單元陣列劃區(qū)M0_0)、作為與第二輔助位線連接的存儲(chǔ)單元的集合的第二存儲(chǔ)單元陣列單位(例如，存儲(chǔ)單元陣列劃區(qū)M0_k-1)、第三存儲(chǔ)單元陣列劃區(qū)(例如，Mj-1_0)、以及作為與第四輔助位線連接的存儲(chǔ)單元的集合的第四存儲(chǔ)單元陣列劃區(qū)(例如，Mj-l_k-l)。并且，本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置還具有:(3)第一選擇電路(例如，包含NMOS晶體管TS0_0_0 TS0_0_m-l)，對(duì)第一寫(xiě)入電路和第一輔助位線中的至少一個(gè)進(jìn)行連接；第三選擇電路(例如，包含NMOS晶體管TSj-l_0_0 TSj-l_0_m-l)，對(duì)第一寫(xiě)入電路和第三輔助位線中的至少一個(gè)進(jìn)行連接；第二選擇電路(例如，包含NMOS晶體管TS0_k-l_0 TS0_k-l_m-l)，對(duì)第二寫(xiě)入電路和第二輔助位線中的至少一個(gè)進(jìn)行連接；以及第四選擇電路(例如，更加具有包含NMOS晶體管TS TS)，對(duì)第二寫(xiě)入電路和第四輔助位線中的至少一個(gè)進(jìn)行連接。這里，(4)相對(duì)于第一字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路40-1)，第一存儲(chǔ)單元陣列劃區(qū)比第二存儲(chǔ)單元陣列劃區(qū)較近地配置，第三存儲(chǔ)單元陣列單位比第四存儲(chǔ)單元陣列單位較近地配置，(5)相對(duì)于第一寫(xiě)入電路(例如，對(duì)寫(xiě)入電路60-0)，第一存儲(chǔ)單元陣列單位比第三存儲(chǔ)單元陣列單位較近地配置，相對(duì)于第二寫(xiě)入電路(例如，對(duì)寫(xiě)入電路60-k-l )，第二存儲(chǔ)單元陣列單位比第四存儲(chǔ)單元陣列單位較近地配置，在這種情況下，(6)作為在第一選擇電路連接第一寫(xiě)入電路和第一輔助位線時(shí)的第一選擇電路的電阻的第一導(dǎo)通電阻值，比作為在第二選擇電路連接第二寫(xiě)入電路和第二輔助位線時(shí)的第二選擇電路的電阻的第二導(dǎo)通電阻值大，作為在第三選擇電路連接第一寫(xiě)入電路和第三輔助位線時(shí)的第三選擇電路的電阻的第三導(dǎo)通電阻值，比作為在第四選擇電路連接第二寫(xiě)入電路和第四輔助位線時(shí)的第四選擇電路的電阻的第四導(dǎo)通電阻值大。同時(shí)，(7)作為在第一選擇電路連接第一寫(xiě)入電路和第一輔助位線時(shí)的第一選擇電路的電阻的第一導(dǎo)通電阻值，比作為在第三選擇電路連接第一寫(xiě)入電路和第三輔助位線時(shí)的第三選擇電路的電阻的第三導(dǎo)通電阻值大，作為在第二選擇電路連接第二寫(xiě)入電路和第二輔助位線時(shí)的第二選擇電路的電阻的第二導(dǎo)通電阻值，比作為在第四選擇電路連接第二寫(xiě)入電路和第四輔助位線時(shí)的第四選擇電路的電阻的第四導(dǎo)通電阻值大。在這里，特征點(diǎn)是，除了實(shí)施方式I的特征之外，還有(I)第三導(dǎo)通電阻值比第一導(dǎo)通電阻值小，且(2)第四導(dǎo)通電阻值比第二導(dǎo)通電阻值小。即，對(duì)在主位線的布線電阻所致的電壓下降進(jìn)行補(bǔ)償。 〔有關(guān)低電阻化的等效電路〕在圖44A中示出圖43的存儲(chǔ)單元陣列的與寫(xiě)入電路60_0 60_k_l最近的第一階層的存儲(chǔ)單元陣列劃區(qū)M0_0 M0_8涉及的低電阻化時(shí)的等效電路。另外，在圖44B中示出距離寫(xiě)入電路60-0 60-k-l最遠(yuǎn)的第8階層的存儲(chǔ)單元陣列劃區(qū)M7_0 M7_8涉及的低電阻化時(shí)的等效電路。在低電阻化時(shí)，雙方一起對(duì)數(shù)據(jù)線100 108施加電壓VL (例如約5V)，例如對(duì)選擇字線WL0_0或WL7_0例如施加OV。流向存儲(chǔ)單元的電流經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8_0、NM0S晶體管TS0_0_0 TS0_8_0、或者TS7_0_0 TS7_8_0，分別流入9個(gè)選擇存儲(chǔ)單元，收斂于一個(gè)字線WL0_0或WL7_0，一邊伴隨布線電阻所致的電壓下降，一邊流入兩端的字線驅(qū)動(dòng)電路。此時(shí)，在距離字線驅(qū)動(dòng)電路40-1遠(yuǎn)的字線的右端附近的存儲(chǔ)單元0_0_8_0中，通過(guò)到字線驅(qū)動(dòng)電路40-1的字線的布線電阻大，同時(shí)重疊由在其他的存儲(chǔ)單元流過(guò)的電流所致的電壓下降，從而使從OV的電位的浮動(dòng)變得最大。同時(shí)，在距離寫(xiě)入電路60-0 60-8最遠(yuǎn)的主位線的上端附近與主位線選擇地連接的存儲(chǔ)單元7_0_0_0 7_0_8_0中，到轉(zhuǎn)發(fā)柵TC0_0 TC8_0的主位線GBL0_0 GBL8_0的布線電阻RBL較大，從數(shù)據(jù)線施加電壓VL (約5V)的電位的下降變得最大。因此，為了對(duì)在上述字線的電位的浮動(dòng)、以及在數(shù)據(jù)線(主位線)的電位的下降進(jìn)行補(bǔ)償，越接近靠近字線驅(qū)動(dòng)電路40-1的存儲(chǔ)單元陣列的左端的劃區(qū)越使作為第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0的每一個(gè)溝道寬度Wn0_0 Wn7_8減小，換言之，為了越靠近右端的劃區(qū)越使作為第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0的每一個(gè)溝道寬度Wn0_0 Wn7_8變大，且越接近靠近寫(xiě)入電路60-0 60_8的存儲(chǔ)單元陣列下端的劃區(qū)越小，換言之，以越靠近上端的劃區(qū)變得越大的方式離散地進(jìn)行規(guī)定。在各位置的NMOS晶體管的電流驅(qū)動(dòng)能力與規(guī)定的溝道寬度的比率成比例。〔低電阻化時(shí)的工作點(diǎn)〕在圖44A以及圖44B示出的本發(fā)明的實(shí)施方式4的存儲(chǔ)單元陣列電路的等效電路中，進(jìn)行工作以使對(duì)數(shù)據(jù)電路100 108施加的電壓VL (約5V)減少由圖28示出的實(shí)施方式I的存儲(chǔ)單元陣列電路的等效電路圖示出的字線的布線電阻所致的電壓下降量和主位線的布線電阻所致的電壓下降量的電壓總和量。因此，本實(shí)施方式，在圖30示出的實(shí)施方式I的工作點(diǎn)中，對(duì)于接近字線驅(qū)動(dòng)電路40-1以及寫(xiě)入電路60-0 60-8的存儲(chǔ)單元陣列的劃區(qū)M0_0的IV特性Ml，成為向左偏移上述電壓總和量的IV特性M5。在這里，規(guī)定NMOS晶體管TS0_0_0 TS7_8_0每一個(gè)溝道寬度Wn0_0 Wn7_8的比率，以使與選擇元件的IV特性TSLl和特性Ml相交點(diǎn)Al相同電流值的點(diǎn)A5成為與特性M5相交的IV特性TSL5的斜率對(duì)應(yīng)的溝道寬度。這樣，在本發(fā) 明的實(shí)施方式4中，用于不僅補(bǔ)償字線、也補(bǔ)償主位線的布線電阻所致的電壓下降的、選擇元件的導(dǎo)通電阻的調(diào)整成為可能，并能更高精度地抑制與起因于字線以及主位線的布線電阻的存儲(chǔ)單元陣列內(nèi)的位置相依存的存儲(chǔ)單元的電阻狀態(tài)的偏差。(實(shí)施方式5) 對(duì)ITlR結(jié)構(gòu)的應(yīng)用>>在圖45示出作為本發(fā)明的實(shí)施方式5的ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列的電路結(jié)構(gòu)。本存儲(chǔ)單元陣列具有由源極線驅(qū)動(dòng)電路42-1從存儲(chǔ)單元陣列的左端驅(qū)動(dòng)的η個(gè)源極線XLO XLn-1、由字線驅(qū)動(dòng)電路40所驅(qū)動(dòng)的η個(gè)字線WLO WLn-1、以及與字線和源極線非接觸地交叉的kXm個(gè)位線BL0_0 BLk-l_m_l，在字線方向被分割為k個(gè)劃區(qū)。字線WLO WLn-1分別被輸入作為選擇元件的NMOS晶體管TS0_0_0 TSn_l_k_l_m-1的柵極端子。位線BL0_0 BLk-1jn-1經(jīng)由所述NMOS晶體管，分別與電阻變化元件0_0_0 的下部電極選擇地連接。電阻變化元件的上部電極與源極線XLO XLn-1連接。并且，m個(gè)位線BL0_0 分別經(jīng)由圖2IB示出的轉(zhuǎn)發(fā)柵TC0_0 TCk_l_m-1,與數(shù)據(jù)線100 IOk-1選擇地連接。與k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)對(duì)應(yīng)的k個(gè)寫(xiě)入電路60-0 60-k-l，分別經(jīng)由數(shù)據(jù)電路100 IOk-1，對(duì)存儲(chǔ)單元供給電阻變化所需要的電壓。根據(jù)這樣的構(gòu)成，在多比特同時(shí)寫(xiě)入中，對(duì)于k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)，從字線驅(qū)動(dòng)電路40驅(qū)動(dòng)字線WLO WLn-1，并且從選擇控制線驅(qū)動(dòng)電路41輸出主位線選擇控制信號(hào)CSO CSm-1，以使將一個(gè)存儲(chǔ)單元以及一個(gè)位線激活，進(jìn)行k比特的同時(shí)寫(xiě)入。另外，在同時(shí)地進(jìn)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在同樣的字線上包含有以數(shù)據(jù)存儲(chǔ)作為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元。在這里，作為存儲(chǔ)單元陣列的等效電路的例子設(shè)為如下的電路模型:設(shè)為k=9 (存儲(chǔ)器陣列劃區(qū)數(shù)是9)，將選擇字線設(shè)為字線WL0，將選擇源極線設(shè)為源極線XL0，將與選擇源極線連接的9個(gè)選擇存儲(chǔ)單元(屬于9個(gè)存儲(chǔ)器陣列劃區(qū)的每一個(gè)9個(gè)選擇存儲(chǔ)單元)通過(guò)源極線的布線電阻按照每?jī)蓚€(gè)存儲(chǔ)單元進(jìn)行管理。源極線從存儲(chǔ)單元陣列的左端驅(qū)動(dòng)。在這里，作為一個(gè)例子，將作為各存儲(chǔ)單元的選擇元件的NMOS晶體管TS0_0_0 TS0_8_0的每一個(gè)溝道寬度WnO Wn8的比率設(shè)定為WnO、Wnl〈Wn2、Wn3〈Wn4、Wn5〈Wn6、Wn7〈Wn8。在這里，作為各存儲(chǔ)器陣列劃區(qū)內(nèi)的m個(gè)選擇元件的NMOS晶體管的溝道寬度設(shè)為相同。另外，也可以在各劃區(qū)單位以距離源極線驅(qū)動(dòng)電路越遠(yuǎn)該導(dǎo)通電阻變得越小的方式來(lái)調(diào)整選擇電路(轉(zhuǎn)發(fā)柵TC0_0 TCk-l_m-l)的導(dǎo)通電阻，來(lái)代替調(diào)整選擇元件的導(dǎo)通電阻。在本實(shí)施方式的特征是在ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列中應(yīng)用對(duì)于交叉點(diǎn)結(jié)構(gòu)敘述了的實(shí)施方式I的內(nèi)容。如上所述，在本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置，作為特征的結(jié)構(gòu)要素，具有:多個(gè)位線BL0_0 BLk-1jn-1、與這些多個(gè)位線BL0_0 交叉的多個(gè)字線WLO WLn-1以及多個(gè)源極線XLO XLn-1、多個(gè)存儲(chǔ)單元0_0_0 n-l_k-l_m_l、第一寫(xiě)入電路(例如，寫(xiě)入電路60-0 )、第二寫(xiě)入電路(例如，寫(xiě)入電路60-k-1)、第一選擇電路(例如，轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l)、第二選擇電路(例如，轉(zhuǎn)發(fā)柵TCk-1J) TCk-l_m_l)、第一源極線驅(qū)動(dòng)電路(源極線驅(qū)動(dòng)電路42-1)、以及字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路40)。 多個(gè)存儲(chǔ)單元被配置在多個(gè)位線和多個(gè)源極線的交叉點(diǎn)，包含由多個(gè)字線的每一個(gè)控制導(dǎo)通和截止的選擇元件TS0_0_0 TSn-l_k-l_m-l和電阻變化元件0_0_0 n_l_k-l_m-l來(lái)構(gòu)成，并在第一電阻狀態(tài)(例如，低電阻狀態(tài))以及第二電阻狀態(tài)(例如，高電阻狀態(tài))的至少兩個(gè)電阻狀態(tài)可逆地變化。第一寫(xiě)入電路(例如，寫(xiě)入電路60-0)是如下的電路:將在多個(gè)存儲(chǔ)單元中、作為與多個(gè)位線中的至少一個(gè)位線的第一位線(例如，位線BL0_0 BL0_m-l)連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列單位時(shí)，對(duì)第一位線施加寫(xiě)入電壓。第二寫(xiě)入電路(例如，寫(xiě)入電路60-k-l)是如下電路:將在多個(gè)存儲(chǔ)單元中、作為與多個(gè)位線中的第一位線不同的至少一個(gè)位線的第二位線(例如，位線BLk-l_0 BLk-l_m-1)連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列單位時(shí),對(duì)第二位線施加寫(xiě)入電壓。第一選擇電路(例如,轉(zhuǎn)發(fā)柵TC0_0 TC0_m_l)是對(duì)第一寫(xiě)入電路和第一位線中的至少一個(gè)設(shè)為連接或非連接的電路。第二選擇電路(例如，轉(zhuǎn)發(fā)柵TCk-l_0 TCk-l_m-l)是對(duì)第二寫(xiě)入電路和第二位線中的至少一個(gè)進(jìn)行連接或非連接的電路。第一源極線驅(qū)動(dòng)電路(源極線驅(qū)動(dòng)電路42-1)是驅(qū)動(dòng)多個(gè)源極線的電路。字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路40)是選擇地驅(qū)動(dòng)多個(gè)字線的電路。
在這里，在多個(gè)存儲(chǔ)單元中包含以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元、和不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元。并且，第一寫(xiě)入電路以及第二寫(xiě)入電路分別對(duì)第一位線以及第二位線同時(shí)施加寫(xiě)入電壓。此時(shí)，在由第一寫(xiě)入電路以及第二寫(xiě)入電路同時(shí)進(jìn)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在同樣的字線上包含以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元。在這里，特征點(diǎn)如下:(I)相對(duì)于第一源極線驅(qū)動(dòng)電路，第一存儲(chǔ)單元陣列單位比第二存儲(chǔ)單元陣列單位較近地配置，并且，(2)第一存儲(chǔ)單元陣列單位中包含的作為選擇元件的第一選擇元件(例如，NMOS晶體管TS0_0_0 TSn-l_0_m-l的)的作為導(dǎo)通狀態(tài)的電阻值的第一導(dǎo)通電阻值，比在第二存儲(chǔ)單元陣列單位中包含的作為選擇元件的第二選擇元件(例如，NMOS晶體管TS0_k-l_0 TSn-l_k-l_m-l)的作為導(dǎo)通狀態(tài)的電阻值的第二導(dǎo)通電阻值大。在具有這樣的結(jié)構(gòu)的本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置中，如圖46的流程圖所示，進(jìn)行以下的多比特同時(shí)寫(xiě)入。即，通過(guò)選擇控制線驅(qū)動(dòng)電路41輸出主位線選擇控制信號(hào)，對(duì)于多個(gè)存儲(chǔ)單元陣列單位的每一個(gè)選擇一個(gè)位線(S11)。第一源極線驅(qū)動(dòng)電路(源極線驅(qū)動(dòng)電路42-1)，選擇地驅(qū)動(dòng)多個(gè)源極線的同時(shí)，多個(gè)寫(xiě)入電路(寫(xiě)入電路60-0 60-k-l)分別對(duì)被選擇 的位線(例如，位線BL0_0，…，BLk_l_0)同時(shí)施加寫(xiě)入電壓
(S12)。并且，在最后，字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路40)，通過(guò)在多個(gè)字線中選擇地驅(qū)動(dòng)與第一源極線驅(qū)動(dòng)電路(源極線驅(qū)動(dòng)電路42-1)驅(qū)動(dòng)的源極線對(duì)應(yīng)的字線(S13 )，從而對(duì)多個(gè)存儲(chǔ)單元陣列單位的每一個(gè)包含的存儲(chǔ)單元進(jìn)行同時(shí)地寫(xiě)入?！灿嘘P(guān)低電阻化的等效電路〕在圖47中示出圖45的存儲(chǔ)單元陣列的等效電路。在低電阻化時(shí)，對(duì)數(shù)據(jù)電路100 108施加電壓VL，對(duì)源極線XLO施加OV。流向電阻變化元件0_0_0 0_8_0的電流通過(guò)轉(zhuǎn)發(fā)柵TC0_0 TC8_0、以及NMOS晶體管TS0_0_0 TS0_8_0流入9個(gè)電阻變化元件，并收斂于一個(gè)源極線XL0，一邊伴隨布線電阻所致的電壓下降，一邊流入左端的源極線驅(qū)動(dòng)電路42-1。此時(shí)，在距離源極線驅(qū)動(dòng)電路42-1遠(yuǎn)的源極線的右端附近的存儲(chǔ)單元0_8_0中，到源極線驅(qū)動(dòng)電路42-1的布線電阻大，同時(shí)重疊由在其他的存儲(chǔ)單元流過(guò)的電流所致的電壓下降，從而使從OV的電位的浮動(dòng)變得最大。因此，為了補(bǔ)償在上述源極線的電位的浮動(dòng)，使作為選擇元件的NMOS晶體管TS0_0_0 TS0_8_0的每一個(gè)溝道寬度WnO Wn8的比率在越接近靠近源極線驅(qū)動(dòng)電路42-1的存儲(chǔ)單元陣列的左端的劃區(qū)越小，換言之，以越靠近右端的劃區(qū)越大的方式離散地決定。在各位置的NMOS晶體管的電流驅(qū)動(dòng)能力與上述溝道寬度的比率成比例?！驳碗娮杌瘯r(shí)的工作點(diǎn)〕在圖48中示出在本發(fā)明的實(shí)施方式5的、有代表性的位置的存儲(chǔ)單元的工作點(diǎn)。在該圖中圖示存儲(chǔ)單元陣列的左端以及右端的兩個(gè)位置。另外，在本圖中，對(duì)于圖8示出的電阻變化元件的低電阻化以及高電阻化的工作點(diǎn)的圖表，僅提取了有關(guān)低電阻化的左側(cè)的象限來(lái)進(jìn)行圖示。另外，對(duì)于在圖48的電阻變化元件的IV特性Rl以及R2，僅提取示出從經(jīng)由在圖8示出的點(diǎn)AO的高電阻狀態(tài)向低電阻狀態(tài)變遷的上側(cè)的特性線來(lái)進(jìn)行圖示。I)在存儲(chǔ)單元陣列的左端
在存儲(chǔ)單元陣列的左端，存儲(chǔ)單元0_0_0以及0_1_01V的特性Rl、NMOS晶體管TS0_0_0以及TS0_1_0的IV特性TSLl在交叉點(diǎn)Al平衡，流向存儲(chǔ)單元的電流變成約140 μ A的存儲(chǔ)單元電流。2)在存儲(chǔ)單元陣列的右端在存儲(chǔ)單元陣列的右端，在存儲(chǔ)單元0_8_0，通過(guò)在源極線XL0_0的布線電阻的電壓下降，使在源極線的電位浮起。因此，在圖48中，存儲(chǔ)單元0_8_0的IV特性對(duì)于特性Rl表現(xiàn)為電壓下降量向左移動(dòng)的特性R2。另一方面，NMOS晶體管TS0_8_0的溝道寬度，因?yàn)楸萅MOS晶體管TS0_0_0以及TS0_1_0的溝道寬度較大地設(shè)定，所以該IV特性成為更陡峭的特性TSL2。在存儲(chǔ)單元陣列的右端，特性R2和特性TSL2相交的點(diǎn)A2成為工作點(diǎn)，但在源極線的電位的浮動(dòng)因NMOS晶體管的驅(qū)動(dòng)能力增加而被補(bǔ)償，如同圖所示，可將存儲(chǔ)單元電流以在存儲(chǔ)單元陣列兩端成為相同值的方式進(jìn)行調(diào)整。如上所述，在本發(fā)明的實(shí)施方式5中，對(duì)于ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列，通過(guò)在存儲(chǔ)單元陣列的位置(距離源極線驅(qū)動(dòng)電路42-1的距離)來(lái)調(diào)整作為與電阻變化元件直接連結(jié)的選擇元件的NMOS晶體管的電流能力，從而能夠抑制與起因于源極線的布線電阻的存儲(chǔ)單元的位置相依存的電阻狀態(tài)的偏差。(實(shí)施方式6) 對(duì)ITlR結(jié)構(gòu)源極線兩側(cè)驅(qū)動(dòng)的應(yīng)用>>在圖49中，作為本發(fā)明的實(shí)施方式6，示出對(duì)于ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列從兩側(cè)驅(qū)動(dòng)字線的電路結(jié)構(gòu)。

本存儲(chǔ)單元陣列具有源極線驅(qū)動(dòng)電路42-1以及由42-2從存儲(chǔ)單元陣列兩側(cè)驅(qū)動(dòng)的η個(gè)源極線XLO XLn-1、由字線驅(qū)動(dòng)電路40所驅(qū)動(dòng)的η個(gè)字線WLO WLn-1、以及與字線以及源極線非接觸交叉的kXm個(gè)位線BL0_0 BLk-1jn-1，在字線方向被劃分為k個(gè)劃區(qū)。字線WLO WLn-1被輸入到作為選擇元件的NMOS晶體管TS0_0_0 TSn_l_k_l_m-1的柵極端子，位線BL0_0 BLk-1jn-1經(jīng)由所述NMOS晶體管，與電阻變化元件0_0_0 n-l_k-l_m-l的下部電極選擇地連接。電阻變化元件的上部電極與源極線XLO XLn-1連接。進(jìn)而，m個(gè)位線BL0_0 分別經(jīng)由圖21B示出的作為第二選擇元件的轉(zhuǎn)發(fā)柵TC0_0 TCk-l_m-l與數(shù)據(jù)線100 IOk-1選擇地連接。k個(gè)存儲(chǔ)單元陣列劃區(qū)的各自對(duì)應(yīng)的k個(gè)寫(xiě)入電路60-0 60-k-l分別經(jīng)由數(shù)據(jù)線100 IOk-1，對(duì)存儲(chǔ)單元供給電阻變化所需要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時(shí)寫(xiě)入時(shí)，對(duì)于k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)從字線驅(qū)動(dòng)電路40驅(qū)動(dòng)字線WLO WLn-1的同時(shí)，從選擇控制線驅(qū)動(dòng)電路41輸出主位線選擇控制信號(hào)CSO CSm-1以使激活一個(gè)存儲(chǔ)單元以及一個(gè)位線，進(jìn)行k比特的同時(shí)寫(xiě)入。另外，在同時(shí)進(jìn)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在同樣的字線上包含以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元。在這里，作為存儲(chǔ)單元陣列的等效電路的例子設(shè)為如下電路模型:設(shè)為k=18 (劃區(qū)數(shù)18)、將選擇字線設(shè)為字線WL0、將選擇源極線設(shè)為源極線XL0、將與選擇源極線連接的18個(gè)選擇存儲(chǔ)單元(屬于18個(gè)劃區(qū)的每一個(gè)18個(gè)存儲(chǔ)單元)，通過(guò)源極線的布線電阻按照每?jī)蓚€(gè)存儲(chǔ)單元進(jìn)行管理。源極線被從存儲(chǔ)單元陣列兩端驅(qū)動(dòng)。在這里，作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0的各個(gè)溝道寬度WnO Wnl7 的比率，例如規(guī)定為:Wn0、Wnl、Wnl6、Wnl7〈Wn2、Wn3、Wnl4、Wnl5〈Wn4、Wn5、Wnl2、Wn 13<ffn6、Wn7、Wn 10、Wn11<Wn8、Wn9。本實(shí)施方式的特征，對(duì)于有關(guān)ITlR結(jié)構(gòu)而敘述了的實(shí)施方式5，在存儲(chǔ)單元陣列的兩端配置源極線驅(qū)動(dòng)電路42-1以及42-2，從兩側(cè)驅(qū)動(dòng)源極線，換言之，可認(rèn)為是將實(shí)施方式5的存儲(chǔ)單元陣列在左右進(jìn)行鏡像反轉(zhuǎn)，而在實(shí)施方式5的存儲(chǔ)單元陣列的右側(cè)追加配置左右反轉(zhuǎn)的存儲(chǔ)單元陣列的結(jié)構(gòu)。如上所述，本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置具有:(I)第一寫(xiě)入電路，在將多個(gè)存儲(chǔ)單元中與作為多個(gè)位線中的至少一個(gè)位線的第一位線連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列單位時(shí)，對(duì)第一位線施加寫(xiě)入電壓；第二寫(xiě)入電路，在將多個(gè)存儲(chǔ)單元中與作為多個(gè)位線中的至少一個(gè)位線的第二位線連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列單位時(shí)，對(duì)第二位線施加寫(xiě)入電壓；第三寫(xiě)入電路，在將與多個(gè)位線中作為至少一個(gè)位線的第三位線連接的存儲(chǔ)單元的集合作為第三存儲(chǔ)單元陣列單位時(shí)，對(duì)第三位線施加寫(xiě)入電壓；第四寫(xiě)入電路，在將與多個(gè)位線中的作為至少一個(gè)位線的第四位線連接的存儲(chǔ)單元的集合作為第四存儲(chǔ)單元陣列單位時(shí)，對(duì)第四位線施加寫(xiě)入電壓；(2)第一選擇電路，將第一寫(xiě)入電路和第一位線中的至少一個(gè)設(shè)為連接或非連接；第二選擇電路，將第二寫(xiě)入電路和第二位線中的至少一個(gè)設(shè)為連接或非連接；第三選擇電路，將第三寫(xiě)入電路和第三位線中的至少一個(gè)設(shè)為連接或非連接；第四選擇電路，將第四寫(xiě)入電路和第四位線中的至少一個(gè)設(shè)為連接或非連接；以及(3 )第一源極線驅(qū)動(dòng)電路(源極線驅(qū)動(dòng)電路42-1)以及第二源極線驅(qū)動(dòng)電路(源極線驅(qū)動(dòng)電路42-2)，驅(qū)動(dòng)多個(gè)源極線，第一源極線驅(qū)動(dòng)電路以及第二源極線驅(qū)動(dòng)電路分別配置在多個(gè)相同源極線的兩側(cè)。在這里，特征點(diǎn)如下:從第一源極線驅(qū)動(dòng)電路(例如，從源極線驅(qū)動(dòng)電路42-1)向第二源極線驅(qū)動(dòng)電路(例如，源極線驅(qū)動(dòng)電路42-2)，第一存儲(chǔ)單元陣列單位、第二存儲(chǔ)單元陣列單位、第四存儲(chǔ) 單元陣列單位、以及第三存儲(chǔ)單元陣列單位以這個(gè)順序被排列，在這種情況下，靠近第一源極線驅(qū)動(dòng)電路的第一存儲(chǔ)單元陣列單位中包含的作為選擇元件的第一選擇元件的作為導(dǎo)通狀態(tài)的電阻的第一導(dǎo)通電阻值，比在距離第一源極線驅(qū)動(dòng)電路遠(yuǎn)的第二存儲(chǔ)單元陣列單位中包含的作為選擇元件的第二選擇元件的作為導(dǎo)通狀態(tài)的電阻值的第二導(dǎo)通電阻值大，在靠近第二源極線驅(qū)動(dòng)電路的第三存儲(chǔ)單元陣列單位中包含的作為選擇元件的第三選擇元件的作為導(dǎo)通狀態(tài)的電阻值的第三導(dǎo)通電阻值，比距離第二源極線驅(qū)動(dòng)電路遠(yuǎn)的第四存儲(chǔ)單元陣列單位中包含的作為選擇元件的第四選擇元件的作為導(dǎo)通狀態(tài)的電阻值的第四導(dǎo)通電阻值大?！灿嘘P(guān)低電阻化的等效電路〕在本發(fā)明的實(shí)施方式3中，也如交叉點(diǎn)結(jié)構(gòu)的例所述，由實(shí)施方式6示出的源極線的兩側(cè)驅(qū)動(dòng)的等效電路成為與作為一側(cè)驅(qū)動(dòng)的實(shí)施方式5的等效電路的鏡像反轉(zhuǎn)的組合。此時(shí)，在距離源極線驅(qū)動(dòng)電路42-1以及42-2遠(yuǎn)的位置、S卩，在源極線中央附近的存儲(chǔ)單元0_8_0、0_9_0，到源極線驅(qū)動(dòng)電路42-1以及42-2的布線電阻較大，并且疊加由在其他的存儲(chǔ)單元流過(guò)的電流所致的電壓下降，從而從OV的電位的浮動(dòng)變得最大。因此，為了補(bǔ)償在上述源極線的電位的浮動(dòng)，將作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0各個(gè)溝道寬度WnO Wnl7的比率設(shè)置為越接近靠近源極線驅(qū)動(dòng)電路42-1以及42-2的存儲(chǔ)單元陣列兩端的劃區(qū)越小，換言之，以越靠近中央的劃區(qū)變得越大的方式離散地決定。在各位置的NMOS晶體管的電流驅(qū)動(dòng)能力與上述溝道寬度的比率成比例?！驳碗娮杌臅r(shí)候的工作點(diǎn)〕在本發(fā)明的實(shí)施方式6的存儲(chǔ)單元陣列中，可將位于源極線XLO的左右端的存儲(chǔ)單元的工作點(diǎn)視作圖48的源極線XLO的左端的存儲(chǔ)單元的工作點(diǎn)，將源極線XLO的中央的存儲(chǔ)單元的工作點(diǎn)視作在圖48的源極線的右端存儲(chǔ)單元的工作點(diǎn)。因此，與本發(fā)明的實(shí)施方式5的情況相同，存儲(chǔ)單元電流被抑制在規(guī)定的范圍，與以往情況相比，能夠抑制低電阻化時(shí)的電流偏差，實(shí)現(xiàn)穩(wěn)定的電阻變化。另外，通過(guò)從存儲(chǔ)單元陣列兩端驅(qū)動(dòng)源極線，與實(shí)施方式5比較，即使在源極線長(zhǎng)度較長(zhǎng)的存儲(chǔ)單元陣列中，也能夠減少作為選擇元件的NMOS晶體管的尺寸比的間隙(差的最大)，實(shí)現(xiàn)無(wú)用空間少的結(jié)構(gòu)。(實(shí)施方式7) 對(duì)在ITlR結(jié)構(gòu)且位線并列的方向的離散地設(shè)定的應(yīng)用>>在圖50示出成為本發(fā)明的實(shí)施方式7的ITlR結(jié)構(gòu)的存儲(chǔ)單元陣列的電路結(jié)構(gòu)。本存儲(chǔ)單元陣列具有:由源極線驅(qū)動(dòng)電路42-1所驅(qū)動(dòng)的η個(gè)源極線XLO XLn-1、由字線驅(qū)動(dòng)電路40所驅(qū)動(dòng)的η個(gè)字線WLO WLn-1、以及與字線以及源極線非接觸地交叉的kXm個(gè)位線BL0_0 BLk-1jn-1，本存儲(chǔ)單元陣列在字線方向被劃分為k個(gè)劃區(qū)。字線WLO WLn-1分別被輸入到作為選擇元件的NMOS晶體管TS0_0_0 TSn_l_k-l_m-l的柵極端子。位線BL0_0 BLk-1jn-1經(jīng)由所述NMOS晶體管分別與電阻變化元件0_0_0 的下部電極選擇地連接。`電阻變化元件的上部電極與源極線XLO XLn-1連接。并且，m個(gè)位線BL0_0 BLk-l_m_l分別經(jīng)由圖21B示出的作為第二選擇元件的轉(zhuǎn)發(fā)柵TC0_0 TCk-l_m-l，與數(shù)據(jù)電路100 IOk-1選擇地連接。與k個(gè)存儲(chǔ)單元陣列劃區(qū)(存儲(chǔ)單元單位)的每一個(gè)對(duì)應(yīng)的k個(gè)寫(xiě)入電路60-0 60-k-l，分別經(jīng)由數(shù)據(jù)線100 IOk-Ι，對(duì)存儲(chǔ)單元供給電阻變化所需要的電壓。根據(jù)這樣的構(gòu)成，在多比特同時(shí)寫(xiě)入時(shí)，對(duì)于k個(gè)存儲(chǔ)單元陣列劃區(qū)的每一個(gè)，從字線驅(qū)動(dòng)電路40驅(qū)動(dòng)字線WLO WLn-1、同時(shí)從選擇控制線驅(qū)動(dòng)電路41輸出主位線選擇控制信號(hào)CSO CSm-1，以使對(duì)一個(gè)存儲(chǔ)單元以及一個(gè)位線進(jìn)行激活，進(jìn)行k比特的同時(shí)寫(xiě)入。另外，在同時(shí)進(jìn)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在同樣的字線上包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單
J Li ο在這里，作為存儲(chǔ)單元陣列的等效電路的例設(shè)為如下電路模型:設(shè)為k=9 (劃區(qū)數(shù)為9)、設(shè)為源極線&字線數(shù)n=8、選擇字線WLO或WL7設(shè)為選擇源極線XLO或XL7、將在各選擇源線上均等地配置的9個(gè)選擇存儲(chǔ)單元(分別屬于9個(gè)劃區(qū)的9個(gè)存儲(chǔ)單元)通過(guò)源極線的布線電阻按照每?jī)蓚€(gè)存儲(chǔ)單元進(jìn)行管理。在這里，源極線被從存儲(chǔ)單元陣列的左端進(jìn)行驅(qū)動(dòng)。在這里，對(duì)作為第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0的各個(gè)溝道寬度Wn0_0 Wn7_9比率進(jìn)行如下規(guī)定。Wnb_0〈Wnb_l〈...〈Wnb_8,且，
WnO_a<ffnl_a<...<Wn7_a(其中，a=0 8, b=0 7)在本實(shí)施方式的特征，除了實(shí)施方式5的特征之外，有關(guān)NMOS晶體管TS0_0_0 TSn-l_k-l_m-l，在各存儲(chǔ)器陣列劃區(qū)內(nèi)，即使根據(jù)距離寫(xiě)入電路60-0 60-k-l的距離，也能夠離散地調(diào)制該溝道寬度。如上所述，在本實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置中，(I)在多個(gè)位線中包含:包含于第一存儲(chǔ)器陣列劃區(qū)、與第一寫(xiě)入電路連接的第一位線，以及包含于第二存儲(chǔ)器陣列劃區(qū)、與所述第二寫(xiě)入電路連接的第二位線，(2)多個(gè)存儲(chǔ)單元包含:作為與第一位線連接、包含于與第一存儲(chǔ)器陣列劃區(qū)的作為存儲(chǔ)單元的集合的第一存儲(chǔ)單元陣列單位以及第三存儲(chǔ)單元陣列單位，以及作為與第二位線連接、包含于第二存儲(chǔ)器陣列劃區(qū)的作為存儲(chǔ)單元的集合的第二存儲(chǔ)單元陣列單位以及第四存儲(chǔ)單元陣列單位。在這里，(3)相對(duì)于第一源極線驅(qū)動(dòng)電路(源極線驅(qū)動(dòng)電路42-1 )，第一存儲(chǔ)單元陣列單位比第二存儲(chǔ)單元陣列單位較近地配置，第三存儲(chǔ)單元陣列單位比第四存儲(chǔ)單元陣列單位較近地配置，(4)相對(duì)于第一寫(xiě)入電路，第一存儲(chǔ)單元陣列單位比第三存儲(chǔ)單元陣列單位較近地配置，相對(duì)于第二寫(xiě)入電路，第二存儲(chǔ)單元陣列單位比第四存儲(chǔ)單元陣列單位較近地配置，(5)在第一存儲(chǔ)單元陣列單位中包含的作為選擇元件的第一選擇元件的導(dǎo)通狀態(tài)的電阻值的第一導(dǎo)通電阻值比第二存儲(chǔ)單元陣列單位中包含的作為選擇元件的第二選擇元件的作為導(dǎo)通狀態(tài)的電阻值的第二導(dǎo)通電阻值大，在第三存儲(chǔ)單元陣列單位中包含的作為選擇元件的第三選擇元件的作為導(dǎo)通狀態(tài)的電阻值的第三導(dǎo)通電阻值，比在第四存儲(chǔ)單元陣列單位中包含的作為選擇元件的第四選擇元件的作為導(dǎo)通狀態(tài)的電阻值的第四導(dǎo)通電阻值大，(6)第一存儲(chǔ)單元陣列單位中包含的第一選擇元件的導(dǎo)通電阻值比第三存儲(chǔ)單元陣列單位中包含的第三選擇元件的導(dǎo)通電阻值大，在第二存儲(chǔ)單元陣列單位中包含的作為選擇元件的第二選擇元件的作為導(dǎo)通狀態(tài)的電阻值的第二導(dǎo)通電阻值，比在第四存儲(chǔ)單元陣列單位中包含的作為選擇元件的第四選擇元件的作為導(dǎo)通狀態(tài)的電阻值的第四導(dǎo)通電阻值大。 在這里，特征點(diǎn)是除了實(shí)施方式5的特征之外還具有:(1)靠近第一寫(xiě)入電路的第一選擇元件的導(dǎo)通電阻值比距離第一寫(xiě)入電路遠(yuǎn)的第三選擇元件的導(dǎo)通電阻值大，并且(2)靠近第二寫(xiě)入電路的第二選擇元件的導(dǎo)通電阻值比距離第二寫(xiě)入電路遠(yuǎn)的第四選擇元件的導(dǎo)通電阻值大。即，對(duì)因在位線的布線電阻所致的電壓下降進(jìn)行補(bǔ)償?！灿嘘P(guān)低電阻化的等效電路〕在圖51A示出有關(guān)圖50存儲(chǔ)單元陣列的、有關(guān)寫(xiě)入電路60-0 60-k-l最近的電阻變化元件0_0_0 0_8_0的低電阻化時(shí)的等效電路。另外，在圖51B中示出有關(guān)距離寫(xiě)入電路60-0 60-k-l最遠(yuǎn)的電阻變化元件7_0_0 7_8_0的低電阻化時(shí)的等效電路。在低電阻化時(shí)，雙方一起對(duì)數(shù)據(jù)線100 108施加電壓VL，對(duì)選擇源極線XLO或XL7施加OV。流向電阻變化元件的電流經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8_0、NM0S晶體管TS0_0_0 TS0_8_0、或者TS7_0_0 TS7_8_0，分別流入9個(gè)選擇存儲(chǔ)單元，收斂于一個(gè)源極線XLO或XL7，一邊伴隨布線電阻所致的電壓下降，一邊流入兩端的源極線驅(qū)動(dòng)電路。此時(shí)，在距離源極線驅(qū)動(dòng)電路42-1遠(yuǎn)的源極線的右端附近的電阻變化元件0_8_0或7_8_0中，通過(guò)到源極線驅(qū)動(dòng)電路42-1的源極線的布線電阻大，并且重疊由在其他的存儲(chǔ)單元流過(guò)的電流所致的電壓下降，從而使從OV的電位的浮動(dòng)變得最大。同時(shí)，在距離寫(xiě)入電路60-0 60-8最遠(yuǎn)的位線上端附近被選擇地連接的電阻變化元件7_0_0 7_8_0中，到轉(zhuǎn)發(fā)柵TC0_0 TC8_0的位線BL0_0 BL8_0的布線電阻RBL較大，從數(shù)據(jù)線施加電壓VL的電位的下降變得最大。因此，為了補(bǔ)償在上述源極線的電位的浮動(dòng)以及在數(shù)據(jù)線(位線)的電位的下降，將作為第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0的各個(gè)溝道寬度Wn0_0 Wn7_8設(shè)置為越接近靠近源極線驅(qū)動(dòng)電路42-1的存儲(chǔ)單元陣列的左端的劃區(qū)越小，換句話說(shuō)，越靠近右端的劃區(qū)變得越大，同時(shí)，越靠近寫(xiě)入電路60-0 60-k-l的存儲(chǔ)單元陣列的下端電阻變化元件越小，換句話說(shuō)，以越靠近上端的電阻變化元件變得越大的方式離散地決定。在各位置的NMOS晶體管的電流驅(qū)動(dòng)能力與規(guī)定的溝道寬度的比率成比例。〔低電阻化的時(shí)候的工作點(diǎn)〕在圖51A以及圖51B示出的本發(fā)明的實(shí)施方式7的存儲(chǔ)單元陣列電路的等效電路中，進(jìn)行工作以使對(duì)數(shù)據(jù)電路100 108施加的電壓VL減少由圖48示出的實(shí)施方式5的存儲(chǔ)單元陣列電路的等效電路圖示出的字線的布線電阻所致的電壓下降量和主位線的布線電阻所致的電壓下降量的電壓總和量。因此，在本實(shí)施方式中，在圖48示出的實(shí)施方式5的工作點(diǎn)，對(duì)于源極線驅(qū)動(dòng)電路42-1以及靠近寫(xiě)入電路60-0 60-k-l的電阻變化元件0_0_0的IV特性Rl，成為向左偏移上述電壓總和量的IV特性R2。在這里，為了使在與第一選擇元件的IV特性TSLl和特性Rl相交點(diǎn)Al相同電流值的點(diǎn)A2成為與特性R2相交的IV特性TSL2的斜率對(duì)應(yīng)的溝道寬度，規(guī)定NMOS晶體管TS0_0_0 TS7_8_0各個(gè)溝道寬度Wn0_0 Wn7_8的比率。

這樣，在本發(fā)明的實(shí)施方式7中，能夠調(diào)整用于補(bǔ)償位線的布線電阻所致的電壓下降的、第一選擇元件的導(dǎo)通電阻，能夠高精度地抑制與起因于源極線以及位線的布線電阻的存儲(chǔ)單元陣列內(nèi)的位置相依存的存儲(chǔ)單元的電阻狀態(tài)的偏差。另外，在實(shí)施方式5 7中，對(duì)將串聯(lián)連接的電阻變化元件連接到源極線、將NMOS晶體管連接到位線的存儲(chǔ)單元結(jié)構(gòu)進(jìn)行說(shuō)明，但即使在將電阻變化元件連接到位線、將NMOS晶體管連接到源極線的存儲(chǔ)單元結(jié)構(gòu)也有效。另外，在上述了的全部的實(shí)施方式中，作為選擇元件的NMOS晶體管以及PMOS晶體管的電流驅(qū)動(dòng)能力離散地設(shè)定為規(guī)定的比率之后，此次說(shuō)明的溝道寬度以外，即使調(diào)整溝道長(zhǎng)度，或溝道寬度以及溝道長(zhǎng)度的雙者，也能預(yù)料到同樣的效果。以上，本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置，其選擇電路的導(dǎo)通電阻值的計(jì)數(shù)方法以及其寫(xiě)入方法基于實(shí)施方式I 7進(jìn)行說(shuō)明，但本發(fā)明不限于這些的實(shí)施方式。只要不脫離本發(fā)明的宗旨，在本實(shí)施方式實(shí)施本領(lǐng)域技術(shù)人員想出的各種變形的情況、或?qū)υ诓煌膶?shí)施方式的結(jié)構(gòu)要素進(jìn)行組合而得到的形態(tài)也包含于本發(fā)明。例如，在上述實(shí)施方式中，作為構(gòu)成存儲(chǔ)單元的存儲(chǔ)元件，使用了電阻變化元件，但本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置可適用于具有包含所有種類的電阻變化型存儲(chǔ)元件的存儲(chǔ)單元的電阻變化型非易失性存儲(chǔ)裝置。在這里，作為電阻變化型存儲(chǔ)元件的有代表性的東西，存在MRAM (Magnetic Random Access Memory:磁性存儲(chǔ)器)、PRAM(Phase Change Random Access Memory:相變存儲(chǔ)器)、ReRAM (Resistec Random AccessMemory:電阻變化存儲(chǔ)器；電阻變化兀件)、SPRAM(Spin Transfer Torque Random AccessMemory:自轉(zhuǎn)注入存儲(chǔ)器)、CBRAM (Conductive Bridge Random Access Memory:導(dǎo)電橋隨機(jī)存取存儲(chǔ)器)等。另外，在上述實(shí)施方式的電阻變化型非易失性存儲(chǔ)裝置，具有進(jìn)行k比特的同時(shí)寫(xiě)入的功能，不過(guò)，本發(fā)明涉及的電阻變化型非易失性存儲(chǔ)裝置，不需要經(jīng)常進(jìn)行k比特的同時(shí)寫(xiě)入，也可以根據(jù)必要進(jìn)行小于k的比特?cái)?shù)(例如，I比特)同時(shí)寫(xiě)入。產(chǎn)業(yè)上的利用可能性本發(fā)明作為交叉點(diǎn)結(jié)構(gòu)的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲(chǔ)裝置使用，特別是作為如下的非易失性存儲(chǔ)裝置使用:該非易失性存儲(chǔ)裝置為在寫(xiě)入動(dòng)作時(shí)，對(duì)與一個(gè)選擇字線或源極線連接的多個(gè)選擇存儲(chǔ)單元同時(shí)進(jìn)行寫(xiě)入的電路，抑制有關(guān)低電阻化時(shí)的存儲(chǔ)單元電流的同時(shí)寫(xiě)入對(duì)象的選擇存儲(chǔ)單元間的偏差，以更簡(jiǎn)單省面積的電路、布局結(jié)構(gòu)、簡(jiǎn)便的過(guò)程中實(shí)現(xiàn)低電阻狀態(tài)的特性的穩(wěn)定化，具有以低成本、穩(wěn)定的存儲(chǔ)單元寫(xiě)入特性的非易失性存儲(chǔ)裝置。標(biāo)號(hào)說(shuō)明1交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元陣列10電阻變化元件11上部電極(第三電極)12第二電阻變化層

13第一電阻變化層14下部電極15選擇晶體管16-1，16-2，16-3，16-4NM0S 晶體管17-1，17-2PM0S 晶體管18邏輯反轉(zhuǎn)柵29電流控制元件21上部電極(第二電極)22電流控制層23下部電極(第一電極)31 33，36，37 通孔34，35 觸點(diǎn)40，40-1，40-2字線驅(qū)動(dòng)電路41選擇控制線驅(qū)動(dòng)電路42-1，42-2源極線驅(qū)動(dòng)電路51交叉點(diǎn)結(jié)構(gòu)的存儲(chǔ)單元52，52a、52b 字線53，53 a，53b，53c 位線551T1R結(jié)構(gòu)的存儲(chǔ)單元60-0 60-k-l 寫(xiě)入電路70上部布線(字線或源極線)
71下部布線(位線)71 a上層布線(位線)73下部布線74，75 布線層76多晶硅布線(字線)M0_0 Mj-l_k_l多個(gè)存儲(chǔ)單元陣列劃區(qū)S0_0 Sj-l_k_l多個(gè)選擇電路0_0_0_0 j-l_n-l_k-l_m_l交叉點(diǎn)結(jié)構(gòu)存儲(chǔ)單元陣列的多個(gè)存儲(chǔ)單元0_0_0 n-l_k-l_m_llTlR結(jié)構(gòu)存儲(chǔ)單元陣列的多個(gè)電阻變化元件TS0_0_0 TSj-l_k-l_m-l，TS0_0_0 TSn-l_k-l_m_l 多個(gè)第一選擇元件(NMOS晶體管)TC0_0 TCk-l_m-l多個(gè)第二選擇元件(轉(zhuǎn)發(fā)柵)BL0_0_0 BLj-l_k-l_m_l 多個(gè)輔助位線GBL0_0 GBLk-l_m_l 多個(gè)主位線WL0_0 WLj-l_n_l 多個(gè)字線

SLO SLj-1，SL0_0 SLj_l_0，SL0_1 SLj_l_l多個(gè)輔助位線選擇控制線(輔助位線選擇控制信號(hào))XLO XLn-1 源極線CSO CSm-1多個(gè)主位線選擇控制線(主位線選擇控制信號(hào))100 IOk-1多個(gè)數(shù)據(jù)電路ffn, WnO Wnk-1多個(gè)NMOS選擇元件的溝道寬度f(wàn)fp, WpO Wpk-1多個(gè)PMOS選擇元件的溝道寬度
權(quán)利要求
1.一種電阻變化型非易失性存儲(chǔ)裝置，其特征在于，具有: 多個(gè)位線； 與所述多個(gè)位線交叉的多個(gè)字線； 多個(gè)存儲(chǔ)單元，被配置在所述多個(gè)位線和所述多個(gè)字線的交點(diǎn)，至少包含電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個(gè)電阻狀態(tài)可逆地變化； 第一寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第一位線連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第一位線施加寫(xiě)入電壓； 第二寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的所述第一位線不同的至少一個(gè)位線的第二位線連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第二位線施加寫(xiě)入電壓； 第一選擇電路，將所述第一寫(xiě)入電路和所述第一位線中的至少一個(gè)設(shè)為連接或非連接； 第二選擇電路，將所述第二寫(xiě)入電路和所述第二位線中的至少一個(gè)設(shè)為連接或非連接；以及 第一字線驅(qū)動(dòng)電路，對(duì)所述多個(gè)字線選擇地驅(qū)動(dòng)， 在所述多個(gè)存儲(chǔ)單元中，包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元， 所述第一寫(xiě)入電路以及第 二寫(xiě)入電路，分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓， 在通過(guò)所述第一寫(xiě)入電路以及第二寫(xiě)入電路同時(shí)執(zhí)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元， 相對(duì)于所述第一字線驅(qū)動(dòng)電路，所述第一存儲(chǔ)單元陣列單位比所述第二存儲(chǔ)單元陣列單位較近地配置， 在所述第一選擇電路連接所述第一寫(xiě)入電路和所述第一位線時(shí)的作為所述第一選擇電路的電阻值的第一導(dǎo)通電阻值，比在所述第二選擇電路連接所述第二寫(xiě)入電路和所述第二位線時(shí)的作為所述第二選擇電路的電阻值的第二導(dǎo)通電阻值大。
2.如權(quán)利要求1所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于， 所述第一電阻狀態(tài)的所述存儲(chǔ)單元的電阻值，比所述第二電阻狀態(tài)的所述存儲(chǔ)單元的電阻值小， 在所述第一存儲(chǔ)單元陣列單位內(nèi)的第一存儲(chǔ)單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時(shí)，將流入所述第一存儲(chǔ)單元的最大電流設(shè)定為第一低電阻化電流值，在所述第二存儲(chǔ)單元陣列單位內(nèi)的第二存儲(chǔ)單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時(shí)，在將流向所述第二存儲(chǔ)單元的最大的電流設(shè)定為第二低電阻化電流值時(shí)，所述第一導(dǎo)通電阻值被設(shè)定為比所述第二導(dǎo)通電阻值大，以使所述第一低電阻化電流值與所述第二低電阻化電流值大體相等。
3.如權(quán)利要求2所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于， 所述第一選擇電路以及第二選擇電路由NMOS晶體管或PMOS晶體管構(gòu)成，第一電流方向和第二電流方向反向，其中，所述第一電流方向是在所述存儲(chǔ)單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時(shí)，流向所述第一選擇電路以及第二選擇電路的電流的方向；所述第二電流方向是在所述存儲(chǔ)單元從所述第一電阻狀態(tài)變遷到所述第二電阻狀態(tài)時(shí)流向所述第一選擇電路以及第二選擇電路的電流的方向， 所述第一選擇電路以及第二選擇電路以與所述第二電流方向相比在所述第一電流方向上基板偏壓效應(yīng)變大這樣的位置關(guān)系與所述存儲(chǔ)單元連接。
4.如權(quán)利要求1 3的任一項(xiàng)所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于， 構(gòu)成所述第一選擇電路的晶體管的溝道寬度比構(gòu)成所述第二選擇電路的晶體管的溝道寬度小。
5.如權(quán)利要求1 4的任一項(xiàng)所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于， 所述第一位線以及第二位線形成于同樣的層， 在所述多個(gè)位線中包含第三位線以及第四位線，該第三位線以及第四位線形成在與形成有所述第一位線以及第二位線的層不同的層，并且由所述多個(gè)位線中的至少一個(gè)位線構(gòu)成， 在所述多個(gè)存儲(chǔ)單元中包含有第三存儲(chǔ)單元陣列單位和第四存儲(chǔ)單元陣列單位，所述第三存儲(chǔ)單元陣列單位是與所述第三位線連接的存儲(chǔ)單元的集合，所述第四存儲(chǔ)單元陣列單位是與所述第四位線連接的存儲(chǔ)單元的集合， 所述電阻變化型非易失性存儲(chǔ)裝置還具有: 第三選擇電路，對(duì)所述第一寫(xiě)入電路和所述第三位線中的至少一個(gè)進(jìn)行連接；以及 第四選擇電路，對(duì)所述第二寫(xiě)入電路和所述第四位線中的至少一個(gè)進(jìn)行連接， 在所述第一存儲(chǔ)單元陣列單位以及第二存儲(chǔ)單元陣列單位中，在電流從所述字線經(jīng)由所述存儲(chǔ)單元流向所述位線時(shí)，所述存儲(chǔ)單元與所述字線以及所述位線連接，以使變遷到更高的電阻狀態(tài)，并且，在所述第三存儲(chǔ)單元陣列單位以及第四存儲(chǔ)單元陣列單位中，電流從所述位線經(jīng)由所述存儲(chǔ)單元流向所述字線時(shí)，所述存儲(chǔ)單元與所述字線以及所述位線連接以使變遷到高的電阻狀態(tài)， 所述第一選擇電路以及第二選擇電路由NMOS晶體管構(gòu)成，并且，所述第三選擇電路以及第四選擇電路由PMOS晶體管構(gòu)成， 相對(duì)于所述第一字線驅(qū)動(dòng)電路，所述第三存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置， 第三導(dǎo)通電阻值比第四導(dǎo)通電阻值大，其中，所述第三導(dǎo)通電阻值是在所述第三選擇電路連接所述第一寫(xiě)入電路和所述第三位線時(shí)的所述第三選擇電路的電阻值，所述第四導(dǎo)通電阻值是在所述第四選擇電路連接所述第二寫(xiě)入電路和所述第四位線時(shí)的所述第四選擇電路的電阻值。
6.如權(quán)利要求1 4的任一項(xiàng)所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于， 在所述多個(gè)位線中包含第三位線以及第四位線，該第三位線以及第四位線由所述多個(gè)位線中的至少一個(gè)位線構(gòu)成， 在所述多個(gè)存儲(chǔ)單元中包含第三存儲(chǔ)單元陣列單位和第四存儲(chǔ)單元陣列單位，其中，所述第三存儲(chǔ)單元陣列單位是與所述第三位線連接的存儲(chǔ)單元的集合，所述第四存儲(chǔ)單元陣列單位是與所述第四位線連接的存儲(chǔ)單元的集合，所述電阻變化型非易失性存儲(chǔ)裝置還具有: 第三選擇電路，對(duì)所述第一寫(xiě)入電路和所述第三位線中的至少一個(gè)進(jìn)行連接；以及 第四選擇電路，對(duì)所述第二寫(xiě)入電路和所述第四位線中的至少一個(gè)進(jìn)行連接， 相對(duì)于所述第一字線驅(qū)動(dòng)電路，所述第三存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置， 相對(duì)于所述第一寫(xiě)入電路，所述第一存儲(chǔ)單元陣列單位比所述第三存儲(chǔ)單元陣列單位較近地配置， 相對(duì)于所述第二寫(xiě)入電路，所述第二存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置， 第三導(dǎo)通電阻值比第四導(dǎo)通電阻值大，所述第三導(dǎo)通電阻值是所述第三選擇電路連接所述第一寫(xiě)入電路和所述第三位線時(shí)的所述第三選擇電路的電阻值，所述第四導(dǎo)通電阻值是所述第四選擇電路連接所述第二寫(xiě)入電路和所述第四位線時(shí)的所述第四選擇電路的電阻值， 所述第三導(dǎo)通電阻值比所述第一導(dǎo)通電阻值小， 所述第四導(dǎo)通電阻 值比所述第二導(dǎo)通電阻值小。
7.如權(quán)利要求1 4的任一項(xiàng)所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于，還具有: 第三寫(xiě)入電路，將在所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第三位線連接的存儲(chǔ)單元的集合作為第三存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第三位線施加寫(xiě)入電壓； 第四寫(xiě)入電路，將在所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第四位線連接的存儲(chǔ)單元的集合作為第四存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第四位線施加寫(xiě)入電壓； 第三選擇電路，將所述第三寫(xiě)入電路和所述第三位線中的至少一個(gè)設(shè)為連接或非連接; 第四選擇電路，將所述第四寫(xiě)入電路和所述第四位線中的至少一個(gè)設(shè)為連接或非連接；以及 第二字線驅(qū)動(dòng)電路，驅(qū)動(dòng)所述多個(gè)字線， 從所述第一字線驅(qū)動(dòng)電路向所述第二字線驅(qū)動(dòng)電路，將所述第一存儲(chǔ)單元陣列單位、第二存儲(chǔ)單元陣列單位、第四存儲(chǔ)單元陣列單位以及第三存儲(chǔ)單元陣列單位以這個(gè)順序進(jìn)行排列， 第三導(dǎo)通電阻值比第四導(dǎo)通電阻值大，其中，所述第三導(dǎo)通電阻值是在所述第三選擇電路連接所述第三寫(xiě)入電路和所述第三位線時(shí)的所述第三選擇電路的電阻，所述第四導(dǎo)通電阻值是在所述第四選擇電路連接所述第四寫(xiě)入電路和所述第四位線時(shí)的所述第四選擇電路的電阻。
8.如權(quán)利要求1 7的任一項(xiàng)所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于， 所述第一選擇電路以及第二選擇電路的每一個(gè)由位線選擇開(kāi)關(guān)元件和電流限制元件構(gòu)成，其中， 所述位線選擇開(kāi)關(guān)元件，向?qū)?yīng)的位線施加寫(xiě)入電壓；所述電流限制元件，與所述位線選擇開(kāi)關(guān)元件串聯(lián)連接，與由NMOS晶體管構(gòu)成的N型電流限制元件和由PMOS晶體管構(gòu)成的P型電流限制元件并聯(lián)連接， 所述N型電流限制元件和所述P型電流限制元件以一方導(dǎo)通時(shí)，另一方截止的方式被選擇導(dǎo)通， 構(gòu)成所述第一選擇電路的所述N型電流限制元件以及P型電流限制元件中成為導(dǎo)通一方的導(dǎo)通電阻值比構(gòu)成所述第二選擇電路的所述N型電流限制元件以及P型電流限制元件中的成為導(dǎo)通的一方的導(dǎo)通電阻值大。
9.如權(quán)利要求1 8的任一項(xiàng)所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于， 所述多個(gè)存儲(chǔ)單元的每一個(gè)，將所述電阻變化元件、以及具有非線性的電流電壓特性的電流控制元件串聯(lián)連接而構(gòu)成。
10.一種電阻變化型非易失性存儲(chǔ)裝置的選擇電路的導(dǎo)通電阻值的計(jì)算方法，其特征在于， 在具有共同連接多個(gè)字線并從字線驅(qū)動(dòng)電路順序地配置的k個(gè)存儲(chǔ)單元陣列單位的電阻變化型非易失性存儲(chǔ)裝置中，將由所述存儲(chǔ)單元陣列單位劃分的(k-1)個(gè)劃區(qū)的每個(gè)的所述字線的布線電阻設(shè)為RWL，將在與字線驅(qū)動(dòng)電路最近的第一存儲(chǔ)單元陣列單位中作為選擇的存儲(chǔ)單元的選擇存儲(chǔ)單元和寫(xiě)入電路連接的第I個(gè)選擇電路的導(dǎo)通電阻設(shè)為R(1)，所述選擇存儲(chǔ)單元從第二電阻狀態(tài)變遷到電阻值更小的第一電阻狀態(tài)時(shí)，在對(duì)流向所述選擇存儲(chǔ)單元的電流進(jìn)行將第一低電阻化電流值設(shè)為IO的設(shè)定的情況下， 至少使用所述IO和所述RWL的積、和所述變量h，來(lái)對(duì)從所述字線驅(qū)動(dòng)電路到第h個(gè)存儲(chǔ)單元陣列單位為止的、作為各字線的每個(gè)劃區(qū)的電壓下降量總和的所述字線的電壓下降量VW (h)進(jìn)行計(jì)算，至少使用所述10、所述R (I)、以及所述VW (h)，來(lái)對(duì)將在第h個(gè)存儲(chǔ)單元陣列單位所選擇的存儲(chǔ)單元和寫(xiě)入電路進(jìn)行連接的第h個(gè)選擇電路的導(dǎo)通電阻R (h)進(jìn)行計(jì)算，由此設(shè)定與第I個(gè) 第k個(gè)存儲(chǔ)單元陣列單位對(duì)應(yīng)的第I個(gè) 第k個(gè)選擇電路的導(dǎo)通電阻值以使與第I個(gè) 第k個(gè)存儲(chǔ)單元陣列單位對(duì)應(yīng)的第I個(gè) 第k個(gè)低電阻化電流值大體相等，其中I <h<k。
11.如權(quán)利要求10所述的電阻變化型非易失性存儲(chǔ)裝置的選擇電路的導(dǎo)通電阻值的計(jì)算方法，其特征在于， 將所述k設(shè)為5， 將所述第I個(gè) 第5個(gè)選擇電路的每一個(gè)導(dǎo)通電阻值的倒數(shù)的比分別規(guī)定為以0.81、0.88,0.94,0.98、1.00作為中心的±0.04的范圍內(nèi)。
12.—種電阻變化型非易失性存儲(chǔ)元件的寫(xiě)入方法，是權(quán)利要求1 9的任一項(xiàng)所述的電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法， 所述第一字線驅(qū)動(dòng)電路選擇地驅(qū)動(dòng)所述多個(gè)字線， 所述第一寫(xiě)入電路以及第二寫(xiě)入電路分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，從而對(duì)所述第一存儲(chǔ)單元陣列單位以及第二存儲(chǔ)單元陣列單位的每一個(gè)所包含的第一存儲(chǔ)單元以及第二存儲(chǔ)單元同時(shí)進(jìn)行寫(xiě)入。
13.—種電阻變化型非易失性存儲(chǔ)裝置，其特征在于，具有: 多個(gè)位線； 與所述多個(gè)位線交叉的多個(gè)字線以及多個(gè)源極線；多個(gè)存儲(chǔ)單元，配置在所述多個(gè)位線和所述多個(gè)源極線的交點(diǎn)，包含由所述多個(gè)字線的每一個(gè)控制導(dǎo)通以及截止的選擇元件和電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個(gè)電阻狀態(tài)可逆地變化； 第一寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第一位線連接的存儲(chǔ)單元的集合作為第一存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第一位線施加寫(xiě)入電壓； 第二寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的所述第一位線不同的至少一個(gè)位線的第二位線連接的存儲(chǔ)單元的集合作為第二存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第二位線施加寫(xiě)入電壓； 第一選擇電路，將所述第一寫(xiě)入電路和所述第一位線中的至少一個(gè)設(shè)為連接或非連接； 第二選擇電路， 將所述第二寫(xiě)入電路和所述第二位線中的至少一個(gè)設(shè)為連接或非連接； 第一源極線驅(qū)動(dòng)電路，驅(qū)動(dòng)所述多個(gè)源極線；以及 字線驅(qū)動(dòng)電路，選擇地驅(qū)動(dòng)所述多個(gè)字線， 在所述多個(gè)存儲(chǔ)單元中，包含以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元和不以數(shù)據(jù)存儲(chǔ)為目的的存儲(chǔ)單元， 所述第一寫(xiě)入電路以及第二寫(xiě)入電路，分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓， 在由所述第一寫(xiě)入電路以及第二寫(xiě)入電路同時(shí)執(zhí)行寫(xiě)入的多個(gè)存儲(chǔ)單元的寫(xiě)入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單元和不以所述數(shù)據(jù)存儲(chǔ)作為目的存儲(chǔ)單兀， 相對(duì)于所述第一源極線驅(qū)動(dòng)電路，所述第一存儲(chǔ)單元陣列單位比所述第二存儲(chǔ)單元陣列單位較近地配置， 第一導(dǎo)通電阻值比第二導(dǎo)通電阻值大，其中，所述第一導(dǎo)通電阻值是所述第一存儲(chǔ)單元陣列單位包含的作為所述選擇元件的第一選擇元件的導(dǎo)通狀態(tài)的電阻值，所述第二導(dǎo)通電阻值是在所述第二存儲(chǔ)單元陣列單位中包含的作為所述選擇元件的第二選擇元件的的導(dǎo)通狀態(tài)的電阻值。
14.如權(quán)利要求13所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于，還具有: 第三寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第三位線連接的存儲(chǔ)單元的集合作為第三存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第三位線施加寫(xiě)入電壓； 第四寫(xiě)入電路，在將所述多個(gè)存儲(chǔ)單元中與作為所述多個(gè)位線中的至少一個(gè)位線的第四位線連接的存儲(chǔ)單元的集合作為第四存儲(chǔ)單元陣列單位時(shí)，對(duì)所述第四位線施加寫(xiě)入電壓； 第三選擇電路，將所述第三寫(xiě)入電路和所述第三位線中的至少一個(gè)設(shè)為連接或非連接; 第四選擇電路，將所述第四寫(xiě)入電路和所述第四位線中的至少一個(gè)設(shè)為連接或非連接；以及第二源極線驅(qū)動(dòng)電路，驅(qū)動(dòng)所述多個(gè)源極線， 從所述第一源極線驅(qū)動(dòng)電路向第二源極線驅(qū)動(dòng)電路，所述第一存儲(chǔ)單元陣列單位、第二存儲(chǔ)單元陣列單位、第四存儲(chǔ)單元陣列單位、以及第三存儲(chǔ)單元陣列單位以這個(gè)順序被排列， 第三導(dǎo)通電阻值比第四導(dǎo)通電阻值大，其中，所述第三導(dǎo)通電阻值是所述第三存儲(chǔ)單元陣列單位包含的作為所述選擇元件的第三選擇元件的導(dǎo)通狀態(tài)的電阻值，所述第四導(dǎo)通電阻值是在所述第四存儲(chǔ)單元陣列單位中包含的作為所述選擇元件的第四選擇元件的的導(dǎo)通狀態(tài)的電阻值。
15.如權(quán)利要求13所述的電阻變化型非易失性存儲(chǔ)裝置，其特征在于， 在所述多個(gè)存儲(chǔ)單元中，包含:第三存儲(chǔ)單元陣列單位，作為與所述第一位線連接的存儲(chǔ)單元的集合；第四存儲(chǔ)單元陣列單位，與所述第二位線連接，作為所述多個(gè)源極線和所述多個(gè)字線與所述第三存儲(chǔ)單元陣列單位共同連接的存儲(chǔ)單元的集合， 所述電阻變化型非易失性存儲(chǔ)裝置， 相對(duì)于所述第一源極線驅(qū)動(dòng)電路，所述第三存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置， 相對(duì)于所述第一寫(xiě)入電路，所述第一存儲(chǔ)單元陣列單位比所述第三存儲(chǔ)單元陣列單位較近地配置， 相對(duì)于所述第二寫(xiě)入電路，所述第二存儲(chǔ)單元陣列單位比所述第四存儲(chǔ)單元陣列單位較近地配置， 第三導(dǎo)通電阻值比第四導(dǎo)通電阻值大，其中，所述第三導(dǎo)通電阻值是所述第三存儲(chǔ)單元陣列單位包含的作為所述選擇元件的第三選擇元件的導(dǎo)通狀態(tài)的電阻值，所述第四導(dǎo)通電阻值是在所述第四存儲(chǔ)單元陣列單位中包含的作為所述選擇元件的第四選擇元件的導(dǎo)通狀態(tài)的電阻值， 所述第一導(dǎo)通電阻值比所述第三導(dǎo)通電阻值大， 所述第二導(dǎo)通電阻值比所述第四導(dǎo)通電阻值大。
16.一種權(quán)利要求13 15的任一項(xiàng)所記載的電阻變化型非易失性存儲(chǔ)裝置的寫(xiě)入方法， 所述第一源極線驅(qū)動(dòng)電路，選擇地驅(qū)動(dòng)所述多個(gè)源極線， 所述字線驅(qū)動(dòng)電路在所述多個(gè)字線中選擇地驅(qū)動(dòng)與所述第一源極線驅(qū)動(dòng)電路驅(qū)動(dòng)的源極線對(duì)應(yīng)的字線， 所述第一寫(xiě)入電路以及第二寫(xiě)入電路分別對(duì)所述第一位線以及第二位線同時(shí)施加寫(xiě)入電壓，從而對(duì)所述第一存儲(chǔ)單元陣列單位以及第二存儲(chǔ)單元陣列單位的每一個(gè)所包含的第一存儲(chǔ)單元以及第二存儲(chǔ)單元同時(shí)進(jìn)行寫(xiě) 入。
全文摘要
本發(fā)明提供一種在用于寫(xiě)入速度改善的多比特同時(shí)寫(xiě)入中，實(shí)現(xiàn)減少存儲(chǔ)單元的位置的偏差的寫(xiě)入的電阻變化型非易失性存儲(chǔ)裝置。該電阻變化型非易失性存儲(chǔ)裝置具有多個(gè)位線、多個(gè)字線、多個(gè)存儲(chǔ)單元、第一寫(xiě)入電路(例如，寫(xiě)入電路(60-0))、第二寫(xiě)入電路(例如，寫(xiě)入電路(60-k-1))、第一選擇電路(例如，選擇電路(S0_0))、第二選擇電路(例如，選擇電路(S0_k-1))、以及第一字線驅(qū)動(dòng)電路(字線驅(qū)動(dòng)電路(40-1))；其中，構(gòu)成第一選擇電路(例如，構(gòu)成選擇電路(S0_0)的NMOS晶體管(TS0_0_0～TS0_0_m-1))導(dǎo)通電阻值比第二選擇電路(例如，構(gòu)成選擇電路(S0_k-1)的NMOS晶體管(TS0_k-1_0～TS0_k-1_m-1))的導(dǎo)通電阻值大。
文檔編號(hào)G11C13/00GK103229244SQ20128000385
公開(kāi)日2013年7月31日 申請(qǐng)日期2012年11月26日 優(yōu)先權(quán)日2011年11月29日
發(fā)明者川原昭文, 東亮太郎, 島川一彥, 田邊浩平 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社