具有雙柵預充電和解碼晶體管的讀出放大器的制造方法
【專利摘要】本發(fā)明涉及一種讀出放大器，用于讀出并放大儲存在存儲器單元中的數(shù)據(jù)，所述讀出放大器在位線(BL)和互補于第一位線的參考位線(/BL)之間進行連接，并且包括：讀出電路(SC)，讀出電路(SC)能夠提供指示儲存在存儲器單元內(nèi)的數(shù)據(jù)的輸出；以及預充電和解碼電路(PDC)，預充電和解碼電路(PDC)包括在預充電操作期間用于給第一位線和第二位線預充電，并且在讀取操作期間用于將由讀出電路提供的輸出傳輸至數(shù)據(jù)線(LIO，/LIO)的成對的雙柵晶體管(T5、T6)。
【專利說明】具有雙柵預充電和解碼晶體管的讀出放大器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般涉及半導體存儲器，比如動態(tài)隨機存取存儲器(DRAM)，并且更具體地，涉及用于讀出并放大儲存在存儲器單元陣列的多個存儲器單元中的數(shù)據(jù)的讀出放大器。
【背景技術(shù)】
[0002]基本上，DRAM為將以二進制形式的數(shù)據(jù)(例如，“I”或“O”)存儲在大量單元中的集成電路。數(shù)據(jù)作為在位于單元中的電容器上的電荷存儲在單元中。通常地，高邏輯電平大約等于電源電壓，并且低邏輯電平大約等于接地。
[0003]常規(guī)DRAM的單元布置在陣列中，以便能夠?qū)ぶ凡⒃L問單獨的單元。陣列能夠被認為是單元的行和列。每一行都包括利用共同控制信號的使在行上的單元互連的字線。類似地，每一列都包括在每一行內(nèi)聯(lián)接到最多一個單元的位線。因此，字和位線能夠得以控制以便單獨地訪問陣列的每個單元。
[0004]為了從單元中讀取數(shù)據(jù)，通過選擇與單元相關(guān)聯(lián)的字線來訪問單元的電容器。與用于選擇單元的位線配對的互補位線被平衡為平衡電壓。該平衡電壓(Veq)通常介于在高Vdd邏輯電平和低Vss (通常為地)邏輯電平之間。因此，照慣例，位線被平衡為電源電壓的一半，即Vdd/2。當對于所選擇的單元激活字線時，所選擇的單元的電容器將儲存的電壓放電至位線上，因此改變在位線上的電壓。照慣例被稱為讀出放大器的差分放大器接著用于檢測和放大在成對位線上的電壓的差。
[0005]為了符合存儲器的面積限制，被稱為“交錯(staggering) ”技術(shù)的堆疊技術(shù)照慣例被用于將在讀出放大器和單元之間的間距差異考慮進來。因此許多讀出放大器在位線的縱向方向上一個接一個彼此交錯。然而，該結(jié)構(gòu)遭受到位線和其互補位線在所有交錯的讀出放大器上運行。這導致了對金屬-O (用于位線的金屬)的可用空間的擁塞確實覆蓋了讀出放大器的100%。而且，尋址存儲器的具體單元需要根據(jù)金屬軌道(metal track)(通常為金屬-1軌道)建立的行和列地址總線。當64列地址總線被用作解碼讀出放大器陣列的讀出放大器時，對于電源、控制命令、I/O以及解碼(用于該最新的組的64軌道)大約需要呈現(xiàn)100個金屬-1軌道。但是在不久的將來，需要DRAM的核心電路的許多焦點，尤其是在讀出放大器上。確實，伴隨著FDSOI (完全耗盡絕緣體上硅)技術(shù)的引入或高-k/金屬柵的引入，器件將變得更小，并且金屬線將變?yōu)橄拗埔蛩兀辉偈瞧骷某叽?。因此應當理解?00個金屬-1軌道太多了。
[0006]圖1顯示了存儲器結(jié)構(gòu)，其通過將存儲器單元陣列分成子陣列MCO、MC1、MC2和MC3，通過將讀出放大器分成成對交錯的讀出放大器組并根據(jù)交織的布置通過提供位線來幫助限制可用空間擁塞，從而它們在位線BL0、BL2和位線BL1、BL3之間的字線WL的橫向方向上交替，所述位線BL0、BL2聯(lián)接到所述對的第一組的讀出放大器SA0、SA2，所述位線BL1、BL3聯(lián)接到所述對的第二組的讀出放大器SA1、SA3。位線的交替布置導致了在平行于位線的所述對的每一個讀出放大器組內(nèi)互相連接的可用空間。利用該交替布置，金屬-O現(xiàn)僅覆蓋了讀出放大器的50%。隨著對讀出放大器限制的放松，布局更加容易。[0007]在圖1中，為了清楚起見，僅僅表示了相關(guān)的信號:
[0008]-在X方向上運行并且使用金屬-1的行解碼信號Ψ用于尋址讀出放大器的線；
[0009]-在Y方向上在列選擇線(CSLi，CSLj)上運行(列解碼)并使用金屬_2的列解碼信號用于尋址讀出放大器的列；
[0010]-使用金屬-1的本地輸入/輸出線(L10和其互補線Πδ)用于將從讀出放大器中讀出的和放大的數(shù)據(jù)傳遞至垂直于本地輸入/輸出線并使用金屬-2的通用輸入/輸出線(G10m、G10n和其互補線石155、GIO^ ) °本地輸入/輸出線的長度(也即，結(jié)合的讀出
放大器的數(shù)量)取決于布局限制、交錯、金屬-2間距規(guī)定、電路規(guī)范等。
[0011]每一個列選擇線(CSLi，CSLj)都解碼在路徑上的組內(nèi)讀出放大器的列。選擇的讀出放大器SAO、SA1、SA2和SA3提供了有效的行為(讀或?qū)?，而半選擇的讀出放大器SA4、SA5仍處于HZ狀態(tài)(高阻抗)，并且除了成為待被加載/卸載的額外的寄生以外，并不干擾通用輸入/輸出線。
[0012]出現(xiàn)在通用輸入/輸出線上的數(shù)據(jù)進入所有的本地輸入/輸出線，并且因此在隨后的訪問開始時必須已完成預充電，以便保證合適的讀出和更新。這是不能被預期的?？紤]讀出放大器的數(shù)量和總金屬長度(通用和本地輸入輸出線)，則可能耗散大量的功率。
[0013]此外，以體硅CMOS技術(shù)制作的常規(guī)的讀出放大器由十一個晶體管制成，并因此增加了整個電路的表面面積。
[0014]若干種解決方案都能夠克服寄生問題和可能的功率峰值。
[0015]根據(jù)第一解決方案，本地解碼器(參照圖1中的開關(guān)S)能夠添加至本地I/O線和通用I/o線之間。在該情況下，未經(jīng)選擇的本地I/O線通過通用I/O線而保持不受干擾，并且能夠提前預充電而允許非?？斓闹芷跁r間。
[0016]根據(jù)第二解決方案，可以是比如NOR或NAND門一樣簡單的解碼器能夠添加在列選擇線和行解碼信號辦之間。利用該第二解決方案，半選擇的讀出放大器的內(nèi)容通過本地I/O線保持不受影響。沿著列選擇線的負載也能夠得以減小(解碼器用作本地信號增強器)，同時可以提高周期時間。該第二解決方案特別地在由 申請人:于2011年3月18日提交的并且還未被公開的法國專利申請第1152256號中進行了描述。
[0017]第一和第二解決方案兩者能夠同時應用，其提供了非常好的性能，但是從布局的觀點來看可能無法達到最佳。確實，對于這些解碼器，僅有的可能位置為緊挨著讀出放大器(或者甚至在讀出放大器布局內(nèi))，其在非常敏感的區(qū)域內(nèi)引入“不規(guī)則”的布局。

【發(fā)明內(nèi)容】

[0018]本發(fā)明旨在提供一種半導體存儲器，其并不具有如上所述的缺陷，并且特別地提供了一種半導體存儲器，其中引入了讀出放大器而沒有特別的布局限制，并且沒有禁區(qū)。
[0019]在這點上，本發(fā)明根據(jù)其第一方面提出一種讀出放大器，用于讀出并放大儲存在存儲器單元中的數(shù)據(jù)，所述讀出放大器在位線和互補于第一位線的參考位線之間進行連接，并且包括:
[0020]-讀出電路，所述讀出電路能夠提供指示儲存在存儲器單元內(nèi)的數(shù)據(jù)的輸出；以及[0021 ]-預充電和解碼電路，所述預充電和解碼電路包括在預充電操作期間用于給第一位線和第二位線預充電，并且在讀取操作期間用于將由讀出電路提供的輸出傳輸至數(shù)據(jù)線的成對雙柵晶體管。
[0022]該存儲器的其他優(yōu)選但非限制性的方面如下:
[0023]-預充電和解碼電路的每個雙柵晶體管都具有第一柵和第二柵，雙柵晶體管的第一柵都由解碼控制信號進行控制，并且雙柵晶體管的第二柵都由預充電控制信號進行控制；
[0024]-關(guān)于由所述解碼控制信號控制的晶體管的第一柵的狀態(tài)，取決于由預充電控制信號控制的晶體管的第二柵的狀態(tài)，每個雙柵晶體管都能夠或者工作在耗盡模式下或者工作在增強模式下；
[0025]-每個雙柵晶體管都能夠在所述預充電控制信號處于ON狀態(tài)時工作在耗盡模式下，并且都能夠在所述預充電控制信號處于OFF狀態(tài)時工作在增強模式下；
[0026]-所述讀出放大器在絕緣體上半導體襯底上進行制造，所述絕緣體上半導體襯底包括通過絕緣層與襯底分開的半導體材料的薄層，并且每個雙柵晶體管都包括第一柵和第二柵，所述第一柵和所述第二柵的其中之一為形成在絕緣層之下的襯底內(nèi)的后柵；
[0027]-每個雙柵晶體管的第二柵都為形成在絕緣層之下的襯底內(nèi)的后柵；
[0028]-每個雙柵晶體管都為鰭式獨立雙柵晶體管；
[0029]-每個雙柵晶體管都由并聯(lián)布置的兩個單柵晶體管制成；
[0030]-預充電和解碼電路包括單對的雙柵晶體管；
[0031]-每個雙柵晶體管都串聯(lián)布置在位線和參考位線的其中之一和相應的第一數(shù)據(jù)線和第二數(shù)據(jù)線的其中之一之間；
[0032]-所述讀出放大器在絕緣體上半導體襯底上進行制造，所述絕緣體上半導體襯底包括通過絕緣層與襯底分開的半導體材料的薄層，并且所述讀出電路包括布置在第一位線和第二位線之間的成對的交叉聯(lián)接反相器，并且所述交叉聯(lián)接反相器包括雙柵晶體管，所述雙柵晶體管的每一個都具有第一柵和第二柵，所述第一柵和所述第二柵的其中之一為形成在所述絕緣層之下的襯底內(nèi)的后柵；
[0033]-所述讀出電路基于成對的交叉聯(lián)接反相器，并且進一步基于均衡晶體管。
[0034]根據(jù)另一個方面，本發(fā)明涉及一種半導體存儲器，其包括根據(jù)本發(fā)明的第一方面的至少一個布置成行和列的存儲器單元的陣列和至少一個讀出放大器。
[0035]根據(jù)又一個方面，本發(fā)明涉及一種根據(jù)本發(fā)明的第一方面操作讀出放大器的方法。
【專利附圖】

【附圖說明】
[0036]在閱讀以下通過實例的方式給出并參考所附附圖的本發(fā)明的優(yōu)選實施方案的詳細描述的基礎(chǔ)上，本發(fā)明的其他方面、目標和優(yōu)點將變得更加明顯，其中:
[0037]-已如上進行討論的圖1顯示了常規(guī)的DRAM結(jié)構(gòu)；
[0038]-圖2為顯示根據(jù)本發(fā)明的第一方面的讀出放大器的圖解；
[0039]-圖3顯示根據(jù)本發(fā)明的第一方面的讀出放大器的可能實施方案；
[0040]-圖4為顯示根據(jù)本發(fā)明的第一方面的讀出放大器的拓撲布置的圖解；[0041]-圖5、圖6和圖7顯示了根據(jù)本發(fā)明的第一方面操作讀出放大器
[0042]以執(zhí)行預充電、讀出和解碼操作的方法。
【具體實施方式】
[0043]參照圖2，本發(fā)明在其第一方面涉及用于讀出并放大存儲在存儲器單元中的數(shù)據(jù)的讀出放大器，所述讀出放大器在位線BL和與該位線互補的參考位線?之間連接并且包括:
[0044]-讀出電路SC，其能夠提供指示儲存在存儲器單元內(nèi)的數(shù)據(jù)的輸出；以及
[0045]-預充電和解碼電路roc，其包括在預充電操作期間用于給第一位線和第二位線預充電，并且在讀取操作期間用于將由讀出電路提供的輸出傳輸至數(shù)據(jù)線L10、!I5的成對雙柵晶體管T5、T6。
[0046]在圖2中顯示的優(yōu)選實施方案中，預充電和解碼電路PDC由單對的雙柵晶體管Τ5、Τ6組成。
[0047]預充電和解碼電路roc的每個雙柵晶體管T5、T6都串聯(lián)布置在讀出電路SC和第一數(shù)據(jù)線LIO和與該第一數(shù)據(jù)線LIO互補的第二數(shù)據(jù)線1^3 Il I其中之一之間。更具體地，它們串聯(lián)布置在位線BL與參考位線SE的其中之一和對應的第一數(shù)據(jù)線LIO和第二數(shù)據(jù)線Ε?3ιι?其中之一之間。
[0048]傳統(tǒng)上，讀出電路SC布置在位線BL和之間，以便檢測并放大在成對位線上的電壓的差。
[0049]預充電和解碼電路PDC的每個雙柵晶體管Τ5、Τ6都具有第一柵和第二柵，雙柵晶體管的第一柵都由解碼控制信號CSL進行控制，并且雙柵晶體管的第二柵都由預充電控制信號外#進行控制。
[0050]關(guān)于由解碼控制信號CSL操作的第一柵的狀態(tài),取決于由垂直的預充電控制信號Ψρ #操作的第二柵的狀態(tài)，每個雙柵晶體管Τ5、Τ6都能夠或者工作在耗盡模式下或者工作在增強模式下。
[0051]考慮N溝道晶體管，每個雙棚晶體管Τ5、Τ6都能夠在預充電控制/[目號ΨPCh處千聞態(tài)(比如，高態(tài)Vdd)時關(guān)于由解碼控制信號CSL操作的第一柵而工作在耗盡模式下，并能夠在預充電控制信號處于低態(tài)(比如，低態(tài)GND)時工作在增強模式下。
[0052]應當注意的是，在權(quán)利要求中，由于概念高/低對于N溝道晶體管適用，但是對P溝道晶體管是反相的，因此術(shù)語“0Ν狀態(tài)”優(yōu)選為“高態(tài)”，并且術(shù)語“OFF狀態(tài)”優(yōu)選為“低態(tài)”。
[0053]根據(jù)第一實施方案，讀出放大器在絕緣體上半導體襯底(比如，絕緣體上硅襯底)上進行制造，所述絕緣體上半導體襯底包括通過絕緣層與襯底分開的半導體材料的薄層。雙柵晶體管T5、T6的每一個都包括第一柵和第二柵，所述第一柵和所述第二柵的其中之一為形成在絕緣層之下的襯底內(nèi)的后柵。每個雙柵晶體管的第二柵都優(yōu)選為這樣的后柵，從
而所述后柵由預充電控制信號cP觀:進行控制。
[0054] 根據(jù)另一個實施方案，每個雙柵晶體管T5、T6都為鰭式獨立雙柵晶體管。[0055]根據(jù)又一個實施方案，每個雙柵晶體管T5、T6都由并聯(lián)布置的兩個單柵晶體管制成。
[0056]盡管本發(fā)明絕不限于特定的讀出電路，但是圖3顯示了本發(fā)明的優(yōu)選實施方案，其中讀出放大器的讀出電路SC包括在位線BL和參考位砍百T之間布置的成對的交叉聯(lián)接的反相器Tl、T3以及T2、T4。交叉聯(lián)接的反相器包括雙柵晶體管T1-T4，其每一個都具有第一柵和第二柵。晶體管Tl、T2通常被稱為上拉晶體管，而晶體管T3、T4通常被稱為下拉晶體管。上拉晶體管T1、T2的第二柵由上拉第二控制信號。。進行控制，而下拉晶體管Τ3、Τ4的第二柵由下拉第二控制信號ΦΝ進行控制。讀出電路可以進一步包括布置在位線BL、§1之間，并且使其柵由均衡控制信號ΦΕ(3進行控制的均衡晶體管Τ7。
[0057]圖3的讀出放大器優(yōu)先地在絕緣體上半導體襯底上制成，所述絕緣體上半導體襯底包括通過絕緣層與襯底分開的半導體材料的薄層，并且晶體管Τ1-Τ4的第二柵為形成在絕緣層之下的襯底內(nèi)的后柵。
[0058]應當理解的是，該優(yōu)選實施方案在由 申請人:于2011年4月26日提交的并且還未被公開的法國專利申請第1153573號中進行了描述。
[0059]圖4顯示了在半導體存儲器中的根據(jù)本發(fā)明的第一方面的讀出放大器的拓撲布置。在圖4上,標志k和I代表兩個行,而標志I和j代表兩個列。待施加至分別布置在行k和I上的讀出放大器的晶體管T5和T6的第二柵(例如，后柵)的預充電控制信號-PCMk、-WW1:在預充電線上運行，所述預充電線通常在金屬-1中。待施加至布置在列i
和j上的讀出放大器的晶體管T5和T6的第一柵的解碼控制信號CSLi和CSLj在解碼線上運行，所述解碼線通常在金屬-2中。解碼線和預充電線有利地彼此垂直，同時解碼線優(yōu)選布置在存儲器單元陣列的位線方向上并且預充電線布置在垂直于位線方向的方向上。
[0060]圖5-7顯示了根據(jù)本發(fā)明的第一方面操作讀出放大器以執(zhí)行預充電、讀出和解碼操作的方法。
[0061 ] 圖5顯示了預充電操作，在所述預充電操作期間將預充電控制信號外CH設(shè)定為ON狀態(tài)(例如，在N溝道晶體管的情況下通過正電壓的方式而處于高態(tài)Vdd)，以便將預充電和解碼電路roc的晶體管Τ5、Τ6轉(zhuǎn)換成耗盡模式。因此，晶體管Τ5、Τ6仍然導通(0Ν狀態(tài))，獨立于施加至它們的第一柵的解碼信號CSL信號。由于讀出電路在預充電操作期間為0FF，因此數(shù)據(jù)線LIO和?δ杉它們的電壓水平提供至位線，以便給它們預充電。
[0062]圖6顯示/讀出操作，在所述讀出操作期間將預充電控制信號辦α/設(shè)定為OFF狀態(tài)(例如，在N溝道晶體管的情況下處于低態(tài)GND)，以便關(guān)于由解碼控制信號CSL操作的這些晶體管的第一柵的狀態(tài)而將預充電和解碼電路roc的晶體管T5、T6轉(zhuǎn)換回增強模式。只要解碼信號CSL保持在OFF狀態(tài)(例如，在N溝道晶體管的情況下處于低態(tài)GND)，晶體管T5和T6就被阻塞(OFF狀態(tài))，并且讀出電路SC能夠前進至讀取/更新操作并提供指示存儲在存儲器單元中的數(shù)據(jù)的輸出。
[0063]圖7顯示了解碼操作，在所述解碼操作期間，當預充電控制信號辦?保持在OFF狀態(tài)時，解碼信號CSL轉(zhuǎn)換成ON狀態(tài)(例如，在N溝道晶體管的情況下處于高態(tài)Vdd)，其使晶體管T5和T6轉(zhuǎn)換為0N。因此，由讀出電路SC提供的輸出被傳輸至數(shù)據(jù)線LIO和。[0064]應當理解的是，本發(fā)明有利地證明了本地X-Y解碼能夠通過將第一柵線和第二柵線簡單地交叉來執(zhí)行，而沒有特別的布局限制(由于解碼功能不需要專門的晶體管，因此沒有額外的晶體管)并且沒有禁區(qū)。此外，與在介紹中描述的解碼器解決方案相比較，有間距的讀出放大器層由于其不需要額外的器件，而因此保持整齊。
[0065]應當理解的是，本發(fā)明能夠在如下所有的技術(shù)上實施:體(bulk)、PDSOI (部分耗盡絕緣體上硅)、FDSOI (完全耗盡絕緣體上硅)以及具有FinFET (鰭式晶體管)和其他類型的獨立雙柵晶體管。由于FDSOI允許比體小的每個功能的面積，因此FDSOI有利地證明了其提高了優(yōu)勢。
[0066]應當進一步理解的是，本發(fā)明并不限于根據(jù)其第一方面的讀出放大器，更重要的是包括半導體存儲器(特別是DRAM存儲器)，所述半導體存儲器包括根據(jù)本發(fā)明的第一方面的至少一個布置成行和列的存儲器單元的陣列和至少一個讀出放大器。本發(fā)明還涉及根據(jù)其第一方面操作讀出放大器的方法，如圖5-7所示。
【權(quán)利要求】
1.一種讀出放大器，用于讀出并放大儲存在存儲器單元中的數(shù)據(jù)，所述讀出放大器在位線(BL)和互補于第一位線的參考位線(M:)之間進行連接，并且包括: -讀出電路(SC)，所述讀出電路(SC)能夠提供指示儲存在所述存儲器單元內(nèi)的數(shù)據(jù)的輸出；以及 -預充電和解碼電路(PDC)，所述預充電和解碼電路(roc)包括在預充電操作期間用于給第一位線和第二位線預充電，并且在讀取操作期間用于將由讀出電路提供的輸出傳輸至數(shù)據(jù)線的成對雙柵晶體管(Τ5、Τ6)。
2.根據(jù)權(quán)利要求1所述的讀出放大器，其中預充電和解碼電路的每個雙柵晶體管都具有第一柵和第二柵，所述雙柵晶體管的第一柵都由解碼控制信號進行控制，并且所述雙柵晶體管的第二柵都由預充電控制信號進行控制。
3.根據(jù)權(quán)利要求2所述的讀出放大器，其中關(guān)于由所述解碼控制信號控制的晶體管的第一柵的狀態(tài)，取決于由預充電控制信號控制的晶體管的第二柵的狀態(tài)，每個雙柵晶體管都能夠或者工作在耗盡模式下或者工作在增強模式下。
4.根據(jù)權(quán)利要求3所述的讀出放大器，其中每個雙柵晶體管都能夠在所述預充電控制信號處于ON狀態(tài)時工作在耗盡模式下，并且都能夠在所述預充電控制信號處于OFF狀態(tài)時工作在增強模式下。
5.根據(jù)權(quán)利要求1-4中任意一項所述的讀出放大器在絕緣體上半導體襯底上進行制造，所述絕緣體上半導體襯底包括通過絕緣層與襯底分開的半導體材料的薄層，其中每個雙柵晶體管都包括第一柵和第二柵，所述第一柵和所述第二柵的其中之一為形成在絕緣層之下的襯底內(nèi)的后柵。
6.根據(jù)權(quán)利要求5所述的讀出放大器，其中每個雙柵晶體管的第二柵都為形成在絕緣層之下的襯底內(nèi)的后柵。
7.根據(jù)權(quán)利要求1-4中任意一項所述的讀出放大器，其中每個雙柵晶體管都為鰭式獨立雙柵晶體管。
8.根據(jù)權(quán)利要求1-4中任意一項所述的讀出放大器，其中每個雙柵晶體管都由并聯(lián)布置的兩個單柵晶體管制成。
9.根據(jù)權(quán)利要求1-8中任意一項所述的讀出放大器，其中預充電和解碼電路(roc)包括單對的雙柵晶體管(T5、T6)。
10.根據(jù)權(quán)利要求1-9中任意一項所述的讀出放大器，其中每個雙柵晶體管都串聯(lián)布置在位線和參考位線的其中之一和相應的第一數(shù)據(jù)線和第二數(shù)據(jù)線的其中之一之間。
11.根據(jù)權(quán)利要求10所述的讀出放大器在絕緣體上半導體襯底上進行制造，所述絕緣體上半導體襯底包括通過絕緣層與襯底分開的半導體材料的薄層，其中所述讀出電路包括布置在第一位線和第二位線之間的成對的交叉聯(lián)接反相器，并且其中所述交叉聯(lián)接反相器包括雙柵晶體管，所述雙柵晶體管的每一個都具有第一柵和第二柵，所述第一柵和所述第二柵的其中之一為形成在所述絕緣層之下的襯底內(nèi)的后柵。
12.根據(jù)權(quán)利要求11所述的讀出放大器，其中所述讀出電路基于成對的交叉聯(lián)接反相器，并且進一步基于均衡晶體管。
13.一種半導體存儲器，其包括根據(jù)權(quán)利要求1-12中任意一項所述的至少一個布置成行和列的存儲器單元的陣列和至少一個讀出放大器。
14.根據(jù)權(quán)利要求13所述的半導體存儲器，其中雙柵晶體管的第一柵連接到在其上運行解碼控制信號的解碼線，并且雙柵晶體管的第二柵連接到在其上運行預充電控制信號的預充電線，并且其中解碼線和預充電線彼此垂直布置，同時例如解碼線布置在存儲器單元陣列的位線方向上并且預充電線布置成在垂直于位線方向的方向上。
15.一種根據(jù)權(quán)利要求4所述的操作讀出放大器的方法，包括如下步驟: -將預充電控制信號設(shè)定在ON狀態(tài)以執(zhí)行預充電操作； -將預充電控制信號設(shè)定在OFF狀態(tài)并利用所述讀出電路讀出儲存在存儲器單元內(nèi)的數(shù)據(jù)； -將解碼控制信號設(shè)定 在高態(tài)以執(zhí)行讀取操作。
【文檔編號】G11C7/08GK103930949SQ201280055733
【公開日】2014年7月16日 申請日期:2012年11月14日 優(yōu)先權(quán)日:2011年11月15日
【發(fā)明者】R·弗蘭特, J·福爾拉特, R·休斯, W·亨雷恩, H·弗朗茨, G·恩德斯 申請人:Soitec公司