動(dòng)態(tài)存儲(chǔ)器的增強(qiáng)數(shù)據(jù)保留模式的制作方法
【專利摘要】一種存儲(chǔ)器件：包括一個(gè)或多個(gè)存儲(chǔ)單元，每個(gè)所述存儲(chǔ)單元具有連接到其的對(duì)應(yīng)位線和字線以便分別存取所述存儲(chǔ)單元；與至少一個(gè)字線耦合的字線電路；以及與至少一個(gè)位線耦合的位線電路。所述存儲(chǔ)器件還包括與所述位線電路和字線電路耦合的至少一個(gè)控制電路。所述控制電路可經(jīng)由所述位線電路和字線電路以及所述位線和字線操作，以便導(dǎo)致將狀態(tài)信息存儲(chǔ)在所述存儲(chǔ)單元中。至少一個(gè)切換元件根據(jù)至少一個(gè)控制信號(hào)，選擇性地將所述存儲(chǔ)單元、所述位線電路和字線電路以及所述控制電路連接到至少一個(gè)電源。所述控制電路在數(shù)據(jù)保留模式下生成所述控制信號(hào)，以便在將狀態(tài)信息保留在所述存儲(chǔ)單元中時(shí)，將所述字線電路和位線電路的至少多個(gè)部分與所述電源斷開(kāi)連接。
【專利說(shuō)明】動(dòng)態(tài)存儲(chǔ)器的增強(qiáng)數(shù)據(jù)保留模式
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明一般地涉及存儲(chǔ)系統(tǒng)。
【背景技術(shù)】
[0002]移動(dòng)環(huán)境(例如，智能電話、平板個(gè)人計(jì)算機(jī)等)中數(shù)據(jù)密集型應(yīng)用的出現(xiàn)，導(dǎo)致具有越來(lái)越大的動(dòng)態(tài)存儲(chǔ)器(例如，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM))的便攜式電子系統(tǒng)。這些應(yīng)用展現(xiàn)的典型操作模式包括相對(duì)較短的操作突發(fā)，隨后是相對(duì)較長(zhǎng)的待機(jī)時(shí)段。由于刷新要求和外圍電路泄漏，DRAM即使在待機(jī)期間也消耗大量電力，因此對(duì)這種便攜式電子系統(tǒng)的電池壽命具有重大影響。
[0003]更具體地說(shuō)，由于電荷泄漏，必須定期刷新存儲(chǔ)在DRAM單元中的數(shù)據(jù)。從數(shù)據(jù)寫(xiě)入到DRAM單元到由于電荷泄漏而導(dǎo)致數(shù)據(jù)達(dá)到受損閾值所經(jīng)過(guò)的時(shí)間在此稱為存儲(chǔ)器的數(shù)據(jù)保留時(shí)間。數(shù)據(jù)保留時(shí)間越長(zhǎng)，刷新存儲(chǔ)單元的頻率就越低。DRAM中的每次刷新操作都消耗電力。因此，數(shù)據(jù)保留時(shí)間越長(zhǎng)，需要的刷新電力就越低。重要的是記住，不僅存儲(chǔ)單元泄漏，而且DRAM外圍電路也不斷泄漏。通過(guò)外圍電路泄漏消耗的電力可能使刷新消耗的電力相形見(jiàn)絀，尤其在嵌入式DRAM ( —種高性能DRAM技術(shù))的情況下。
[0004]即使未存取存儲(chǔ)器時(shí)(即，當(dāng)存儲(chǔ)器處于待機(jī)模式時(shí))，也將消耗刷新(或數(shù)據(jù)保留)和外圍電路泄漏電力。待機(jī)模式通常被定義為這樣一種模式:其中未存取存儲(chǔ)器(例如，在讀取或?qū)懭氩僮髌陂g)，并且存儲(chǔ)在存儲(chǔ)器中的部分或全部數(shù)據(jù)被保留。在電力關(guān)鍵的應(yīng)用中，通常在待機(jī)中消耗大部分電力。在此類應(yīng)用中，重要的是最小化外圍電路泄漏和刷新電力，使其達(dá)到盡可能低的水平。

【發(fā)明內(nèi)容】

[0005]有利地，本發(fā)明的各方面提供一種用于降低動(dòng)態(tài)存儲(chǔ)器(例如，DRAM)中的整體功耗的機(jī)制。為了實(shí)現(xiàn)這一點(diǎn)，本發(fā)明的各實(shí)施例在其中不執(zhí)行讀取、寫(xiě)入或刷新操作的深度休眠操作模式期間，有利地切斷到驅(qū)動(dòng)位線的存儲(chǔ)電路和其它外圍電路的電力，同時(shí)允許存儲(chǔ)單元在沒(méi)有電力的情況下臨時(shí)保持狀態(tài)。這種狀態(tài)在此稱為深度休眠。因此，存儲(chǔ)器被配置為使長(zhǎng)期深度休眠與短期刷新突發(fā)相交錯(cuò)，其中恢復(fù)電力只是為了執(zhí)行刷新操作。
[0006]根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種存儲(chǔ)器件包括一個(gè)或多個(gè)存儲(chǔ)單元，每個(gè)所述存儲(chǔ)單元具有連接到其的對(duì)應(yīng)位線和字線以便分別存取所述存儲(chǔ)單元；與至少一個(gè)字線耦合的字線電路；以及與至少一個(gè)位線耦合的位線電路。所述存儲(chǔ)器件還包括與所述位線電路和字線電路耦合的至少一個(gè)控制電路。所述控制電路可經(jīng)由所述位線電路和字線電路以及所述位線和字線操作，以便導(dǎo)致將狀態(tài)信息存儲(chǔ)在所述存儲(chǔ)單元中。至少一個(gè)切換元件根據(jù)至少一個(gè)控制信號(hào)，選擇性地將所述存儲(chǔ)單元、所述位線電路和字線電路以及所述控制電路連接到至少一個(gè)電源。所述控制電路生成所述控制信號(hào)，以便在將狀態(tài)信息保留在所述存儲(chǔ)單元中時(shí)，將所述字線電路和位線電路的至少多個(gè)部分與所述電源斷開(kāi)連接。
[0007]根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供一種用于促進(jìn)存儲(chǔ)電路中的數(shù)據(jù)保留模式的方法，所述存儲(chǔ)電路包括多個(gè)動(dòng)態(tài)存儲(chǔ)單元以及耦合到所述存儲(chǔ)單元的位線和字線，每個(gè)所述存儲(chǔ)單元具有與之關(guān)聯(lián)的唯一一對(duì)對(duì)應(yīng)位線和對(duì)應(yīng)字線以便分別存取所述存儲(chǔ)單元。所述方法包括以下步驟:當(dāng)接收到進(jìn)入所述數(shù)據(jù)保留模式的請(qǐng)求時(shí)，使處于第一模式的所述存儲(chǔ)電路的長(zhǎng)期操作與處于第二模式的所述存儲(chǔ)電路的短期操作突發(fā)相交錯(cuò)，在所述第一模式下，斷開(kāi)到至少驅(qū)動(dòng)所述位線的電路的電力并且所述存儲(chǔ)單元保留它們的存儲(chǔ)在其中的相應(yīng)狀態(tài)信息，在所述第二模式下，僅為用于執(zhí)行所述存儲(chǔ)單元的刷新的電路恢復(fù)電力并且刷新所述存儲(chǔ)單元。
[0008]從以下將結(jié)合附圖閱讀的對(duì)本發(fā)明的示例性實(shí)施例的詳細(xì)描述，本發(fā)明的這些和其它特性、目標(biāo)以及優(yōu)點(diǎn)將變得顯而易見(jiàn)。
【專利附圖】

【附圖說(shuō)明】
[0009]現(xiàn)在僅通過(guò)實(shí)例的方式參考附圖描述本發(fā)明的實(shí)施例，這些附圖是:
[0010]圖1是示出其中可以實(shí)現(xiàn)本發(fā)明技術(shù)的示例性存儲(chǔ)電路的至少一部分的框圖；
[0011]圖2是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的用于在存儲(chǔ)電路中執(zhí)行定期喚醒和刷新以及進(jìn)入和退出數(shù)據(jù)保留模式的示例性方法的至少一部分的流程圖；
[0012]圖3A是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的可操作以便生成適合與圖1中所示的示例性存儲(chǔ)電路一起使用的位線電壓的示例性線性電壓調(diào)節(jié)器的至少一部分的示意圖；
[0013]圖3B是示出根據(jù)本發(fā)明另一個(gè)實(shí)施例的可操作以便生成適合與圖1中所示的示例性存儲(chǔ)電路一起使用的位線電壓的示例性線性電壓調(diào)節(jié)器的至少一部分的示意圖；
[0014]圖4A是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的示例性字線驅(qū)動(dòng)電路的至少一部分的示意圖；
[0015]圖4B是示出根據(jù)本發(fā)明的一個(gè)備選實(shí)施例的示例性字線驅(qū)動(dòng)電路的至少一部分的不意圖；
[0016]圖5是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的適合在圖4A中所示的示例性字線驅(qū)動(dòng)電路中使用的示例性電壓電平相移電路的至少一部分的示意圖；
[0017]圖6是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的用于在存儲(chǔ)電路中顯著延長(zhǎng)深度休眠模式的持續(xù)時(shí)間的示例性方法的至少一部分的流程圖；
[0018]圖7是示出根據(jù)本發(fā)明另一個(gè)實(shí)施例的用于在存儲(chǔ)電路中顯著延長(zhǎng)深度休眠模式的持續(xù)時(shí)間的示例性方法的至少一部分的流程圖；以及
[0019]圖8是示出根據(jù)本發(fā)明一個(gè)方面形成的示例性處理系統(tǒng)的至少一部分的框圖。
[0020]應(yīng)該理解，為簡(jiǎn)單和清晰起見(jiàn)示出附圖中的元素?？梢栽谏虡I(yè)上可行的實(shí)施例中有用或必需的通用但容易理解的元素可能未被示出，以便促成所示實(shí)施例的更少妨礙的視圖。
【具體實(shí)施方式】
[0021]在此將在用于延長(zhǎng)DRAM(例如，獨(dú)立或嵌入式)中的刷新周期的示例性方法和裝置的上下文中描述本發(fā)明的各實(shí)施例。但是，應(yīng)該理解，本發(fā)明并不限于在此示例性地示出和描述的特定方法和裝置。相反，本發(fā)明的實(shí)施例廣泛地涉及以下技術(shù):用于減少DRAM中的外圍電路泄漏，從而降低刷新操作的頻率并且有利地最小化DRAM中的功耗。通過(guò)這種方式，明顯降低功耗，尤其在DRAM的待機(jī)操作模式(例如，空閑模式)期間。此外，給予了此處的教導(dǎo)后，對(duì)于所屬【技術(shù)領(lǐng)域】的技術(shù)人員來(lái)說(shuō)顯而易見(jiàn)的是，可以對(duì)所示的實(shí)施例進(jìn)行各種修改，這些修改在本發(fā)明的范圍之內(nèi)。即，并未預(yù)期或推斷關(guān)于在此描述的特定實(shí)施例的限制。
[0022]為了描述和要求保護(hù)本發(fā)明的各個(gè)方面，術(shù)語(yǔ)MISFET如在此使用的，旨在被廣泛解釋并且包含任何類型的金屬-絕緣體-半導(dǎo)體場(chǎng)效應(yīng)晶體管。術(shù)語(yǔ)MISFET例如旨在包含利用氧化物材料作為其柵極介電層(即，M0SFET)，以及不使用氧化物材料作為其柵極介電層的半導(dǎo)體場(chǎng)效應(yīng)晶體管。此外，盡管在首字母縮略詞MISFET中引用術(shù)語(yǔ)“金屬”，但術(shù)語(yǔ)MISFET也旨在包含其中從非金屬(例如，多晶硅)形成柵極的半導(dǎo)體場(chǎng)效應(yīng)晶體管。
[0023]盡管在此描述的本發(fā)明的實(shí)施方式可以使用P溝道MISFET(以下稱為“PFET”)和η溝道MISFET (以下稱為“NFET”)實(shí)現(xiàn)，如可以使用互補(bǔ)金屬-氧化物-半導(dǎo)體(CMOS)制造工藝形成的那樣，但應(yīng)該理解，本發(fā)明并不限于這些晶體管器件和/或這種制造工藝，并且可以類似地采用其它合適的器件(例如，雙極結(jié)型晶體管(BJT)等)和/或制造工藝(例如，雙極、BiCMOS等)，如所屬【技術(shù)領(lǐng)域】的技術(shù)人員理解的那樣。此外，盡管本發(fā)明的實(shí)施例通常采用硅晶片制造，但本發(fā)明的實(shí)施例可以備選地采用包括其它材料的晶片制造，所述其它材料包括但不限于砷化鎵(GaAs)、磷化銦(InP)等。
[0024]作為簡(jiǎn)要概述，圖1是示出其中可以實(shí)現(xiàn)本發(fā)明技術(shù)的示例性存儲(chǔ)電路100的至少一部分的框圖。存儲(chǔ)電路100包括多個(gè)動(dòng)態(tài)存儲(chǔ)單元，它們可以實(shí)現(xiàn)為DRAM單元102 (僅示例性地示出其中一個(gè))，每個(gè)DRAM單元102與唯——對(duì)對(duì)應(yīng)位線(BL) 104和字線(WL) 106連接以便選擇性地存取該單元。在所示的實(shí)施例中，位線104基本上垂直地布置在存儲(chǔ)電路100中，字線基本上水平地布置，然而本發(fā)明并不限于相應(yīng)位線和字線的任何特定方向。
[0025]位間距(bit pitch)電路110在此被廣泛定義為包括用于檢測(cè)“選定”存儲(chǔ)單元102的狀態(tài)的至少一個(gè)讀出放大器、用于將狀態(tài)寫(xiě)入到“選定”存儲(chǔ)單元102的至少一個(gè)寫(xiě)入電路，以及用于定義位線104的“初始”電壓的至少一個(gè)預(yù)充電電路。在其它實(shí)施例中，可以包括其它電路，例如但不限于讀寫(xiě)電路。
[0026]通常，字線106用于選擇(B卩，激活)存儲(chǔ)單元102，位線104用于存取(S卩，讀取或?qū)懭?該單元。因此，通過(guò)斷言對(duì)應(yīng)于給定單元的唯一字線/位線對(duì)，存取該給定存儲(chǔ)單元。為了選擇性地存取存儲(chǔ)單元102的給定子集，存儲(chǔ)電路100還包括字線驅(qū)動(dòng)電路108，或者與多個(gè)字線106和位間距電路110連接的備選字線電路，或者與多個(gè)位線104連接的備選位線電路。字線驅(qū)動(dòng)電路108優(yōu)選地可操作，以便根據(jù)一個(gè)或多個(gè)控制信號(hào)將字線106設(shè)置為規(guī)定的電壓電平，所述控制信號(hào)例如可以由包括在存儲(chǔ)電路100中的控制電路112提供。控制電路112還可以為位間距電路110提供一個(gè)或多個(gè)控制信號(hào)，以便選擇性地讀取或?qū)懭氪鎯?chǔ)單元102。
[0027]字線驅(qū)動(dòng)電路108優(yōu)選地適于經(jīng)由第一開(kāi)關(guān)114或備選開(kāi)關(guān)電路與第一電源電壓(可以是VPP)連接，并且適于經(jīng)由第二開(kāi)關(guān)116與第二電源電壓(可以是VDD)連接。字線驅(qū)動(dòng)電路108還可以優(yōu)選地與第三電源電壓(可以是VWL)和第四電源電壓(可以是VSS或地)連接。在一個(gè)實(shí)施例中，VPP顯著大于VDD(例如，VPP大約為2.0伏特，VDD大約為
1.0伏特)。在另一個(gè)實(shí)施例中，VffL小于VSS(例如，VSS大約為O伏特，VffL大約為-300毫伏(mV))。同樣，位間距電路110和控制電路112優(yōu)選地適于分別經(jīng)由第三開(kāi)關(guān)118和第四開(kāi)關(guān)120與VDD連接。因此，例如在深度休眠操作模式期間，通過(guò)打開(kāi)一個(gè)或多個(gè)開(kāi)關(guān)114、116、118和120，可以選擇性地禁用與其連接的一個(gè)或多個(gè)對(duì)應(yīng)電路(即，從其相應(yīng)的電壓源斷開(kāi))。如下面更詳細(xì)解釋的，深度休眠模式最佳地根本不消耗電力，因?yàn)樗型鈬娐范寂c其相應(yīng)的電源斷開(kāi)連接。
[0028]盡管開(kāi)關(guān)114、116、118和120在圖1中被示出為單刀單擲(SPST)開(kāi)關(guān)，但應(yīng)該理解，這種描述僅是概念性的，并且可以使用所屬【技術(shù)領(lǐng)域】的技術(shù)人員已知的任何合適的裝置實(shí)現(xiàn)相應(yīng)的開(kāi)關(guān)功能。例如，在一個(gè)優(yōu)選實(shí)施例中，每個(gè)開(kāi)關(guān)114、116、118和120使用一個(gè)或多個(gè)晶體管器件(為了清晰起見(jiàn)而未明確示出)實(shí)現(xiàn)。在一種晶體管實(shí)施方式中，每個(gè)開(kāi)關(guān)被配置為接收控制信號(hào)，并且根據(jù)提供給它的控制信號(hào)，以電方式連接兩個(gè)(或更多)電路節(jié)點(diǎn)。此外，盡管被示出為位于與開(kāi)關(guān)114、116、118和120連接的相應(yīng)功能塊的外部，但在某些實(shí)施例中，這些功能塊可以在其中結(jié)合一個(gè)或多個(gè)開(kāi)關(guān)。例如，開(kāi)關(guān)118的功能可以結(jié)合在位間距電路110中。
[0029]每個(gè)DRAM單元102優(yōu)選地包括存儲(chǔ)元件122 (在該實(shí)施例中，其包括存儲(chǔ)電容器)和存取器件124 (在該實(shí)施例中，其包括NFET器件)。更具體地說(shuō)，存儲(chǔ)電容器122的第一端子適于與第一電壓源(可以是VSS或地)連接，存儲(chǔ)電容器的第二端子在節(jié)點(diǎn)126處與NFET124的源極⑶耦合，NFET124的漏極⑶適于與對(duì)應(yīng)的位線104連接，NFET124的柵極(G)適于與對(duì)應(yīng)的字線106連接。應(yīng)該理解，因?yàn)镸ISFET器件具有對(duì)稱性，并且因此具有雙向性，所以MISFET器件中的源極和漏極名稱的分配本質(zhì)上是任意的。因此，源極和漏極在此通?？梢苑謩e稱為第一和第二源極/漏極，其中“源極/漏極”在此上下文中表示源極或漏極。
[0030]理想地，不考慮泄漏影響，當(dāng)關(guān)斷NFET124時(shí)，例如當(dāng)字線106處于低邏輯電平(例如，O伏特)時(shí)，節(jié)點(diǎn)126基本上浮置并且存儲(chǔ)在電容器122中的電荷將無(wú)限地存儲(chǔ)，即使當(dāng)移除到存儲(chǔ)電路100的電力時(shí)也是如此。但是，實(shí)際上，當(dāng)考慮泄漏特征(主要考慮NFET124，并且在較小程度上考慮存儲(chǔ)電容器122)時(shí)，存儲(chǔ)在電容器122中的高邏輯電平最終可能放電到VSS，并且低邏輯電平放電到VDD，具體取決于位線104、字線106的組合以及VSS電壓。
[0031]假設(shè)DRAM單元僅存儲(chǔ)電荷，并且不同于靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)，狀態(tài)存儲(chǔ)不需要電力，則可以臨時(shí)切斷到單元及其周?chē)娐返碾娏Χ粊G失狀態(tài)。因此，DRAM宏(macro)可以臨時(shí)保持狀態(tài)而基本上不需要電力。DRAM以及其它動(dòng)態(tài)存儲(chǔ)器的數(shù)據(jù)保留模式優(yōu)選地適于使長(zhǎng)期深度休眠與短期刷新突發(fā)相交錯(cuò)，長(zhǎng)期深度休眠范圍通常從100微秒(μ s)到30毫秒(ms)，其中切斷到驅(qū)動(dòng)位線的電路(例如，位間距電路110)的電力，并且每個(gè)存儲(chǔ)單元保持足夠的電荷以便定義其狀態(tài)，在短期刷新突發(fā)中僅為對(duì)該刷新操作至關(guān)重要的電路恢復(fù)電力，以便可以對(duì)每個(gè)存儲(chǔ)單元進(jìn)行充電/恢復(fù)，從而為后續(xù)深度休眠時(shí)段做準(zhǔn)備。
[0032]少數(shù)電路屬于微不足道的例外情況，它們例如繼續(xù)保持電壓源可操作以便生成字線電壓VWL，存儲(chǔ)電路(例如，DRAM宏)可以保持狀態(tài)而幾乎不需要電力。在這種數(shù)據(jù)保留模式下，根據(jù)本發(fā)明一個(gè)實(shí)施例的存儲(chǔ)電路優(yōu)選地在第一模式和第二模式之間交替，第一模式可以是深度休眠模式，其中切斷到存儲(chǔ)電路中的多數(shù)功能塊的電力，并且第二模式可以是刷新操作模式，其中為存儲(chǔ)電路中的讀出放大器通電。深度休眠模式優(yōu)選地具有第一持續(xù)時(shí)間(例如，對(duì)于嵌入式DRAM技術(shù)，大約100 μ s到大約500 μ S)，這顯著長(zhǎng)于刷新操作模式的第二持續(xù)時(shí)間(例如，大約2μ s ;示例性I兆字節(jié)(Mb)嵌入式DRAM宏中的1000個(gè)字線的2納秒(ns)刷新)。結(jié)合圖2進(jìn)一步詳細(xì)地描述根據(jù)本發(fā)明一個(gè)實(shí)施例的示例性數(shù)據(jù)保留方法。
[0033]具體地說(shuō)，圖2是示出根本發(fā)明一個(gè)實(shí)施例的用于在存儲(chǔ)電路(例如，圖1中所示的存儲(chǔ)電路100)中執(zhí)行從深度休眠定期喚醒和刷新以及進(jìn)入和退出數(shù)據(jù)保留模式的示例性方法200的至少一部分的流程圖。參考圖2，方法200的第一部分首先在步驟202，從活動(dòng)模式進(jìn)入DRAM保留模式。應(yīng)該理解，選擇進(jìn)入或退出數(shù)據(jù)保留模式由系統(tǒng)控制邏輯(例如，它可以位于圖1中的DRAM控制電路112中或者其外部)指導(dǎo)。從步驟202進(jìn)入數(shù)據(jù)保留模式時(shí)，在步驟204，刷新存儲(chǔ)電路(例如，DRAM宏)中的所有存儲(chǔ)單元。刷新所有存儲(chǔ)單元之后，在步驟206，切斷到其相應(yīng)存儲(chǔ)電路的所有電力，但對(duì)深度休眠模式至關(guān)重要的那些電力(例如，VWL)除外。然后在步驟208，初始化計(jì)數(shù)器，該計(jì)數(shù)器可以是休眠時(shí)間計(jì)數(shù)器或者是備選的時(shí)間跟蹤元件。在該實(shí)施例中，休眠時(shí)間計(jì)數(shù)器優(yōu)選地被設(shè)為等于0，然而本發(fā)明并不限于以這種方式跟蹤經(jīng)過(guò)的時(shí)間。因?yàn)樵搶?shí)施例中的電路僅意識(shí)到周期而不是絕對(duì)時(shí)間，所以有效地對(duì)周期進(jìn)行計(jì)數(shù)，盡管這些周期對(duì)應(yīng)于有限的時(shí)間；即，數(shù)據(jù)保留時(shí)間。此時(shí)，方法200進(jìn)入深度休眠循環(huán)210，這將在下面進(jìn)一步詳細(xì)地描述。
[0034]在深度休眠循環(huán)210期間，狀態(tài)保留在每個(gè)存儲(chǔ)單元中。在一個(gè)實(shí)施例中，字線驅(qū)動(dòng)器108(參見(jiàn)圖1)可操作以將每個(gè)字線106驅(qū)動(dòng)到負(fù)電壓電平(例如，-250mV)。這確保每個(gè)存儲(chǔ)單元中的存取器件(例如，圖1中的NFET124)不會(huì)導(dǎo)通或者在亞閾值下操作，從而減少泄漏。根據(jù)另一個(gè)實(shí)施例，字線驅(qū)動(dòng)器可操作以將每個(gè)字線106驅(qū)動(dòng)到地。
[0035]在一個(gè)備選實(shí)施例中，局部位線可以在地電勢(shì)處保持其預(yù)充電狀態(tài)，并且其它外圍電路的節(jié)點(diǎn)放電/泄漏到地(在外圍電路被從其相應(yīng)的電源切斷之后)并保持該狀態(tài)。這可以是嵌入式DRAM的做法，其采用所屬【技術(shù)領(lǐng)域】中已知的接地感測(cè)方案，其中位線預(yù)充電到地。盡管本優(yōu)選實(shí)施例將地址視為預(yù)充電到地的位線，但顯而易見(jiàn)的是/構(gòu)想了，對(duì)于預(yù)充電到VDD (為字線驅(qū)動(dòng)器108供電的相對(duì)電源電壓)的位線，可以重新組織DRAM控制電路112和位間距電路110以使VDD成為新的地(在所述優(yōu)選實(shí)施例中)，其中電路節(jié)點(diǎn)充電/衰減/移動(dòng)到深度休眠。
[0036]此外，還構(gòu)想了可以將局部位線驅(qū)動(dòng)到子陣列電壓的一半(即，VBLH/2)，該電壓優(yōu)選地被定義為存儲(chǔ)單元的典型“O”和“I”邏輯電平電壓的一半，對(duì)于獨(dú)立DRAM通常為這種情況。
[0037]在深度休眠循環(huán)210中，在步驟212，優(yōu)選地使休眠時(shí)間計(jì)數(shù)器遞增I。應(yīng)該理解，根據(jù)其它實(shí)施例，可以在步驟208使用規(guī)定值初始化休眠時(shí)間計(jì)數(shù)器，然后在步驟212針對(duì)深度休眠循環(huán)的每次循環(huán)遞減(例如，遞減1，或者遞減另一個(gè)值)。遞增休眠時(shí)間計(jì)數(shù)器之后，步驟214進(jìn)行檢查以便判定是否接收到外部喚醒請(qǐng)求(即，系統(tǒng)想要使用DRAM)。
[0038]如果接收到外部喚醒請(qǐng)求，則過(guò)程控制退出深度休眠循環(huán)210并且在步驟216繼續(xù)，其中啟用所有DRAM電源以便為存儲(chǔ)電路的活動(dòng)操作模式做準(zhǔn)備。接下來(lái)，在步驟218，刷新存儲(chǔ)電路中的所有存儲(chǔ)單元，此后在步驟220，方法200進(jìn)入活動(dòng)操作模式。系統(tǒng)然后決定何時(shí)返回到數(shù)據(jù)保留模式(以便節(jié)省電力)。在這種情況下，如前所述，過(guò)程從步驟202開(kāi)始。[0039]如果未接收到喚醒請(qǐng)求，如在步驟214確定的，則重新開(kāi)始深度休眠循環(huán)210，在步驟222檢查休眠時(shí)間計(jì)數(shù)器，以便判定是否需要刷新存儲(chǔ)單元。這例如可以通過(guò)將休眠時(shí)間計(jì)數(shù)器的值與指示存儲(chǔ)電路的最大刷新周期長(zhǎng)度的規(guī)定數(shù)值相比較來(lái)實(shí)現(xiàn)。如果未達(dá)到最大刷新期限，則方法200繼續(xù)回到步驟212，其中遞增休眠時(shí)間計(jì)數(shù)器(在步驟212)，并且處理深度休眠循環(huán)210的下一次循環(huán)。
[0040]如果已達(dá)到最大刷新期限，如通過(guò)在步驟222對(duì)照規(guī)定閾值檢查休眠時(shí)間計(jì)數(shù)器所確定的，則方法200退出深度休眠循環(huán)210，并且過(guò)程控制在步驟224重新開(kāi)始，其中啟用僅用于執(zhí)行存儲(chǔ)器刷新操作的DRAM電源(例如，與字線驅(qū)動(dòng)電路中的行地址計(jì)數(shù)器關(guān)聯(lián)的VPP、VBLH、VDD)。接下來(lái)，在步驟226，以常規(guī)方式刷新存儲(chǔ)電路(例如，DRAM宏)中的所有存儲(chǔ)單元。執(zhí)行刷新操作之后，在步驟228，存儲(chǔ)電路從DRAM刷新模式返回到深度休眠模式，由此啟動(dòng)方法200的第二部分。
[0041]方法200的第二部分首先在步驟228，從DRAM刷新模式返回到深度休眠模式。為了返回到深度休眠模式，在步驟206，優(yōu)選地從其相應(yīng)的存儲(chǔ)電路切斷所有電源，但對(duì)深度休眠模式至關(guān)重要的那些電源(例如，VffL)除外。如從圖2顯而易見(jiàn)的，方法200的此第二部分因此類似于第一部分，只是省略在步驟204執(zhí)行的刷新操作。方法200然后如先前描述的那樣繼續(xù)，通過(guò)在步驟208將休眠時(shí)間計(jì)數(shù)器設(shè)置為規(guī)定值，初始化休眠時(shí)間計(jì)數(shù)器或備選時(shí)間跟蹤元件；在該實(shí)施例中，規(guī)定值為0，然而本發(fā)明并不限于任何特定的初始化值。方法200然后進(jìn)入深度休眠循環(huán)210。
[0042]如前所述，在上面結(jié)合圖2描述的類型的數(shù)據(jù)保留模式下，示例性存儲(chǔ)電路在深度休眠模式和刷新操作模式之間交替。在深度休眠模式下花費(fèi)的持續(xù)時(shí)間(例如，對(duì)于示例性嵌入式DRAM，大約100 μ s到500 μ s)優(yōu)選地遠(yuǎn)長(zhǎng)于在刷新操作模式下花費(fèi)的持續(xù)時(shí)間(例如，對(duì)于示例性嵌入式DRAM，大約2 μ S)。實(shí)際上，優(yōu)選地要求使用上述時(shí)間常數(shù)操作的線性調(diào)節(jié)器在小于大約5 μ s的時(shí)間內(nèi)，在深度休眠模式(即，電力切斷，其中切斷到多數(shù)功能塊的電力)和刷新操作模式(其中為包含在存儲(chǔ)電路內(nèi)的位間距電路110中的讀出放大器通電)之間循環(huán)。
[0043]僅作為舉例而不失一般性，圖3Α是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的可操作以生成適合與圖1中所示的示例性存儲(chǔ)電路100—起使用的調(diào)節(jié)后的電壓(可以是位線電壓VBLH)的示例性線性電壓調(diào)節(jié)器300的至少一部分的示意圖。線性調(diào)節(jié)器300優(yōu)選地結(jié)合在圖1中所示的位間距電路110中(例如，由開(kāi)關(guān)118表示)。如所屬【技術(shù)領(lǐng)域】的技術(shù)人員已知的，線性調(diào)節(jié)器操作時(shí)，使用電壓控制的電流源(通常使用在其線性或飽和區(qū)域中操作的有源晶體管器件實(shí)現(xiàn))強(qiáng)制在調(diào)節(jié)器的輸出端出現(xiàn)基本上固定的電壓?？刂齐娐繁O(jiān)視(即，感測(cè))輸出電壓，并且按照輸出負(fù)載的要求調(diào)整電流源，以便將輸出電壓保持在規(guī)定電平。電流源的設(shè)計(jì)極限將定義調(diào)節(jié)器可以提供并且仍然保持調(diào)節(jié)的最大負(fù)載電流。
[0044]如圖3Α中所示，示例性線性調(diào)節(jié)器300包括比較器302、脈沖斬波器304或備選控制電路，以及PFET器件306或備選電壓控制的電流源。PFET306包括適于與輸入電壓(在該實(shí)施例中為VDD)連接的源極、適于在調(diào)節(jié)器的輸出節(jié)點(diǎn)OUT處生成調(diào)節(jié)后的輸出電壓VBLH的漏極，以及適于接收為其提供的控制信號(hào)的柵極。比較器302可操作以在第一輸入端(可以是反相㈠輸入端)接收參考信號(hào)VREF。活動(dòng)模式下的VREF可以是任何固定值或部分可變值，當(dāng)VDD為1.0V時(shí)通常大約為0.8V。在VBLH/2模式期間，將VREF的值設(shè)置為原始值的一半。這可以通過(guò)使用簡(jiǎn)單的電阻分壓器來(lái)實(shí)現(xiàn)，然而本發(fā)明構(gòu)想了備選電壓生成裝置。比較器302的第二輸入端(可以是非反相⑴輸入端)在節(jié)點(diǎn)OUT處與PFET306的漏極連接，并且監(jiān)視調(diào)節(jié)器300的輸出電壓VBLH。
[0045]比較器302還可操作以在其輸出端生成信號(hào)CMP，該信號(hào)指示參考信號(hào)VREF和調(diào)節(jié)器輸出信號(hào)VBLH之間的差。脈沖斬波器304可操作以接收比較器輸出信號(hào)CMP，并且根據(jù)該信號(hào)生成控制信號(hào)，該控制信號(hào)提供給PFET306的柵極以便控制調(diào)節(jié)器300的輸出電壓VBLH。比較器302、脈沖斬波器304和PFET306共同形成閉環(huán)反饋控制系統(tǒng)。
[0046]在該實(shí)施例中，比較器302優(yōu)選地是數(shù)字比較器，其被配置為接收時(shí)鐘信號(hào)CLK，并且可操作以生成與時(shí)鐘信號(hào)同步的比較輸出采樣。線性調(diào)節(jié)器300還適于接收控制信號(hào)SLEEP，該信號(hào)指示其中采用調(diào)節(jié)器的操作模式。例如，當(dāng)斷言可以指示深度休眠模式下的操作的SLEEP信號(hào)(例如，邏輯高電平)時(shí)，可以直導(dǎo)通過(guò)禁用PFET306(例如通過(guò)強(qiáng)制脈沖斬波器304輸出提供給PFET306的柵極的邏輯高信號(hào))切斷傳送到存儲(chǔ)電路的輸出電壓VBLH,并且優(yōu)選地禁用比較器302，從而關(guān)閉調(diào)節(jié)器300中的功耗。如果關(guān)斷PFET306，則調(diào)節(jié)器300的輸出節(jié)點(diǎn)OUT將基本上浮置，因此輸出電壓VBLH最終因泄漏而降低到接近于GND。
[0047]應(yīng)該理解，盡管線性調(diào)節(jié)器300被示出使用數(shù)字比較器302，但本發(fā)明并不限于使用任何特定類型的比較器。例如，在備選實(shí)施例中，可以使用模擬比較器(未明確示出)。此外，盡管在調(diào)節(jié)器300中，在深度休眠模式期間通過(guò)強(qiáng)制脈沖斬波器304輸出邏輯高信號(hào)來(lái)禁用PFET306，但根據(jù)本發(fā)明的備選實(shí)施例，不需要關(guān)斷PFET，如下面結(jié)合圖3B進(jìn)一步詳細(xì)地描述的那樣。
[0048]具體地說(shuō)，僅作為舉例，圖3B是示出根據(jù)本發(fā)明另一個(gè)實(shí)施例的可操作以生成適合與圖1中所示的示例性存儲(chǔ)電路100 —起使用的位線電壓VBLH的示例性線性電壓調(diào)節(jié)器350的至少一部分的示意圖。線性調(diào)節(jié)器350優(yōu)選地結(jié)合在存儲(chǔ)電路100內(nèi)的位間距電路110中。線性調(diào)節(jié)器350如同圖3A中所示的調(diào)節(jié)器300，優(yōu)選地包括比較器352 (可以是數(shù)字比較器)、脈沖斬波器354或備選控制電路，以及PFET器件356或備選電壓控制的電流源。PFET356(可以是功率FET器件)包括適于與輸入電壓(在該實(shí)施例中為VDD)連接的源極、適于在調(diào)節(jié)器的輸出節(jié)點(diǎn)OUT處生成調(diào)節(jié)后的輸出電壓VBLH的漏極，以及適于接收為其提供的第一控制信號(hào)的柵極。
[0049]比較器352可操作以在其第一輸入端(可以是反相(_)輸入端)接收參考信號(hào)VREF0比較器352的第二輸入端(可以是非反相(+)輸入端)在節(jié)點(diǎn)OUT處與PFET356的漏極連接，并且監(jiān)視調(diào)節(jié)器350的輸出電壓VBLH。比較器352還可操作以在其輸出端生成信號(hào)CMP，該信號(hào)指示參考信號(hào)VREF和調(diào)節(jié)器輸出信號(hào)VBLH之間的差。脈沖斬波器354可操作以接收比較器輸出信號(hào)CMP，并且根據(jù)該信號(hào)生成第一控制信號(hào)，該控制信號(hào)提供給PFET356的柵極以便控制調(diào)節(jié)器350的輸出電壓VBLH。比較器352、脈沖斬波器354和PFET356共同形成閉環(huán)反饋控制系統(tǒng)。
[0050]線性調(diào)節(jié)器350如同調(diào)節(jié)器300，還適于接收控制信號(hào)SLEEP，該信號(hào)指示調(diào)節(jié)器的操作模式。例如，在深度休眠操作模式下，優(yōu)選地?cái)嘌許LEEP信號(hào)(例如，邏輯高電平)。但是，并非如同在調(diào)節(jié)器300中那樣將SLEEP信號(hào)直接提供給脈沖斬波器354，脈沖斬波器不直接接收SLEEP控制信號(hào)，因此在深度休眠模式期間不禁用PFET356。相反，線性調(diào)節(jié)器350的深度休眠模式涉及:與處于活動(dòng)模式時(shí)的輸出電壓電平相比，輸出電壓VBLH減小(例如，VBLH_sleep = VBLH_aCtive/2)，并且循環(huán)期限時(shí)間常數(shù)增加。在深度休眠模式期間，循環(huán)期限時(shí)間常數(shù)可以增加，因?yàn)楦鶕?jù)定義，該模式不涉及存儲(chǔ)單元的讀取、寫(xiě)入或刷新操作。
[0051]為了實(shí)現(xiàn)這一點(diǎn)，線性調(diào)節(jié)器350包括多路復(fù)用器358和分頻器360。多路復(fù)用器358包括適于接收提供給調(diào)節(jié)器350的時(shí)鐘信號(hào)CLK的第一輸入端，以及適于接收分頻器360生成的時(shí)鐘信號(hào)的規(guī)定劃分的第二輸入端。將指示調(diào)節(jié)器操作模式的SLEEP控制信號(hào)提供給多路復(fù)用器358的控制輸入端。多路復(fù)用器358可操作以根據(jù)SLEEP信號(hào)，生成提供給比較器352的控制輸入端的輸出信號(hào)EN，該信號(hào)是時(shí)鐘信號(hào)CLK或時(shí)鐘信號(hào)的向下分頻的版本。因?yàn)檎{(diào)節(jié)器電路350主要在執(zhí)行比較操作時(shí)(即，啟用比較器352時(shí))使用電力，所以輸入時(shí)鐘信號(hào)CLK的頻率劃分將通過(guò)減慢比較操作的速度，明顯降低調(diào)節(jié)器中的整體功耗。
[0052]根據(jù)本發(fā)明的另一個(gè)有利方面，調(diào)節(jié)器350能夠使位線電壓VBLH降低到大約為地與VBLH之間一半的電壓(即，兩個(gè)電壓一分別表示邏輯“O”和“I” 一優(yōu)先地存儲(chǔ)在圖1中所示的示例性存儲(chǔ)電路100的存儲(chǔ)單元102中)。值得注意的是，對(duì)于示例性嵌入式DRAM(eDRAM)應(yīng)用，活動(dòng)模式下的位線的預(yù)充電電壓為地或VBLH，這不同于休眠模式(VBLH_sIeep模式)期間的位線電壓。
[0053]如果可以在深度休眠模式期間通過(guò)可編程預(yù)充電網(wǎng)絡(luò)(未顯式示出)或備選布置將此類調(diào)節(jié)后的電壓(例如，地與VBLH之間的一半)定向到存儲(chǔ)電路的位線104(圖1)，則可以針對(duì)“O”和“I”狀態(tài)，有利地最小化每個(gè)存儲(chǔ)單元102中跨存取晶體管124的漏極-源極電壓。通過(guò)這種方式,將最小化存儲(chǔ)電路100中的亞閾值泄漏電流，從而有利地最大化(即，延長(zhǎng))存儲(chǔ)電路中的數(shù)據(jù)保留時(shí)間。
[0054]應(yīng)該理解，可以使用分別在圖3A和3B中所示的PFET306和356實(shí)現(xiàn)圖1中所示的開(kāi)關(guān)118的至少一部分。盡管結(jié)合圖3A和3B描述了對(duì)圖1中的位間距電路110進(jìn)行示例性修改以實(shí)現(xiàn)深度休眠模式，但應(yīng)該理解，根據(jù)本發(fā)明的各個(gè)方面，還可以對(duì)字線驅(qū)動(dòng)電路(例如，圖1中的字線驅(qū)動(dòng)器108)進(jìn)行修改以實(shí)現(xiàn)深度休眠模式。
[0055]現(xiàn)在將結(jié)合圖4A、4B和5討論字線驅(qū)動(dòng)電路。更具體地說(shuō)，圖4A是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的示例性字線驅(qū)動(dòng)電路400的至少一部分的示意圖。字線驅(qū)動(dòng)電路400可以結(jié)合在圖1的示例性存儲(chǔ)電路100的字線驅(qū)動(dòng)器108中。字線驅(qū)動(dòng)電路400可操作以在電路的輸入節(jié)點(diǎn)401處接收輸入信號(hào)，并且根據(jù)輸入信號(hào)，生成輸出信號(hào)以便將對(duì)應(yīng)的字線106驅(qū)動(dòng)到所需的電壓電平。
[0056]參考圖4A，字線驅(qū)動(dòng)電路400包括與電路的上拉部分關(guān)聯(lián)的第一電壓電平移相器402 (可以是VPP電平移相器)，以及與電路的下拉部分關(guān)聯(lián)的第二電壓電平移相器404 (可以是VWL電平移相器)。VPP電平移相器402與上拉器件(在該實(shí)施例中是PFET器件406)連接，VffL電平移相器404與下拉器件(在該實(shí)施例中是NFET器件408)連接。NFET器件408的源極適于連接到VWL，408的漏極與對(duì)應(yīng)的字線106連接，408的柵極適于接收VWL電平移相器404生成的第一控制信號(hào),該控制信號(hào)可以是下拉(PD)控制信號(hào)。PFET器件406的源極適于經(jīng)由第一開(kāi)關(guān)元件410(優(yōu)選地使用晶體管器件實(shí)現(xiàn))連接到VPP，406的漏極與對(duì)應(yīng)的字線106連接，406的柵極適于接收VPP電平移相器402生成的第二控制信號(hào)，該控制信號(hào)可以是上拉(PU)控制信號(hào)。
[0057]VPP電平移相器402優(yōu)選地經(jīng)由開(kāi)關(guān)元件410與VPP電壓源連接，并且與地(GND)連接作為電源回路。VffL電平移相器404優(yōu)選地經(jīng)由第二開(kāi)關(guān)元件416(優(yōu)選地使用晶體管器件實(shí)現(xiàn))與VDD電壓源連接，并且與VWL連接作為電源回路。在這種配置中，VPP電平移相器402將提供給輸入節(jié)點(diǎn)401的GND到VDD (或VDD到GND)輸入信號(hào)轉(zhuǎn)換為在VPP電平移相器的輸出節(jié)點(diǎn)412處生成的VPP到GND(或GND到VPP)輸出信號(hào)。同樣，在該實(shí)施例中，VffL電平移相器404將提供給輸入節(jié)點(diǎn)401的GND到VDD (或VDD到GND)輸入信號(hào)轉(zhuǎn)換為在VWL電平移相器的輸出節(jié)點(diǎn)414處生成的VDD到VWL (或VWL到VDD)輸出信號(hào)。
[0058]在深度休眠模式期間，開(kāi)關(guān)410和416打開(kāi)，從而有效地?cái)嚅_(kāi)到VPP電平移相器402、VWL電平移相器404和上拉PFET406的電力。如果PFET406與VPP斷開(kāi)連接，則406的源極將泄漏到地(例如，O伏特)。同樣，如果VPP電平移相器402與VPP斷開(kāi)連接，則VPP電平移相器中的所有內(nèi)部電路節(jié)點(diǎn)都將泄漏到地，包括節(jié)點(diǎn)412處的PU控制信號(hào)。因?yàn)樯侠璓FET406的源極和柵極都將處于地電勢(shì)，所以PFET406的柵極-源極電壓將為零(即，Vgs 406 = O)，因此將關(guān)斷 PFET406。
[0059]對(duì)于字線驅(qū)動(dòng)電路400的下拉部分，VffL電平移相器404優(yōu)選地包括一個(gè)或多個(gè)其它晶體管，以便確保在深度休眠模式期間將ro控制信號(hào)驅(qū)動(dòng)到地(例如，ο伏特)。如果將ro控制信號(hào)驅(qū)動(dòng)到地，則下拉NFET408的柵極將為0，并且408的源極將處于VWL，該VWL小于O (例如，大約-300mV)。因?yàn)镹FET408的柵極-源極電壓將大于0，所以NFET408將導(dǎo)通。如果PFET406關(guān)斷并且NFET408導(dǎo)通，則字線106將被下拉到VWL。在這點(diǎn)上，盡管NFET408的柵極-源極電壓(Ves 4(18)可以很小(例如，300mV)，但仍然相對(duì)于PFET406 (其柵極-源極電壓等于O)足夠大，以使NFET408比PFET406的導(dǎo)電性更高，從而將字線106下拉到VWL。
[0060]取決于存儲(chǔ)電路中的存儲(chǔ)單元的設(shè)計(jì)，可以修改字線驅(qū)動(dòng)電路400以便將對(duì)應(yīng)的字線驅(qū)動(dòng)到合適的電壓電平。例如，在某些應(yīng)用中，存儲(chǔ)單元(例如，圖1中的存儲(chǔ)單元102)中的每個(gè)存取晶體管(例如，圖1中的晶體管124)被設(shè)計(jì)為具有閾值電壓Vt，該閾值電壓足夠大以便確保可由存儲(chǔ)單元導(dǎo)致的亞閾值泄漏電流足夠低，即使當(dāng)在深度休眠模式期間字線處于地電勢(shì)時(shí)也是如此，因此不需要將字線驅(qū)動(dòng)到負(fù)電壓。在這種情形中，可以有利地修改字線驅(qū)動(dòng)電路400以便消除VWL電平移相器404和關(guān)聯(lián)的電路，如下面結(jié)合圖4B進(jìn)一步詳細(xì)地描述的那樣。
[0061]具體地說(shuō)，圖4B是示出根據(jù)本發(fā)明的一個(gè)備選實(shí)施例的示例性字線驅(qū)動(dòng)電路450的至少一部分的示意圖。字線驅(qū)動(dòng)電路450基本上與圖4A中所示的字線驅(qū)動(dòng)電路400相同，只是移除了 VWL電平移相器404和關(guān)聯(lián)的電路(例如，開(kāi)關(guān)元件416)，如前所述。此外，下拉NFET408被配置具有適于連接到地的源極、適于連接到對(duì)應(yīng)的字線106的漏極，以及適于直接在節(jié)點(diǎn)401處接收輸入信號(hào)(即，沒(méi)有電壓電平移相)的柵極。在該應(yīng)用中，將字線106從地驅(qū)動(dòng)到VPP (而不是如圖4A中所示的字線驅(qū)動(dòng)電路400中的那樣，從VWL驅(qū)動(dòng)到VPP)。
[0062]繼續(xù)參考圖4B，在深度休眠模式期間，關(guān)斷上拉PFET406，如前所述。通過(guò)電平移相器402、PFET406和NFET408的共同泄漏電流將字線106拉到地。如前面解釋的，此布置需要以增加相應(yīng)存取晶體管的閾值電壓Vt的方式修改存儲(chǔ)單元，以便防止單元中的亞閾值泄漏電流，而不需要將每個(gè)存取晶體管的柵極驅(qū)動(dòng)到地電勢(shì)以下。
[0063]現(xiàn)在將結(jié)合圖5描述適合用于圖4A中所示的字線驅(qū)動(dòng)電路400的示例性電壓電平移相器。但是，應(yīng)該理解，盡管電壓電平移相器被具體設(shè)計(jì)為生成下拉控制信號(hào)，并且因此適于實(shí)現(xiàn)圖4A中所示的示例性VWL電平移相器404，但對(duì)于所屬【技術(shù)領(lǐng)域】的技術(shù)人員來(lái)說(shuō)顯而易見(jiàn)的是，給予了此處的教導(dǎo)后，可以對(duì)示例性電壓電平移相器進(jìn)行基本修改以便同樣生成上拉控制信號(hào)。
[0064]僅作為舉例而不失一般性，圖5是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的可以用于實(shí)現(xiàn)圖4A中所示的VWL電平移相器的示例性電壓電平相移電路500的至少一部分的示意圖。電壓電平移相器500包括以交叉耦合配置連接的第一 NFET晶體管513和第二 NFET晶體管523。晶體管513和523的源極適于連接到第一電壓源(在該實(shí)施例中可以是VWL)，晶體管513的柵極連接到第一節(jié)點(diǎn)NI (其形成電壓電平移相器500的輸出節(jié)點(diǎn)502C)，晶體管523的柵極連接到第二節(jié)點(diǎn)N2(其可以形成電壓電平移相器的實(shí)際輸出端)，晶體管513的漏極連接到第三節(jié)點(diǎn)N3，晶體管523的漏極連接到第四節(jié)點(diǎn)N4。
[0065]電壓電平移相器500還包括一對(duì)反相器，它們?cè)诓僮魃像詈系降谝缓偷诙?NFET晶體管513和523。具體地說(shuō)，第一反相器包括第三NFET晶體管512和第一 PFET晶體管511，第二反相器包括第四NFET522和第二 PFET晶體管521。晶體管512的源極在節(jié)點(diǎn)N3處連接到晶體管513的漏極，晶體管512的漏極在節(jié)點(diǎn)N2處連接到晶體管511的漏極和晶體管523的柵極，晶體管512的柵極連接到晶體管511的柵極并且形成互補(bǔ)輸入節(jié)點(diǎn)501C，以便接收提供給電壓電平移相器500的互補(bǔ)輸入信號(hào)，晶體管511的源極適于連接到第二電壓源(可以是VDD)。晶體管522的源極在節(jié)點(diǎn)N4處連接到晶體管523的漏極，晶體管522的漏極在節(jié)點(diǎn)NI處連接到晶體管521的漏極和晶體管513的柵極，晶體管522的柵極連接到晶體管521的柵極并且形成實(shí)際輸入節(jié)點(diǎn)501T，以便接收提供給電壓電平移相器500的實(shí)際輸入信號(hào)，晶體管521的源極適于連接到VDD。
[0066]電壓電平移相器500分別在實(shí)際輸入節(jié)點(diǎn)501T和互補(bǔ)輸入節(jié)點(diǎn)501C處接收實(shí)際輸入信號(hào)和互補(bǔ)輸入信號(hào)。電壓電平移相器500可操作以便在輸出節(jié)點(diǎn)502C處生成輸出信號(hào)，該輸出信號(hào)與提供給輸入節(jié)點(diǎn)501C的互補(bǔ)輸入信號(hào)同相，與提供給輸入節(jié)點(diǎn)501T的實(shí)際輸入信號(hào)反相。因此，示例性電壓電平移相器500是反相電平移相器。但是，本發(fā)明并不限于反相電壓電平移相器。例如，重新分配輸入端以便輸入節(jié)點(diǎn)501T適于接收互補(bǔ)輸入信號(hào)，輸入節(jié)點(diǎn)501C適于接收實(shí)際輸入信號(hào)，這將導(dǎo)致在輸出節(jié)點(diǎn)502C處生成的輸出信號(hào)與實(shí)際輸入信號(hào)同相，因此被視為非反相。
[0067]分別提供給輸入節(jié)點(diǎn)501T和501C的實(shí)際輸入信號(hào)和互補(bǔ)輸入信號(hào)優(yōu)選地是邏輯電平信號(hào)，它們可以參考不同于電源VWL和VDD的電壓源(例如，GND到VDD電壓電平)。輸出節(jié)點(diǎn)502C將從中生成輸出信號(hào)，該輸出信號(hào)參考電壓源VDD和VWL，因此具有不同于提供給電壓電平移相器500的輸入節(jié)點(diǎn)501T和501C的輸入信號(hào)的電壓電平范圍。在所不的實(shí)施例中，根據(jù)輸入信號(hào)的邏輯狀態(tài)，節(jié)點(diǎn)502C處的輸出信號(hào)的電壓電平優(yōu)選地在VDD (例如，大約1.1伏特)與VWL(例如，大約-300mV)之間變化。當(dāng)在字線驅(qū)動(dòng)電路400中使用時(shí)，電壓電平移相器500的輸出節(jié)點(diǎn)502C在節(jié)點(diǎn)414處耦合到晶體管408的柵極，因此電壓電平移相器500在節(jié)點(diǎn)502C處生成的輸出信號(hào)用作字線驅(qū)動(dòng)電路中的H)控制信號(hào)。
[0068]就操作而言，當(dāng)施加給輸入節(jié)點(diǎn)501C的輸入信號(hào)是參考VDD的邏輯高電平(例如，大約1.1伏特)時(shí)，施加給輸入端501T的輸入信號(hào)(是施加給節(jié)點(diǎn)501C的信號(hào)的互補(bǔ)信號(hào))將是邏輯低電平，其可以是地(例如，O伏特)。輸入端501T為低電平將明顯降低晶體管522的導(dǎo)電性(隨后522關(guān)斷)并且導(dǎo)通晶體管521，從而將節(jié)點(diǎn)NI上拉到VDD(例如，大約1.1伏特)。節(jié)點(diǎn)NI為高電平將導(dǎo)通晶體管513，從而將節(jié)點(diǎn)N3下拉到VWL(例如，大約_300mV)。同樣，輸入端501C為高電平將關(guān)斷晶體管511(假設(shè)晶體管511的柵極和源極之間的電壓差小于晶體管511的閾值電壓)并且導(dǎo)通晶體管512，從而將節(jié)點(diǎn)N2拉到低電平并且關(guān)斷晶體管523。因此，在輸出節(jié)點(diǎn)502C處生成的輸出信號(hào)將是參考VDD的邏輯高電平。
[0069]備選地，當(dāng)施加給輸入節(jié)點(diǎn)501C的輸入信號(hào)是邏輯低電平(例如，O伏特)時(shí)，施加給輸入端501T的輸入信號(hào)(是施加給節(jié)點(diǎn)501C的信號(hào)的互補(bǔ)信號(hào))將是參考VDD的邏輯高電平。輸入節(jié)點(diǎn)501C為邏輯低電平將明顯降低晶體管512的導(dǎo)電性(隨后512關(guān)斷)并且導(dǎo)通晶體管511，從而將節(jié)點(diǎn)N2上拉到VDD。節(jié)點(diǎn)N2為高電平將導(dǎo)通晶體管523，從而將節(jié)點(diǎn)N4下拉到VWL。同樣，輸入節(jié)點(diǎn)501T為高電平將關(guān)斷晶體管521并且導(dǎo)通晶體管522，從而將節(jié)點(diǎn)NI拉到低電平。因此，在輸出節(jié)點(diǎn)502C處生成的輸出信號(hào)將是參考VWL而不是地的邏輯低電平。
[0070]在深度休眠模式下，VDD與電壓電平移相器500斷開(kāi)連接，因此所有電路節(jié)點(diǎn)都將泄漏到VWL電勢(shì)。為了在輸出節(jié)點(diǎn)502C(在深度休眠模式下，其處于地電勢(shì))處生成ro控制信號(hào)，在電壓電平移相器500中包括第三PFET555。晶體管555的源極適于與地連接，晶體管555的漏極連接到輸出節(jié)點(diǎn)502C，晶體管555的柵極適于接收控制信號(hào)SLEEP_b。控制信號(hào)SLEEP_b被優(yōu)選地在休眠模式期間驅(qū)動(dòng)到VWL，在活動(dòng)模式期間驅(qū)動(dòng)到VDD。因此，晶體管555將在活動(dòng)模式下關(guān)斷，在深度休眠模式期間輕度導(dǎo)通。在深度休眠模式下，如果晶體管521、522和523關(guān)斷而晶體管555導(dǎo)通，則輸出節(jié)點(diǎn)502C(其是圖4A中所示的H)控制信號(hào))將被上拉到地電勢(shì)。如果節(jié)點(diǎn)502C(H)控制信號(hào))處于地電勢(shì)，則圖4A中所示的NFET408將相對(duì)于PFET406導(dǎo)通，這是由于其很小但非零的柵極-源極電壓(例如，300mV)導(dǎo)致。因此，NFET408將對(duì)應(yīng)的字線106下拉到WL。
[0071]根據(jù)本發(fā)明的另一個(gè)實(shí)施例，可以使用如圖6中所示的糾錯(cuò)編碼(ECC)，修改先前結(jié)合圖2描述的用于在存儲(chǔ)電路中執(zhí)行定期喚醒和刷新以及進(jìn)入和退出數(shù)據(jù)保留模式的示例性方法200。具體地說(shuō)，圖6是示出根據(jù)本發(fā)明一個(gè)實(shí)施例的用于使用ECC在存儲(chǔ)電路(例如，圖1中所示的存儲(chǔ)電路100)中顯著延長(zhǎng)深度休眠模式的持續(xù)時(shí)間的示例性方法600的至少一部分的流程圖。
[0072]參考圖6，方法600以類似于方法200的方式開(kāi)始。但是，與方法200相比，方法600實(shí)現(xiàn)更長(zhǎng)的深度休眠期。通過(guò)允許在深度休眠模式期間在存儲(chǔ)單元102中發(fā)生受限數(shù)量的數(shù)據(jù)錯(cuò)誤(在步驟626到634的刷新/糾正過(guò)程中糾正這些錯(cuò)誤)，有利地延長(zhǎng)深度休眠期，與方法200相比，所述深度休眠期遠(yuǎn)超出存儲(chǔ)單元102的數(shù)據(jù)保留時(shí)間。
[0073]更具體地說(shuō)，在步驟602，方法600從活動(dòng)模式進(jìn)入DRAM保留模式。當(dāng)處于數(shù)據(jù)保留模式時(shí)，在步驟604，刷新存儲(chǔ)電路(例如，DRAM宏)中的所有存儲(chǔ)單元。刷新所有存儲(chǔ)單元之后，在步驟606，從其相應(yīng)的存儲(chǔ)電路切斷所有電源，但對(duì)深度休眠模式至關(guān)重要的那些電源(例如，VffL)除外。在步驟608，初始化計(jì)數(shù)器，該計(jì)數(shù)器可以是休眠時(shí)間計(jì)數(shù)器或者是備選時(shí)間跟蹤裝置。在該實(shí)施例中，初始地，休眠時(shí)間計(jì)數(shù)器優(yōu)選地設(shè)置為0，然而本發(fā)明并不限于以這種方式跟蹤時(shí)間和/或處理周期。此時(shí)，方法600進(jìn)入深度休眠循環(huán)610。深度休眠循環(huán)610優(yōu)選地以如下方式操作:該方式與結(jié)合圖2中所示的深度休眠循環(huán)210描述以及上面描述的方式一致。
[0074]在深度休眠循環(huán)610中，在步驟612，優(yōu)選地使休眠時(shí)間計(jì)數(shù)器遞增I。應(yīng)該理解，根據(jù)其它實(shí)施例，可以在步驟608使用規(guī)定值預(yù)設(shè)休眠時(shí)間計(jì)數(shù)器，然后在步驟612針對(duì)深度休眠循環(huán)的每次循環(huán)遞減(例如，遞減1，或者遞減另一個(gè)值)。遞增休眠時(shí)間計(jì)數(shù)器之后，步驟614進(jìn)行檢查以便判定是否接收到喚醒請(qǐng)求。
[0075]如果接收到喚醒請(qǐng)求，則方法600退出深度休眠循環(huán)610并且在步驟616繼續(xù)，其中啟用所有DRAM電源以便為存儲(chǔ)電路進(jìn)入活動(dòng)操作模式做準(zhǔn)備。接下來(lái)，在步驟618，刷新存儲(chǔ)電路中的所有存儲(chǔ)單元，此后在步驟620，方法600從深度休眠模式進(jìn)入活動(dòng)操作模式。從活動(dòng)模式，方法600可以返回到步驟602，其中存儲(chǔ)電路再次進(jìn)入數(shù)據(jù)保留模式。
[0076]如果未接收到喚醒請(qǐng)求，如在步驟614確定的，則重新開(kāi)始深度休眠循環(huán)610，在步驟622檢查休眠時(shí)間計(jì)數(shù)器，以便判定是否需要刷新存儲(chǔ)單元。這例如可以通過(guò)將休眠時(shí)間計(jì)數(shù)器的值與指示存儲(chǔ)電路的最大刷新周期長(zhǎng)度的規(guī)定數(shù)值相比較來(lái)實(shí)現(xiàn)。如果未達(dá)到最大刷新期，則方法600繼續(xù)回到步驟612，其中遞增休眠時(shí)間計(jì)數(shù)器，并且處理深度休眠循環(huán)610的下一次循環(huán)。
[0077]如果達(dá)到最大刷新期，如通過(guò)在步驟622對(duì)照規(guī)定閾值檢查休眠時(shí)間計(jì)數(shù)器確定的，則方法600退出深度休眠循環(huán)610，并且過(guò)程控制在步驟624繼續(xù)，其中啟用僅用于執(zhí)行存儲(chǔ)刷新操作的DRAM電源(例如，與字線驅(qū)動(dòng)電路中的行地址計(jì)數(shù)器關(guān)聯(lián)的VPP、VBLH、VDD)。接下來(lái)，讀取存儲(chǔ)電路中的所有存儲(chǔ)單元。為了實(shí)現(xiàn)這一點(diǎn)，在步驟626，初始化地址計(jì)數(shù)器(即，地址指針)X，其中X是整數(shù)。在該實(shí)施例中，計(jì)數(shù)器被設(shè)置為O并且在后續(xù)步驟遞增I。但是，應(yīng)該理解，本發(fā)明并不限于這種跟蹤地址方法。例如，地址計(jì)數(shù)器可以被初始化為最大地址值，然后在后續(xù)處理步驟遞減(遞減I，或者遞減另一個(gè)值)。
[0078]在步驟626初始化地址計(jì)數(shù)器之后，在步驟628，優(yōu)選地遞增地址計(jì)數(shù)器，例如通過(guò)使先前計(jì)數(shù)器值增加I (例如，X = x+l)。接下來(lái)，在步驟630，在存儲(chǔ)于地址計(jì)數(shù)器中的地址〈X〉處，讀取存儲(chǔ)電路(例如，DRAM宏)中的所有存儲(chǔ)單元。如果在存儲(chǔ)于地址〈X〉處的數(shù)據(jù)中檢測(cè)到錯(cuò)誤(例如，使用糾錯(cuò)手段，包括但不限于奇偶校驗(yàn)、校驗(yàn)和、循環(huán)冗余校驗(yàn)(CRC)、加密散列函數(shù)等)，則在步驟632處理此類檢測(cè)到的錯(cuò)誤，優(yōu)選地通過(guò)使用ECC(例如，漢明碼、卷積碼、里德-所羅門(mén)碼)糾正錯(cuò)誤。
[0079]在步驟634，檢查地址X以便判定是否已讀取存儲(chǔ)電路中的所有地址，例如通過(guò)將值X與規(guī)定的最大地址N相比較，其中N是整數(shù)。如果判定未讀取所有地址，則方法600返回到步驟628以便遞增地址計(jì)數(shù)器，并且開(kāi)始讀取存儲(chǔ)電路中的下一個(gè)地址位置。如果判定已讀取所有存儲(chǔ)地址，則方法600結(jié)束，在步驟636，將存儲(chǔ)電路從DRAM刷新模式返回到深度休眠模式，此時(shí)開(kāi)始方法600的第二部分。
[0080]重要的是認(rèn)識(shí)到，為了檢查數(shù)據(jù)的有效性，在步驟626到634從所有存儲(chǔ)單元102讀取所有數(shù)據(jù)的過(guò)程將刷新存儲(chǔ)器中的所有存儲(chǔ)單元102，從而不需要單獨(dú)的刷新操作。作為DRAM讀取周期的基礎(chǔ)，活動(dòng)字線106選擇的所有存儲(chǔ)單元102與位線104共享其電荷。在DRAM讀取周期的后半部分，例如經(jīng)由鎖存包括在位間距電路110中的讀出放大器，將丟失的電荷恢復(fù)到選定存儲(chǔ)單元106。因此，在圖6中通過(guò)錯(cuò)誤檢測(cè)和解決循環(huán)(例如，步驟626到634)，實(shí)現(xiàn)圖2的顯式刷新步驟226。
[0081]方法600的第二部分首先在步驟636，從DRAM刷新模式返回到深度休眠模式。為了返回到深度休眠模式，在步驟606，優(yōu)選地從其相應(yīng)的存儲(chǔ)電路切斷所有電源，但對(duì)深度休眠模式至關(guān)重要的那些電源(例如，VffL)除外。如從圖6顯而易見(jiàn)的，方法600的此第二部分類似于第一部分，只是省略在步驟604執(zhí)行的刷新操作。方法600然后如先前描述的那樣繼續(xù)，方式為:通過(guò)在步驟608將休眠時(shí)間計(jì)數(shù)器設(shè)置為規(guī)定值，初始化休眠時(shí)間計(jì)數(shù)器或備選時(shí)間跟蹤元件；在該實(shí)施例中，規(guī)定值為0，然而本發(fā)明并不限于任何特定的初始化值。方法600然后進(jìn)入深度休眠循環(huán)610，并且處理按照上面描述的那樣繼續(xù)。
[0082]圖6中所示的實(shí)施例有利地增強(qiáng)數(shù)據(jù)保留模式，以便在刷新過(guò)程期間，使用錯(cuò)誤檢測(cè)和糾正碼，通過(guò)允許少量泄漏存儲(chǔ)單元可能失敗，顯著延長(zhǎng)深度休眠期限。如所屬【技術(shù)領(lǐng)域】的技術(shù)人員顯而易見(jiàn)的，給予了此處的教導(dǎo)后，優(yōu)選地基于最大預(yù)期錯(cuò)誤數(shù)量選擇使用的錯(cuò)誤檢測(cè)和糾正碼，以便可以糾正此類錯(cuò)誤；否則，對(duì)數(shù)據(jù)完整性將產(chǎn)生不良影響。因此，如果在存儲(chǔ)電路中的任何給定讀取操作期間預(yù)期最多一個(gè)錯(cuò)誤，則基本上任何雙錯(cuò)檢測(cè)/單錯(cuò)糾正碼均已足夠。
[0083]現(xiàn)在參考圖7，流程圖示出根據(jù)本發(fā)明另一個(gè)實(shí)施例的用于使用錯(cuò)誤檢測(cè)在存儲(chǔ)電路(例如，圖1中所示的存儲(chǔ)電路100)中顯著延長(zhǎng)深度休眠模式的持續(xù)時(shí)間的示例性方法700的至少一部分，其類似于方法600。但是，與在每個(gè)深度休眠周期內(nèi)使用ECC糾正檢測(cè)到的錯(cuò)誤的方法600相比，方法700允許在多個(gè)深度休眠周期內(nèi)累積這些錯(cuò)誤。該實(shí)施例的優(yōu)點(diǎn)是刷新步驟734(在深度休眠時(shí)段之間需要)消耗的電力遠(yuǎn)小于刷新/糾錯(cuò)步驟626到634。如所屬【技術(shù)領(lǐng)域】的技術(shù)人員在給予了此處的教導(dǎo)后顯而易見(jiàn)的，方法700共享由分別在圖2和6中所示的示例性方法200和600執(zhí)行的許多類似步驟。
[0084]更具體地說(shuō)，在步驟702，方法700從活動(dòng)模式進(jìn)入DRAM保留模式。當(dāng)處于數(shù)據(jù)保留模式時(shí)，在步驟704，刷新存儲(chǔ)電路(例如，DRAM宏)中的所有存儲(chǔ)單元。刷新所有存儲(chǔ)單元之后，在步驟706，從其相應(yīng)的存儲(chǔ)電路切斷所有電源，但對(duì)深度休眠模式至關(guān)重要的那些電源(例如，VffL)除外。在步驟708，初始化計(jì)數(shù)器，該計(jì)數(shù)器可以是休眠時(shí)間計(jì)數(shù)器或者是備選時(shí)間跟蹤裝置。在該實(shí)施例中，最初休眠時(shí)間計(jì)數(shù)器優(yōu)選地設(shè)置為0，然而本發(fā)明并不限于以這種方式跟蹤時(shí)間和/或處理周期。方法700然后進(jìn)入下面進(jìn)一步詳細(xì)地描述的深度休眠循環(huán)710。深度休眠循環(huán)710優(yōu)選地以與先前結(jié)合圖2描述的深度休眠循環(huán)210 一致的方式操作。
[0085]在深度休眠循環(huán)710中，在步驟712，優(yōu)選地使休眠時(shí)間計(jì)數(shù)器遞增I。應(yīng)該理解，根據(jù)其它實(shí)施例，可以在步驟708使用規(guī)定值預(yù)設(shè)休眠時(shí)間計(jì)數(shù)器，然后在步驟712針對(duì)深度休眠循環(huán)的每次循環(huán)遞減(例如，遞減1，或者遞減另一個(gè)值)。遞增休眠時(shí)間計(jì)數(shù)器之后，步驟714進(jìn)行檢查以便判定是否接收到喚醒請(qǐng)求。
[0086]如果接收到喚醒請(qǐng)求，則方法700退出深度休眠循環(huán)710并且在步驟716繼續(xù)，其中啟用所有DRAM電源以便為進(jìn)入存儲(chǔ)電路的活動(dòng)操作模式做準(zhǔn)備。接下來(lái)，讀取存儲(chǔ)電路中的所有存儲(chǔ)單元。為了實(shí)現(xiàn)這一點(diǎn)，在步驟718，初始化地址計(jì)數(shù)器(B卩，地址指針)X，其中X是整數(shù)。在該實(shí)施例中，計(jì)數(shù)器被設(shè)置為O并且在后續(xù)步驟遞增I。但是，應(yīng)該理解，本發(fā)明并不限于這種跟蹤地址方法。例如，地址計(jì)數(shù)器可以被初始化為最大地址值，然后在后續(xù)處理步驟遞減(遞減I，或者遞減另一個(gè)值)。[0087]在步驟718初始化地址計(jì)數(shù)器之后，在步驟720，優(yōu)選地遞增地址計(jì)數(shù)器，例如通過(guò)使先前計(jì)數(shù)器值增加I (例如，X = x+l)。接下來(lái)，在步驟722，在存儲(chǔ)于地址計(jì)數(shù)器中的地址〈X〉處，讀取存儲(chǔ)電路(例如，DRAM宏)中的所有存儲(chǔ)單元。如果在存儲(chǔ)于地址〈X〉處的數(shù)據(jù)中檢測(cè)到錯(cuò)誤(例如，使用糾錯(cuò)方法，包括但不限于奇偶校驗(yàn)、校驗(yàn)和、循環(huán)冗余校驗(yàn)(CRC)、加密散列函數(shù)、伯格碼(Berger Codes)等)，則在步驟724,通過(guò)從系統(tǒng)中的另一個(gè)存儲(chǔ)器取回新數(shù)據(jù)或者使用ECC，處理此類檢測(cè)到的錯(cuò)誤。用于處理單向錯(cuò)誤(預(yù)期針對(duì)預(yù)充電到地的位線發(fā)生的錯(cuò)誤種類)的基于伯格碼的過(guò)程的優(yōu)選實(shí)施例，例如在E_a等人的標(biāo)題為 “Dynamic Memory Architecture Employing Passive Expiration of Data (米用被動(dòng)數(shù)據(jù)到期的動(dòng)態(tài)存儲(chǔ)體系架構(gòu))”的美國(guó)專利7，290，203 (其公開(kāi)內(nèi)容在此全部引入作為參考以用于所有目的)中描述。
[0088]在步驟726，檢查地址X以便判定是否已讀取存儲(chǔ)電路中的所有地址，例如通過(guò)將值X與規(guī)定的最大地址N相比較，其中N是整數(shù)。如果判定未讀取所有地址，則方法700返回到步驟720以便遞增地址計(jì)數(shù)器，并且開(kāi)始讀取存儲(chǔ)電路中的下一個(gè)地址位置。如果判定已讀取所有存儲(chǔ)地址，則方法700結(jié)束，在步驟728，從深度休眠模式進(jìn)入DRAM活動(dòng)模式。
[0089]如果未接收到喚醒請(qǐng)求，如在步驟714確定的，則重新開(kāi)始深度休眠循環(huán)710，在步驟730檢查休眠時(shí)間計(jì)數(shù)器，以便判定是否需要刷新存儲(chǔ)單元。這例如可以通過(guò)將休眠時(shí)間計(jì)數(shù)器的值與指示存儲(chǔ)電路的最大刷新周期長(zhǎng)度的規(guī)定數(shù)值相比較來(lái)實(shí)現(xiàn)。如果未達(dá)到最大刷新期，則方法700繼續(xù)回到步驟712，其中遞增休眠時(shí)間計(jì)數(shù)器，并且處理深度休眠循環(huán)710的下一次循環(huán)。
[0090]如果已達(dá)到最大刷新期，如通過(guò)在步驟730對(duì)照規(guī)定閾值檢查休眠時(shí)間計(jì)數(shù)器確定的，則方法700退出深度休眠循環(huán)710，并且過(guò)程控制在步驟732繼續(xù)，其中啟用僅用于執(zhí)行存儲(chǔ)刷新操作的DRAM電源(例如，與字線驅(qū)動(dòng)電路中的行地址計(jì)數(shù)器關(guān)聯(lián)的VPP、VBLH、VDD)。
[0091]接下來(lái)，在步驟734，刷新存儲(chǔ)電路中的所有存儲(chǔ)單元，此后在步驟736，方法700從刷新模式返回到深度休眠模式，由此開(kāi)始方法700的第二部分。
[0092]方法700的第二部分首先在步驟736，從DRAM刷新模式返回到深度休眠模式。為了返回到深度休眠模式，在步驟706，優(yōu)選地從其相應(yīng)的存儲(chǔ)電路切斷所有電源，但對(duì)深度休眠模式至關(guān)重要的那些電源(例如，VWL)除外。如從圖7顯而易見(jiàn)的，方法700的此第二部分類似于第一部分，只是省略在步驟704執(zhí)行的刷新操作。方法700然后如先前描述的那樣繼續(xù)，方式為:通過(guò)在步驟708將休眠時(shí)間計(jì)數(shù)器設(shè)置為規(guī)定值(在該實(shí)施例中為0，然而本發(fā)明并不限于任何特定的初始化值)，初始化休眠時(shí)間計(jì)數(shù)器或備選時(shí)間跟蹤元件。方法700然后進(jìn)入深度休眠循環(huán)710，并且處理按照先前描述的那樣繼續(xù)。
[0093]本發(fā)明的一個(gè)或多個(gè)實(shí)施例或其元素可以以制造品的形式實(shí)現(xiàn)，所述制造品包括包含一個(gè)或多個(gè)程序的機(jī)器可讀介質(zhì)，當(dāng)執(zhí)行所述程序時(shí)實(shí)現(xiàn)此類方法步驟(多個(gè))；即，一種計(jì)算機(jī)程序產(chǎn)品包括有形的計(jì)算機(jī)可讀可記錄存儲(chǔ)介質(zhì)(或多個(gè)此類介質(zhì))，所述介質(zhì)具有以非瞬時(shí)方式存儲(chǔ)在其上的計(jì)算機(jī)可用程序代碼以便執(zhí)行所指示的方法步驟。此夕卜，本發(fā)明的一個(gè)或多個(gè)實(shí)施例或其元素可以以裝置的形式實(shí)現(xiàn)，所述裝置包括存儲(chǔ)器和至少一個(gè)處理器(例如，向量處理器)，所述處理器與所述存儲(chǔ)器耦合并可操作以執(zhí)行或促進(jìn)執(zhí)行示例性方法步驟。[0094]如在此使用的，“促進(jìn)”操作包括執(zhí)行所述操作，使得所述操作更容易，有助于執(zhí)行所述操作，或者導(dǎo)致執(zhí)行所述操作。因此，作為實(shí)例而非限制，在一個(gè)處理器上執(zhí)行的指令可以促進(jìn)在遠(yuǎn)程處理器上執(zhí)行的指令執(zhí)行的操作，方法是發(fā)送適當(dāng)?shù)臄?shù)據(jù)或命令以便導(dǎo)致或幫助執(zhí)行所述操作。為避免疑義，在操作者通過(guò)執(zhí)行操作之外的方法促進(jìn)所述操作的情況下，所述操作仍由某個(gè)實(shí)體或?qū)嶓w組合執(zhí)行。
[0095]此外，在另一個(gè)方面，本發(fā)明的一個(gè)或多個(gè)實(shí)施例或其元素可以以部件的形式實(shí)現(xiàn)，以便執(zhí)行在此描述的一個(gè)或多個(gè)方法步驟；所述部件可以包括(i)硬件模塊(多個(gè))，
(ii)軟件模塊(多個(gè))，其在一個(gè)或多個(gè)硬件處理器上執(zhí)行，或者(iii)硬件和軟件模塊的組合；(i)-(iii)的任何一個(gè)都實(shí)現(xiàn)在此給出的特定技術(shù)，并且所述軟件模塊存儲(chǔ)在有形的計(jì)算機(jī)可讀可記錄存儲(chǔ)介質(zhì)(或多個(gè)此類介質(zhì))中。還可以包括經(jīng)由總線、網(wǎng)絡(luò)等的適當(dāng)互連。
[0096]本發(fā)明的各實(shí)施例可以特別適合用于電子設(shè)備或備選系統(tǒng)(例如，計(jì)算系統(tǒng)、通信系統(tǒng)等)。例如，圖8是示出根據(jù)本發(fā)明一個(gè)實(shí)施例形成的示例性處理系統(tǒng)800的至少一部分的框圖。系統(tǒng)800 (例如可以表不動(dòng)態(tài)存儲(chǔ)系統(tǒng)或者它的一部分)可以包括處理器810、與處理器耦合(例如，經(jīng)由總線850或備選連接裝置)的存儲(chǔ)器820，以及可操作以便與處理器對(duì)接的輸入/輸出(I/O)電路830。處理器810可以被配置為執(zhí)行本發(fā)明的至少一部分功能(例如，通過(guò)可以存儲(chǔ)在存儲(chǔ)器820中的一個(gè)或多個(gè)進(jìn)程840)，本發(fā)明的示例性實(shí)施例在先前各圖中示出并且在上面描述。
[0097]應(yīng)該理解，術(shù)語(yǔ)“處理器”如在此使用的，旨在包括任何處理設(shè)備，例如包括CPU和/或其它處理電路的處理設(shè)備(例如，數(shù)字信號(hào)處理器(DSP)、網(wǎng)絡(luò)處理器、微處理器等)。此外，應(yīng)該理解，處理器可以指多個(gè)處理設(shè)備，并且與處理設(shè)備關(guān)聯(lián)的各種元件可以由其它處理設(shè)備共享。術(shù)語(yǔ)“存儲(chǔ)器”如在此使用的，旨在包括與處理器或CPU關(guān)聯(lián)的存儲(chǔ)器和其它計(jì)算機(jī)可讀介質(zhì)，例如DRAM、隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、固定存儲(chǔ)介質(zhì)(例如，硬盤(pán)驅(qū)動(dòng)器)、可移動(dòng)存儲(chǔ)介質(zhì)(例如，軟盤(pán))、閃存等。此外，術(shù)語(yǔ)“I/O電路”如在此使用的，旨在包括例如用于將數(shù)據(jù)輸入到處理器的一個(gè)或多個(gè)輸入設(shè)備(例如，鍵盤(pán)、鼠標(biāo)等)，和/或用于呈現(xiàn)與處理器關(guān)聯(lián)的結(jié)果的一個(gè)或多個(gè)輸出設(shè)備(例如，顯示器等)。
[0098]因此，如在此描述的，包括用于執(zhí)行本發(fā)明方法的指令或代碼的應(yīng)用程序或其軟件組件可以以非瞬時(shí)方式被存儲(chǔ)在一個(gè)或多個(gè)關(guān)聯(lián)的存儲(chǔ)介質(zhì)(例如，ROM、固定或可移動(dòng)存儲(chǔ)裝置)中，并且當(dāng)準(zhǔn)備使用時(shí)，被全部或部分加載(例如，加載到RAM中)并由處理器執(zhí)行。在任何情況下，應(yīng)該理解，先前各圖中所示的至少一部分組件可以以各種形式的硬件、軟件或其組合(例如，具有關(guān)聯(lián)存儲(chǔ)器的一個(gè)或多個(gè)DSP、專用集成電路(多個(gè))(ASIC)、功能電路、具有關(guān)聯(lián)存儲(chǔ)器的一個(gè)或多個(gè)經(jīng)過(guò)操作編程的通用數(shù)字計(jì)算機(jī)等)實(shí)現(xiàn)。給予了此處提供的本發(fā)明的教導(dǎo)后，所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員將能夠構(gòu)想本發(fā)明的組件的其它實(shí)施方式。
[0099]本發(fā)明的至少一部分技術(shù)可以在集成電路中實(shí)現(xiàn)。在形成集成電路時(shí)，通常在半導(dǎo)體晶片表面上以重復(fù)模式制造相同的管芯。每個(gè)管芯包括在此描述的器件，并且可以包括其它結(jié)構(gòu)和/或電路。單獨(dú)的管芯被從晶片切削或切割，然后封裝為集成電路。所屬【技術(shù)領(lǐng)域】的技術(shù)人員將了解如何切割晶片并且封裝管芯以便產(chǎn)生集成電路。如此制造的集成電路被視為本發(fā)明的一部分。[0100]可以在幾乎任何應(yīng)用和/或電子系統(tǒng)(其中可以采用動(dòng)態(tài)存儲(chǔ)系統(tǒng))中采用根據(jù)本發(fā)明的集成電路。用于實(shí)現(xiàn)本發(fā)明的技術(shù)的合適系統(tǒng)可以包括但不限于個(gè)人計(jì)算機(jī)、移動(dòng)電話、通信網(wǎng)絡(luò)等。結(jié)合此類集成電路的系統(tǒng)被視為本發(fā)明的一部分。給予了此處提供的本發(fā)明的教導(dǎo)后，所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員將能夠構(gòu)想本發(fā)明的技術(shù)的其它實(shí)施方式和應(yīng)用。
[0101]盡管參考附圖在此描述了本發(fā)明的示例性實(shí)施例，但是應(yīng)當(dāng)理解，本發(fā)明并不限于這些精確的實(shí)施例，并且在不偏離所附權(quán)利要求的范圍的情況下，所屬【技術(shù)領(lǐng)域】的技術(shù)人員可以做出各種其它更改和修改。
【權(quán)利要求】
1.一種存儲(chǔ)器件，包括: 多個(gè)動(dòng)態(tài)存儲(chǔ)單元，每個(gè)所述存儲(chǔ)單元具有連接到其的對(duì)應(yīng)位線和對(duì)應(yīng)字線以便分別存取所述存儲(chǔ)單元； 字線電路，其與至少一個(gè)字線耦合； 位線電路，其與至少一個(gè)位線耦合； 至少一個(gè)控制電路，其與所述位線電路和字線電路耦合，所述控制電路可經(jīng)由所述位線電路、所述字線電路以及所述位線和字線操作，以便導(dǎo)致將狀態(tài)信息存儲(chǔ)在所述存儲(chǔ)單元中；以及 至少一個(gè)切換元件，其可操作以根據(jù)至少一個(gè)控制信號(hào)，選擇性地將所述存儲(chǔ)單元、所述位線電路和字線電路以及所述控制電路連接到至少一個(gè)電源； 其中所述控制電路可在數(shù)據(jù)保留模式下操作，以生成所述至少一個(gè)控制信號(hào)，以便在將狀態(tài)信息保留在所述存儲(chǔ)單元中時(shí)，將所述字線電路和位線電路的至少多個(gè)部分與所述電源斷開(kāi)連接。
2.根據(jù)權(quán)利要求1的存儲(chǔ)器件，其中所述字線電路包括與對(duì)應(yīng)字線連接的至少一個(gè)字線驅(qū)動(dòng)器。
3.根據(jù)權(quán)利要求2的存儲(chǔ)器件，其中所述字線驅(qū)動(dòng)器可操作以生成當(dāng)?shù)剿鲎志€電路的電力被斷開(kāi)連接時(shí)在所述對(duì)應(yīng)字線上保持的負(fù)字線電壓。
4.根據(jù)權(quán)利要求1的存儲(chǔ)器件，其中所述位線電路包括與對(duì)應(yīng)位線連接的至少一個(gè)位線預(yù)充電電路和讀出放大器。
5.根據(jù)權(quán)利要求4的存儲(chǔ)器件，其中當(dāng)?shù)剿鑫痪€電路的電力被斷開(kāi)連接時(shí)，由所述位線預(yù)充電電路生成的位線電壓保持在規(guī)定的電壓電平。
6.根據(jù)任一上述權(quán)利要求的存儲(chǔ)器件，其中所述至少一個(gè)切換元件包括至少一個(gè)晶體管，其具有連接到所述存儲(chǔ)器件中的第一電路節(jié)點(diǎn)的第一源極/漏極、連接到所述存儲(chǔ)器件中的第二電路節(jié)點(diǎn)的第二源極/漏極，以及適于接收所述控制信號(hào)的柵極，所述晶體管可操作以根據(jù)所述控制信號(hào)而電連接所述第一和第二電路節(jié)點(diǎn)。
7.根據(jù)權(quán)利要求1的存儲(chǔ)器件，其中所述控制電路可在數(shù)據(jù)保留期間操作以在至少第一和第二操作模式之間交替，其中在所述第一模式下，刷新存儲(chǔ)在所述存儲(chǔ)單元中的數(shù)據(jù)，并且在所述第二模式下，當(dāng)?shù)街辽偎鑫痪€電路的電力被斷開(kāi)連接時(shí)，在所述存儲(chǔ)單元中保留狀態(tài)信息。
8.根據(jù)權(quán)利要求7的存儲(chǔ)器件，其中所述第二模式是深度休眠模式而所述第一模式是刷新模式，并且其中所述第一模式具有與之關(guān)聯(lián)的第一持續(xù)時(shí)間，所述第一持續(xù)時(shí)間顯著短于與所述第二模式關(guān)聯(lián)的第二持續(xù)時(shí)間。
9.根據(jù)權(quán)利要求8的存儲(chǔ)器件，其中所述第二持續(xù)時(shí)間比所述第一持續(xù)時(shí)間大至少10倍。
10.根據(jù)權(quán)利要求1的存儲(chǔ)器件，其中所述控制電路可操作以利用糾錯(cuò)編碼延長(zhǎng)所述存儲(chǔ)器件的數(shù)據(jù)保留期。
11.根據(jù)權(quán)利要求1的存儲(chǔ)器件，其中所述位線電路包括: 晶體管，其適于連接在所述至少一個(gè)電源和對(duì)應(yīng)位線之間，所述晶體管可操作以接收第一控制信號(hào)，并適于根據(jù)所述第一控制信號(hào)，選擇性地將所述對(duì)應(yīng)位線與所述至少一個(gè)電源連接； 比較器，其具有與所述對(duì)應(yīng)位線連接的第一輸入端和適于接收參考電壓的第二輸入端，所述比較器可操作以生成第二控制信號(hào)，所述第二控制信號(hào)指示所述對(duì)應(yīng)位線上的電壓和所述參考電壓之間的差；以及 控制器，其可操作以接收所述第二控制信號(hào)并生成所述第一控制信號(hào)，以便所述對(duì)應(yīng)位線上的所述電壓大約被保持在所述參考電壓。
12.根據(jù)權(quán)利要求11的存儲(chǔ)器件，其中所述位線電路可操作以接收指示所述存儲(chǔ)器件的操作模式的第三控制信號(hào)，根據(jù)所述第三控制信號(hào)而關(guān)斷所述晶體管，從而將所述對(duì)應(yīng)位線與所述電源斷開(kāi)連接。
13.根據(jù)權(quán)利要求12的存儲(chǔ)器件，其中所述位線電路進(jìn)一步包括: 分頻器，其適于接收提供給所述位線電路的輸入時(shí)鐘信號(hào)，并適于生成輸出時(shí)鐘信號(hào)，所述輸出時(shí)鐘信號(hào)具有的頻率是所述輸入時(shí)鐘信號(hào)的頻率的規(guī)定劃分；以及 多路復(fù)用器，其具有適于接收所述輸入時(shí)鐘信號(hào)的第一輸入端、適于接收所述輸出時(shí)鐘信號(hào)的第二輸入端，以及適于接收所述第三控制信號(hào)的控制輸入端，所述多路復(fù)用器可操作以根據(jù)所述第三控制信號(hào)生成第四控制信號(hào)，所述第四控制信號(hào)指示所述輸入時(shí)鐘信號(hào)和所述輸出時(shí)鐘信號(hào)之一。
14.根據(jù)權(quán)利要求1的存儲(chǔ)器件，其中所述字線電路包括至少一個(gè)字線驅(qū)動(dòng)器，所述至少一個(gè)字線驅(qū)動(dòng)器包括: 上拉晶體管，其具有適于經(jīng)由第一切換元件連接到第一電壓源的第一源極/漏極、與對(duì)應(yīng)字線連接的第二源極/漏極，以及適于接收第一控制信號(hào)的柵極； 下拉晶體管，其具有適于連接到第二電壓源的第一源極/漏極、與所述對(duì)應(yīng)字線連接的第二源極/漏極，以及適于接收第二控制信號(hào)的柵極； 第一電壓電平移相器，其可操作以接收參考第一組電壓的輸入信號(hào)，并生成參考第二組電壓的所述第一控制信號(hào)；以及 第二電壓電平移相器，其可操作以接收所述輸入信號(hào)，并生成參考第三組電壓的所述第二控制信號(hào)。
15.根據(jù)權(quán)利要求14的存儲(chǔ)器件，其中所述字線驅(qū)動(dòng)器可在第一模式下操作，以便根據(jù)所述輸入信號(hào)在所述第一和第二電壓源之間驅(qū)動(dòng)所述對(duì)應(yīng)字線，并且可在第二模式下操作，以便斷開(kāi)到所述第一和第二電壓電平移相器的電力并將所述對(duì)應(yīng)字線驅(qū)動(dòng)到所述第二電壓源。
16.一種用于促進(jìn)存儲(chǔ)電路中的數(shù)據(jù)保留模式的方法，所述存儲(chǔ)電路包括多個(gè)動(dòng)態(tài)存儲(chǔ)單元以及耦合到所述存儲(chǔ)單元的位線和字線，每個(gè)所述存儲(chǔ)單元具有與之關(guān)聯(lián)的唯一一對(duì)對(duì)應(yīng)位線和對(duì)應(yīng)字線以便分別存取所述存儲(chǔ)單元，所述方法包括以下步驟: 當(dāng)接收到進(jìn)入所述數(shù)據(jù)保留模式的請(qǐng)求時(shí)，使處于第一模式的所述存儲(chǔ)電路的長(zhǎng)期操作與處于第二模式的所述存儲(chǔ)電路的短期操作突發(fā)相交錯(cuò)，在所述第一模式下，斷開(kāi)到至少驅(qū)動(dòng)所述位線的電路的電力并且所述存儲(chǔ)單元保留它們的存儲(chǔ)在其中的相應(yīng)狀態(tài)信息，在所述第二模式下，僅為用于執(zhí)行所述存儲(chǔ)單元的刷新的電路恢復(fù)電力并且刷新所述存儲(chǔ)單元。
17.根據(jù)權(quán)利要求16的方法，其中所述第一模式是深度休眠模式，并且所述第二模式是刷新模式。
18.根據(jù)權(quán)利要求16或權(quán)利要求17的方法，還包括: 跟蹤所述存儲(chǔ)電路在所述第一模式下操作的持續(xù)時(shí)間；以及 當(dāng)所述存儲(chǔ)電路在所述第一模式下操作的所述持續(xù)時(shí)間達(dá)到規(guī)定的數(shù)據(jù)保留期時(shí)，將所述存儲(chǔ)電路的操作切換到所述第二模式以便啟動(dòng)所述存儲(chǔ)單元的刷新。
19.根據(jù)權(quán)利要求18的方法，其中跟蹤所述存儲(chǔ)電路在所述第一模式下操作的持續(xù)時(shí)間的步驟包括: 將第一計(jì)數(shù)器設(shè)置為規(guī)定值； 通過(guò)執(zhí)行以下操作之一，判定是否已達(dá)到所述規(guī)定的數(shù)據(jù)保留期:(i)遞增所述第一計(jì)數(shù)器，并且判定所述第一計(jì)數(shù)器是否達(dá)到規(guī)定的最大值，以及(ii)遞減所述第一計(jì)數(shù)器，并且判定所述第一計(jì)數(shù)器是否等于零；以及 當(dāng)達(dá)到所述規(guī)定的數(shù)據(jù)保留期時(shí)，僅為用于執(zhí)行所述存儲(chǔ)單元的所述刷新的電路恢復(fù)電力，并且將所述存儲(chǔ)電路的操作切換到所述第二模式。
20.根據(jù)權(quán)利要求16至19中的任一權(quán)利要求的方法，還包括當(dāng)接收到進(jìn)入所述存儲(chǔ)電路的活動(dòng)操作模式的請(qǐng)求時(shí)，退出所述第一操作模式。
21.根據(jù)權(quán)利要求16至20中的任一權(quán)利要求的方法，還包括執(zhí)行糾錯(cuò)從而延長(zhǎng)所述存儲(chǔ)電路的所述數(shù)據(jù)保留期。
22.根據(jù)權(quán)利要求21的方法，其中執(zhí)行糾錯(cuò)的步驟包括，在處于所述第二模式的所述存儲(chǔ)電路的每個(gè)操作周期內(nèi): 對(duì)于所述存儲(chǔ)電路中的所有地址位置，讀取存儲(chǔ)在存儲(chǔ)地址位置中的一個(gè)給定地址位置處的數(shù)據(jù)； 檢測(cè)與所述給定地址位置對(duì)應(yīng)的數(shù)據(jù)中是否存在至少一個(gè)錯(cuò)誤； 處理與所述給定地址位置對(duì)應(yīng)的所述數(shù)據(jù)中的所述至少一個(gè)錯(cuò)誤；以及 返回到所述存儲(chǔ)電路的所述第一操作模式。
23.根據(jù)權(quán)利要求22的方法，其中執(zhí)行糾錯(cuò)的步驟包括: 將第二計(jì)數(shù)器設(shè)置為規(guī)定值； 執(zhí)行以下操作之一:(i)遞增所述第二計(jì)數(shù)器，并且判定所述第二計(jì)數(shù)器是否達(dá)到指示所述存儲(chǔ)電路的最大地址位置數(shù)的值，以及(ii)遞減所述第二計(jì)數(shù)器，并且判定所述第二計(jì)數(shù)器是否等于零；以及 執(zhí)行糾錯(cuò)以便糾正存儲(chǔ)在與所述第二計(jì)數(shù)器的所述值對(duì)應(yīng)的地址位置處的數(shù)據(jù)。
24.根據(jù)權(quán)利要求21的方法，其中執(zhí)行糾錯(cuò)的步驟包括: 在處于所述第二模式的所述存儲(chǔ)電路的多個(gè)操作周期內(nèi)累積錯(cuò)誤；以及 當(dāng)接收到進(jìn)入所述存儲(chǔ)電路的活動(dòng)操作模式的請(qǐng)求時(shí)，處理所述錯(cuò)誤。
25.根據(jù)權(quán)利要求24的方法，其中使用伯格碼執(zhí)行處理所述錯(cuò)誤的步驟。
【文檔編號(hào)】G11C11/34GK103959387SQ201280058861
【公開(kāi)日】2014年7月30日 申請(qǐng)日期:2012年11月23日 優(yōu)先權(quán)日:2011年11月30日
【發(fā)明者】W·R·雷奧爾, R·K·蒙托耶, M·施佩林 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司