高速串行外圍接口內(nèi)存子系統(tǒng)的制作方法
【專利摘要】揭露的是一種內(nèi)存子系統(tǒng)。內(nèi)存子系統(tǒng)包括串行外圍接口(SPI)雙倍數(shù)據(jù)速率(DDR)易失性內(nèi)存組件(203)、耦接至串行外圍接口(SPI)雙倍數(shù)據(jù)速率(DDR)易失性內(nèi)存組件的串行外圍接口(SPI)雙倍數(shù)據(jù)速率(DDR)非易失性內(nèi)存組件(201)、以及串行外圍接口(SPI)雙倍數(shù)據(jù)速率(DDR)接口(205a-c)。串行外圍接口(SPI)雙倍數(shù)據(jù)速率(DDR)接口(205a-c)存取串行外圍接口(SPI)雙倍數(shù)據(jù)速率(DDR)易失性內(nèi)存組件(203)以及串行外圍接口(SPI)雙倍數(shù)據(jù)速率(DDR)非易失性內(nèi)存組件(201)，其中數(shù)據(jù)是在時(shí)脈信號(hào)的前緣和降緣存取。
【專利說明】高速串行外圍接口內(nèi)存子系統(tǒng)

【背景技術(shù)】
[0001] 電視機(jī)、數(shù)字相機(jī)、手機(jī)、媒體內(nèi)容播放機(jī)、平板計(jì)算機(jī)等消費(fèi)性電子產(chǎn)品，是為了 滿足消費(fèi)者對(duì)日用電子設(shè)備的實(shí)質(zhì)需求而予以設(shè)計(jì)、制造并且行銷。數(shù)據(jù)存儲(chǔ)組件在此類 裝置的運(yùn)作上扮演重要角色。數(shù)據(jù)存儲(chǔ)組件可包括RAM、PSRAM、ROM、快閃內(nèi)存等。
[0002] 快閃內(nèi)存是可用電氣方式予以抹除及再程式化的非易失性計(jì)算機(jī)內(nèi)存?？扉W內(nèi)存 主要是用在記憶卡和USB快閃驅(qū)動(dòng)器中，目的是在計(jì)算機(jī)與其它數(shù)字產(chǎn)品之間進(jìn)行一般數(shù) 據(jù)存儲(chǔ)和傳輸?？扉W內(nèi)存是一種以大區(qū)塊抹除及程式化的特定類型電子可抹除可程式化唯 讀內(nèi)存（EEPR0M)。示例應(yīng)用包括用于個(gè)人數(shù)字助理器（PDA)、膝上型計(jì)算機(jī)、數(shù)字播音器、 數(shù)字相機(jī)及行動(dòng)電話的數(shù)據(jù)存儲(chǔ)。其它應(yīng)用包括游戲機(jī)，其中可將快閃內(nèi)存而非其它類型 EEPR0M或電池供電式SRAM用于游戲存儲(chǔ)數(shù)據(jù)。
[0003] PSRAM屬于動(dòng)態(tài)RAM，內(nèi)建復(fù)新（refresh)和位址控制電路，使其行為類似于靜態(tài) RAM(SRAM)。其將高密度DRAM與真實(shí)SRAM的易用性結(jié)合起來。PSRAM是用于Apple iPhone TM及其它嵌入式系統(tǒng)內(nèi)。
[0004] 在其中內(nèi)存子系統(tǒng)同時(shí)包括易失性（例如RAM)及非易失性（例如快閃內(nèi)存）內(nèi) 存組件的電子應(yīng)用中，內(nèi)存組件可共用相同的匯流排或使用分離匯流排。由于要處理器在 相同的匯流排上管理不同速度的內(nèi)存組件會(huì)有困難，共用相同匯流排的內(nèi)存必需具有相同 的接腳輸出及通量效能（throughput performance)。匯流排共用內(nèi)存子系統(tǒng)的一個(gè)實(shí)施 例是含并列型N0R快閃內(nèi)存（非易失性）及PSRAM(易失性）內(nèi)存的內(nèi)存子系統(tǒng)。在使用 分離匯流排的內(nèi)存子系統(tǒng)中，處理器可獨(dú)立管理每一個(gè)內(nèi)存組件而無匯流排競(jìng)爭(zhēng)。然而，獨(dú) 立匯流排系統(tǒng)對(duì)于易失性及非易失性內(nèi)存組件兩者的分離跡線都必須支援。應(yīng)領(lǐng)會(huì)的是， 獨(dú)立匯流排子系統(tǒng)針對(duì)高通量效能予以最佳化，并且較不注重成本（此類內(nèi)存包括并列型 N0R快閃內(nèi)存及動(dòng)態(tài)RAM內(nèi)存）。相比之下，匯流排共用系統(tǒng)節(jié)省與減少跡線數(shù)量直接有關(guān) 的成本，此為其特征。
[0005] 現(xiàn)有特征在于并列型N0R快閃內(nèi)存/PSRAM基本架構(gòu)的匯流排共用子系統(tǒng)，可需要 40或更多條跡線，以便匹配由內(nèi)存接口提供的數(shù)據(jù)、位址、及控制線。降低含并列型N0R快 閃內(nèi)存和PSRAM組件的封裝的組件成本是通過使用較小封裝及/或縮減晶粒（這些電路形 成于其上）的尺寸予以達(dá)成。然而，封裝尺寸縮減受限于晶粒作用所需的接墊，原因是晶粒 尺寸無法縮減超過容納所需接墊所必要的尺寸。同樣地，所需跡線數(shù)量限制可縮減的封裝 尺寸。因此，雖然現(xiàn)有的并列型N0R快閃內(nèi)存/PSRAM內(nèi)存相較于獨(dú)立匯流排系統(tǒng)減少了跡 線，為了符合對(duì)于縮減封裝尺寸且更節(jié)省成本的持續(xù)性需求，所需的顯著額外縮減仍前景 受到限制。


【發(fā)明內(nèi)容】

[0006] 由于所需的晶粒尺寸，現(xiàn)有的并列型N0R快閃內(nèi)存/PSRAM內(nèi)存封裝，對(duì)于需用以 符合封裝尺寸減小和成本更節(jié)省的持續(xù)性需求方面，尺寸縮減的前景有限。提供的是一種 內(nèi)存子系統(tǒng)，其具有比現(xiàn)有晶粒所需更小的串行外圍接口（SPI)，而有助于對(duì)付這些缺點(diǎn)。 然而，所聲稱的具體實(shí)施例不受限于對(duì)付這些缺點(diǎn)的實(shí)現(xiàn)。內(nèi)存子系統(tǒng)包括串行外圍接口 (SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件、串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)非易 失性內(nèi)存組件以及串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)接口。串行外圍接口（SPI)雙 倍數(shù)據(jù)速率（DDR)接口存取串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件及串 行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)非易失性內(nèi)存組件，其中數(shù)據(jù)是在時(shí)脈信號(hào)的前緣 和降緣上存取。

【專利附圖】

【附圖說明】
[0007] 本發(fā)明連同其進(jìn)一步優(yōu)點(diǎn)可配合附圖參照底下說明得到最佳理解，其中：
[0008] 圖1表示根據(jù)一具體實(shí)施例的含高速串行外圍接口（SPI)內(nèi)存子系統(tǒng)的電子裝 置。
[0009] 圖2表不根據(jù)一具體實(shí)施例的SPI內(nèi)存子系統(tǒng)。
[0010]圖3描述現(xiàn)有行動(dòng)基帶的結(jié)構(gòu)化組成相較于根據(jù)示例性具體實(shí)施例所結(jié)構(gòu)化行 動(dòng)基帶的差異。
[0011] 圖4表示一連串簡圖，其描述現(xiàn)有N0R多晶片封裝相較于根據(jù)示例性具體實(shí)施例 所提供多晶片封裝的面積與接腳數(shù)差異。
[0012] 圖5表示根據(jù)一具體實(shí)施例用于形成SPI內(nèi)存子系統(tǒng)的方法中所進(jìn)行步驟的流程 圖。
[0013] 應(yīng)注意的是，相稱的參考元件符號(hào)在圖示系指相稱的元件。

【具體實(shí)施方式】
[0014] 本發(fā)明現(xiàn)將參照如附圖所示的其各個(gè)具體實(shí)施例予以詳述。在底下的說明中，提 出特定細(xì)節(jié)以便透徹了解本發(fā)明。然而，所屬領(lǐng)域的技術(shù)人員顯然知道無需用到本文所提 的一些實(shí)現(xiàn)細(xì)節(jié)即可實(shí)踐本發(fā)明。也應(yīng)了解的是，為了不多余混淆本發(fā)明，已不詳述眾所周 知的運(yùn)作。
[0015] 根據(jù)一具體實(shí)施例的高速串行外圍接口內(nèi)存子系統(tǒng)的示例性運(yùn)作環(huán)境
[0016] 圖1表示根據(jù)一具體實(shí)施例的含高速串行外圍接口（SPI)內(nèi)存子系統(tǒng)200的電子 裝置100。示例性具體實(shí)施例的高速SPI內(nèi)存子系統(tǒng)的設(shè)計(jì)提供具有內(nèi)存子系統(tǒng)的電子裝 置100,其通量效能類似于現(xiàn)有的并列型內(nèi)存子系統(tǒng)但具有較低接腳數(shù)。電子裝置100可包 括但不限于電視機(jī)、數(shù)字相機(jī)、手機(jī)、媒體內(nèi)容播放機(jī)以及平板計(jì)算機(jī)。圖1中所示具體實(shí) 施例的電子裝置100包括高速SPI內(nèi)存子系統(tǒng)200及處理器250。
[0017] 請(qǐng)參閱圖1，高速SPI內(nèi)存子系統(tǒng)200為電子裝置100的數(shù)據(jù)存儲(chǔ)子系統(tǒng)，并且為 其運(yùn)作提供內(nèi)存支援。高速SPI內(nèi)存子系統(tǒng)200經(jīng)由雙倍數(shù)據(jù)速率（DDR)接口（例如下面 所述）由電子裝置處理器250存取。DDR接口在時(shí)脈周期的升緣及降緣兩者讀取及寫入數(shù) 據(jù)。SPI內(nèi)存子系統(tǒng)200的結(jié)構(gòu)化組成引用圖2予以在本文下面詳述。
[0018] 1?速串行外圍接口內(nèi)存子系統(tǒng)
[0019] 圖2表示根據(jù)一具體實(shí)施例的SPI內(nèi)存子系統(tǒng)200的組件。在一具體實(shí)施例中， 高速SPI內(nèi)存子系統(tǒng)200包括共用相同匯流排的串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR) 易失性內(nèi)存組件（例如，N0R、NAND、PCM等快閃內(nèi)存組件）、以及串行外圍接口（SPI)雙倍數(shù) 據(jù)速率（DDR)非易失性內(nèi)存組件（例如，DRAM、PSRAM、SRAM等）。相較于特征為并列型匯流 排基本架構(gòu)的現(xiàn)有系統(tǒng)，串列基本架構(gòu)有助于減少內(nèi)存子系統(tǒng)作用所需跡線的數(shù)量。相較 于現(xiàn)有的系統(tǒng)，減少用于使內(nèi)存子系統(tǒng)作用的跡線的數(shù)量，能縮減晶粒（其上形成高速SPI 內(nèi)存子系統(tǒng)200)的尺寸，并且能縮減封裝（其含有SPI內(nèi)存子系統(tǒng)200)的尺寸。在圖2 的具體實(shí)施例中，SPI內(nèi)存子系統(tǒng)200包括串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)非易 失性內(nèi)存組件201、串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件203、串行外 圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)接口 205a、205b和205c以及SPI匯流排207。圖2中還 表不處理器250。
[0020] 請(qǐng)參閱圖2, SPI DDR非易失性內(nèi)存組件201將數(shù)據(jù)存儲(chǔ)在可用雙倍數(shù)據(jù)速率存 取的快閃內(nèi)存單元內(nèi)。在一具體實(shí)施例中，可致能SPIDDR非易失性內(nèi)存組件201以供SPI DDR接口 205c存取。此外，在一具體實(shí)施例中，可用雙倍數(shù)據(jù)速率在時(shí)脈信號(hào)的升緣及降緣 兩者經(jīng)由SPI DDR接口 205c存取SPI DDR非易失性內(nèi)存組件201的內(nèi)存單元。作為SPI 內(nèi)存子系統(tǒng)200的非易失性數(shù)據(jù)存儲(chǔ)組件，SPI DDR非易失性內(nèi)存組件201在SPI內(nèi)存子 系統(tǒng)200電源關(guān)閉時(shí)不失去數(shù)據(jù)。SPI DDR非易失性內(nèi)存組件201通過SPI匯流排207耦 接至SPI DDR易失性內(nèi)存組件203。
[0021] SPI DDR易失性內(nèi)存組件203將數(shù)據(jù)存儲(chǔ)在可用雙倍數(shù)據(jù)速率存取的內(nèi)存單元 內(nèi)。在一具體實(shí)施例中，可致能SPI DDR易失性內(nèi)存組件203以供通過SPI接口 205b存取。 此外，在一具體實(shí)施例中，如同SPIDDR非易失性內(nèi)存組件201，可用雙倍數(shù)據(jù)速率在時(shí)脈信 號(hào)的升緣及降緣兩者經(jīng)由SPI DDR接口 205b存取SPI DDR易失性內(nèi)存組件203的內(nèi)存單 元。SPI DDR易失性內(nèi)存組件203是SPI內(nèi)存子系統(tǒng)200的易失性數(shù)據(jù)存儲(chǔ)組件。SPI DDR 易失性內(nèi)存組件203通過SPI匯流排207耦接至SPI DDR非易失性內(nèi)存組件201。
[0022] 處理器250執(zhí)行指令，并且使用其經(jīng)由SPI DDR非易失性內(nèi)存組件201及SPI DDR 易失性內(nèi)存組件203存取的數(shù)據(jù)?？山?jīng)由SPI DDR接口 205a通過處理器250將指令和數(shù)據(jù) 寫入及讀出SPI DDR非易失性內(nèi)存組件201及SPI DDR易失性內(nèi)存組件203。在一具體實(shí) 施例中，SPIDDR接口 205a可在時(shí)脈周期的升緣及降緣兩者存取內(nèi)存單元（例如，經(jīng)由SPI DDR接口 205b和205c)。所以，SPI子系統(tǒng)200能夠達(dá)到高通量效能，類似于附有并列型基 本架構(gòu)的子系統(tǒng)所達(dá)成的效能。
[0023] 運(yùn)作
[0024] 在運(yùn)作時(shí)，若處理器250試圖存取SPI DDR易失性內(nèi)存組件203,則由處理器 250(經(jīng)由SPI DDR接口 205a)提示SPI DDR接口 205b致能SPI DDR易失性內(nèi)存組件203 供存取，于是存取SPI DDR易失性內(nèi)存組件203內(nèi)所需的內(nèi)存位置?；蛘?，若處理器250 試圖存取SPI DDR非易失性內(nèi)存組件201，則由處理器250(經(jīng)由SPI DDR接口 205a)提示 DDR接口 205c致能SPI DDR非易失性內(nèi)存組件201供存取，于是存取SPI DDR非易失性內(nèi) 存201內(nèi)所需的內(nèi)存位置。應(yīng)了解的是，SPI DDR接口 205a、205b及205c致能SPI子系統(tǒng) 200以達(dá)到高速通量效能，類似于現(xiàn)有并列型N0R子系統(tǒng)所提供的通量，如上所述。然而， SPI子系統(tǒng)200除了提供通量優(yōu)點(diǎn)，還有SPI協(xié)定所提供的低接腳數(shù)效益。
[0025] 與現(xiàn)有系統(tǒng)對(duì)照
[0026] 圖3描述現(xiàn)有行動(dòng)基帶裝置與根據(jù)一具體實(shí)施例所提供的行動(dòng)基帶裝置之間的 差異。請(qǐng)參閱圖3,現(xiàn)有的行動(dòng)基帶裝置300包括VS-R30UPSRAM 303以及基帶處理器 305。并且，根據(jù)一具體實(shí)施例提供的SPI DDR行動(dòng)基帶裝置350包括SPI DDR快閃內(nèi)存 351(非易失性內(nèi)存組件）、SPI DDR PSRAM 353(易失性內(nèi)存組件）以及基帶處理器355。 如圖3所示，SPI DDR行動(dòng)基帶裝置350是一種9個(gè)接腳（7個(gè)主動(dòng)接腳）的架構(gòu)，其包括 SPI DDR(DSPI)快閃內(nèi)存組件及SPI DDR PSRAM(DPSRAM)內(nèi)存組件。這與圖3中所示現(xiàn)有 的40接腳并列型NOR快閃內(nèi)存行動(dòng)基帶裝置300形成對(duì)比。在一具體實(shí)施例中，SPI DDR 行動(dòng)基帶350中的七個(gè)主動(dòng)接腳是1個(gè)SCK、4個(gè)I/O以及2個(gè)CE (圖未示）。在一具體實(shí) 施例中，分離的CE用于致能及禁能（disable)DSPI或DPSRAM。
[0027] 圖4表不一系列簡圖400,其描述現(xiàn)有的N0R多晶片封裝相較于根據(jù)不例性具體實(shí) 施例所提供的多晶片封裝在面積和接腳數(shù)方面的差異。請(qǐng)參閱圖4,于A，表示的是含PSRAM 的40接腳并列型N0R快閃內(nèi)存子系統(tǒng)的方塊圖410,并且于B表示的是其多晶片封裝的接 端的簡圖420。其次，于C，表示的是特征為9接腳SPI DDR(DSPI)內(nèi)存子系統(tǒng)的根據(jù)示例 性具體實(shí)施例所提供的多晶片封裝的接端的簡圖430。在一具體實(shí)施例中，SPI DDR快閃內(nèi) 存子系統(tǒng)縮減50%的面積并且減少78%的接腳數(shù)。在其它具體實(shí)施例中，可有其它面積和 接腳數(shù)減少量。再請(qǐng)參閱圖4,于D，表示的是含9接腳SPI DDR(DSPI)內(nèi)存子系統(tǒng)的多晶 片封裝的截面440,以及于E，表示的是9接腳SPI DDR(DSPI)內(nèi)存子系統(tǒng)的接墊布局450。
[0028] 具體實(shí)施例示例性優(yōu)點(diǎn)
[0029] 在一具體實(shí)施例中，DDR接口（例如，圖2中的205a、205b和205c)用于致能SPI 內(nèi)存子系統(tǒng)（例如，圖2中的200)，以達(dá)成與并列型N0R內(nèi)存子系統(tǒng)類似的通量效能，同時(shí) 仍維持SPI協(xié)定的低接腳數(shù)效益。SPI快閃內(nèi)存架構(gòu)按照現(xiàn)有已含括呈8接墊組態(tài)的串列 (單一數(shù)據(jù)輸入且單一數(shù)據(jù)輸出）裝置。最近，此類裝置提供的輸出數(shù)量已增加到包括4個(gè) 信號(hào)（同時(shí)仍維持8個(gè)接墊）。這些變更雖無法讓此類SPI快閃內(nèi)存子系統(tǒng)的速度等同于 叢發(fā)式（burst-type)并列型N0R快閃內(nèi)存，效能面仍已改良。相比之下，示例性具體實(shí)施 例使用SPI DDR接口，達(dá)到與叢發(fā)式并列型N0R快閃內(nèi)存子系統(tǒng)類似的通量效能。另外，示 例性具體實(shí)施例的SPI DDR接口（例如，圖2中的205a，205b和205c)可配合適于容納此 接口的現(xiàn)有SPI匯流排予以使用。在一具體實(shí)施例中，SPI DDR內(nèi)存子系統(tǒng)的快閃內(nèi)存和 PSRAM組件可具有相同的效能并且遵循相同的協(xié)定。
[0030] 示例性具體實(shí)施例提供的其它優(yōu)點(diǎn)包括，相較于并列型N0R子系統(tǒng)，縮減使用的 接墊數(shù)量（所用接墊數(shù)量縮減到40個(gè)或多達(dá)78%至9個(gè)）。此外，相較于現(xiàn)有的SDR(單 一數(shù)據(jù)速率）SPI組態(tài)，通過示例性的雙1/0 DDR匯流排（5個(gè)主動(dòng)接腳）和現(xiàn)有的四1/ 0 SDR匯流排（7個(gè)主動(dòng)接腳）的相當(dāng)效能，得以證實(shí)一具體實(shí)施例的SPI DDR組態(tài)的效 能優(yōu)點(diǎn)及接腳節(jié)約。示例性具體實(shí)施例提供的較低接腳數(shù)對(duì)封裝尺寸縮減造成直接影響。 例如，在一具體實(shí)施例中，相較于示例性DSPI+DPSRAM(6x4mm = 24mm2)，BGA44中的并列型 N0R+PSRAM (6. 2x7. 2mm = 77mm2)達(dá)到50 %的封裝尺寸縮減。此外，在示例性具體實(shí)施例中， 快閃內(nèi)存不屬于接墊受限型，所以可持續(xù)縮減晶粒尺寸（這與使用40或更多接墊的并列型 N0R快閃內(nèi)存不一樣）。在一具體實(shí)施例中，與示例性內(nèi)存子系統(tǒng)相關(guān)的處理器可節(jié)省晶粒 的基板面積（real estate),原因在于使用的控制接墊較少，或處理器可通過未使用的接墊 支援其它特征或功能。
[0031] 根據(jù)一具體實(shí)施例用于形成高速串行外圍接口內(nèi)存子系統(tǒng)的程序
[0032] 圖5表示根據(jù)一具體實(shí)施例形成內(nèi)存子系統(tǒng)用的方法中所進(jìn)行步驟的流程圖 500。雖然流程圖中揭露的是特定步驟，此等步驟仍屬示例性。也就是，這些具體實(shí)施例非 常適用于進(jìn)行流程圖中所敘述的各種其它步驟或步驟的變形。
[0033] 于501，形成SPI DDR易失性內(nèi)存組件。在示例性具體實(shí)施例中，SPI DDR易失性 內(nèi)存組件包括可用雙倍數(shù)據(jù)速率存取的內(nèi)存單元。在一具體實(shí)施例中，形成含SPI DDR接 口的SPI DDR易失性內(nèi)存組件。
[0034] 于503,形成SPI DDR非易失性內(nèi)存組件。在示例性具體實(shí)施例中，SPI DDR非易 失性內(nèi)存組件包括可用雙倍數(shù)據(jù)速率存取的快閃內(nèi)存單元。
[0035] 于505,形成含SPI DDR非易失性內(nèi)存組件及SPI DDR易失性內(nèi)存組件的封裝。在 一具體實(shí)施例中，形成含SPI DDR接口的SPI DDR非易失性內(nèi)存組件。
[0036] 引用其示例性具體實(shí)施例，揭露的是內(nèi)存子系統(tǒng)。內(nèi)存子系統(tǒng)包括串行外圍接 口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件、耦接至串行外圍接口（SPI)雙倍數(shù)據(jù)速率 (DDR)易失性內(nèi)存組件的串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)非易失性內(nèi)存組件、以及 串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)接口。串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR) 接口存取串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件及串行外圍接口（SPI) 雙倍數(shù)據(jù)速率（DDR)非易失性內(nèi)存組件，其中數(shù)據(jù)是在時(shí)脈信號(hào)的前緣和降緣上存取。 [〇〇37] 雖然上面為了方便起見，以單數(shù)說明許多組件和程序，所屬領(lǐng)域的技術(shù)人員將了 解的是，多個(gè)組件及重復(fù)程序也可用于實(shí)踐本發(fā)明的技術(shù)。另外，僅管本發(fā)明已引用其特定 具體實(shí)施例予以特別表示且說明，所屬領(lǐng)域的技術(shù)人員仍將理解的是，仍可制作形式變更 及所揭露具體實(shí)施例的細(xì)節(jié)，而不脫離本發(fā)明的精神或范圍。例如，本發(fā)明的具體實(shí)施例可 搭配各式各樣的組件予以運(yùn)用，并且不應(yīng)該受限于上述任何一者。因此，希望將本發(fā)明解讀 成包括所有落在本發(fā)明真實(shí)精神和范圍內(nèi)的變形及均等件。
【權(quán)利要求】
1. 一種內(nèi)存子系統(tǒng)，其包含： 串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件（203); 耦接至該串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件（203)的串行外圍 接口（SPI)雙倍數(shù)據(jù)速率（DDR)非易失性內(nèi)存組件（201);以及 存取該串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件（203)和該串行外圍 接口（SPI)雙倍數(shù)據(jù)速率（DDR)非易失性內(nèi)存組件（201)的串行外圍接口（SPI)雙倍數(shù)據(jù) 速率（DDR)接口（205a-c)，其中數(shù)據(jù)是在時(shí)脈信號(hào)的前緣和降緣存取。
2. 根據(jù)權(quán)利要求1所述的內(nèi)存子系統(tǒng)，其中該SPI DDR易失性內(nèi)存組件包含SPI DDR PSRAM且該SPI DDR非易失性內(nèi)存組件包含SPI DDR快閃內(nèi)存。
3. 根據(jù)權(quán)利要求2所述的內(nèi)存子系統(tǒng)，其中該SPI DDR PSRAM及該SPI DDR快閃內(nèi)存 共用相同的匯流排。
4. 根據(jù)權(quán)利要求1所述的內(nèi)存子系統(tǒng)，其中該內(nèi)存子系統(tǒng)設(shè)于含9個(gè)接腳的封裝中。
5. 根據(jù)權(quán)利要求1所述的內(nèi)存子系統(tǒng)，其中該內(nèi)存子系統(tǒng)設(shè)于含7個(gè)主動(dòng)接腳的封裝 中。
6. 根據(jù)權(quán)利要求5所述的內(nèi)存子系統(tǒng)，其中該7個(gè)主動(dòng)接腳包括2個(gè)CE接腳。
7. 根據(jù)權(quán)利要求5所述的內(nèi)存子系統(tǒng)，其中該7個(gè)主動(dòng)接腳包含1個(gè)SCK、4個(gè)I/O以 及2個(gè)CE接腳。
8. -種電子裝置，其包含： 處理子系統(tǒng)；以及 內(nèi)存子系統(tǒng)，其中該內(nèi)存子系統(tǒng)包含： 串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件； 耦接至該串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件的串行外圍接口 (SPI)雙倍數(shù)據(jù)速率（DDR)非易失性內(nèi)存組件；以及 存取該串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存和該串行外圍接口（SPI) 雙倍數(shù)據(jù)速率（DDR)非易失性內(nèi)存的串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)接口。
9. 根據(jù)權(quán)利要求8所述的電子裝置，其中該SPI DDR易失性內(nèi)存組件包含SPI DDR PSRAM且該SPI DDR非易失性內(nèi)存組件包含SPI DDR快閃內(nèi)存。
10. 根據(jù)權(quán)利要求9所述的電子裝置，其中該SPI DDR PSRAM及該SPI DDR快閃內(nèi)存共 用相同的匯流排。
11. 根據(jù)權(quán)利要求8所述的電子裝置，其中該內(nèi)存子系統(tǒng)設(shè)于含9個(gè)接腳的封裝中。
12. 根據(jù)權(quán)利要求8所述的電子裝置，其中該內(nèi)存子系統(tǒng)設(shè)于含7個(gè)主動(dòng)接腳的封裝 中。
13. 根據(jù)權(quán)利要求12所述的電子裝置，其中該7個(gè)主動(dòng)接腳包括2個(gè)CE接腳。
14. 根據(jù)權(quán)利要求12所述的電子裝置，其中該7個(gè)主動(dòng)接腳包含1個(gè)SCK、4個(gè)I/O以 及2個(gè)CE接腳。
15. -種形成內(nèi)存子系統(tǒng)的方法，其包含： 形成串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件； 形成耦接至該串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存組件的串行外圍接 口（SPI)雙倍數(shù)據(jù)速率（DDR)非易失性內(nèi)存組件；以及 形成用于存取該串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)易失性內(nèi)存和該串行外圍接 口（SPI)雙倍數(shù)據(jù)速率非易失性內(nèi)存的串行外圍接口（SPI)雙倍數(shù)據(jù)速率（DDR)接口。
【文檔編號(hào)】G11C7/10GK104094352SQ201280069204
【公開日】2014年10月8日 申請(qǐng)日期:2012年12月7日 優(yōu)先權(quán)日:2011年12月7日
【發(fā)明者】K·威德默, C·茲特勞, A·勒 申請(qǐng)人:斯班遜有限公司