專利名稱：一種抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，更具體地涉及一種抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元。
背景技術(shù)：
按照數(shù)據(jù)存儲(chǔ)方式，半導(dǎo)體存儲(chǔ)器分為動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)，非揮發(fā)性存儲(chǔ)器和靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)。靜態(tài)隨機(jī)存儲(chǔ)器能夠以一種簡(jiǎn)單而且低功耗的方式實(shí)現(xiàn)快速的操作速度，并且，與DRAM相比，SRAM不需要周期性刷新存儲(chǔ)的信息，所以設(shè)計(jì)和制造相對(duì)容易。靜態(tài)隨機(jī)存儲(chǔ)器因而建立起其獨(dú)特的優(yōu)勢(shì)，在數(shù)據(jù)存儲(chǔ)領(lǐng)域得到廣泛應(yīng)用。但是在空間、宇航等應(yīng)用領(lǐng)域中，大量存在的高能粒子、宇宙射線等產(chǎn)生的福射效應(yīng)，如單粒子翻轉(zhuǎn)等，將會(huì)造成存儲(chǔ)單元數(shù)據(jù)的丟失，由此破壞靜態(tài)隨機(jī)存儲(chǔ)器的正常工作，且隨著集成特征電路尺寸的不斷減小，輻射效應(yīng)對(duì)于靜態(tài)隨機(jī)存儲(chǔ)單元的影響隨之加重。為滿足空間、宇航等應(yīng)用領(lǐng)域的特殊需求，對(duì)靜態(tài)隨機(jī)存儲(chǔ)單元的輻射加固設(shè)計(jì)變得非常重要。傳統(tǒng)的靜態(tài)隨機(jī)存儲(chǔ)單元為6管單元，如圖1所示，包括:第一、第二驅(qū)動(dòng)NMOS晶體管310、320，第一、第二負(fù)載PMOS晶體管315、325，其中第一驅(qū)動(dòng)NMOS晶體管310與第一負(fù)載PMOS晶體管315構(gòu)成第一反相器31，第二驅(qū)動(dòng)NMOS晶體管320與第二負(fù)載PMOS晶體管325構(gòu)成第二反相器32,第一反相器輸出與第二反相器輸入相連,第二反相器輸出與第一反相器輸入相連，由此構(gòu)成交叉耦合的鎖存器，該鎖存器連接在正電源電壓(VCC)和電源地(GND)之間；兩只存取NMOS晶體管340、341，其漏極分別與第一反相器輸出312、第二反相器輸出322相連，其源極分別與位線301、位線反302連接，其柵極均與字線330連接。當(dāng)對(duì)6管單元進(jìn)行讀/寫操作時(shí)，字線330轉(zhuǎn)換至高電壓，兩對(duì)互補(bǔ)位線讀出/寫入數(shù)據(jù)。傳統(tǒng)結(jié)構(gòu)的6管單元在輻射環(huán)境下，由于輻射效應(yīng)的影響，尤其在單粒子事件發(fā)生時(shí)，如果鎖存器的任一存儲(chǔ)節(jié)點(diǎn)發(fā)生瞬態(tài)翻轉(zhuǎn)時(shí)，都可能會(huì)導(dǎo)致鎖存器數(shù)據(jù)的翻轉(zhuǎn)，從而發(fā)生數(shù)據(jù)錯(cuò)誤。本發(fā)明正是基于解決上述問(wèn)題，提出了一種抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存單元，該靜態(tài)隨機(jī)存單元具有4個(gè)交叉耦合的節(jié)點(diǎn)，這種結(jié)構(gòu)的存儲(chǔ)單元在輻射環(huán)境中不易發(fā)生單粒子翻轉(zhuǎn)。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問(wèn)題有鑒于此，本發(fā)明的主要目的在于提供一種抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，以降低靜態(tài)隨機(jī)存儲(chǔ)單元在單粒子事件發(fā)生時(shí)發(fā)生數(shù)據(jù)翻轉(zhuǎn)的可能性，進(jìn)而提高靜態(tài)隨機(jī)存儲(chǔ)單元抗輻照性能。( 二 )技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，該抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元包括第一差分串聯(lián)電壓開關(guān)邏輯單元1、第二差分串聯(lián)電壓開關(guān)邏輯單元2、第一 PMOS晶體管電阻108、第二 PMOS晶體管電阻109、第一存取NMOS晶體管103和第二存取NMOS晶體管203，其中，第一存取NMOS晶體管103連接于第一差分串聯(lián)電壓開關(guān)邏輯單元1，第二存取NMOS晶體管203連接于第二差分串聯(lián)電壓開關(guān)邏輯單元2，第一 PMOS晶體管電阻108和第二 PMOS晶體管電阻109并行地連接于第一差分串聯(lián)電壓開關(guān)邏輯單元I與第二差分串聯(lián)電壓開關(guān)邏輯單元2之間，第一差分串聯(lián)電壓開關(guān)邏輯單元I與第二差分串聯(lián)電壓開關(guān)邏輯單元2構(gòu)成交叉耦合的鎖存器。上述方案中，所述第一差分串聯(lián)電壓開關(guān)邏輯單元I包括一第一輸入NMOS晶體管104、一第二輸入NMOS晶體管106、一第一負(fù)載PMOS晶體管105和一第二負(fù)載PMOS晶體管107，其中:第一輸入NMOS晶體管104的源端或漏端與第一負(fù)載PMOS晶體管105的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出outlO ；第二輸入NMOS晶體管106的源端或漏端與第二負(fù)載PMOS晶體管107的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll ；第一輸入NMOS晶體管104的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸入inlO ；第二輸入NMOS晶體管106的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll。上述方案中，所述第一負(fù)載PMOS晶體管105的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll ;第二負(fù)載PMOS晶體管107的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出outlO。上述方案中，所述第二差分串聯(lián)電壓開關(guān)邏輯單元2包括一第三輸入PMOS晶體管204、一第四輸入PMOS晶體管206、一第三負(fù)載NMOS晶體管205和一第四負(fù)載NMOS晶體管207，其中:第三輸入PMOS晶體管204的源端或漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20 ；第四輸入PMOS晶體管206的源端或漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出out21 ；第三輸入PMOS晶體管204的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20 ；第四輸入PMOS晶體管206的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21。上述方案中，所述第三負(fù)載NMOS晶體管205的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出out21 ;第四負(fù)載NMOS晶體管207的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出out20。上述方案中，所述第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸A inll與第二差分串聯(lián)電壓開關(guān)邏輯單兀的第二輸出out21相連;第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO經(jīng)導(dǎo)通的第一 PMOS晶體管電阻108與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll經(jīng)導(dǎo)通的第二 PMOS晶體管電阻109與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21相連；由此第一差分串聯(lián)電壓開關(guān)邏輯單元I與第二差分串聯(lián)電壓開關(guān)邏輯單元2構(gòu)成交叉耦合的鎖存器。上述方案中，所述第一PMOS晶體管電阻108的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20連接；所述第二 PMOS晶體管電阻109的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21連接。上述方案中，所述第一存取NMOS晶體管103的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO相連，其柵端與字線102連接，其源端或漏端與位線101連接。上述方案中，所述第二存取NMOS晶體管203的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll相連，其柵端與字線102連接，其源端或漏端與位線反201連接。上述方案中，在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述字線102與電源地線垂直，所述位線101與電源地線平行，所述位線反201與電源地線平行。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明提供的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，采用2個(gè)差分串聯(lián)電壓開關(guān)邏輯單元構(gòu)成鎖存器結(jié)構(gòu)，與傳統(tǒng)的6管單元相比具有額外的2個(gè)冗余存儲(chǔ)節(jié)點(diǎn)，即總共4個(gè)存儲(chǔ)節(jié)點(diǎn)(outl0、outll、out20、out21)，其中任何一個(gè)存儲(chǔ)節(jié)點(diǎn)都受其他2個(gè)存儲(chǔ)節(jié)點(diǎn)的控制。因此，當(dāng)其中任意一個(gè)存儲(chǔ)節(jié)點(diǎn)在單粒子事件中發(fā)生翻轉(zhuǎn)時(shí)，其他存儲(chǔ)節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)的概率大大降低，降低了靜態(tài)隨機(jī)存儲(chǔ)單元在單粒子事件發(fā)生時(shí)發(fā)生數(shù)據(jù)翻轉(zhuǎn)的可能性，進(jìn)而大大提高靜態(tài)隨機(jī)存儲(chǔ)單元抗輻照性能。此外，2個(gè)差分串聯(lián)電壓開關(guān)邏輯單元之間插入的2個(gè)晶體管電阻，能進(jìn)一步增大單粒子事件發(fā)生時(shí)晶體管電阻兩端節(jié)點(diǎn)的耦合時(shí)間，進(jìn)而進(jìn)一步提高靜態(tài)隨機(jī)存儲(chǔ)單元抗輻照性能。


通過(guò)附圖形象而詳細(xì)地對(duì)上述發(fā)明內(nèi)容進(jìn)行描述，以使本發(fā)明的特點(diǎn)和優(yōu)點(diǎn)變得更加清晰，這些附圖包括:圖1示出的是傳統(tǒng)的六管靜態(tài)隨機(jī)存儲(chǔ)單元的電路圖；圖2示出的是依照本發(fā)明實(shí)施例的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元的電路圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，在下文中，通過(guò)參照附圖，本發(fā)明的一個(gè)實(shí)施例將被詳細(xì)地描述。但是，本發(fā)明可以以許多不同的形式加以實(shí)施，并不應(yīng)限定于這里給出的實(shí)例，該實(shí)例的提供是為了使本公開是徹底的和完整的，并且向熟悉本領(lǐng)域的人員全面地傳達(dá)本發(fā)明的思想。如圖2所示，圖2示出的是依照本發(fā)明實(shí)施例的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元的電路圖，該抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元包括第一差分串聯(lián)電壓開關(guān)邏輯單元1、第二差分串聯(lián)電壓開關(guān)邏輯單元2、第一 PMOS晶體管電阻108、第二 PMOS晶體管電阻109、第一存取NMOS晶體管103和第二存取NMOS晶體管203，其中，第一存取NMOS晶體管103連接于第一差分串聯(lián)電壓開關(guān)邏輯單元1，第二存取NMOS晶體管203連接于第二差分串聯(lián)電壓開關(guān)邏輯單元2，第一 PMOS晶體管電阻108和第二 PMOS晶體管電阻109并行地連接于第一差分串聯(lián)電壓開關(guān)邏輯單元I與第二差分串聯(lián)電壓開關(guān)邏輯單元2之間，第一差分串聯(lián)電壓開關(guān)邏輯單元I與第二差分串聯(lián)電壓開關(guān)邏輯單元2構(gòu)成交叉耦合的鎖存器。第一差分串聯(lián)電壓開關(guān)邏輯單元I包括一第一輸入NMOS晶體管104，一第二輸A NMOS晶體管106，一第一負(fù)載PMOS晶體管105和一第二負(fù)載PMOS晶體管107 ;第一輸A NMOS晶體管104的源端或漏端與第一負(fù)載PMOS晶體管105的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO ;第二輸入NMOS晶體管106的源端或漏端與第二負(fù)載PMOS晶體管107的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll ;第一輸入NMOS晶體管104的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO ;第二輸入NMOS晶體管106的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單兀的第二輸入inll ;第一負(fù)載PMOS晶體管105的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單兀的第二輸出outll ;第二負(fù)載PMOS晶體管107的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outl0.其中，在第一輸入NMOS晶體管104的源端或漏端與第一負(fù)載PMOS晶體管105的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO時(shí)，既可以是第一輸入NMOS晶體管104的源端與第一負(fù)載PMOS晶體管105的源端或漏端相連接，也可以是第一輸入NMOS晶體管104的漏端與第一負(fù)載PMOS晶體管105的源端或漏端相連接。同樣，在第二輸入NMOS晶體管106的源端或漏端與第二負(fù)載PMOS晶體管107的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll時(shí)，既可以是第二輸入NMOS晶體管106的源端與第二負(fù)載PMOS晶體管107的源端或漏端相連接，也可以是第二輸入NMOS晶體管106的漏端與第二負(fù)載PMOS晶體管107的源端或漏端相連接。第二差分串聯(lián)電壓開關(guān)邏輯單兀2包括一第三輸入PMOS晶體管204, —第四輸A PMOS晶體管206，一第三負(fù)載NMOS晶體管205和一第四負(fù)載NMOS晶體管207 ;第三輸A PMOS晶體管204的源端或漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20 ;第四輸入PMOS晶體管206的源端或漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出out21 ;第三輸入PMOS晶體管204的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20 ;第四輸入PMOS晶體管206的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21 ;第三負(fù)載NMOS晶體管205的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出out21 ;第四負(fù)載NMOS晶體管207的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20。其中，在上述第三輸入PMOS晶體管204的源端或漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20時(shí)，既可以是第三輸入PMOS晶體管204的源端與第三負(fù)載NMOS晶體管205的源端或漏端相連接，也可以是第三輸入PMOS晶體管204的漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連接。同樣，在第四輸入PMOS晶體管206的源端或漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連接，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出out21時(shí)，既可以是第四輸入PMOS晶體管206的源端與第四負(fù)載NMOS晶體管207的源端或漏端相連接，也可以是第四輸入PMOS晶體管206的漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連接。第一 PMOS晶體管電阻108的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20連接。第二 PMOS晶體管電阻109的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21連接。第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出out21相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO經(jīng)導(dǎo)通的第一 PMOS晶體管電阻108與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸A in20相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll經(jīng)導(dǎo)通的第二 PMOS晶體管電阻109與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21相連；由此，第一差分串聯(lián)電壓開關(guān)邏輯單元I與第二差分串聯(lián)電壓開關(guān)邏輯單元2構(gòu)成交叉耦合的鎖存器，該鎖存器連接在正電源電壓和電源地之間。第一存取NMOS晶體管103的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO相連，其柵端與字線102連接，其源端或漏端與位線101連接。第二存取NMOS晶體管203的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll相連，其柵端與字線102連接，其源端或漏端與位線反201連接。在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述字線102與電源地線垂直，所述位線101與電源地線平行，所述位線反201與電源地線平行。當(dāng)對(duì)該靜態(tài)隨機(jī)存儲(chǔ)單元進(jìn)行寫“I”操作時(shí)，位線101為高電平，位線反201為低電平，字線102為高電平，第一存取NMOS晶體管103及第二存取NMOS晶體管203均打開，位線101上的高電平及位線反201上的低電平將分別接入到第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸入inlO及第二輸入inll上,第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出outlO出及第二輸出outll將分別得到低電平和高電平；根據(jù)靜態(tài)隨機(jī)存儲(chǔ)單元的連接關(guān)系，第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20及第二輸入in21將分別得到低電平和高電平，第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20及第二輸出out21將分別得到高電平和低電平，且分別與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO及第二輸入inll上的高電平與低電平耦合，靜態(tài)隨機(jī)存儲(chǔ)單元完成寫“ I ”操作；當(dāng)字線102為低電平時(shí)，第一差分串聯(lián)電壓開關(guān)邏輯單元I及第二差分串聯(lián)電壓開關(guān)邏輯單元2構(gòu)成鎖存器結(jié)構(gòu)，保持寫入的“I”數(shù)據(jù)。當(dāng)對(duì)該靜態(tài)隨機(jī)存儲(chǔ)單元進(jìn)行寫“0”操作時(shí)，位線101為低電平，位線反201為高電平，字線102為高電平，第一存取NMOS晶體管103及第二存取NMOS晶體管203均打開，位線101上的低電平及位線反201上的高電平將分別接入到第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸入inlO及第二輸入inll上,第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出outlO出及第二輸出outll將分別得到高電平和低電平；根據(jù)靜態(tài)隨機(jī)存儲(chǔ)單元的連接關(guān)系，第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20及第二輸入in21將分別得到高電平和低電平，第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20及第二輸出out21將分別得到低電平和高電平，且分別與串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO及第二輸入inll上的低電平與高電平耦合，靜態(tài)隨機(jī)存儲(chǔ)單元完成寫“0”操作；當(dāng)字線102為低電平時(shí)，第一差分串聯(lián)電壓開關(guān)邏輯單元I及第二差分串聯(lián)電壓開關(guān)邏輯單元2構(gòu)成鎖存器結(jié)構(gòu)，保持寫入的“0”數(shù)據(jù)；若靜態(tài)隨機(jī)存儲(chǔ)單元鎖存數(shù)據(jù)為“I”時(shí)，即第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll及第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20為高電平，第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO及第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出out21為低電平，考慮在輻射環(huán)境中發(fā)生單粒子事件時(shí)，假設(shè)高能粒子作用在第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20上，第一輸出out20由高電平翻轉(zhuǎn)為低電平，由于第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO上的高電平及第二輸出outll上的低電平均未發(fā)生翻轉(zhuǎn)，其將作用于第二差分串聯(lián)電壓開關(guān)邏輯單元2上，恢復(fù)第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20為高電平；假設(shè)高能粒子作用在第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll上，第二輸出outll由高電平翻轉(zhuǎn)為低電平，由于第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出out20上的高電平及第二輸出out21上的低電平均未發(fā)生翻轉(zhuǎn)，其將作用于第一差分串聯(lián)電壓開關(guān)邏輯單元I上，恢復(fù)第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll為高電平，此外引入的第一PMOS晶體管電阻108、第二PMOS晶體管電阻109將抑制第一差分串聯(lián)電壓開關(guān)邏輯單元I的單粒子瞬態(tài)輸出變化對(duì)于第二差分串聯(lián)電壓開關(guān)邏輯單元2的影響，提高第二差分串聯(lián)電壓開關(guān)邏輯單元2的輸出的穩(wěn)定性，進(jìn)而確?；謴?fù)第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll為高電平?；?.2 m工藝實(shí)現(xiàn)的該抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，對(duì)其進(jìn)行HSPICE單粒子仿真測(cè)試，可得其單粒子翻轉(zhuǎn)閾值為160MeV.cm2/mg，而傳統(tǒng)的六管靜態(tài)隨機(jī)存儲(chǔ)單元單粒子翻轉(zhuǎn)閾值僅為3MeV.cm2/mgo因此，本發(fā)明提供的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，能夠有效提高靜態(tài)隨機(jī)存儲(chǔ)單元的抗輻照性能。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，該抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元包括第一差分串聯(lián)電壓開關(guān)邏輯單元(I)、第二差分串聯(lián)電壓開關(guān)邏輯單元(2)、第一 PMOS晶體管電阻(108)、第二 PMOS晶體管電阻(109)、第一存取NMOS晶體管(103)和第二存取NMOS晶體管(203)，其中，第一存取NMOS晶體管(103)連接于第一差分串聯(lián)電壓開關(guān)邏輯單元(I)，第二存取NMOS晶體管(203)連接于第二差分串聯(lián)電壓開關(guān)邏輯單元(2)，第一 PMOS晶體管電阻(108)和第二 PMOS晶體管電阻(109)并行地連接于第一差分串聯(lián)電壓開關(guān)邏輯單元(I)與第二差分串聯(lián)電壓開關(guān)邏輯單元(2)之間，第一差分串聯(lián)電壓開關(guān)邏輯單元(I)與第二差分串聯(lián)電壓開關(guān)邏輯單元(2)構(gòu)成交叉耦合的鎖存器。
2.根據(jù)權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第一差分串聯(lián)電壓開關(guān)邏輯單兀(I)包括一第一輸入NMOS晶體管(104)、一第二輸入NMOS晶體管(106)、一第一負(fù)載PMOS晶體管(105)和一第二負(fù)載PMOS晶體管(107)，其中: 第一輸入NMOS晶體 管(104)的源端或漏端與第一負(fù)載PMOS晶體管(105)的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出(outlO)； 第二輸入NMOS晶體管(106)的源端或漏端與第二負(fù)載PMOS晶體管(107)的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出(outll)； 第一輸入NMOS晶體管(104)的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸入(inlO)； 第二輸入NMOS晶體管(106)的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入(inll)。
3.根據(jù)權(quán)利要求2所述的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第一負(fù)載PMOS晶體管(105)的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出(outll);第二負(fù)載PMOS晶體管(107)的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出(outlO)。
4.根據(jù)權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第二差分串聯(lián)電壓開關(guān)邏輯單元(2)包括一第三輸入PMOS晶體管(204)、一第四輸入PMOS晶體管(206)、一第三負(fù)載NMOS晶體管(205)和一第四負(fù)載NMOS晶體管(207)，其中: 第三輸入PMOS晶體管(204)的源端或漏端與第三負(fù)載NMOS晶體管(205)的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出(out20)； 第四輸入PMOS晶體管(206)的源端或漏端與第四負(fù)載NMOS晶體管(207)的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出(out21)； 第三輸入PMOS晶體管(204)的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入(in20)； 第四輸入PMOS晶體管(206)的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入(in21)。
5.根據(jù)權(quán)利要求4所述的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第三負(fù)載NMOS晶體管(205)的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出(out21);第四負(fù)載NMOS晶體管(207)的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出(out20)。
6.根據(jù)權(quán)利要求2或4所述的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入(inlO)與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出(out20)相連；第一差分串聯(lián)電壓開關(guān)邏輯單兀的第二輸入(inll)與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出(out21)相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出(outlO)經(jīng)導(dǎo)通的第一 PMOS晶體管電阻(108)與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入(in20)相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出(outll)經(jīng)導(dǎo)通的第PMOS晶體管電阻(109)與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入(in21)相連；由此第一差分串聯(lián)電壓開關(guān)邏輯單元(I)與第二差分串聯(lián)電壓開關(guān)邏輯單元(2)構(gòu)成交叉耦合的鎖存器。
7.根據(jù)權(quán)利要求6所述的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第一 PMOS晶體管電阻(108)的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出(outlO)相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入(in20)連接； 所述第二 PMOS晶體管電阻(109)的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出(outll)相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入(in21)連接。
8.根據(jù)權(quán)利要求6所述的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第一存取NMOS晶體管(103)的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入(inlO)相連，其柵端與字線(102)連接，其源端或漏端與位線(101)連接。
9.根據(jù)權(quán)利要求6所述的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，所述第二存取NMOS晶體管(203)的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入(inll)相連，其柵端與字線(102)連接，其源端或漏端與位線反(201)連接。
10.根據(jù)權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，其特征在于，在該靜態(tài)隨機(jī)存儲(chǔ)單元及在包含多個(gè)該靜態(tài)隨機(jī)存儲(chǔ)單元的陣列中，所述字線(102)與電源地線垂直，所述位線(101)與電源地線 平行，所述位線反(201)與電源地線平行。
全文摘要
本發(fā)明公開了一種抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元，該抗單粒子翻轉(zhuǎn)的靜態(tài)隨機(jī)存儲(chǔ)單元包括第一差分串聯(lián)電壓開關(guān)邏輯單元、第二差分串聯(lián)電壓開關(guān)邏輯單元、第一PMOS晶體管電阻、第二PMOS晶體管電阻、第一存取NMOS晶體管和第二存取NMOS晶體管，其中，第一存取NMOS晶體管連接于第一差分串聯(lián)電壓開關(guān)邏輯單元，第二存取NMOS晶體管連接于第二差分串聯(lián)電壓開關(guān)邏輯單元，第一PMOS晶體管電阻和第二PMOS晶體管電阻并行地連接于第一差分串聯(lián)電壓開關(guān)邏輯單元與第二差分串聯(lián)電壓開關(guān)邏輯單元之間，第一差分串聯(lián)電壓開關(guān)邏輯單元與第二差分串聯(lián)電壓開關(guān)邏輯單元構(gòu)成交叉耦合的鎖存器。
文檔編號(hào)G11C11/413GK103093809SQ201310007970
公開日2013年5月8日 申請(qǐng)日期2013年1月9日 優(yōu)先權(quán)日2013年1月9日
發(fā)明者吳利華, 于芳 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所