專利名稱：一種抗單粒子翻轉(zhuǎn)的寄存器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，更具體地涉及一種抗單粒子翻轉(zhuǎn)的寄存器電路。
背景技術(shù)：
在數(shù)字電路的世界里，電路的實(shí)現(xiàn)主要包括一系列的組合邏輯電路及時(shí)序邏輯電路，組合邏輯電路狀態(tài)僅與當(dāng)前的輸入有關(guān)，時(shí)序邏輯電路一般均與當(dāng)前時(shí)鐘之前的輸入有關(guān)。基于這些特點(diǎn)，數(shù)字電路中控制狀態(tài)機(jī)的實(shí)現(xiàn)離不開時(shí)序邏輯電路，此外數(shù)字電路中常采用的流水線技術(shù)、時(shí)鐘同步技術(shù)等均離不開時(shí)序邏輯電路，而時(shí)序邏輯電路中最重要的組成部分就是數(shù)據(jù)寄存器，因此在當(dāng)今廣泛應(yīng)用的數(shù)字電路中，寄存器電路具有重要的意義。一般廣泛使用的寄存器電路均由主從兩級(jí)鎖存器構(gòu)成，基于鎖存器結(jié)構(gòu)的電路在空間、宇航等應(yīng)用領(lǐng)域中，由于大量存在的高能粒子、宇宙射線等產(chǎn)生的輻射效應(yīng)，將會(huì)對(duì)電路中的鎖存器帶來(lái)嚴(yán)重影響。如單粒子翻轉(zhuǎn)等輻射效應(yīng)，會(huì)造成鎖存數(shù)據(jù)的翻轉(zhuǎn)，由此破壞寄存器寄存的數(shù)據(jù)，且隨著集成特征電路尺寸的不斷減小，輻射效應(yīng)對(duì)于寄存器電路的影響隨之加重。為滿足空間、宇航等應(yīng)用領(lǐng)域的特殊需求，對(duì)寄存器電路的輻射加固設(shè)計(jì)變得非常重要。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問(wèn)題有鑒于此，本發(fā)明的主要目的在于提供一種抗單粒子翻轉(zhuǎn)的寄存器電路，以提高寄存器的抗輻照性能。( 二 )技術(shù)方案

為達(dá)到上述目的，本發(fā)明提供了一種抗單粒子翻轉(zhuǎn)的寄存器電路，該寄存器電路包括第一級(jí)主鎖存器1、第二級(jí)從鎖存器2、第一反相器3和第二反相器4，其中:第一級(jí)主鎖存器I有2個(gè)數(shù)據(jù)輸入，分別來(lái)自寄存器的數(shù)據(jù)輸入di及寄存器的互補(bǔ)數(shù)據(jù)輸入dib ;第一級(jí)主鎖存器I有I個(gè)時(shí)鐘輸入ck ;第一級(jí)主鎖存器I有2個(gè)數(shù)據(jù)輸出，分別為鎖存數(shù)據(jù)ql及互補(bǔ)的鎖存數(shù)據(jù)qlb ；第二級(jí)從鎖存器2有2個(gè)數(shù)據(jù)輸入，分別來(lái)自第一級(jí)主鎖存器I的數(shù)據(jù)輸出ql及互補(bǔ)的數(shù)據(jù)輸出qlb ;第二級(jí)從鎖存器2有I個(gè)時(shí)鐘輸入ck，來(lái)自寄存器的互補(bǔ)時(shí)鐘輸入ckn ;第二級(jí)從鎖存器2有2個(gè)數(shù)據(jù)輸出，分別為寄存器的寄存數(shù)據(jù)rq及互補(bǔ)的寄存數(shù)據(jù)rqb ；第一反相器3的輸入為寄存器的數(shù)據(jù)輸入di,輸出為寄存器的互補(bǔ)數(shù)據(jù)輸入dib ；第二反相器4的輸入為寄存器的時(shí)鐘輸入ck,輸出為寄存器的互補(bǔ)時(shí)鐘輸入ckn。上述方案中，所述第一級(jí)主鎖存器I與所述第二級(jí)從鎖存器2結(jié)構(gòu)相同，均包括第一差分串聯(lián)電壓開關(guān)邏輯單元10、第二差分串聯(lián)電壓開關(guān)邏輯單元20、第一 PMOS晶體管電阻108、第二 PMOS晶體管電阻109、第一傳輸管NMOS晶體管103和第二傳輸管NMOS晶體管203，其中:第一存取NMOS晶體管103連接于第一差分串聯(lián)電壓開關(guān)邏輯單元10，第二存取NMOS晶體管203連接于第二差分串聯(lián)電壓開關(guān)邏輯單元20，第一 PMOS晶體管電阻108和第二 PMOS晶體管電阻109并行地連接于第一差分串聯(lián)電壓開關(guān)邏輯單元10與第二差分串聯(lián)電壓開關(guān)邏輯單兀20之間,第一差分串聯(lián)電壓開關(guān)邏輯單兀10與第二差分串聯(lián)電壓開關(guān)邏輯單元20構(gòu)成交叉耦合的鎖存器。上述方案中，所述第一差分串聯(lián)電壓開關(guān)邏輯單元10包括第一輸入PMOS晶體管104、第二輸入PMOS晶體管106、第一負(fù)載NMOS晶體管105和第二負(fù)載NMOS晶體管107，其中:第一輸入PMOS晶體管104的源端或漏端與第一負(fù)載NMOS晶體管105的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出outlO ；第一負(fù)載NMOS晶體管105的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出
OUtll ;第二輸入PMOS晶體管106的源端或漏端與第二負(fù)載NMOS晶體管107的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll ；第二負(fù)載NMOS晶體管107的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlOo上述方案中，所述第一輸入PMOS晶體管104的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO ;所述第二輸入PMOS晶體管106的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll。上述方案中，所述第二差分串聯(lián)電壓開關(guān)邏輯單元20包括第三輸入PMOS晶體管204、第四輸入PMOS晶體管206、第三負(fù)載NMOS晶體管205和第四負(fù)載NMOS晶體管207，其中:第三輸入PMOS晶體管204的源端或漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q ;第三負(fù)載NMOS晶體管205的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb ；第四輸入PMOS晶體管206的源端或漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb ;第四負(fù)載NMOS晶體管207的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q。上述方案中，所述第三輸入PMOS晶體管204的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20 ;所述第四輸入PMOS晶體管206的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21。上述方案中，所述第一PMOS晶體管電阻108的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20連接。上述方案中，所述第二PMOS晶體管電阻109的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21連接。上述方案中，所述第一傳輸管NMOS晶體管103，其漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO相連，其柵極與時(shí)鐘信號(hào)ck連接，其源端或漏端與數(shù)據(jù)輸A d連接。上述方案中，所述第二傳輸管NMOS晶體管203，其漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll相連，其柵極與時(shí)鐘信號(hào)ck連接，源端或漏端與互補(bǔ)的數(shù)據(jù)輸入db連接。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明提供的抗單粒子翻轉(zhuǎn)的寄存器電路，基于兩個(gè)輻射加固設(shè)計(jì)的鎖存器構(gòu)成，第一級(jí)主鎖存器與第二級(jí)從鎖存器結(jié)構(gòu)相同，采用2個(gè)差分串聯(lián)電壓開關(guān)邏輯單元構(gòu)成鎖存器結(jié)構(gòu)，總共4個(gè)鎖存節(jié)點(diǎn)(outlO、outll、q、qb)，其中任何一個(gè)鎖存節(jié)點(diǎn)都受其他2個(gè)鎖存節(jié)點(diǎn)的控制。因此，當(dāng)其中任意一個(gè)鎖存節(jié)點(diǎn)在單粒子事件中發(fā)生翻轉(zhuǎn)時(shí)，其他鎖存節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)的概率大大降低，降低了鎖存器單元在單粒子事件發(fā)生時(shí)發(fā)生數(shù)據(jù)翻轉(zhuǎn)的可能性，進(jìn)而大大提高寄存器的抗輻照性能。此外，2個(gè)差分串聯(lián)電壓開關(guān)邏輯單元之間插入的2個(gè)晶體管電阻，能進(jìn)一步增大單粒子事件發(fā)生時(shí)晶體管電阻兩端節(jié)點(diǎn)的耦合時(shí)間，進(jìn)而進(jìn)一步提高鎖存器單元的抗輻照性能，因而能夠進(jìn)一步增強(qiáng)該寄存器的抗輻照性能。


通過(guò)附圖形象而詳細(xì)地對(duì)上述發(fā)明內(nèi)容進(jìn)行描述，以使本發(fā)明的特點(diǎn)和優(yōu)點(diǎn)變得更加清晰，這些附圖包括:圖1示出的是本發(fā)明提供抗單粒子翻轉(zhuǎn)的寄存器電路的結(jié)構(gòu)框圖；圖2示出的是圖1所示寄存器電路中鎖存器的電路圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，在下文中，通過(guò)參照附圖，本發(fā)明實(shí)施例將被詳細(xì)地描述。但是，本發(fā)明可以以許多不同的形式加以實(shí)施，并不應(yīng)限定于這里給出的實(shí)例，該實(shí)例的提供是為了使本公開是徹底的和完整的，并且向熟悉本領(lǐng)域的人員全面地傳達(dá)本發(fā)明的思想。如圖1所示，圖1是本發(fā)明提供抗單粒子翻轉(zhuǎn)的寄存器電路的結(jié)構(gòu)框圖，該寄存器電路包括第一級(jí)主鎖存器1、第二級(jí)從鎖存器2、第一反相器3和第二反相器4。其中，第一級(jí)主鎖存器I與第二級(jí)從鎖存器2結(jié)構(gòu)相同。第一級(jí)主鎖存器I有2個(gè)數(shù)據(jù)輸入，分別來(lái)自寄存器的數(shù)據(jù)輸入di及寄存器的互補(bǔ)數(shù)據(jù)輸入dib ;第一級(jí)主鎖存器I有I個(gè)時(shí)鐘輸入ck ;第一級(jí)主鎖存器I有2個(gè)數(shù)據(jù)輸出，分別為鎖存數(shù)據(jù)ql及互補(bǔ)的鎖存數(shù)據(jù)qlb。第二級(jí)從鎖存器2有2個(gè)數(shù)據(jù)輸入，分別來(lái)自第一級(jí)主鎖存器I的數(shù)據(jù)輸出ql及互補(bǔ)的數(shù)據(jù)輸出qlb ;第二級(jí)從鎖存器2有I個(gè)時(shí)鐘輸入ck，來(lái)自寄存器的互補(bǔ)時(shí)鐘輸入ckn ;第二級(jí)從鎖存器2有2個(gè)數(shù)據(jù)輸出，分別為寄存器的寄存數(shù)據(jù)rq及互補(bǔ)的寄存數(shù)據(jù)rqb。第一反相器3的輸入為寄存器的數(shù)據(jù)輸入di,輸出為寄存器的互補(bǔ)數(shù)據(jù)輸入dib。第二反相器4的輸入為寄存器的時(shí)鐘輸入ck,輸出為寄存器的互補(bǔ)時(shí)鐘輸入ckn。
如圖2所示，圖2是圖1所示寄存器電路中鎖存器的電路圖，該鎖存器包括第一差分串聯(lián)電壓開關(guān)邏輯單元10、第二差分串聯(lián)電壓開關(guān)邏輯單元20、第一 PMOS晶體管電阻108、第二 PMOS晶體管電阻109、第一傳輸管NMOS晶體管103和第二傳輸管NMOS晶體管203，其中，第一存取NMOS晶體管103連接于第一差分串聯(lián)電壓開關(guān)邏輯單元10，第二存取NMOS晶體管203連接于第二差分串聯(lián)電壓開關(guān)邏輯單元20，第一 PMOS晶體管電阻108和第二 PMOS晶體管電阻109并行地連接于第一差分串聯(lián)電壓開關(guān)邏輯單元10與第二差分串聯(lián)電壓開關(guān)邏輯單兀20之間，第一差分串聯(lián)電壓開關(guān)邏輯單兀10與第二差分串聯(lián)電壓開關(guān)邏輯單元20構(gòu)成交叉耦合的鎖存器。第一差分串聯(lián)電壓開關(guān)邏輯單兀10包括第一輸入PMOS晶體管104、第二輸入PMOS晶體管106、第一負(fù)載匪OS晶體管105和第二負(fù)載NMOS晶體管107。第一輸入PMOS晶體管104的源端或漏端與第一負(fù)載NMOS晶體管105的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO ;第二輸入PMOS晶體管106的源端或漏端與第二負(fù)載NMOS晶體管107的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll ;第一輸入PMOS晶體管104的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸入inlO ;第二輸入PMOS晶體管106的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸A inll ;第一負(fù)載NMOS晶體管105的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll ;第二負(fù)載NMOS晶體管107的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出
outlOo上述第一輸入PMOS晶體管104的源端或漏端與第一負(fù)載NMOS晶體管105的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO時(shí)，既可以是第一輸A PMOS晶體管104的源端與第一負(fù)載NMOS晶體管105的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO，也可以是第一輸入PMOS晶體管104的漏端與第一負(fù)載NMOS晶體管105的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO。上述第二輸入PMOS晶體管106的源端或漏端與第二負(fù)載NMOS晶體管107的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll時(shí)，既可以是第二輸入PMOS晶體管106的源端與第二負(fù)載NMOS晶體管107的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll，也可以是第二輸入PMOS晶體管106的漏端與第二負(fù)載NMOS晶體管107的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll。第二差分串聯(lián)電壓開關(guān)邏輯單元20包括第三輸入PMOS晶體管204、第四輸入PMOS晶體管206、第三負(fù)載NMOS晶體管205和第四負(fù)載NMOS晶體管207。第三輸入PMOS晶體管204的源端或漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q ;第四輸入PMOS晶體管206的源端或漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb ；第三輸入PMOS晶體管204的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20 ;第四輸入PMOS晶體管206的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21 ;第三負(fù)載NMOS晶體管205的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb ;第四負(fù)載NMOS晶體管207的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q。上述第三輸入PMOS晶體管204的源端或漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q時(shí)，既可以是第三輸入PMOS晶體管204的源端與第三負(fù)載NMOS晶體管205的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q，也可以是第三輸入PMOS晶體管204的漏端與第三負(fù)載NMOS晶體管205的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q。上述第四輸入PMOS晶體管206的源端或漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb時(shí)，既可以是第四輸入PMOS晶體管206的源端與第四負(fù)載NMOS晶體管207的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb，也可以是第四輸入PMOS晶體管206的漏端與第四負(fù)載NMOS晶體管207的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb。第一 PMOS晶體管電阻108的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20連接。第二 PMOS晶體管電阻109的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21連接。第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO經(jīng)導(dǎo)通的第一 PMOS晶體管電阻108與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20相連；第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll經(jīng)導(dǎo)通的第二 PMOS晶體管電阻109與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21相連；由此，第一差分串聯(lián)電壓開關(guān)邏輯單元10與第二差分串聯(lián)電壓開關(guān)邏輯單元20構(gòu)成交叉耦合的鎖存器，該鎖存器連接在正電源電壓和電源地之間。第一傳輸管NMOS晶體管103，其漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO相連，其柵極與時(shí)鐘信號(hào)ck連接，其源端或漏端與數(shù)據(jù)輸入d連接。第二傳輸管NMOS晶體管203，其漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll相連，其柵極與時(shí)鐘信號(hào)ck連接，源端或漏端與互補(bǔ)的數(shù)據(jù)輸入db連接。結(jié)合圖1、圖2所示，第一級(jí)主鎖存器I的數(shù)據(jù)輸入d與寄存器的數(shù)據(jù)輸入di連接，第一級(jí)主鎖存器I數(shù)據(jù)輸入db與寄存器的互補(bǔ)數(shù)據(jù)輸入dib連接，第一級(jí)主鎖存器I的輸出q與寄存器的鎖存數(shù)據(jù)ql連接，第一級(jí)主鎖存器I的輸出qb與寄存器的互補(bǔ)鎖存數(shù)據(jù)qlb連接。第二級(jí)從鎖存器2的數(shù)據(jù)輸入d與寄存器的鎖存數(shù)據(jù)ql連接，第二級(jí)從鎖存器2數(shù)據(jù)輸入db與寄存器的互補(bǔ)鎖存數(shù)據(jù)qlb連接，第二級(jí)從鎖存器2的輸出q與寄存器的寄存數(shù)據(jù)rq連接，第二級(jí)從鎖存器2的輸出qb與寄存器的互補(bǔ)鎖存數(shù)據(jù)rqb連接。下面對(duì)該寄存器的數(shù)據(jù)寄存工作過(guò)程進(jìn)行詳細(xì)描述:當(dāng)對(duì)寄存器進(jìn)行數(shù)據(jù)“ I ”寄存時(shí)，可分為第一級(jí)主寄存器寫入“ I ”工作、第一級(jí)主寄存器鎖存“ I ”及第二級(jí)從寄存器寫入“ I ”工作兩個(gè)過(guò)程:第一級(jí)主寄存器寫入“I”工作:寄存器時(shí)鐘ck為高電平，第一傳輸管NMOS晶體管103及第二傳輸管NMOS晶體管203均打開，寄存器數(shù)據(jù)輸入di上的高電平及寄存器互補(bǔ)數(shù)據(jù)輸入dib上的低電平將分別接入到第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO及第二輸入inll上,第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出outlO出及第二輸出outll將分別得到低電平和高電平；根據(jù)鎖存器的連接關(guān)系，第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20及第二輸入in21將分別得到低電平和高電平，第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q及第二輸出qb將分別得到高電平和低電平，且分別與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO及第二輸入inll上的高電平與低電平耦合，第一級(jí)主寄存器完成寫“I”操作。第一級(jí)主寄存器鎖存“I”及第二級(jí)從寄存器寫入“I”工作:當(dāng)寄存器時(shí)鐘ck為低電平時(shí)，第一級(jí)主鎖存器的第一差分串聯(lián)電壓開關(guān)邏輯單元及第二差分串聯(lián)電壓開關(guān)邏輯單元構(gòu)成鎖存器結(jié)構(gòu)，鎖存寫入的“ I ”值，即第一級(jí)主鎖存器鎖存“ I ” ；同時(shí)第二級(jí)從鎖存器的時(shí)鐘輸入ckn為高電平，第二級(jí)從鎖存器的第一傳輸管NMOS晶體管103及第二傳輸管NMOS晶體管203均打開，第一級(jí)主鎖存器的鎖存數(shù)據(jù)ql(高電平“I”)及第一級(jí)主鎖存器的互補(bǔ)鎖存數(shù)據(jù)qlb(低電平“0”)將分別接入到第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸A inlO及第二輸入inll上(第二級(jí)從鎖存器的寫入“I”工作與上述的第一主寄存器寫入“ I ”工作工程完全相同)，直至完成第二級(jí)從鎖存器的寫入“ I ”工作。當(dāng)?shù)诙?jí)從鎖存器完成寫入“I”工作時(shí)，寄存器得到寄存的數(shù)據(jù)rq(高電平“I”)及互補(bǔ)的寄存數(shù)據(jù)rqb (低電平“0”)。當(dāng)對(duì)寄存器進(jìn)行數(shù)據(jù)“0”寄存時(shí)，可分為第一級(jí)主寄存器寫入“0”工作、第一級(jí)主寄存器鎖存“0”及第二級(jí)從寄存器寫入“0”工作兩個(gè)過(guò)程:第一級(jí)主寄存器寫入“0”工作:寄存器時(shí)鐘ck為高電平，第一傳輸管NMOS晶體管103及第二傳輸管NMOS晶體管203均打開，寄存器數(shù)據(jù)輸入di上的低電平及寄存器互補(bǔ)數(shù)據(jù)輸入dib上的高電平將分別接入到第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO及第二輸入inll上,第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出outlO出及第二輸出outll將分別得到低電平和高電平；根據(jù)鎖存器的連接關(guān)系，第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20及第二輸入in21將分別得到高電平和低電平，第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q及第二輸出qb將分別得到低電平和高電平，且分別與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO及第二輸入inll上的低電平與高電平耦合，第一級(jí)主寄存器完成寫“0”操作。第一級(jí)主寄存器鎖存“0”及第二級(jí)從寄存器寫入“0”工作:當(dāng)寄存器時(shí)鐘ck為低電平時(shí)，第一級(jí)主鎖存器的第一差分串聯(lián)電壓開關(guān)邏輯單元及第二差分串聯(lián)電壓開關(guān)邏輯單元構(gòu)成鎖存器結(jié)構(gòu)，鎖存寫入的“0”值，即第一級(jí)主鎖存器鎖存“0” ；同時(shí)第二級(jí)從鎖存器的時(shí)鐘輸入Ckn為高電平，第二級(jí)從鎖存器的第一傳輸管NMOS晶體管103及第二傳輸管NMOS晶體管203均打開，第一級(jí)主鎖存器的鎖存數(shù)據(jù)ql(低電平“0”)及第一級(jí)主鎖存器的互補(bǔ)鎖存數(shù)據(jù)qlb (高電平“0”)將分別接入到第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸A inlO及第二輸入inll上(第二級(jí)從鎖存器的寫入“0”工作與上述的第一主寄存器寫入“0”工作工程完全相同)，直至完成第二級(jí)從鎖存器的寫入“0”工作。當(dāng)?shù)诙?jí)從鎖存器完成寫入“0”工作時(shí)，寄存器得到寄存的數(shù)據(jù)rq(低電平“0”)及互補(bǔ)的寄存數(shù)據(jù)rqb (高電平“ I”)。從上述寄存器的工作過(guò)程及原理可以看出，寄存器的抗輻照性能完全取決于第一級(jí)主鎖存器及第二級(jí)從鎖存器的抗輻照性能，下面進(jìn)一步對(duì)該寄存器中所采用的鎖存器的抗輻照性能進(jìn)行分析說(shuō)明:若靜態(tài)隨機(jī)存儲(chǔ)單元鎖存數(shù)據(jù)為“I”時(shí)，即第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll及第二差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出q為聞電平，第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO及第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb為低電平，考慮在輻射環(huán)境中發(fā)生單粒子事件時(shí)，假設(shè)高能粒子作用在第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q上，第一輸出q由高電平翻轉(zhuǎn)為低電平，由于第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO上的高電平及第二輸出outll上的低電平均未發(fā)生翻轉(zhuǎn)，其將作用于第二差分串聯(lián)電壓開關(guān)邏輯單元上，恢復(fù)第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q為高電平。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，該寄存器電路包括第一級(jí)主鎖存器(I)、第二級(jí)從鎖存器(2)、第一反相器(3)和第二反相器(4)，其中: 第一級(jí)主鎖存器(I)有2個(gè)數(shù)據(jù)輸入，分別來(lái)自寄存器的數(shù)據(jù)輸入di及寄存器的互補(bǔ)數(shù)據(jù)輸入dib ;第一級(jí)主鎖存器(I)有I個(gè)時(shí)鐘輸入ck ;第一級(jí)主鎖存器(I)有2個(gè)數(shù)據(jù)輸出，分別為鎖存數(shù)據(jù)ql及互補(bǔ)的鎖存數(shù)據(jù)qlb ； 第二級(jí)從鎖存器(2)有2個(gè)數(shù)據(jù)輸入，分別來(lái)自第一級(jí)主鎖存器(I)的數(shù)據(jù)輸出ql及互補(bǔ)的數(shù)據(jù)輸出qlb ;第二級(jí)從鎖存器(2)有I個(gè)時(shí)鐘輸入ck，來(lái)自寄存器的互補(bǔ)時(shí)鐘輸入ckn ;第二級(jí)從鎖存器(2)有2個(gè)數(shù)據(jù)輸出，分別為寄存器的寄存數(shù)據(jù)rq及互補(bǔ)的寄存數(shù)據(jù)rqb ； 第一反相器(3)的輸入為寄存器的數(shù)據(jù)輸入di,輸出為寄存器的互補(bǔ)數(shù)據(jù)輸入dib ; 第二反相器(4)的輸入為寄存器的時(shí)鐘輸入ck,輸出為寄存器的互補(bǔ)時(shí)鐘輸入ckn。
2.根據(jù)權(quán)利要求1所述的抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，所述第一級(jí)主鎖存器(I)與所述第二級(jí)從鎖存器(2)結(jié)構(gòu)相同，均包括第一差分串聯(lián)電壓開關(guān)邏輯單元(10)、第二差分串聯(lián)電壓開關(guān)邏輯單元(20)、第一 PMOS晶體管電阻(108)、第二 PMOS晶體管電阻(109)、第一傳輸管N MOS晶體管(103)和第二傳輸管NMOS晶體管(203)，其中: 第一存取NMOS晶體管(103)連接于第一差分串聯(lián)電壓開關(guān)邏輯單元(10)，第二存取NMOS晶體管(203)連接于第二差分串聯(lián)電壓開關(guān)邏輯單元(20)，第一 PMOS晶體管電阻(108)和第二 PMOS晶體管電阻(109)并行地連接于第一差分串聯(lián)電壓開關(guān)邏輯單元(10)與第二差分串聯(lián)電壓開關(guān)邏輯單元(20)之間，第一差分串聯(lián)電壓開關(guān)邏輯單元(10)與第二差分串聯(lián)電壓開關(guān)邏輯單元(20)構(gòu)成交叉耦合的鎖存器。
3.根據(jù)權(quán)利要求2所述的抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，所述第一差分串聯(lián)電壓開關(guān)邏輯單元(10)包括第一輸入PMOS晶體管(104)、第二輸入PMOS晶體管(106)、第一負(fù)載NMOS晶體管(105)和第二負(fù)載NMOS晶體管(107)，其中: 第一輸入PMOS晶體管(104)的源端或漏端與第一負(fù)載NMOS晶體管(105)的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單兀的第一輸出outlO ； 第一負(fù)載NMOS晶體管(105)的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出OUtll ； 第二輸入PMOS晶體管(106)的源端或漏端與第二負(fù)載NMOS晶體管(107)的源端或漏端相連，構(gòu)成第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll ； 第二負(fù)載NMOS晶體管(107)的柵端接第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlOo
4.根據(jù)權(quán)利要求3所述的抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，所述第一輸入PMOS晶體管(104)的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO ;所述第二輸入PMOS晶體管(106)的柵端為第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll。
5.根據(jù)權(quán)利要求2所述的抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，所述第二差分串聯(lián)電壓開關(guān)邏輯單元(20)包括第三輸入PMOS晶體管(204)、第四輸入PMOS晶體管(206)、第三負(fù)載NMOS晶體管(205)和第四負(fù)載NMOS晶體管(207)，其中: 第三輸入PMOS晶體管(204)的源端或漏端與第三負(fù)載NMOS晶體管(205)的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q ;第三負(fù)載NMOS晶體管(205)的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb ； 第四輸入PMOS晶體管(206)的源端或漏端與第四負(fù)載NMOS晶體管(207)的源端或漏端相連，構(gòu)成第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出qb ； 第四負(fù)載NMOS晶體管(207)的柵端接第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出q。
6.根據(jù)權(quán)利要求5所述的抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，所述第三輸入PMOS晶體管(204)的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20 ;所述第四輸入PMOS晶體管(206)的柵端為第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21。
7.根據(jù)權(quán)利要求2所述的抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，所述第一PMOS晶體管電阻(108)的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸出outlO相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入in20連接。
8.根據(jù)權(quán)利要求2所述的抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，所述第二PMOS晶體管電阻(109)的漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸出outll相連，其柵端與電源地連接，其源端或漏端與第二差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入in21連接。
9.根據(jù)權(quán)利要求2所述的抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，所述第一傳輸管NMOS晶體管(103)，其漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第一輸入inlO相連，其柵極與時(shí)鐘信號(hào)ck連接，其源端或漏端與數(shù)據(jù)輸入d連接。
10.根據(jù)權(quán)利要求2所述的抗單粒子翻轉(zhuǎn)的寄存器電路，其特征在于，所述第二傳輸管NMOS晶體管(203)，其漏端或源端與第一差分串聯(lián)電壓開關(guān)邏輯單元的第二輸入inll相連，其柵極與時(shí)鐘信號(hào)ck連接，源端或漏端與互補(bǔ)的數(shù)據(jù)輸入db連接。
全文摘要
本發(fā)明公開了一種抗單粒子翻轉(zhuǎn)的寄存器電路，包括第一級(jí)主鎖存器、第二級(jí)從鎖存器、第一反相器和第二反相器。第一級(jí)主鎖存器有2個(gè)數(shù)據(jù)輸入，分別來(lái)自寄存器的數(shù)據(jù)輸入di及寄存器的互補(bǔ)數(shù)據(jù)輸入dib；第一級(jí)主鎖存器有1個(gè)時(shí)鐘輸入ck；第一級(jí)主鎖存器有2個(gè)數(shù)據(jù)輸出，分別為鎖存數(shù)據(jù)ql及互補(bǔ)的鎖存數(shù)據(jù)qlb；第二級(jí)從鎖存器有2個(gè)數(shù)據(jù)輸入，分別來(lái)自第一級(jí)主鎖存器的數(shù)據(jù)輸出ql及互補(bǔ)的數(shù)據(jù)輸出qlb；第二級(jí)從鎖存器有1個(gè)時(shí)鐘輸入ck，來(lái)自寄存器的互補(bǔ)時(shí)鐘輸入ckn；第二級(jí)從鎖存器有2個(gè)數(shù)據(jù)輸出，分別為寄存器的寄存數(shù)據(jù)rq及互補(bǔ)的寄存數(shù)據(jù)rqb。利用本發(fā)明，顯著增強(qiáng)了該寄存器的抗輻照性能。
文檔編號(hào)G11C19/28GK103093824SQ20131000809
公開日2013年5月8日 申請(qǐng)日期2013年1月9日 優(yōu)先權(quán)日2013年1月9日
發(fā)明者吳利華, 于芳 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所