專利名稱：用于高性能存儲器裝置的時鐘及控制信號產(chǎn)生的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及電子學(xué)，且更具體地說，涉及用于在存儲器裝置中產(chǎn)生時鐘及控制信號的技術(shù)。
背景技術(shù)：
存儲器裝置通常用于許多電子裝置中，例如計算機(jī)、無線通信裝置、個人數(shù)字助理(PDA)等。存儲器裝置通常包括許多行及列的存儲器單元。每一存儲器單元可存儲數(shù)據(jù)值，其通常為二進(jìn)制“O”或“ I ”。為了讀取給定行及給定列中的存儲器單元，激活所述行的字線，且存儲器單元依據(jù)存儲于存儲器單元中的數(shù)據(jù)值而使所述列的位線充電或放電。讀出放大器接著檢測位線上的電壓且基于所檢測的電壓而提供邏輯值。為了寫入到給定行及給定列中的存儲器單元，激活所述行的字線。數(shù)據(jù)輸入驅(qū)動器接著依據(jù)待寫入到存儲器單元的數(shù)據(jù)值而將所述列的位線驅(qū)動為低或高。當(dāng)前存儲于存儲器單元中的數(shù)據(jù)值由位線上的值蓋寫O對于讀取操作，讀出放大器應(yīng)盡早接通且接通持續(xù)最小量的時間以便實現(xiàn)高操作速度及低功率消耗?？稍谝咽刮痪€充分充電或放電之后激活讀出放大器，使得能可靠地檢測存儲于存儲器單元中的數(shù)據(jù)值。此充電/放電時間取決于存儲器單元中的晶體管的特性及寄生效應(yīng)，所述兩者可由于集成電路(IC)工藝、電源電壓及溫度的變化而廣泛地變化。對于寫入操作，數(shù)據(jù)輸入驅(qū)動器應(yīng)接通持續(xù)與將數(shù)據(jù)值寫入到存儲器單元中所需要的一樣長的時間。寫入到存儲器單元所需要的時間量取決于晶體管特性及寄生效應(yīng)。因此，在此項技術(shù)中需要用以產(chǎn)生用于讀取及寫入操作的時鐘及控制信號以使得可在存在IC工藝、電壓及溫度(PVT)變化的情況下實現(xiàn)高操作速度的技術(shù)。

發(fā)明內(nèi)容
本文描述用于在存儲器裝置中產(chǎn)生時鐘及控制信號以實現(xiàn)讀取及寫入操作的良好性能的技術(shù)。在一種設(shè)計中，存儲器裝置包括存儲器陣列、時鐘及控制信號產(chǎn)生器及其它電路塊。所述存儲器陣列包括用于存儲數(shù)據(jù)的存儲器單元及用以模仿存儲器單元的某些特性(例如，負(fù)載)的虛擬單元。所述時鐘及控制信號產(chǎn)生器產(chǎn)生用于將數(shù)據(jù)寫入到存儲器單元以及從存儲器單元讀取數(shù)據(jù)的時鐘及控制信號。在一種設(shè)計中，時鐘及控制信號產(chǎn)生器包括第一及第二時鐘產(chǎn)生器、第一及第二控制信號產(chǎn)生器以及復(fù)位電路。第一時鐘產(chǎn)生器產(chǎn)生用于讀取及寫入操作的第一時鐘信號。第二時鐘產(chǎn)生器產(chǎn)生用于寫入操作的第二時鐘信號且可針對讀取操作而被停用?？僧a(chǎn)生具有相等延遲的第一及第二時鐘信號以實現(xiàn)對存儲器裝置的高速讀取及寫入。復(fù)位電路產(chǎn)生用于第一及第二時鐘產(chǎn)生器的至少一個復(fù)位信號。復(fù)位信號可具有基于一列虛擬單元的位線及/或一行虛擬單元的字線上的負(fù)載而確定的時序。復(fù)位信號還可具有用于讀取及寫入操作的不同延遲以實現(xiàn)用于讀取與寫入操作兩者的良好時序容限。第一控制信號產(chǎn)生器基于第一時鐘信號而產(chǎn)生用于讀取及寫入操作的字線控制時鐘(RCLK)信號及地址鎖存器啟用(ALE)信號以及用于讀取操作的讀出放大器啟用(SEN)信號。第二控制信號產(chǎn)生器基于第二時鐘信號而產(chǎn)生用于寫入操作的數(shù)據(jù)輸入驅(qū)動器時鐘(WCLK)信號及數(shù)據(jù)鎖存器啟用(DLE)信號。可分別基于第一及第二時鐘信號而產(chǎn)生具有相等延遲的RCLK及WCLK信號。(例如)在不使用單觸發(fā)電路的情況下，可產(chǎn)生具有相等延遲及可能相等脈沖寬度的ALE及DLE信號?？苫诘谝粫r鐘信號及用于第一時鐘產(chǎn)生器的復(fù)位信號而產(chǎn)生ALE信號?？苫诘诙r鐘信號及用于第二時鐘產(chǎn)生器的復(fù)位信號而產(chǎn)生DLE信號。下文進(jìn)一步詳細(xì)描述本發(fā)明的各種方面及特征。


圖1展示存儲器裝置的框圖。圖2展示圖1中的存儲器裝置內(nèi)的存儲器陣列、時鐘及控制信號產(chǎn)生器及輸入/輸出(I/o)電路的示意圖。圖3展示具有兩個時鐘產(chǎn)生器及兩個控制信號產(chǎn)生器的時鐘及控制信號產(chǎn)生器的示意圖。圖4展示圖3中的一個時鐘產(chǎn)生器的時序圖。圖5展示用于讀取及寫入操作的各種控制信號。圖6展示具有一個時鐘產(chǎn)生器及兩個控制信號產(chǎn)生器的另一時鐘及控制信號產(chǎn)生器的示意圖。圖7展示具有可配置的驅(qū)動強(qiáng)度的驅(qū)動器的示意圖。圖8展示可編程延遲電路的示意圖。圖9展示用于產(chǎn)生時鐘及控制信號的過程。圖10展示無線通信裝置的框圖。
具體實施例方式本文描述具有良好讀取及寫入性能的存儲器裝置。所述存儲器裝置可用于隨機(jī)存取存儲器(RAM)、靜態(tài) RAM (SRAM)、動態(tài) RAM (DRAM)、同步 DRAM (SDRAM)、視頻 RAM (VRAM)、同步圖形RAM(SGRAM)、只讀存儲器(ROM)、快閃存儲器等。存儲器裝置可為獨(dú)立裝置或可嵌入在其它裝置(例如，處理器)內(nèi)。圖1展示具有良好讀取及寫入性能的存儲器裝置100的設(shè)計的框圖。存儲器裝置100包括地址鎖存器110、地址解碼器及字線驅(qū)動器120、存儲器陣列150、時鐘及控制信號產(chǎn)生器160及I/O電路170。存儲器陣列150包括M行及N列存儲器單元152且進(jìn)一步包括一行及一列虛擬單元154。一般來說，M及N可各自為任何值。存儲器單元為可存儲數(shù)據(jù)值且可用各種電路設(shè)計來實施的電路。虛擬單元為可存儲已知值且/或以特定方式連接以實現(xiàn)所要負(fù)載效應(yīng)的電路。虛擬單元可用與存儲器單元相同或類似的電路設(shè)計來實施。經(jīng)由M個字線WLl到WLM選擇所述M行存儲器單元。所述行虛擬單元耦合到虛擬字線DWL。所述N列存儲器單元耦合到N個差分位線BLl及BLlb到BLN及BLNb。所述列虛擬單元耦合到自定時位線STBL。地址鎖存器110接收待被存取的存儲器單元或存儲器單元塊的地址且鎖存所述地址。地址解碼器120接收所鎖存的地址且可基于所接收的地址而產(chǎn)生行地址。地址解碼器120可接著對行地址執(zhí)行預(yù)解碼且提供經(jīng)預(yù)解碼的信號，所述信號指示用以激活或斷言的特定字線。字線驅(qū)動器120接收經(jīng)預(yù)解碼的信號且驅(qū)動由經(jīng)預(yù)解碼的信號指示的特定字線，使得可存取所要行的存儲器單元。I/O電路170包括用于從存儲器單元讀取數(shù)據(jù)以及將數(shù)據(jù)寫入到存儲器單元的各種電路。舉例來說，I/o電路170包括用于每一差分位線的讀出放大器及數(shù)據(jù)輸出緩沖器以用于從耦合到所述位線的存儲器單元讀取數(shù)據(jù)。I/O電路170進(jìn)一步包括用于每一差分位線的數(shù)據(jù)鎖存器及數(shù)據(jù)輸入驅(qū)動器以用于將數(shù)據(jù)寫入到耦合到所述位線的存儲器單元。時鐘及控制信號產(chǎn)生器160接收外部時鐘信號CLK且還耦合到自定時位線STBL及虛擬字線DWL。產(chǎn)生器160產(chǎn)生用以控制存儲器裝置100的操作的時鐘及控制信號，例如用于讀取及寫入操作的時鐘及控制信號。如下文所描述，時鐘及控制信號具有由所述列及行虛擬單元確定的時序。產(chǎn)生器160可產(chǎn)生以下時鐘及控制信號:.RCLK-用于讀取及寫入操作的字線控制的內(nèi)部時鐘，.ALE-用于讀取及寫入操作的地址鎖存器啟用信號，.SEN-僅用于讀取操作的讀出放大器啟用信號，.Precharge-用于讀取及寫入操作的位線預(yù)充電信號，.DLE-僅用于寫入操作的數(shù)據(jù)鎖存器啟用信號，及.WCLK-僅用于寫入操作的數(shù)據(jù)輸入驅(qū)動器時鐘。下文進(jìn)一步詳細(xì)描述圖1中的時鐘及控制信號及一些電路塊。圖2展示圖1中的存儲器陣列150及I/O電路170的設(shè)計的示意圖。為了清楚起見，在圖2中僅展示存儲器陣列150中的一個存儲器單元152及一個虛擬單元154。此外，在圖2中僅展示虛擬字線DWL，但未展示耦合到此字線的虛擬單元。同樣為了清楚起見，在圖2中僅展示用于一個位線的讀取/寫入電路。在圖2中所示的設(shè)計中，存儲器單元152包括一對交叉耦合的反相器210a及210b以及一對通過晶體管212a及212b。如此項技術(shù)中已知的，每一反相器210可由P溝道場效應(yīng)晶體管(P-FET)及N溝道場效應(yīng)晶體管(N-FET)形成。反相器210a使其輸入耦合到節(jié)點(diǎn)A且其輸出耦合到節(jié)點(diǎn)B。反相器210b使其輸入耦合到節(jié)點(diǎn)B且其輸出耦合到節(jié)點(diǎn)A。每一通過晶體管212用N-FET來實施。N-FET212a使其漏極耦合到節(jié)點(diǎn)A，其柵極耦合到字線WLm，且其源極耦合到位線BLx，其中me {1，...，Μ}且x e {1，...，N}。N_FET212b使其漏極耦合到節(jié)點(diǎn)B，其柵極耦合到字線WLm，且其源極耦合到互補(bǔ)位線BLxb。反相器210a及210b經(jīng)由正反饋存儲數(shù)據(jù)值。如果存儲器單元152存儲邏輯高(“1”)，則節(jié)點(diǎn)A處于邏輯高且節(jié)點(diǎn)B處于邏輯低。如果存儲器單元152存儲邏輯低(“O”)，則節(jié)點(diǎn)A處于邏輯低且節(jié)點(diǎn)B處于邏輯高。對于存儲器讀取，線BLx及BLxb最初由預(yù)充電電路230預(yù)充電到邏輯高，接著字線WLm被斷言為邏輯高，且N-FET212a及212b被接通。如果存儲器單元152存儲邏輯高，則位線BLx經(jīng)由N-FET212a由反相器210b充電，且互補(bǔ)位線BLxb經(jīng)由N-FET212b由反相器210a放電。如果存儲器單元152存儲邏輯低，則相反情況成立。讀出放大器226檢測線BLx與BLxb之間的電壓差以確定存儲于存儲器單元152中的數(shù)據(jù)值。對于存儲器寫入，線BLx及BLxb最初由預(yù)充電電路230預(yù)充電到邏輯高，接著字線WLm被斷言為邏輯高，且N-FET212a及212b被接通。為了將邏輯高(“I”)寫入到存儲器單元152，位線BLx被驅(qū)動到高且經(jīng)由N-FET212a迫使節(jié)點(diǎn)A為邏輯高，且互補(bǔ)位線BLxb被驅(qū)動為低且經(jīng)由N-FET212b迫使節(jié)點(diǎn)B為邏輯低。當(dāng)將邏輯低寫入到存儲器單元152時，以上相反情況成立。在圖2中所示的設(shè)計中，虛擬單元154包括反相器214a及214b以及N_FET216a及216b，其如上文針對存儲器單元152中的反相器210a及210b以及N_FET212a及212b描述而耦合，但具有以下差異。N-FET216a使其柵極耦合到電路接地且其源極耦合到自定時位線STBL。N-FET216b使其漏極耦合到電源電壓Vdd。在此設(shè)計中，N_FET216a始終被斷開，節(jié)點(diǎn)A’處于邏輯低，且節(jié)點(diǎn)B’處于邏輯高。存儲器陣列150中的虛擬單元154可用與常規(guī)存儲器單元152相同的結(jié)構(gòu)及尺寸來實施。所述列虛擬單元154的自定時位線STBL可接著具有與N個位線BLl到BLN中的每一者相同的負(fù)載。所述行虛擬單元154的虛擬字線DWL還可具有與M個字線WLl到WLM中的每一者相同的負(fù)載。用于讀取及寫入操作的時鐘及控制信號可用自定時位線STBL及虛擬字線DWL產(chǎn)生且可接著跟蹤存儲器單元152的時序。在圖2中所示的設(shè)計中，對于每一位線，I/O電路170包括數(shù)據(jù)鎖存器220、數(shù)據(jù)輸入驅(qū)動器222a及222b、讀取/寫入多路復(fù)用器(Mux) 224、讀出放大器226及輸出數(shù)據(jù)(Dout)緩沖器228。多路復(fù)用器224將線BLx及BLxb耦合到驅(qū)動器222a及222b以用于寫入操作且耦合到讀出放大器226以用于讀取操作。對于寫入操作，鎖存器220基于DLE信號而接收并鎖存輸入數(shù)據(jù)值Dinx。當(dāng)由WCLK信號啟用時，數(shù)據(jù)輸入驅(qū)動器222a及222b分別接收所鎖存的數(shù)據(jù)值并驅(qū)動線BLx及BLxb。對于讀取操作，讀出放大器226放大線BLx與BLxb之間的電壓差，在由SEN信號啟用時檢測經(jīng)放大的電壓的邏輯值(例如，邏輯低或高)，并提供所檢測的邏輯值。緩沖器228緩沖讀出放大器226的輸出且提供輸出數(shù)據(jù)值Doutx0預(yù)充電電路230產(chǎn)生在每一讀取及寫入操作之前將線BLx及BLxb預(yù)充電到邏輯高的信號。產(chǎn)生器160使用虛擬單元154以產(chǎn)生用于讀取及寫入操作的時鐘及控制信號。在圖2中所示的設(shè)計中，產(chǎn)生器160產(chǎn)生用于每一讀取及寫入操作的內(nèi)部時鐘(DCLK)信號上的窗口 /脈沖。DCLK信號上的窗口的寬度由虛擬單元154確定且還可經(jīng)由可編程裝置加以調(diào)整以實現(xiàn)讀取與寫入操作兩者的良好時序容限。如下文所描述，產(chǎn)生具有由DCLK信號確定的時序的各種時鐘及控制信號。圖2還展示時鐘及控制信號產(chǎn)生器160a，其為圖1中的時鐘及控制信號產(chǎn)生器160的一種設(shè)計。在此設(shè)計中，產(chǎn)生器160a包括時鐘產(chǎn)生器250及260、控制信號產(chǎn)生器252及262、復(fù)位電路270以及由NAND門254構(gòu)成的通電復(fù)位電路。時鐘產(chǎn)生器250操作以用于讀取與寫入操作兩者且產(chǎn)生RCLKb信號。時鐘產(chǎn)生器260操作以僅用于寫入操作且產(chǎn)生WCLKb信號?？刂菩盘柈a(chǎn)生器252接收RCLKb信號且產(chǎn)生用以啟用M個字線WLl到WLM的RCLK信號、用于地址鎖存器110的ALE信號、用于讀出放大器226的SEN信號及用于預(yù)充電電路230的預(yù)充電信號?？刂菩盘柈a(chǎn)生器262接收WCLKb信號且產(chǎn)生用于數(shù)據(jù)輸入驅(qū)動器222a及222b的WCLK時鐘及用于數(shù)據(jù)輸入鎖存器220的DLE信號?？扇缦挛乃枋龆鴮嵤r鐘產(chǎn)生器250及260以及控制信號產(chǎn)生器252及262。NAND門254分別從時鐘產(chǎn)生器250及260接收RCLKb及WCLKb信號，且將DCLK信號提供到復(fù)位電路270及虛擬字線DWLt5DCLK信號觀測到與正常字線上的負(fù)載類似的負(fù)載。在復(fù)位電路270內(nèi)，反相驅(qū)動器272接收DCLK信號且驅(qū)動自定時位線STBL。驅(qū)動器272具有可經(jīng)設(shè)定以產(chǎn)生DCLK信號上的所要窗口寬度的可配置驅(qū)動強(qiáng)度。檢測器/可編程延遲電路274檢測自定時位線上的STBL信號且分別產(chǎn)生用于時鐘產(chǎn)生器250及260的Reset_R及Reset_W信號。電路274還可為Reset_R及Reset_W信號提供可編程延遲，其可用以獲得DCLK信號上的較長窗口。圖3展示圖2中的時鐘產(chǎn)生器250及260以及控制信號產(chǎn)生器252及262的設(shè)計的示意圖。時鐘產(chǎn)生器250接收CLK信號、芯片選擇(CS)信號及Reset_lUf號且產(chǎn)生用于讀取與寫入操作兩者的RCLKb信號。CS信號在存儲器裝置100被啟用時處于邏輯高，否則處于邏輯低。時鐘產(chǎn)生器260接收CLK信號、CS信號、寫入啟用(WE)信號及Reset_W信號且產(chǎn)生用于寫入操作的WCLKb信號。在時鐘產(chǎn)生器250內(nèi)，緩沖器312a接收CLK信號且提供經(jīng)延遲的CLK信號。緩沖器312a可用串聯(lián)耦合的兩個或兩個以上反相器來實施。反相器316接收CS信號且提供CSb信號。NOR門314a在兩個輸入處接收經(jīng)延遲的CLK信號及CSb信號且在存儲器裝置100被啟用時提供CLK信號的經(jīng)反相及延遲版本。以堆疊配置方式耦合N-FET320a及322a以及P-FET324a。N_FET320a使其源極耦合到電路接地，其柵極耦合到NOR門314a的輸出，且其漏極耦合到N-FET322a的源極。N_FET322a使其柵極接收CLK信號，且其漏極耦合到P-FET324a的漏極并提供RCLKb信號。P_FET324a使其柵極從復(fù)位電路270接收Reset_R信號且其源極耦合到電源。反相器326a及328a串聯(lián)耦合，其中反相器326a的輸入接收RCLKb信號，反相器328a的輸入I禹合到反相器326a的輸出，且反相器328a的輸出I禹合到反相器326a的輸入。在控制信號產(chǎn)生器252內(nèi)，反相器330接收RCLKb信號且提供RCLK信號。NAND門332在兩個輸入處接收RCLKb信號及Reset_R信號且提供ALE信號。SEN產(chǎn)生器334接收RCLK信號且產(chǎn)生用于讀出放大器226的SEN信號。預(yù)充電產(chǎn)生器336還接收RCLK信號且產(chǎn)生用于預(yù)充電電路230的預(yù)充電信號。在時鐘產(chǎn)生器260內(nèi)，NAND門318接收CS信號及WE信號且提供WEb信號，所述WEb信號針對寫入操作而處于邏輯低，否則處于邏輯高。反相器319接收WEb信號且提供WEd信號。緩沖器 312b、NOR 門 314b、N_FET320b 及 322b、P_FET324b 以及反相器 326b 及 328b分別以與在時鐘產(chǎn)生器250內(nèi)的緩沖器312a、NOR門314a、N_FET320a及322a、P_FET324a以及反相器326a及328a相同的方式耦合，但具有以下差異。NOR門314b從緩沖器312b接收經(jīng)延遲的CLK信號且從NAND門318接收WEb信號。P_FET324b在其柵極處接收ResetJV信號且在其漏極處提供WCLKb信號。在控制信號產(chǎn)生器262內(nèi)，反相器340接收WCLKb信號且提供WCLK信號。NAND門342在兩個輸入處接收WCLKb信號及Reset_W信號且提供DLE信號。在檢測器/可編程延遲電路274內(nèi)，反相器372接收STBL信號且提供經(jīng)反相的STBL信號。延遲單元374接收反相器372的輸出且提供復(fù)位信號。反相器376接收復(fù)位信號且為時鐘產(chǎn)生器250提供Reset_R信號。NAND門378從NAND門318接收復(fù)位信號及WEb信號且為時鐘產(chǎn)生器260提供Reset_W信號。圖4展示說明圖3中的時鐘產(chǎn)生器250的操作的時序圖。CS信號處于邏輯高以啟用存儲器裝置100，Reset_R信號最初處于邏輯高，且WCLKb信號處于邏輯高。在時間T1之前，CLK信號處于邏輯低，N-FET320a被接通，且N_FET322a被斷開。CLK信號在時間T1處從邏輯低轉(zhuǎn)變到邏輯高。在時間T2處，N-FET322a接著被接通且將RCLKb信號拉到邏輯低，其接著致使DCLK信號在時間T3處轉(zhuǎn)變到邏輯高。CLK信號上的上升沿因此產(chǎn)生DCLK信號上的上升沿。N-FET320a在時間T1之后由CLK信號上的邏輯高斷開持續(xù)短暫延遲，且反相器326a及328a充當(dāng)維持RCLKb信號的邏輯低的保持器電路。在讀取或?qū)懭氩僮髦皩⒆远〞r位線STBL最初預(yù)充電到邏輯高。由于因虛擬字線DWL引起的負(fù)載而比其它控制信號緩慢上升的DCLK信號上的上升沿激活用虛擬單元154實施的自定時延遲跟蹤機(jī)制。反相驅(qū)動器272在接收到DCLK信號上的上升沿后將自定時位線STBL朝向邏輯低驅(qū)動。下拉自定時位線STBL的速度/速率由此位線上的負(fù)載以及驅(qū)動器272的驅(qū)動強(qiáng)度來確定，所述負(fù)載及驅(qū)動強(qiáng)度可如下文所述進(jìn)行變化以實現(xiàn)所要的讀取及寫入時序容限。自定時位線具有由于所述列虛擬單元154引起的負(fù)載且模仿由于一列存儲器單元152引起的常規(guī)位線BLx上的負(fù)載。電路274檢測何時自定時位線越過低于時間T4處的第一閾值電壓Vn且在時間T5處產(chǎn)生Reset_R信號上的下降沿。如下文所描述，電路274可進(jìn)一步使Reset_R信號上的下降沿延遲達(dá)可編程量。在時間T6處，P_FET324a由Reset_R信號上的邏輯低接通且將RCLKb信號拉到邏輯高，其接著致使DCLK信號在時間T7處轉(zhuǎn)變到邏輯低。Reset_R信號上的下降沿因此產(chǎn)生DCLK信號上的下降沿。反相驅(qū)動器272在接收到DCLK信號上的下降沿后將自定時位線STBL朝向邏輯高驅(qū)動。反相驅(qū)動器272使用相對弱的下拉晶體管以緩慢速率下拉自定時位線，所述下拉晶體管模仿存儲器單元152中的最壞條件的晶體管。反相驅(qū)動器272用相對強(qiáng)的上拉晶體管以較快速率上拉自定時位線。電路274檢測何時自定時位線越過高于時間T8處的第二閾值電壓Vt2且在時間T9處產(chǎn)生Reset_R信號上的上升沿?？赏ㄟ^控制反相驅(qū)動器272的驅(qū)動強(qiáng)度且/或通過選擇電路274中的適當(dāng)延遲量而使DCLK信號的脈沖寬度改變以實現(xiàn)讀取與寫入操作兩者的良好時序容限。返回參看圖3，在由WE信號啟用時，時鐘產(chǎn)生器260以與時鐘產(chǎn)生器250類似的方式操作。當(dāng)WE信號處于邏輯高以用于寫入操作時，WEb信號處于邏輯低，NOR門314b的輸出取決于來自緩沖器312b的經(jīng)延遲的CLK信號，且時鐘產(chǎn)生器260為操作的。WEb信號上的邏輯低還引起WEd信號上的邏輯高，其允許NAND門378將復(fù)位信號的經(jīng)反相版本提供為Reset_W信號。相反，當(dāng)WE信號處于邏輯低以用于讀取操作時，WEb信號處于邏輯高，NOR門314b的輸出維持于邏輯低，N-FET320b被斷開，且時鐘產(chǎn)生器260被停用。WEb信號上的邏輯高還引起WEd信號上的邏輯低，其引起NAND門378的輸出保持于邏輯高。在寫入操作中，NAND門378充當(dāng)用于來自延遲單元374的復(fù)位信號的反相器。在讀取操作中，ResetJV信號保持于邏輯高，WCLKb信號還保持于邏輯高，且DLE信號保持于邏輯低。NAND門254基于RCLKb及WCLKb信號而產(chǎn)生DCLK信號。當(dāng)時鐘產(chǎn)生器260被啟用時，DCLK信號上的上升沿由RCLKb及WCLKb信號上的較早下降沿確定，且DCLK信號上的下降沿由RCLKb及WCLKb信號上的較后上升沿確定。時鐘產(chǎn)生器250及260可經(jīng)匹配以使得WCLKb信號緊密匹配RCLKb信號。當(dāng)時鐘產(chǎn)生器260被停用時，WCLKb信號處于邏輯高，且DCLK信號由RCLKb信號單獨(dú)確定。通電復(fù)位是存儲器設(shè)計中的重要問題。在被通電之后，時鐘產(chǎn)生器250及260應(yīng)復(fù)位到非活動/停用模式。NAND門254確保RCLKb及WCLKb信號均復(fù)位到邏輯高且保持于邏輯高，直到CLK信號上的下一沿到達(dá)為止。如果RCLKb或WCLKb信號在邏輯低處喚醒，則DCLK信號將處于邏輯高，反相驅(qū)動器272將把STBL信號拉到邏輯低，且Reset_R及Reset_W信號將轉(zhuǎn)變到邏輯低且將RCLKb及WCLKb信號兩者復(fù)位到邏輯高。NAND門254因此確保在通電之后或在地址越界時，RCLKb及WCLKb信號自動復(fù)位到邏輯高。此自動復(fù)位可避免內(nèi)部時鐘在通電時保持于活動模式且引起泄漏電流或存儲器功能故障的情形。圖5展示說明產(chǎn)生用于讀取及寫入操作的各種時鐘及控制信號的時序圖。為了簡明起見，時鐘產(chǎn)生器250及260被假定為匹配的，RCLKb及WCLKb信號為匹配的，且Reset_R及Reset_W信號也為匹配的。如上文針對圖4所描述產(chǎn)生RCLKb、DCLK、STBL及Reset_R信號。NAND門332基于RCLKb及Reset_R信號而產(chǎn)生ALE信號。ALE信號具有由RCLKb信號上的低脈沖以及Reset_R信號上的低脈沖確定的脈沖寬度。ALE信號由圖1中的地址鎖存器110使用以鎖存地址。反相器330產(chǎn)生RCLK信號，其為RCLKb信號的經(jīng)延遲及反相版本。RCLK信號可用以針對選定行的存儲器單元斷言字線WLm。字線WLm的活動持續(xù)時間可由RCLK信號上的窗口來確定(例如，被設(shè)定為等于RCLK信號上的窗口)。舉例來說，字線WLm可由RCLK信號上的上升沿斷言且由RCLK信號上的下降沿解除斷言。如圖2中所示，字線WLm接通存儲器單元152中的N-FET212a及212b。對于讀取操作，字線WLm的活動持續(xù)時間確定存儲器單元152可使線BLx及BLxb放電的時間量。對于寫入操作，字線WLm的活動持續(xù)時間確定允許將數(shù)據(jù)寫入到存儲器單元152的時間量。如下文所描述，針對讀取及寫入操作可斷言字線WLm持續(xù)不同持續(xù)時間。對于讀取操作，SEN產(chǎn)生器334基于RCLK信號上的下降沿而產(chǎn)生SEN信號上的脈沖。此脈沖可用以啟用圖2中的讀出放大器226以檢測線BLx與BLxb之間的電壓差。對于寫入操作，啟用時鐘產(chǎn)生器260，且以與RCLKb信號相同的方式產(chǎn)生WCLKb信號。反相器340產(chǎn)生WCLK信號，其為WCLKb信號的經(jīng)延遲及反相版本。WCLK信號用以啟用圖2中的數(shù)據(jù)輸入驅(qū)動器222a及222b。NAND門342基于WCLKb及Reset_W信號而產(chǎn)生DLE信號。ALE信號具有由WCLKb信號上的低脈沖以及Reset_W信號上的低脈沖確定的脈沖寬度。DLE信號具有與ALE信號類似的時序且由圖2中的數(shù)據(jù)鎖存器220使用以鎖存輸入數(shù)據(jù)。圖2中的預(yù)充電電路230產(chǎn)生在每一讀取及寫入操作之前將線BLx及BLxb預(yù)充電到邏輯高的預(yù)充電信號。在線BLx及BLxb在存儲器讀取期間由選定存儲器單元驅(qū)動或在存儲器寫入期間由數(shù)據(jù)輸入緩沖器222a及222b驅(qū)動時，預(yù)充電信號被停用。預(yù)充電信號可基于RCLK信號而產(chǎn)生且可具有由RCLK信號上的那些沿確定的上升及下降沿。圖2及圖3中所示的具有兩個時鐘產(chǎn)生器的設(shè)計可提供各種優(yōu)勢。首先，所述設(shè)計具有從外部CLK信號到內(nèi)部RCLK及WCLK信號的小延遲且可用于以快速時鐘速度以及狹窄設(shè)置及保持時間窗口操作的高性能存儲器裝置。從CLK信號到RCLK信號的延遲為兩個門-一個門用于N-FET320a及322a以及P_FET324a且另一個門用于反相器330。從CLK信號到WCLK信號的延遲也為兩個門-一個門用于N-FET320b及322b以及P_FET324b且另一個門用于反相器340。RCLK及WCLK信號的小延遲支持快速讀取及寫入操作。其次，可在讀取操作期間停用時鐘產(chǎn)生器260以減少功率消耗。WCLK及ALE信號僅用于寫入操作，且可在寫入操作期間啟用時鐘產(chǎn)生器260以產(chǎn)生這些信號。圖6展示時鐘及控制信號產(chǎn)生器160b的示意圖，所述時鐘及控制信號產(chǎn)生器160b為圖1中的時鐘及控制信號產(chǎn)生器160的另一設(shè)計。產(chǎn)生器160b包括如圖3中所示而耦合的時鐘產(chǎn)生器250及控制信號產(chǎn)生器252。產(chǎn)生器160b進(jìn)一步包括用于寫入操作的控制信號產(chǎn)生器630。控制信號產(chǎn)生器630包括NAND門638及642以及反相器640。NAND門638在兩個輸入處接收RCLK信號及WE信號且提供WCLKc信號，其僅針對寫入操作而被啟用。反相器640接收WCLKc信號且提供WCLK信號。NAND門642在兩個輸入處接收WCLKc信號及Reset_R信號且提供DLE信號。反相器654接收RCLKb信號且為驅(qū)動器272提供DCLK信號。反相器654替代圖2及圖3中的NAND門254。在圖6中所示的設(shè)計中，僅在寫入操作期間基于RCLK信號而產(chǎn)生WCLKc信號。WCLKc信號接著用于以與圖3中所示相同的方式產(chǎn)生WCLK及DLE信號。與圖3中所示的設(shè)計相比，圖6中的WCLK信號通過NAND門638及反相器640而觀測到兩個額外門延遲，且DLE信號也通過NAND門638及642而觀測到兩個額外門延遲。在圖2及圖3中所示的設(shè)計中通過使用兩個時鐘產(chǎn)生器且通過在CLK信號之前在NAND門318處而不是在CLK信號之后在NAND門638處施加WE信號來避免WCLK及DLE信號的所述兩個額外門延遲。圖7展示圖2、圖3及圖6中的反相驅(qū)動器272的設(shè)計的示意圖。在反相驅(qū)動器272內(nèi)，反相器710接收DCLK信號且驅(qū)動自定時位線STBL。對反相器710的下拉由N_FET712a到7121提供。每一 N-FET712使其漏極耦合到反相器710的下拉節(jié)點(diǎn)Y且其源極耦合到電路接地。反相器714接收互補(bǔ)讀取(READb)信號且驅(qū)動N-FET7121的柵極。N_FET712a到712k的柵極分別接收K個加速器控制信號C1到Ck，其中K可為任何整數(shù)值，例如，K=16?？山油恳?N-FET712以為反相器710提供更多下拉，其接著將增加反相器710的驅(qū)動強(qiáng)度且因此縮短DCLK信號上的窗口。針對每一讀取操作而接通N-FET7121。針對每一讀取操作還可接通N_FET712a到712k當(dāng)中的足夠數(shù)目的N-FET，如由加速器設(shè)定所確定，以獲得所要的讀取時序容限?？舍槍γ恳粚懭氩僮鞫鴶嚅_N-FET7121，其接著將引起反相器710的較小驅(qū)動強(qiáng)度及DCLK信號上的較寬脈沖。N-FET7121可經(jīng)設(shè)計以為寫入操作提供適合量的額外時間(例如，200微微秒)以實現(xiàn)所要的寫入時序容限。圖8展示圖2、圖3及圖6中的電路274的設(shè)計的示意圖。在此設(shè)計中，電路274包括接收自定時位線上的模擬STBL信號且提供對應(yīng)數(shù)字信號的反相器372。反相器372檢測何時STBL信號越過低于Vn閾值且在其輸出處提供下降沿，如圖4中所示。反相器372還檢測何時STBL信號超過Vt2閾值且在其輸出處提供上升沿，同樣如圖4中所示。將反相器372的輸出提供到由串聯(lián)耦合的反相器812a到812p以及反相器814a到814q形成的可編程延遲單元374。反相器812a接收反相器372的輸出，且反相器812p及814q將其輸出提供到多路復(fù)用器816。多路復(fù)用器816將反相器812p或814q的輸出提供到多路復(fù)用器818。多路復(fù)用器818將反相器372或多路復(fù)用器816的輸出提供作為復(fù)位信號。在圖8中所示的設(shè)計中，可針對復(fù)位信號選擇三個不同延遲。通過經(jīng)由多路復(fù)用器818將反相器372的輸出提供作為復(fù)位信號而獲得最短延遲。通過經(jīng)由反相器812a到812p以及多路復(fù)用器816及818將反相器372的輸出提供作為復(fù)位信號而獲得中等延遲。通過經(jīng)由反相器812a到812p、反相器814a到814q以及多路復(fù)用器816及818將反相器372的輸出提供作為復(fù)位信號而獲得最長延遲。當(dāng)選擇反相驅(qū)動器272中的最小數(shù)目的N-FET712不提供DCLK信號上的足夠長窗口時，可編程延遲可用以擴(kuò)展DCLK信號上的窗口。本文所描述的技術(shù)可用以防止由于PVT引起的時序變化。所述技術(shù)可用以在PVT變化的情況下獲得所要讀取及寫入時序容限且可用于各種存儲器配置以便實現(xiàn)良好性能及高良率?？捎米远〞r跟蹤方案(其可跟蹤存儲器單元延遲)及可編程加速器及/或延遲(其可提供所要量的時序容限)來獲得所要時序容限。在圖2、圖3及圖6中所示的設(shè)計中，基于其它控制信號用少數(shù)門來方便地產(chǎn)生ALE及DLE信號。為了確保適當(dāng)?shù)淖x取及寫入操作，地址鎖存器110及數(shù)據(jù)鎖存器220應(yīng)保持關(guān)閉直到完成整個讀取或?qū)懭胙h(huán)為止。因此，應(yīng)擴(kuò)展ALE及DLE信號的脈沖寬度以覆蓋字線WLm的脈沖寬度。單觸發(fā)電路可用以擴(kuò)展ALE及DLE信號的脈沖寬度。單觸發(fā)電路為輸入信號的每一上升沿產(chǎn)生固定持續(xù)時間的脈沖，其中固定脈沖持續(xù)時間由單觸發(fā)電路內(nèi)的延遲電路確定。用于ALE及DLE信號的單觸發(fā)電路可能需要延遲電路中的大量反相器以便獲得對于所有存儲器配置及PVT變化來說足夠長的脈沖寬度。通過圖2、圖3及圖6中所示的設(shè)計，來自自定時位線的Reset_R及Reset_W信號有效地用以擴(kuò)展ALE及DLE信號的脈沖寬度以覆蓋整個寫入或讀取操作(包括字線WLm的脈沖寬度)。對于所有存儲器配置及PVT條件來說，這確保地址鎖存器110及數(shù)據(jù)鎖存器220將不被打開直到完成整個讀取或?qū)懭胙h(huán)為止。與使用單觸發(fā)電路的設(shè)計相比，圖2、圖3及圖6中的設(shè)計可因此使用較少門及較小IC裸片面積而產(chǎn)生ALE及DLE信號。圖9展示用于在存儲器裝置中產(chǎn)生時鐘及控制信號的過程900的設(shè)計。第一時鐘信號可用第一時鐘產(chǎn)生器產(chǎn)生且用于讀取及寫入操作(框912)。第二時鐘信號可用第二時鐘產(chǎn)生器產(chǎn)生且用于寫入操作(框914)。每一時鐘信號可具有基于外部時鐘信號(例如，CLK信號)而產(chǎn)生的前沿及基于復(fù)位信號(例如，Reset_R或Reset_W信號)而產(chǎn)生的后沿。每一時鐘信號的邏輯電平可在前沿與后沿之間的時間期間由保持器電路維持?？僧a(chǎn)生具有相等延遲的第一及第二時鐘信號。第二時鐘信號可針對讀取操作而被停用，例如通過停用第二時鐘產(chǎn)生器來實現(xiàn)。在通電時還可用通電復(fù)位電路(例如，NAND門254)將第一及第二時鐘信號復(fù)位到已知邏輯電平?？捎脧?fù)位電路為第一及第二時鐘產(chǎn)生器產(chǎn)生至少一個復(fù)位信號(框916)。存儲器裝置可具有包含存儲器單元及虛擬單元的存儲器陣列。復(fù)位信號可具有基于一列虛擬單元的位線上的負(fù)載及/或一行虛擬單元的字線上的負(fù)載而確定的時序。復(fù)位信號可具有用于讀取操作的第一延遲及用于寫入操作的第二延遲?？捎镁哂锌膳渲抿?qū)動強(qiáng)度的驅(qū)動器及/或具有可編程延遲的延遲單元獲得用于讀取及寫入操作的不同延遲。可由第一控制信號產(chǎn)生器基于第一時鐘信號而產(chǎn)生用于讀取及寫入操作的字線控制時鐘(RCLK)信號及ALE信號以及用于讀取操作的SEN信號(框918)?？捎傻诙刂菩盘柈a(chǎn)生器基于第二時鐘信號而產(chǎn)生用于寫入操作的數(shù)據(jù)輸入驅(qū)動器時鐘(WCLK)信號及DLE信號(框920)。可分別基于第一及第二時鐘信號而產(chǎn)生具有相等延遲的RCLK及WCLK信號。(例如)在不使用單觸發(fā)電路的情況下，可產(chǎn)生具有相等延遲及可能相等脈沖寬度的ALE及DLE信號?？苫诘谝粫r鐘信號及用于第一時鐘產(chǎn)生器的復(fù)位信號而產(chǎn)生ALE信號?？苫诘诙r鐘信號及用于第二時鐘產(chǎn)生器的復(fù)位信號而產(chǎn)生DLE信號。本文所描述的存儲器裝置可用于各種應(yīng)用，例如無線通信、計算、網(wǎng)絡(luò)連接、個人電子器件等。存儲器裝置可實施為獨(dú)立裝置或嵌入在處理器、數(shù)字信號處理器(DSP)、精簡指令集計算機(jī)(RISC)處理器、高級RISC機(jī)器(ARM)處理器、圖形處理器、圖形處理單元(GPU)、控制器、微處理器等內(nèi)。下文描述用于無線通信裝置的存儲器裝置的示范性用途。圖10展示無線通信系統(tǒng)中的無線裝置1000的框圖。無線裝置1000可為蜂窩式電話、終端、手持機(jī)、PDA、無線調(diào)制解調(diào)器等。無線通信系統(tǒng)可為碼分多址(CDMA)系統(tǒng)、全球移動通信系統(tǒng)(GSM)系統(tǒng)或某種其它系統(tǒng)。無線裝置1000能夠提供經(jīng)由接收路徑及發(fā)射路徑的雙向通信。在接收路徑上，由基站發(fā)射的信號由天線1012接收且提供到接收器(RCVR) 1014。接收器1014調(diào)節(jié)并數(shù)字化所接收的信號且將樣本提供到數(shù)字區(qū)段1020以供進(jìn)一步處理。在發(fā)射路徑上，發(fā)射器(TMTR) 1016從數(shù)字區(qū)段1020接收待發(fā)射的數(shù)據(jù)，處理并調(diào)節(jié)所述數(shù)據(jù)，且產(chǎn)生經(jīng)調(diào)制信號，所述經(jīng)調(diào)制信號經(jīng)由天線1012發(fā)射到基站。數(shù)字區(qū)段1020包括各種處理、接口及存儲器單元，例如調(diào)制解調(diào)器處理器1022、視頻處理器1024、控制器/處理器1026、顯示處理器1028、ARM/DSP1032、圖形處理器1034、內(nèi)部存儲器1036及外部總線接口(EBI) 1038。調(diào)制解調(diào)器處理器1022執(zhí)行針對數(shù)據(jù)發(fā)射及接收的處理，例如編碼、調(diào)制、解調(diào)制及解碼。視頻處理器1024針對例如便攜式攝像機(jī)、視頻重放及視頻會議等視頻應(yīng)用而對視頻內(nèi)容(例如，靜止圖像、移動視頻及移動文本)執(zhí)行處理?？刂破?處理器1026可指引數(shù)字區(qū)段1020內(nèi)的各種單元的操作。顯示處理器1028執(zhí)行處理以促進(jìn)在顯示單元1030上顯示視頻、圖形及文本。ARM/DSP1032可針對無線裝置1000執(zhí)行各種類型的處理。圖形處理器1034(例如)對圖形、視頻游戲等執(zhí)行圖形處理。內(nèi)部存儲器1036為數(shù)字區(qū)段1020內(nèi)的各種單元存儲數(shù)據(jù)及/或指令。EBI1038促進(jìn)在數(shù)字區(qū)段1020(例如，內(nèi)部存儲器1036)與主存儲器1040之間傳送數(shù)據(jù)。處理器1022到1034中的每一者可包括嵌入式存儲器，其可如上文所描述來實施。內(nèi)部存儲器1036及主存儲器1040也可如上文所描述來實施。數(shù)字區(qū)段1020可用一個或一個以上專用集成電路(ASIC)及/或某種其它類型的IC來實施。本文所描述的技術(shù)及存儲器裝置可以各種硬件單元來實施，例如存儲器IC、ASIC、DSP、數(shù)字信號處理裝置(DSro)、可編程邏輯裝置(PLD)、現(xiàn)場可編程門陣列(FPGA)、控制器、處理器及其它電子裝置。硬件單元可以各種IC工藝技術(shù)來制造，例如CMOS、N-M0S、P-M0S、雙極CMOS (B1-CMOS)、雙極等。CMOS技術(shù)可在同一 IC裸片上制造N-FET與P-FET兩者，而N-MOS技術(shù)僅可制造N-FET且P-MOS技術(shù)僅可制造P-FET。硬件單元可用任何裝置尺寸技術(shù)(例如，130納米(nm)、90nm、65nm、30nm等)來制造。實施本文中所描述的技術(shù)的設(shè)備可為獨(dú)立單元或可為裝置的部分。所述裝置可為
(i)獨(dú)立IC，(ii)可包括用于存儲數(shù)據(jù)及/或指令的存儲器IC的一個或一個以上IC的集合，(Iii)例如移動臺調(diào)制解調(diào)器(MSM)等ASIC，(iv)可嵌入在其它裝置內(nèi)的模塊，(V)蜂窩式電話、無線裝置、手持機(jī)或移動單元，(vi)等等。
提供本發(fā)明的先前描述以使得所屬領(lǐng)域的技術(shù)人員能夠制作或使用本發(fā)明。所屬領(lǐng)域的技術(shù)人員將容易明白本發(fā)明的各種修改，且可在不脫離本發(fā)明的精神或范圍的情況下將本文所定義的一般原理應(yīng)用于其它變型。因此，本發(fā)明不希望限于本文所描述的實例及設(shè)計，而是應(yīng)符合與本文所揭示的原理及新穎特征一致的最廣范圍。
權(quán)利要求
1.一種集成電路，其包含: 第一時鐘產(chǎn)生器，其經(jīng)配置以產(chǎn)生用于存儲器讀取及存儲器寫入操作的第一時鐘信號; 第二時鐘產(chǎn)生器，其經(jīng)配置以產(chǎn)生用于存儲器寫入操作而不用于存儲器讀取操作的第二時鐘信號； 復(fù)位電路，其經(jīng)配置以產(chǎn) 生用于所述第一及第二時鐘產(chǎn)生器的至少一個復(fù)位信號；以及 包含存儲器單元及虛擬單元的存儲器陣列，且其中所述復(fù)位電路產(chǎn)生所述至少一個復(fù)位信號，所述復(fù)位信號具有基于所述存儲器陣列中的一列虛擬單元的位線上的負(fù)載而確定的時序。
2.根據(jù)權(quán)利要求1所述的集成電路，其中所述復(fù)位電路產(chǎn)生所述至少一個復(fù)位信號，所述復(fù)位信號具有進(jìn)一步基于所述存儲器陣列中的一行虛擬單元的字線上的負(fù)載而確定的時序。
3.一種集成電路,其包含: 第一時鐘產(chǎn)生器，其經(jīng)配置以產(chǎn)生用于存儲器讀取及存儲器寫入操作的第一時鐘信號; 第二時鐘產(chǎn)生器，其經(jīng)配置以產(chǎn)生用于存儲器寫入操作而不用于存儲器讀取操作的第二時鐘信號； 復(fù)位電路，其經(jīng)配置以產(chǎn)生用于所述第一及第二時鐘產(chǎn)生器的至少一個復(fù)位信號； 其中當(dāng)執(zhí)行存儲器讀取操作時，所述第二時鐘產(chǎn)生器被停用； 其中所述復(fù)位電路包含驅(qū)動器，所述驅(qū)動器具有可配置的驅(qū)動強(qiáng)度以獲得所述至少一個復(fù)位信號的用于讀取及寫入操作的不同延遲。
4.一種集成電路,其包含: 第一時鐘產(chǎn)生器，其經(jīng)配置以產(chǎn)生用于存儲器讀取及存儲器寫入操作的第一時鐘信號; 第二時鐘產(chǎn)生器，其經(jīng)配置以產(chǎn)生用于存儲器寫入操作而不用于存儲器讀取操作的第二時鐘信號； 復(fù)位電路，其經(jīng)配置以產(chǎn)生用于所述第一及第二時鐘產(chǎn)生器的至少一個復(fù)位信號； 其中當(dāng)執(zhí)行存儲器讀取操作時，所述第二時鐘產(chǎn)生器被停用； 其中所述復(fù)位電路包含延遲單元，所述延遲單元經(jīng)配置以為所述至少一個復(fù)位信號提供可編程延遲。
5.一種集成電路，其包含: 第一時鐘產(chǎn)生器，其經(jīng)配置以產(chǎn)生用于存儲器讀取及存儲器寫入操作的第一時鐘信號; 第二時鐘產(chǎn)生器，其經(jīng)配置以產(chǎn)生用于存儲器寫入操作而不用于存儲器讀取操作的第二時鐘信號； 復(fù)位電路，其經(jīng)配置以產(chǎn)生用于所述第一及第二時鐘產(chǎn)生器的至少一個復(fù)位信號；以及 通電復(fù)位電路，其經(jīng)配置以接收所述第一及第二時鐘信號且產(chǎn)生用于所述復(fù)位電路的第三時鐘信號，在通電時所述通電復(fù)位電路將所述第一及第二時鐘信號復(fù)位到已知邏輯電平。
6.一種方法，其包含: 產(chǎn)生用于存儲器讀取及存儲器寫入操作的第一時鐘信號；產(chǎn)生用于存儲器寫入操作的第二時鐘信號，所述第一及第二時鐘信號具有相等延遲；以及 產(chǎn)生具有基于多個虛擬單元而確定的時序的至少一個復(fù)位信號。
全文摘要
本發(fā)明描述用于在存儲器裝置中產(chǎn)生時鐘及控制信號以實現(xiàn)讀取及寫入操作的良好性能的技術(shù)。在一種設(shè)計中，存儲器裝置內(nèi)的時鐘及控制信號產(chǎn)生器包括第一及第二時鐘產(chǎn)生器、第一及第二控制信號產(chǎn)生器以及復(fù)位電路。所述第一時鐘產(chǎn)生器產(chǎn)生用于讀取及寫入操作的第一時鐘信號。所述第二時鐘產(chǎn)生器產(chǎn)生用于寫入操作的第二時鐘信號。所述復(fù)位電路產(chǎn)生用于所述第一及第二時鐘產(chǎn)生器的至少一個復(fù)位信號。所述復(fù)位信號可具有基于由于虛擬單元引起的負(fù)載而確定的時序。所述第一控制信號產(chǎn)生器基于所述第一時鐘信號而產(chǎn)生用于讀取及寫入操作的控制信號。所述第二控制信號產(chǎn)生器基于所述第二時鐘信號而產(chǎn)生用于寫入操作的控制信號。
文檔編號G11C11/419GK103177757SQ201310048818
公開日2013年6月26日 申請日期2008年5月31日 優(yōu)先權(quán)日2007年5月31日
發(fā)明者陳志勤, 鄭昌鎬 申請人:高通股份有限公司