反熔絲電路及其編程方法、反熔絲結(jié)構(gòu)的制作方法
【專利摘要】一種反熔絲電路及其編程方法、反熔絲結(jié)構(gòu)，其中反熔絲結(jié)構(gòu)，包括：半導(dǎo)體襯底；位于半導(dǎo)體襯底上的PMOS晶體管，所述PMOS晶體管的柵極位于半導(dǎo)體襯底上，所述柵極具有第一部分和位于第一部分兩端的第二部分，第二部分的寬度小于第一部分的寬度，PMOS晶體管的源區(qū)和漏區(qū)位于柵極的第一部分和第二部分兩側(cè)的半導(dǎo)體襯底內(nèi)，其中，在對(duì)反熔絲進(jìn)行編程時(shí)，PMOS晶體管的源區(qū)和漏區(qū)在熱載流子穿通效應(yīng)的作用下發(fā)生穿通。所述反熔絲結(jié)構(gòu)在編程后的穩(wěn)定性較高。
【專利說(shuō)明】反熔絲電路及其編程方法、反熔絲結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體領(lǐng)域，特別涉及一種反熔絲電路及其編程方法、反熔絲結(jié)構(gòu)。

【背景技術(shù)】
[0002] 反熔絲（Antifuse)是一種非常重要的一次性可編程互聯(lián)單元，其被廣泛的應(yīng)用于 計(jì)算機(jī)、通信、汽車、衛(wèi)星以及航空航天等領(lǐng)域。
[0003] 基于反熔絲的半導(dǎo)體器件具有十分優(yōu)越的性能，主要體現(xiàn)在以下幾個(gè)方法：（1) 具有非易失性，通過(guò)編程電壓對(duì)反熔絲進(jìn)行編程，編程后反熔絲由一種狀態(tài)轉(zhuǎn)變?yōu)榱硪环N 狀態(tài)，這種狀態(tài)的改變是不可逆的，并且改變后的編程狀態(tài)可以永久的保存；（2)具有抗輻 射性，反熔絲是天然的抗輻射組件，它不僅可以耐受核輻射的影響，而且對(duì)外太空放入各種 粒子輻射具有免疫的性能；（3)具有高可靠性，有研究表明反熔絲器件的可靠性比專用的 集成電路（ASIC)的可靠性還要高一個(gè)數(shù)量級(jí)；（4)具有保密性，反熔絲編程前后發(fā)生的變 化是極其微小，一般在幾十納米范圍內(nèi)，另外反熔絲器件的內(nèi)部具有的反熔絲的個(gè)數(shù)由幾 十萬(wàn)到幾百萬(wàn)，甚至幾千萬(wàn)，因此對(duì)反熔絲器件進(jìn)行逆向設(shè)計(jì)幾乎不肯能；（5)具有百分百 的可測(cè)性，反熔絲在編程前后表現(xiàn)出兩種截然不同的電特性，使用測(cè)試電路可以實(shí)現(xiàn)大規(guī) 模反熔絲的全覆蓋測(cè)試；（6)體積小、速度快、功耗低，使用先進(jìn)的半導(dǎo)體工藝加工手段可 以將反熔絲做的極小，從而能有效降低反熔絲的自身寄生電容，另一方面，編程后的反熔絲 的電阻可以小至幾十歐姆，因此反熔絲器件不僅速度快，而且功耗高。
[0004] 依據(jù)反熔絲介質(zhì)材料的不同可以將反熔絲分類為多晶硅反熔絲、0N0反熔絲、N0 反熔絲、非晶硅（a-Si)反熔絲等，其中最典型的反熔絲為非晶硅（a-Si)反熔絲，參考圖1， 圖1為現(xiàn)有非晶硅反熔絲的剖面結(jié)構(gòu)示意圖，包括：基底200 ;位于基底200上的第一金屬 層201，第一金屬層201作為非晶娃反烙絲的下電極；位于第一金屬層201上的非晶娃層 202 ;位于非晶硅層202上的第二金屬層203,第二金屬層203作為非晶硅反熔絲的上電極。
[0005] 非晶硅反熔絲的關(guān)態(tài)電阻很大，高達(dá)1000兆歐，對(duì)非晶硅反熔絲進(jìn)行編程時(shí)，在 第一金屬層201上施加低電平，在第二金屬層203上施加高電平，第一金屬層201和第二金 屬層203之間存在高的電勢(shì)差，使得非晶硅層202發(fā)生擊穿，非晶硅層202的擊穿會(huì)產(chǎn)生大 量的熱量，這些熱量使得第一金屬層201和第二金屬層203中的金屬向非晶硅層202內(nèi)部 產(chǎn)生遷移，形成金屬硅化物，同時(shí)將鄰近的非晶硅轉(zhuǎn)換為多晶硅或單晶硅，最后形成導(dǎo)電細(xì) 絲。在編程后，多晶硅反熔絲的平均電阻為50?55歐姆。
[0006] 但是現(xiàn)有的多晶硅反熔絲的穩(wěn)定性較差。


【發(fā)明內(nèi)容】

[0007] 本發(fā)明解決的問(wèn)題是提高反熔絲的穩(wěn)定性。
[0008] 為解決上述問(wèn)題，本發(fā)明技術(shù)方案提供了一種反熔絲電路，包括：PM0S晶體管，所 述PM0S晶體管的柵極位于半導(dǎo)體襯底上，所述柵極具有第一部分和位于第一部分兩端的 第二部分，第二部分的寬度小于第一部分的寬度，PM0S晶體管的源區(qū)和漏區(qū)位于柵極的第 一部分和第二部分兩側(cè)的半導(dǎo)體襯底內(nèi)，PMOS晶體管的柵極與驅(qū)動(dòng)電源端相連，PMOS晶 體管的源區(qū)與編程電源端相連；NM0S晶體管，NM0S晶體管的柵極與編程控制電源端相連， NM0S晶體管的漏區(qū)與PMOS晶體管的漏區(qū)相連，NM0S晶體管的源極接地；其中，對(duì)反熔絲進(jìn) 行編程時(shí)，在編程控制電源端施加編程控制電壓，NM0S晶體管導(dǎo)通，在驅(qū)動(dòng)電源端施加驅(qū)動(dòng) 電壓，PMOS晶體管關(guān)斷，編程電源端施加編程電壓，PMOS晶體管的源區(qū)和漏區(qū)在熱載流子 穿通效應(yīng)的作用下發(fā)生穿通。
[0009] 可選的，所述PM0S晶體管柵極的第二部分的寬度小于等于第一部分寬度的2/3， 且大于等于第一部分寬度的1/5。
[0010] 可選的，所述PM0S晶體管柵極的第二部分的長(zhǎng)度小于等于第一部分長(zhǎng)度的1/2， 且大于等于第一部分長(zhǎng)度的1/4。
[0011] 可選的，所述PM0S晶體管的源區(qū)施加的編程電壓為脈沖電壓。
[0012] 可選的，所述脈沖電壓峰值為PM0S晶體管的工作電壓絕對(duì)值的1?2倍，脈沖電 壓的頻率為〇. 〇5MHz?1MHz。
[0013] 可選的，所述PMOS晶體管柵極的第一部分底部的溝道區(qū)內(nèi)還具有若干分立的淺 溝槽隔離結(jié)構(gòu)。
[0014] 可選的，所述淺溝槽隔離結(jié)構(gòu)的材料為氧化硅。
[0015] 可選的，所述淺溝槽隔離結(jié)構(gòu)的寬度小于PM0S晶體管柵極的第一部分的寬度。 [0016] 可選的，所述PM0S晶體管的源區(qū)和漏區(qū)摻雜的離子為銦離子。
[0017] 可選的，所述編程控制電壓為選擇信號(hào)或地址信號(hào)。
[0018] 本發(fā)明技術(shù)方案還提供了一種反熔絲電路的編程方法，其特征在于，包括：在 NM0S晶體管的柵極施加編程控制電壓，NM0S晶體管導(dǎo)通；在PM0S晶體管的柵極施加驅(qū)動(dòng)電 壓，PM0S晶體管關(guān)斷；在PM0S晶體管的源區(qū)施加編程電壓，PM0S晶體管的源區(qū)和漏區(qū)在熱 載流子穿通效應(yīng)的作用下發(fā)生穿通。
[0019] 本發(fā)明技術(shù)方案還提供了一種反熔絲結(jié)構(gòu)，包括：半導(dǎo)體襯底；位于半導(dǎo)體襯底 上的PM0S晶體管，所述PM0S晶體管的柵極位于半導(dǎo)體襯底上，所述柵極具有第一部分和位 于第一部分兩端的第二部分，第二部分的寬度小于第一部分的寬度，PM0S晶體管的源區(qū)和 漏區(qū)位于柵極的第一部分和第二部分兩側(cè)的半導(dǎo)體襯底內(nèi)，其中，在對(duì)反熔絲進(jìn)行編程時(shí)， PM0S晶體管的源區(qū)和漏區(qū)在熱載流子穿通效應(yīng)的作用下發(fā)生穿通。
[0020] 可選的，所述PM0S晶體管柵極的第二部分的寬度小于等于第一部分寬度的2/3， 且大于等于第一部分寬度的1/5。
[0021] 可選的，所述PM0S晶體管柵極的第二部分的長(zhǎng)度小于等于第一部分長(zhǎng)度的1/2， 且大于等于第一部分長(zhǎng)度的1/4。
[0022] 可選的，所述PM0S晶體管柵極的第一部分底部的溝道區(qū)內(nèi)還具有若干分立的淺 溝槽隔離結(jié)構(gòu)。
[0023] 可選的，所述淺溝槽隔離結(jié)構(gòu)的材料為氧化硅。
[0024] 可選的，所述淺溝槽隔離結(jié)構(gòu)的寬度小于PM0S晶體管柵極的第一部分的寬度。
[0025] 可選的，淺溝槽隔離結(jié)構(gòu)的深度小于等于PM0S晶體管源區(qū)和漏區(qū)的深度。
[0026] 與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案具有以下優(yōu)點(diǎn)：
[0027] 反熔絲電路采用PM0S晶體管作為反熔絲，利用PM0S晶體管的熱載流子穿通效應(yīng)， 使PMOS晶體管的源區(qū)和漏區(qū)發(fā)生穿通，完成對(duì)反熔絲的編程，提高了反熔絲的穩(wěn)定性。另 夕卜，本發(fā)明的PM0S晶體管的柵極的第二部分的寬度小于第一部分的寬度，使得PM0S晶體管 的邊緣的溝道區(qū)寬度(沿源區(qū)和漏區(qū)方向的尺寸）減小，在進(jìn)行編程時(shí)，使得PM0S晶體管的 源區(qū)和漏區(qū)更容易穿通，有利于減小了反熔絲編程的時(shí)間的編程電壓。
[0028] 所述PM0S晶體管柵極的第一部分底部的溝道區(qū)內(nèi)還具有若干分立的淺溝槽隔離 結(jié)構(gòu)，淺溝槽隔離結(jié)構(gòu)與半導(dǎo)體襯底的接觸面會(huì)存在若干娃的懸掛鍵和缺陷，娃的懸掛鍵 或缺陷能吸附（Trapped)熱載流子效應(yīng)產(chǎn)生熱電子，形成缺陷電荷區(qū)，從而縮短了源區(qū)和漏 區(qū)之間的距離，柵極的第一部分兩側(cè)的源區(qū)和漏區(qū)之間更容易穿通。
[0029] 所述淺溝槽隔離結(jié)構(gòu)的寬度小于PM0S晶體管柵極的第一部分的寬度，淺溝槽隔 離結(jié)構(gòu)的深度小于等于源區(qū)和漏區(qū)的深度，當(dāng)對(duì)PM0S反熔絲進(jìn)行編程時(shí)，使得淺溝槽隔離 結(jié)構(gòu)與半導(dǎo)體襯底接觸的四個(gè)側(cè)壁和一個(gè)地面均能吸附熱電子，使得源區(qū)和漏區(qū)更容易穿 通，并且在第二部分兩側(cè)的源區(qū)和漏區(qū)穿通時(shí)產(chǎn)生的熱量也會(huì)加速第一部分兩側(cè)的源區(qū)和 漏區(qū)的穿通，從而使得PM0S晶體管的源區(qū)和漏區(qū)穿通速度加快，提高了晶體管反熔絲的編 程速率。

【專利附圖】

【附圖說(shuō)明】
[0030] 圖1是現(xiàn)有技術(shù)非晶硅反熔絲的剖面結(jié)構(gòu)示意圖；
[0031] 圖2?圖3為本發(fā)明實(shí)施例反熔絲的結(jié)構(gòu)示意圖；
[0032] 圖4為本發(fā)明實(shí)施例反熔絲電路的結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0033] 現(xiàn)有的非晶硅反熔絲容易受到金屬電遷移特性的影響，非晶硅反熔絲的穩(wěn)定性較 差。
[0034] 為此，本發(fā)明的發(fā)明人提出一種反熔絲電路和反熔絲結(jié)構(gòu)，采用PM0S晶體管作為 反熔絲，利用PM0S晶體管的熱載流子穿通效應(yīng)，使PM0S晶體管的源區(qū)和漏區(qū)發(fā)生穿通，完 成對(duì)反熔絲的編程，提高了反熔絲的穩(wěn)定性。另外，本發(fā)明的PM0S晶體管的柵極的第二部 分的寬度小于第一部分的寬度，使得PM0S晶體管的邊緣的溝道區(qū)寬度(沿源區(qū)和漏區(qū)方向 的尺寸）減小，在進(jìn)行編程時(shí)，使得PM0S晶體管的源區(qū)和漏區(qū)更容易穿通，有利于減小了反 熔絲編程的時(shí)間的編程電壓。
[0035] 為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明 的【具體實(shí)施方式】做詳細(xì)的說(shuō)明。在詳述本發(fā)明實(shí)施例時(shí)，為便于說(shuō)明，示意圖會(huì)不依一般比 例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明的保護(hù)范圍。此外，在實(shí) 際制作中應(yīng)包含長(zhǎng)度、寬度及深度的三維空間尺寸。
[0036] 圖2?圖3為本發(fā)明實(shí)施例反熔絲的結(jié)構(gòu)示意圖，圖3為圖2沿切割線AB方向的 剖面結(jié)構(gòu)示意圖；圖4為本發(fā)明實(shí)施例反熔絲電路的結(jié)構(gòu)示意圖。
[0037] 首先，參考圖2,所述反熔絲結(jié)構(gòu)包括：半導(dǎo)體襯底100 ;位于半導(dǎo)體襯底100上的 PM0S晶體管P1，所述PM0S晶體管P1的柵極101位于半導(dǎo)體襯底100上，所述柵極101具 有第一部分103和位于第一部分103兩端的第二部分102,第二部分102的寬度W2小于第 一部分103的寬度W1，PM0S晶體管P1的源區(qū)105和漏區(qū)106位于柵極101的第一部分103 和第二部分102兩側(cè)的半導(dǎo)體襯底100內(nèi)，其中，在對(duì)反熔絲進(jìn)行編程時(shí)，PMOS晶體管P1的 源區(qū)105和漏區(qū)106在熱載流子穿通效應(yīng)的作用下發(fā)生穿通。
[0038] 所述半導(dǎo)體襯底100的材料可以為單晶硅（Si)、單晶鍺（Ge)、或硅鍺（GeSi)、碳化 娃（SiC);也可以是絕緣體上娃（SOI )，絕緣體上鍺（G0I);或者還可以為其它的材料，例如砷 化鎵等III - V族化合物。所述半導(dǎo)體襯底300為P型半導(dǎo)體襯底，
[0039] 參考圖3,所述半導(dǎo)體襯底100中形成N型摻雜阱110。
[0040] 所述柵極101包括位于半導(dǎo)體襯底100上柵介質(zhì)層107和位于柵介質(zhì)層107上的 柵電極108,柵極101的側(cè)壁表面還具有側(cè)墻109。本實(shí)施例中，所述柵介質(zhì)層107的材料 為氧化硅，柵電極108的材料為多晶硅。
[0041] 所述源區(qū)105和漏區(qū)106位于柵極101和側(cè)墻109兩側(cè)的半導(dǎo)體襯底100內(nèi)，本 實(shí)施例中所述源區(qū)105和漏區(qū)106的摻雜離子為單一摻雜離子，所述摻雜離子為硼離子或 銦離子中的一種，當(dāng)通過(guò)深摻雜離子注入工藝和退火工藝形成源區(qū)105和漏區(qū)106時(shí)，使形 成源區(qū)105和漏區(qū)106于溝道區(qū)的交界面較為陡峭，并且，所述形成的源區(qū)105和漏區(qū)106 不包含淺摻雜區(qū)（LDD)，當(dāng)在源區(qū)105上施加編程電壓時(shí)，會(huì)使得源區(qū)105和漏區(qū)106與柵 極101底部的溝道區(qū)接觸面的橫向電場(chǎng)變強(qiáng)，對(duì)溝道區(qū)中的載流子和熱載流子的加速作用 增強(qiáng)，有利于熱載流子穿通效應(yīng)的產(chǎn)生以及源區(qū)105與漏區(qū)106之間的穿通。
[0042] 本發(fā)明實(shí)施例中，以PM0S晶體管P1作為反熔絲，采用熱載流子的穿通效應(yīng)（Hot Electron Induced Pouch-through, HEIP)使晶體管的源區(qū)和漏區(qū)發(fā)生穿通，實(shí)現(xiàn)對(duì)反烙 絲進(jìn)行編程，其具體過(guò)程為：首先在PM0S晶體管P1的柵極101施加驅(qū)動(dòng)電壓，使PM0S晶 體管P1關(guān)斷，然后在PM0S晶體管P1的源區(qū)105施加編程電壓，將PM0S晶體管P1的漏區(qū) 106接地時(shí)，源區(qū)105載流子在橫向電場(chǎng)的加速下，并與晶格發(fā)生碰撞電離，會(huì)產(chǎn)生大量熱 載流子（電子空穴對(duì))，大量的熱電子會(huì)被靠近漏區(qū)106的半導(dǎo)體襯底100表面的懸掛鍵吸 附（Trapped)，形成陷阱電荷區(qū)，使得PM0S晶體管P1的溝道變短，當(dāng)源區(qū)105和漏區(qū)106間 的有效溝道足夠短時(shí)，源區(qū)105和漏區(qū)106發(fā)生穿通。
[0043] 本實(shí)施例中，請(qǐng)參考圖2,由于PM0S晶體管P1的柵極101的第二部分102的寬度 W2小于第一部分103的寬度W1，相應(yīng)的PM0S晶體管第二部分102底部的溝道區(qū)的寬度(沿 源區(qū)105和漏區(qū)106方向或X軸方向的尺寸)會(huì)小于第一部分103底部的溝道區(qū)的寬度，因 此在進(jìn)行編程時(shí)，使得PM0S晶體管柵極101的第二部分102兩側(cè)的源區(qū)105和漏區(qū)106在 熱載流子穿通效應(yīng)的作用下容易先發(fā)生穿通，柵極101第二部分102兩側(cè)的源區(qū)105和漏 區(qū)106 (邊緣部分的源區(qū)和漏區(qū)）的穿通時(shí)以及穿通之后會(huì)產(chǎn)生的大量的熱量，該熱量會(huì)傳 導(dǎo)至第一部分103底部的溝道區(qū)，使得第一部分103底部的溝道區(qū)的溫度升高，該區(qū)域的熱 載流子效應(yīng)隨著溫度的升高而加劇，從而加快了柵極101第一部分103兩側(cè)的源區(qū)105和 漏區(qū)106 (中間部分的源區(qū)和漏區(qū)）在熱載流子穿通效應(yīng)下的發(fā)生穿通，本發(fā)明實(shí)施例中的 PM0S晶體管P1相對(duì)于傳統(tǒng)的PM0S晶體管更容易使得源區(qū)105和漏區(qū)106之間發(fā)生穿通效 應(yīng)，縮短了 PM0S晶體管反熔絲的編程時(shí)間，并且有效降低了源區(qū)105上施加的編程電壓，另 夕卜，相比于現(xiàn)有的多晶硅反熔絲，本發(fā)明實(shí)施例中的PM0S晶體管反熔絲不會(huì)發(fā)生金屬電遷 移的現(xiàn)象，穩(wěn)定性提1?。
[0044] 在優(yōu)選的實(shí)施例中，所述PM0S晶體管柵極101的第二部分102的寬度小于等于第 一部分103寬度的2/3,且大于等于第一部分103寬度的1/5,所述PM0S晶體管柵極的第二 部分102的長(zhǎng)度小于等于第一部分103長(zhǎng)度的1/2,且大于等于第一部分長(zhǎng)度的1/4,使得 第二部分102兩側(cè)的源區(qū)105和漏區(qū)106交易穿通的同時(shí)，PMOS晶體管在編程之前的高阻 抗特性不會(huì)受到影響，并且PMOS晶體管柵極101的制作工藝不會(huì)受到限制。
[0045] 請(qǐng)繼續(xù)參考圖2,所述PM0S晶體管柵極101的第一部分103底部的溝道區(qū)內(nèi)還具 有若干分立的淺溝槽隔離結(jié)構(gòu)104,淺溝槽隔離結(jié)構(gòu)104與半導(dǎo)體襯底100的接觸面會(huì)存在 若干硅的懸掛鍵和缺陷，硅的懸掛鍵或缺陷能吸附（Trap)熱載流子效應(yīng)產(chǎn)生熱電子，形成 缺陷電荷區(qū)，從而縮短了源區(qū)105和漏區(qū)106之間的距離，柵極101的第一部分103兩側(cè)的 源區(qū)105和漏區(qū)106之間更容易穿通。
[0046] 所述淺溝槽隔離結(jié)構(gòu)104的材料為氧化硅，淺溝槽隔離結(jié)構(gòu)104在形成柵極101 之前形成，其形成的過(guò)程為：刻蝕所述半導(dǎo)體襯底100,形成凹槽（圖中未示出）;采用化學(xué)氣 相沉積工藝形成覆蓋所述半導(dǎo)體襯底100的氧化硅薄膜（圖中未示出），所述氧化硅薄膜填 充滿所述凹槽；化學(xué)機(jī)械研磨或回刻蝕去除半導(dǎo)體襯底100表面的氧化硅薄膜，形成淺溝 槽隔離結(jié)構(gòu)104。采用化學(xué)氣相沉積工藝形成氧化硅薄膜，使氧化硅薄膜與凹槽的交界面產(chǎn) 生的缺陷和硅的懸掛鍵數(shù)量較多，有利于吸附熱電子。
[0047] 所述淺溝槽隔離結(jié)構(gòu)104的寬度小于PM0S晶體管柵極101的第一部分103的寬 度，淺溝槽隔離結(jié)構(gòu)104的深度小于等于源區(qū)105和漏區(qū)106的深度，當(dāng)對(duì)PM0S反熔絲進(jìn) 行編程時(shí)，使得淺溝槽隔離結(jié)構(gòu)104與半導(dǎo)體襯底100接觸的四個(gè)側(cè)壁和一個(gè)地面均能吸 附熱電子，使得源區(qū)105和漏區(qū)106更容易穿通，并且在第二部分102兩側(cè)的源區(qū)和漏區(qū)穿 通時(shí)產(chǎn)生的熱量也會(huì)加速第一部分103兩側(cè)的源區(qū)和漏區(qū)的穿通，從而使得PM0S晶體管P1 的源區(qū)105和漏區(qū)106穿通速度加快，提高了 PM0S晶體管反熔絲的編程速率。
[0048] 本發(fā)明實(shí)施例，還提供了 一種采用上述PM0S晶體管構(gòu)成的反熔絲電路，請(qǐng)參考圖 4,包括：PM0S晶體管P1，所述PM0S晶體管P1的柵極位于半導(dǎo)體襯底上，所述柵極具有第一 部分和位于第一部分兩端的第二部分，第二部分的寬度小于第一部分的寬度，PM0S晶體管 P1的源區(qū)和漏區(qū)位于柵極的第一部分和第二部分兩側(cè)的半導(dǎo)體襯底內(nèi)，PM0S晶體管P1的 柵極與驅(qū)動(dòng)電源端12相連，PM0S晶體管P1的源區(qū)與編程電源端11相連；NM0S晶體管N1， NM0S晶體管N1的柵極與編程控制電源端13相連，NM0S晶體管N1的漏區(qū)與PM0S晶體管 P1的漏區(qū)相連，NM0S晶體管N1的源極接地Vss ;其中，對(duì)反熔絲進(jìn)行編程時(shí)，在編程控制電 源端13施加編程控制電壓Vsl，使NM0S晶體管導(dǎo)通，在驅(qū)動(dòng)電源端12施加驅(qū)動(dòng)電壓Vdd， PMOS晶體管關(guān)斷，編程電源端11施加編程電壓Vpr，PMOS晶體管P1的源區(qū)和漏區(qū)在熱載 流子穿通效應(yīng)的作用下發(fā)生穿通。
[0049] 所述PM0S晶體管P1柵極的第二部分的寬度小于等于第一部分寬度的2/3,所述 PM0S晶體管P1柵極的第二部分的長(zhǎng)度小于等于第一部分長(zhǎng)度的1/2,所述PM0S晶體管P1 柵極的第一部分底部的溝道區(qū)內(nèi)還具有若干分立的淺溝槽隔離結(jié)構(gòu)，所述淺溝槽隔離結(jié)構(gòu) 的材料為氧化硅，所述淺溝槽隔離結(jié)構(gòu)的寬度小于PM0S晶體管P1柵極的第一部分的寬度， 淺溝槽隔離結(jié)構(gòu)的深度小于等于PM0S晶體管P1源區(qū)和漏區(qū)的深度，在對(duì)PM0S晶體管反熔 絲進(jìn)行編程時(shí)，PM0S晶體管P1柵極第二部分兩側(cè)的源區(qū)和漏區(qū)先發(fā)生穿通，柵極的第一部 分的底部的淺溝槽隔離結(jié)構(gòu)吸附熱電子，減小了 PM0S晶體管P1柵極第二部分底部的溝道 區(qū)的長(zhǎng)度(從源區(qū)指向漏區(qū)方向），并且第二部分兩側(cè)的源區(qū)和漏區(qū)穿通時(shí)產(chǎn)生的熱量也會(huì) 加速第二部分兩側(cè)的源區(qū)和漏區(qū)的穿通，從而使得PM0S晶體管P1源區(qū)和漏區(qū)穿通速率提 高，從而縮短了 PMOS晶體管反熔絲的編程時(shí)間。
[0050] 所述PM0S晶體管P1的源區(qū)施加的編程電壓Vpr為脈沖電壓，所述脈沖電壓峰值 為PM0S晶體管的工作電壓絕對(duì)值的1?2倍，脈沖電壓的頻率為0. 05MHz?1MHz，使得本 發(fā)明實(shí)施例中的PM0S晶體管P1源區(qū)和漏區(qū)的穿通速率較快，效率更高，提高了反熔絲的穩(wěn) 定性。本發(fā)明實(shí)施例中的PM0S晶體管反熔絲在編程前，PM0S晶體管P1處于高阻抗，在編 程后，PM0S晶體管P1處理低阻抗。需要說(shuō)明的是，PM0S晶體管的工作電壓為PM0S晶體管 工作在飽和區(qū)時(shí)柵極施加的電壓。
[0051] 在編程時(shí)，驅(qū)動(dòng)電壓Vdd為恒定電壓或脈沖電壓，驅(qū)動(dòng)電壓Vdd為正電壓，使得編 程時(shí)載流子的加速作用加強(qiáng)，載流子與溝道區(qū)的晶格碰撞產(chǎn)生更多的熱載流子，漏區(qū)邊緣 和柵氧化層中的缺陷吸附的熱電子更多，使PM0S晶體管P1源區(qū)和漏區(qū)更容易穿通。驅(qū)動(dòng) 電壓Vdd為脈沖電壓時(shí)，所述脈沖電壓與編程電壓Vpr相同。
[0052] NM0S晶體管N1用于控制PM0S晶體管P1的漏區(qū)與接地端Vss的導(dǎo)通，所述NM0S 晶體管N1的柵極上施加的編程控制電壓為選擇信號(hào)或地址信號(hào)。
[0053] 本發(fā)明實(shí)施例還提供了對(duì)上述反熔絲電路的編程方法，包括：在NM0S晶體管的柵 極施加編程控制電壓，NM0S晶體管導(dǎo)通，在PM0S晶體管的柵極施加驅(qū)動(dòng)電壓，PM0S晶體管 關(guān)斷，在PM0S晶體管的源區(qū)施加編程電壓，PM0S晶體管的源區(qū)和漏區(qū)在熱載流子穿通效應(yīng) 的作用下發(fā)生穿通效應(yīng)。
[0054] 綜上，本發(fā)明實(shí)施例采用PM0S晶體管作為反熔絲，利用PM0S晶體管的熱載流子穿 通效應(yīng)，使PM0S晶體管的源區(qū)和漏區(qū)發(fā)生穿通，完成對(duì)反熔絲的編程，提高了反熔絲的穩(wěn) 定性。
[0055] 本發(fā)明雖然已以較佳實(shí)施例公開(kāi)如上，但其并不是用來(lái)限定本發(fā)明，任何本領(lǐng)域 技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā) 明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明 的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案 的保護(hù)范圍。
【權(quán)利要求】
1. 一種反熔絲電路，其特征在于，包括： PMOS晶體管，所述PMOS晶體管的柵極位于半導(dǎo)體襯底上，所述柵極具有第一部分和位 于第一部分兩端的第二部分，第二部分的寬度小于第一部分的寬度，PMOS晶體管的源區(qū)和 漏區(qū)位于柵極的第一部分和第二部分兩側(cè)的半導(dǎo)體襯底內(nèi)，PMOS晶體管的柵極與驅(qū)動(dòng)電源 端相連，PMOS晶體管的源區(qū)與編程電源端相連； NM0S晶體管，NM0S晶體管的柵極與編程控制電源端相連，NM0S晶體管的漏區(qū)與PMOS 晶體管的漏區(qū)相連，NM0S晶體管的源極接地； 其中，對(duì)反熔絲進(jìn)行編程時(shí)，在編程控制電源端施加編程控制電壓，NM0S晶體管導(dǎo)通， 在驅(qū)動(dòng)電源端施加驅(qū)動(dòng)電壓，PMOS晶體管關(guān)斷，編程電源端施加編程電壓，PMOS晶體管的 源區(qū)和漏區(qū)在熱載流子穿通效應(yīng)的作用下發(fā)生穿通。
2. 如權(quán)利要求1所述的反熔絲電路，其特征在于，所述PMOS晶體管柵極的第二部分的 寬度小于等于第一部分寬度的2/3,且大于等于第一部分寬度的1/5。
3. 如權(quán)利要求1所述的反熔絲電路，其特征在于，所述PMOS晶體管柵極的第二部分的 長(zhǎng)度小于等于第一部分長(zhǎng)度的1/2,且大于等于第一部分長(zhǎng)度的1/4。
4. 如權(quán)利要求1所述的反熔絲電路，其特征在于，所述PMOS晶體管的源區(qū)施加的編程 電壓為脈沖電壓。
5. 如權(quán)利要求4所述的反熔絲電路，其特征在于，所述脈沖電壓峰值為PMOS晶體管的 工作電壓絕對(duì)值的1?2倍，脈沖電壓的頻率為0. 05MHz?1MHz。
6. 如權(quán)利要求1所述的反熔絲電路，其特征在于，所述PMOS晶體管柵極的第一部分底 部的溝道區(qū)內(nèi)還具有若干分立的淺溝槽隔離結(jié)構(gòu)。
7. 如權(quán)利要求6所述的反熔絲電路，其特征在于，所述淺溝槽隔離結(jié)構(gòu)的材料為氧化 硅。
8. 如權(quán)利要求6所述的反熔絲電路，其特征在于，所述淺溝槽隔離結(jié)構(gòu)的寬度小于 PMOS晶體管柵極的第一部分的寬度。
9. 如權(quán)利要求1所述的反熔絲電路，其特征在于，所述PMOS晶體管的源區(qū)和漏區(qū)摻雜 的離子為銦離子。
10. 如權(quán)利要求1所述的反熔絲電路，其特征在于，所述編程控制電壓為選擇信號(hào)或地 址信號(hào)。
11. 一種如權(quán)利要求1中的反熔絲電路的編程方法，其特征在于，包括：在NM0S晶體管 的柵極施加編程控制電壓，NM0S晶體管導(dǎo)通；在PMOS晶體管的柵極施加驅(qū)動(dòng)電壓，PMOS晶 體管關(guān)斷；在PMOS晶體管的源區(qū)施加編程電壓，PMOS晶體管的源區(qū)和漏區(qū)在熱載流子穿通 效應(yīng)的作用下發(fā)生穿通。
12. -種反熔絲結(jié)構(gòu)，其特征在于，包括： 半導(dǎo)體襯底； 位于半導(dǎo)體襯底上的PMOS晶體管，所述PMOS晶體管的柵極位于半導(dǎo)體襯底上，所述柵 極具有第一部分和位于第一部分兩端的第二部分，第二部分的寬度小于第一部分的寬度， PMOS晶體管的源區(qū)和漏區(qū)位于柵極的第一部分和第二部分兩側(cè)的半導(dǎo)體襯底內(nèi)，其中，在 對(duì)反熔絲進(jìn)行編程時(shí)，PMOS晶體管的源區(qū)和漏區(qū)在熱載流子穿通效應(yīng)的作用下發(fā)生穿通。
13. 如權(quán)利要求12所述的反熔絲結(jié)構(gòu)，其特征在于，所述PMOS晶體管柵極的第二部分 的寬度小于等于第一部分寬度的2/3,且大于等于第一部分寬度的1/5。
14. 如權(quán)利要求12所述的反熔絲結(jié)構(gòu)，其特征在于，所述PMOS晶體管柵極的第二部分 的長(zhǎng)度小于等于第一部分長(zhǎng)度的1/2,且大于等于第一部分長(zhǎng)度的1/4。
15. 如權(quán)利要求12所述的反熔絲結(jié)構(gòu)，其特征在于，所述PMOS晶體管柵極的第一部分 底部的溝道區(qū)內(nèi)還具有若干分立的淺溝槽隔離結(jié)構(gòu)。
16. 如權(quán)利要求15所述的反熔絲結(jié)構(gòu)，其特征在于，所述淺溝槽隔離結(jié)構(gòu)的材料為氧 化硅。
17. 如權(quán)利要求15所述的反熔絲結(jié)構(gòu)，其特征在于，所述淺溝槽隔離結(jié)構(gòu)的寬度小于 PMOS晶體管柵極的第一部分的寬度。
18. 如權(quán)利要求15所述的反熔絲結(jié)構(gòu)，其特征在于，淺溝槽隔離結(jié)構(gòu)的深度小于等于 PMOS晶體管源區(qū)和漏區(qū)的深度。
【文檔編號(hào)】G11C17/16GK104103319SQ201310125660
【公開(kāi)日】2014年10月15日 申請(qǐng)日期:2013年4月11日 優(yōu)先權(quán)日:2013年4月11日
【發(fā)明者】甘正浩 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司