感測放大器電路以及包括感測放大器電路的存儲器件的制作方法
【專利摘要】本發(fā)明公開了一種感測放大器電路，所述感測放大器電路包括：第一上拉晶體管，所述第一上拉晶體管被配置成響應(yīng)于數(shù)據(jù)線的電壓而上拉驅(qū)動取反數(shù)據(jù)線；第一下拉晶體管，所述第一下拉晶體管被配置成響應(yīng)于數(shù)據(jù)線的電壓而下拉驅(qū)動取反數(shù)據(jù)線，并且經(jīng)由第一下拉晶體管的背柵來接收數(shù)據(jù)線的電壓；第二上拉晶體管，所述第二上拉晶體管被配置成響應(yīng)于取反數(shù)據(jù)線的電壓而上拉驅(qū)動數(shù)據(jù)線；以及第二下拉晶體管，所述第二下拉晶體管被配置成響應(yīng)于取反數(shù)據(jù)線的電壓而下拉驅(qū)動數(shù)據(jù)線，并且經(jīng)由第二下拉晶體管的背柵來接收取反數(shù)據(jù)線的電壓。
【專利說明】感測放大器電路以及包括感測放大器電路的存儲器件
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2012年7月30日提交的申請?zhí)枮?0-2012-0083009的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明的示例性實施例涉及一種感測放大器電路以及包括所述感測放大器電路的存儲器件。
【背景技術(shù)】
[0004]存儲器件和各種集成電路主要利用感測放大器電路讀出數(shù)據(jù)。感測放大器電路讀出邏輯‘高’電平和邏輯‘低’電平之間的小的電壓差數(shù)據(jù)，即難以判定邏輯電平的數(shù)據(jù)。
[0005]圖1是說明現(xiàn)有的存儲器件中利用的感測放大器電路的配置圖。
[0006]參見圖1，感測放大器電路包括兩個PMOS晶體管Pl和P2以及兩個NMOS晶體管NI 和 N2。
[0007]當(dāng)從單元陣列的存儲器單元(未示出)中讀取數(shù)據(jù)時，位線BLT或取反位線BLB的電壓電平改變。由于因存儲器單元的數(shù)據(jù)而產(chǎn)生的位線BLT或取反位線BLB的電壓電平改變非常小，所以經(jīng)由感測放大器電路將位線對BLT和BLB的電壓電平放大。將描述感測放大器電路的操作。當(dāng)位線BLT的電壓電平比取反位線BLB的電壓電平高時，PMOS晶體管Pl和NMOS晶體管N2與PMOS晶體管P2和NMOS晶體管NI相比被強導(dǎo)通，使得位線BLT的電壓電平為上拉電壓端子RTO的電平，而取反位線BLB的電壓電平為下拉電壓端子SB的電平。此外，當(dāng)取反位線BLB的電壓電平比位線BLT的電壓電平高時，PMOS晶體管P2和NMOS晶體管NI與PMOS晶體管Pl和NMOS晶體管N2相比被強導(dǎo)通，使得取反位線BLB的電壓電平為上拉電壓端子RTO的電平，而位線BLT的電壓電平為下拉電壓端子SB的電平。
[0008]為了感測放大器電路準確地讀出并放大加載到位線對上的數(shù)據(jù)，構(gòu)成感測放大器電路的晶體管P1、P2、NI以及N2之間不應(yīng)存在失配。然而，由于執(zhí)行集成電路的精細制造工藝，所以NMOS晶體管之間失配的可能性增大。特別地，NMOS晶體管之間的失配和閾值電壓差變得很大，使得感測放大器電路的準確數(shù)據(jù)讀出變得困難。
[0009]圖2是說明圖1的感測放大器電路的操作的示圖。
[0010]參見圖2，在時間點‘201’處，位線BLT和取反位線BLB已經(jīng)用基本相同的電壓(預(yù)充電電壓:VBLP)來預(yù)充電。在時間點‘202’處，當(dāng)數(shù)據(jù)被加載到位線BLT上時，位線BLT的電壓電平比取反位線BLB的電壓電平高dV。在時間點‘203’處，對感測放大器電路的上拉電壓端子RTO和下拉電壓端子SB供電，使得上拉電壓端子RTO具有上拉電壓(一般地，電源電壓)的電平，而下拉電壓端子SB具有下拉電壓(一般地，接地電壓)的電平。此外，從對上拉電壓端子RTO和下拉電壓端子SB供電的時間點‘203’起，開始感測放大器電路的感測放大操作。
[0011]圖2的(a)說明了當(dāng)NMOS晶體管NI和N2之間的失配小于dV時感測放大器電路的操作。參見圖2的(a)，通過感測放大器電路，位線BLT的電壓電平被放大成高電平(上拉電壓電平)，并且取反位線BLB的電壓電平被放大成低電平(下拉電壓電平)。
[0012]圖2的(b)說明了當(dāng)NMOS晶體管NI和N2之間的失配大于dV時感測放大器電路的操作。參見圖2的(b)，取反位線BLB的電壓電平由于NMOS晶體管NI和N2之間的失配而被錯誤地識別成比位線BLT的電壓電平高，使得位線被放大成低電平(下拉電壓電平)，并且取反位線被放大成高電平(上拉電壓電平)。
[0013]因為NMOS晶體管的閾值電壓由于NMOS晶體管之間的失配而彼此不同，所以如圖2的(b)所示的異常操作會發(fā)生。例如，當(dāng)NMOS晶體管N2之間的閾值電壓比NMOS晶體管的閾值電壓高時，如圖2的(a)所示的問題會發(fā)生。

【發(fā)明內(nèi)容】

[0014]本發(fā)明的一個實施例涉及減輕感測放大器電路錯誤地識別數(shù)據(jù)的問題。
[0015]根據(jù)本發(fā)明的一個實施例，一種感測放大器電路可以包括:第一上拉晶體管，所述第一上拉晶體管被配置成響應(yīng)于數(shù)據(jù)線的電壓而上拉取反數(shù)據(jù)線；第一下拉晶體管，所述第一下拉晶體管被配置成響應(yīng)于數(shù)據(jù)線的電壓而下拉驅(qū)動取反數(shù)據(jù)線，并且經(jīng)由第一下拉晶體管的背柵來接收數(shù)據(jù)線的電壓；第二上拉晶體管，所述第二上拉晶體管被配置成響應(yīng)于取反數(shù)據(jù)線的電壓而上拉驅(qū)動數(shù)據(jù)線；以及第二下拉晶體管，所述第二下拉晶體管被配置成響應(yīng)于取反數(shù)據(jù)線的電壓而下拉驅(qū)動數(shù)據(jù)線，并且經(jīng)由第二下拉晶體管的背柵來接收取反位線的電壓。第一下拉晶體管和第二下拉晶體管各自可以包括完全耗盡型絕緣體上硅(fully depleted silicon on insulator, FDSOI) NMOS 晶體管。
[0016]根據(jù)本發(fā)明的另一個實施例，一種存儲器件可以包括:一個或更多個單元陣列；位線和取反位線，所述位線和取反位線與一個或更多個單元陣列連接；第一上拉晶體管，所述第一上拉晶體管被配置成響應(yīng)于位線的電壓而上拉驅(qū)動取反位線；第一下拉晶體管，所述第一下拉晶體管被配置成響應(yīng)于位線的電壓而下拉驅(qū)動取反位線，并且經(jīng)由第一下拉晶體管的背柵來接收位線的電壓；第二上拉晶體管，所述第二上拉晶體管被配置成響應(yīng)于取反位線的電壓而上拉驅(qū)動位線；以及第二下拉晶體管，所述第二下拉晶體管被配置成響應(yīng)于取反位線的電壓而下拉驅(qū)動位線，并且經(jīng)由第二下拉晶體管的背柵來接收取反位線的電壓。第一下拉晶體管和第二下拉晶體管各自可以包括完全耗盡型絕緣體上硅(FDSOI)NMOS晶體管。
[0017]根據(jù)本發(fā)明的實施例，包括感測放大器電路的晶體管的閾值電壓被改變成適用于數(shù)據(jù)讀出。因此，可以防止感測放大器電路的數(shù)據(jù)識別失敗。
【專利附圖】

【附圖說明】
[0018]圖1是說明現(xiàn)有的存儲器件中利用的感測放大器電路的配置圖。
[0019]圖2是說明圖1的感測放大器電路的操作的示圖。
[0020]圖3是說明根據(jù)本發(fā)明的一個實施例的存儲器件的配置圖。
[0021]圖4是說明根據(jù)下拉晶體管N31和N32的背柵電壓的閾值電壓的改變的示圖。
[0022]圖5是說明現(xiàn)有的感測放大器電路(圖1)和根據(jù)本發(fā)明的實施例的感測放大器電路320的數(shù)據(jù)讀出通過/失敗區(qū)的示圖。[0023]圖6是說明根據(jù)本發(fā)明的另一個實施例的存儲器件的配置圖。
【具體實施方式】
[0024]下面將參照附圖更詳細地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以用不同的方式實施，而不應(yīng)解釋為限制于本文所列的實施例。確切地說，提供這些實施例使得本說明書充分與完整，并向本領(lǐng)域技術(shù)人員充分傳達本發(fā)明的范圍。在說明書中，相同的附圖標(biāo)記在本發(fā)明的不同附圖與實施例中表示相似的部分。在說明書中，‘連接/聯(lián)接’表示一個部件直接與另一個部件聯(lián)接或經(jīng)由另一個部件間接聯(lián)接。另外，只要不在句子中特意提及，單數(shù)形式可以包括復(fù)數(shù)形式。
[0025]圖3是說明根據(jù)本發(fā)明的一個實施例的存儲器件的配置圖。
[0026]參見圖3，存儲器件包括:單元陣列310、位線BLT和BLB以及感測放大器電路320。
[0027]單元陣列310包括布置成多個行和多個列的多個存儲器單元，其中，每個存儲器單元被配置成用以儲存數(shù)據(jù)。位線BLT和BLB傳送儲存在單元陣列中的存儲器單元中的數(shù)據(jù)。圖3僅說明了一個位線對BLT和BLB。然而，多個位線對可以存在于單元陣列中。
[0028]感測放大器電路320被配置成用以將位線BLT和取反位線BLB之間的電壓差放大、并且識別數(shù)據(jù)。感測放大器電路320包括上拉晶體管P31和P32以及下拉晶體管N31和 N32。
[0029]上拉晶體管P32被配置成響應(yīng)于位線BLT的電壓而上拉驅(qū)動取反位線BLB。上拉晶體管P31被配置成響應(yīng)于取反位線BLB的電壓而上拉驅(qū)動位線BLT。上拉晶體管P31和P32可以包括PMOS晶體管。
[0030]下拉晶體管N32被配置成響應(yīng)于位線BLT的電壓而下拉驅(qū)動取反位線BLB。下拉晶體管N32包括完全耗盡型絕緣體上硅(FDSOI) NMOS晶體管，并且經(jīng)由該晶體管的背柵來接收位線BLT的電壓。下拉晶體管N31被配置成響應(yīng)于取反位線BLB的電壓而下拉驅(qū)動位線BLT。下拉晶體管N31包括FDSOI NMOS晶體管，并且經(jīng)由FDSOI NMOS晶體管的背柵接收取反位線BLB的電壓。
[0031 ] 包括FDSOI NMOS晶體管的下拉晶體管N31和N32的閾值電壓基于施加到FDS0INM0S晶體管的背柵的電壓的電平來改變，并且本發(fā)明的實施例的感測放大器電路320利用這種特性。將參照圖4來更加詳細地描述。
[0032]圖4是說明基于下拉晶體管N31和N32的背柵電壓的閾值電壓改變的示圖。
[0033]參見圖4，隨著包括FDSOI NMOS的下拉晶體管N31和N32的背柵電壓VBG增大，閾值電壓VT減小。由于這種特性，所以感測放大器電路320的數(shù)據(jù)讀出操作可以變得更加準確，這將根據(jù)數(shù)據(jù)模式來描述。
[0034]首先，當(dāng)位線BLT的電壓電平比取反位線BLB的電壓電平高時，感測放大器電路320在下拉晶體管N32和上拉晶體管P31導(dǎo)通、并且下拉晶體管N31和上拉晶體管P31關(guān)斷時正確地識別數(shù)據(jù)。由于下拉晶體管N31和N32包括FDSOI NMOS,所以因FDS0INM0S的特性而下拉晶體管N32的閾值電壓減小、并且下拉晶體管N31的閾值電壓增大。因此，下拉晶體管N32容易導(dǎo)通，而下拉晶體管N31不容易導(dǎo)通。即，下拉晶體管N31和N32的閾值電壓特性被改變成更適用于數(shù)據(jù)讀出。
[0035]其次，當(dāng)取反位線BLB的電壓電平比位線BLT的電壓電平高時，感測放大器電路320在下拉晶體管N31和上拉晶體管P32導(dǎo)通、并且下拉晶體管N32和上拉晶體管P31關(guān)斷時正確地識別數(shù)據(jù)。由于FDSOI NMOS的特性，所以下拉晶體管N31的閾值電壓減小，而下拉晶體管N32的閾值電壓增大。因此，下拉晶體管N31容易導(dǎo)通，而下拉晶體管N32不容易導(dǎo)通。即，下拉晶體管N31和N32的閾值電壓特性被改變成更加適用于數(shù)據(jù)讀出。
[0036]圖5是說明現(xiàn)有的感測放大器電路(圖1)和根據(jù)本發(fā)明的實施例的感測放大器電路320的數(shù)據(jù)讀出通過/失敗區(qū)的示圖。
[0037]參見圖5，縱軸表示感測放大器電路的數(shù)據(jù)讀出通過的最小值dV (位線對的電壓差)，橫軸表示下拉晶體管之間的失配?；旧?，當(dāng)dV增大并且失配小時，感測放大器電路的數(shù)據(jù)讀出通過。當(dāng)dV減小并且失配變大時，感測放大器電路的數(shù)據(jù)讀出失敗。
[0038]實線‘501’表示根據(jù)本發(fā)明的感測放大器電路320的通過/失敗區(qū)的邊界線，而虛線‘502’表示現(xiàn)有的感測放大器電路(圖1)的通過/失敗區(qū)的邊界線。參見圖5，根據(jù)本發(fā)明的實施例的感測放大器電路320的通過區(qū)(實線‘501’之上的區(qū)域)比現(xiàn)有的感測放大器電路(圖1)的通過區(qū)(虛線‘502’之上的區(qū)域)大。
[0039]圖6是根據(jù)本發(fā)明的另一個實施例的存儲器件的配置圖。
[0040]參見圖6，存儲器件包括:單元陣列311和312、位線BLT和BLB以及感測放大器電路 320。
[0041]圖3說明應(yīng)用于具有折疊位線結(jié)構(gòu)的存儲器件的本發(fā)明的一個實施例。圖6說明應(yīng)用于具有開放位線結(jié)構(gòu)的存儲器件的本發(fā)明的一個實施例。在具有折疊位線結(jié)構(gòu)的存儲器件(圖3)中，位線BLT和取反位線BLB與同一單元陣列310連接。然而在具有開放位線結(jié)構(gòu)的存儲器件(圖6)中，位線BLT和取反位線BLB分別與不同的陣列311和312連接。由于圖6的存儲器件與圖3的存儲器件相似(除了圖6的存儲器件具有開放位線結(jié)構(gòu)以外)，所以將省略對圖6的存儲器件的詳細描述。
[0042]盡管已經(jīng)參照具體的實施例描述了本發(fā)明，但是對本領(lǐng)域技術(shù)人員顯然的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以進行各種變化和修改。
[0043]此外，在示例性實施例中，已經(jīng)描述了利用根據(jù)本發(fā)明的感測放大器電路來讀出/放大位線的數(shù)據(jù)。然而，除了存儲器件外，根據(jù)本發(fā)明的感測放大器電路也可以用在各種電路中來放大數(shù)據(jù)。
【權(quán)利要求】
1.一種感測放大器電路，包括:第一上拉晶體管，所述第一上拉晶體管被配置成響應(yīng)于數(shù)據(jù)線的電壓而上拉驅(qū)動取反數(shù)據(jù)線；第一下拉晶體管，所述第一下拉晶體管被配置成響應(yīng)于所述數(shù)據(jù)線的電壓而下拉驅(qū)動所述取反數(shù)據(jù)線，并且經(jīng)由所述第一下拉晶體管的背柵來接收所述數(shù)據(jù)線的電壓；第二上拉晶體管，所述第二上拉晶體管被配置成響應(yīng)于所述取反數(shù)據(jù)線的電壓而上拉驅(qū)動所述數(shù)據(jù)線；以及第二下拉晶體管，所述第二下拉晶體管被配置成響應(yīng)于所述取反數(shù)據(jù)線的電壓而下拉驅(qū)動所述數(shù)據(jù)線，并且經(jīng)由所述第二下拉晶體管的背柵來接收所述取反數(shù)據(jù)線的電壓。
2.如權(quán)利要求1所述的感測放大器電路，其中，所述第一下拉晶體管和所述第二下拉晶體管各自包括完全耗盡型絕緣體上硅NMOS晶體管。
3.如權(quán)利要求2所述的感測放大器電路，其中，所述第一上拉晶體管和所述第二上拉晶體管各自包括PMOS晶體管。
4.一種存儲器件,包括:一個或更多個單元陣列；位線和取反位線，所述位線和取反位線與所述一個或更多個單元陣列連接；第一上拉晶體管，所述第一上拉晶體管被配置成響應(yīng)于所述位線的電壓而上拉驅(qū)動所述取反位線；第一下拉晶體管，所述第一下拉晶體管被配置成響應(yīng)于所述位線的電壓而下拉驅(qū)動所述取反位線，并且經(jīng)由所述第一下拉晶體管的背柵來接收所述位線的電壓；第二上拉晶體管，所述第二上拉晶體管被配置成響應(yīng)于所述取反位線的電壓而上拉驅(qū)動所述位線；以及第二下拉晶體管，所述第二下拉晶體管被配置成響應(yīng)于所述取反位線的電壓而下拉驅(qū)動所述位線，并且經(jīng)由所述第二下拉晶體管的背柵來接收所述取反位線的電壓。
5.如權(quán)利要求4所述的存儲器件，其中，所述第一下拉晶體管和所述第二下拉晶體管各自包括完全耗盡型絕緣體上硅NMOS晶體管。
6.如權(quán)利要求5所述的存儲器件，其中，所述第一上拉晶體管和所述第二上拉晶體管各自包括PMOS晶體管。
7.如權(quán)利要求4所述的存儲器件，其中，所述位線和所述取反位線與所述一個或更多個單元陣列中的基本同一單元陣列連接。
8.如權(quán)利要求4所述的存儲器件，其中，所述位線和所述取反位線分別與所述一個或更多個單元陣列中的不同單元陣列連接。
【文檔編號】G11C7/06GK103578519SQ201310133218
【公開日】2014年2月12日 申請日期:2013年4月17日 優(yōu)先權(quán)日:2012年7月30日
【發(fā)明者】金亨洙 申請人:愛思開海力士有限公司