分壓器控制電路的制作方法
【專利摘要】本發(fā)明提供了用于控制分壓器的一種或者多種技術(shù)或者系統(tǒng)。在一些實(shí)施方式中，控制電路配置成使用模擬信號偏置分壓器的上拉單元，從而使得所述分壓器是電平可調(diào)的。換句話說，所述控制電路使所述分壓器輸出多電壓電平。另外，所述控制電路配置成基于與所述分壓器的下拉單元關(guān)聯(lián)的偏置定時偏置所述上拉單元。例如，在所述下拉單元開啟之后開啟所述上拉單元。采用這種方法，所述控制電路提供了時間增加，從而能使所述分壓器更快地穩(wěn)定。本發(fā)明還提供了一種分壓器控制電路。
【專利說明】分壓器控制電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，更具體地，涉及分壓器控制電路。
【背景技術(shù)】
[0002]通常，分壓器是用于產(chǎn)生輸出電壓的電路。例如，分壓器可輸出為輸入電壓分?jǐn)?shù)的電壓。然而，一些分壓器與慢穩(wěn)定化時間(slow stabilization time)有關(guān)。另外,分壓器通常與輸出電壓有關(guān)。

【發(fā)明內(nèi)容】

[0003]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種控制電路，被配置成執(zhí)行以下至少一種操作:
[0004]使用與Vppu電壓電平關(guān)聯(lián)的模擬信號偏置分壓器的上拉單元；或者
[0005]基于與所述分壓器的下拉單元關(guān)聯(lián)的延遲時間(Tppu)偏置所述分壓器的所述上拉單元。
[0006]在可選實(shí)施例中，所述控制電路被配置成基于第一電壓電平、第二電壓電平和第三電壓電平中的至少之一偏置所述分壓器的所述上拉單元，所述第一電壓電平在邏輯低電壓電平之上，所述第三電壓電平在邏輯高電壓電平之下，并且所述第二電壓電平在所述第一電壓電平和所述第三電壓電平之間。
[0007]在可選實(shí)施例的控制電路中，使用與所述Vppu電壓電平關(guān)聯(lián)的模擬信號偏置第二分壓器的第二上拉單元。
[0008]在可選實(shí)施例中，基于與所述第二分壓器的第二下拉單元關(guān)聯(lián)的所述Tppu偏置所述第二分壓器的所述第二上拉單元。
[0009]在可選實(shí)施例中，所述控制電路被配置成使用與所述Vppu電壓電平關(guān)聯(lián)的所述模擬信號偏置多個分壓器，各分壓器與一個或者多個存儲單元陣列關(guān)聯(lián)。
[0010]在可選實(shí)施例中，所述控制電路被配置成使用與所述Vppu電壓電平關(guān)聯(lián)的所述模擬信號偏置所述分壓器，所述分壓器與共用所述控制電路的一個或者多個存儲單元陣列關(guān)聯(lián)。
[0011]在可選實(shí)施例中，所述控制電路被配置成偏置所述分壓器的所述上拉單元。
[0012]在可選實(shí)施例中，所述控制電路被配置成基于與所述上拉單元關(guān)聯(lián)的晶體管尺寸偏置所述分壓器的所述上拉單元。
[0013]在可選實(shí)施例中，所述控制電路被配置成基于與所述下拉單元關(guān)聯(lián)的晶體管尺寸偏置所述分壓器的所述上拉單元。
[0014]在可選實(shí)施例中，所述控制電路包括被配置成產(chǎn)生所述Tppu延遲時間的延遲單
J Li ο
[0015]根據(jù)本發(fā)明的另一方面，還提供了一種寫入輔助電路，包括:
[0016]分壓器，包括:[0017]輸出端；
[0018]上拉單元；
[0019]下拉單元；和
[0020]頭部單元；
[0021]存儲單元陣列，連接至所述分壓器的所述輸出端；以及
[0022]控制電路，被配置成執(zhí)行以下至少一種操作:
[0023]使用與Vppu電壓電平關(guān)聯(lián)的模擬信號偏置所述分壓器的所述上拉單元；或者
[0024]在偏置所述分壓器的所述下拉單元之后經(jīng)過延遲時間(Tppu)偏置所述分壓器的所述上拉單元。
[0025]在可選實(shí)施例中，所述控制電路被配置成基于第一電壓電平、第二電壓電平和第三電壓電平中的至少之一偏置所述分壓器的所述上拉單元，所述第一電壓電平在邏輯低電壓電平之上，所述第三電壓電平在邏輯高電壓電平之下，并且所述第二電壓電平在所述第一電壓電平和所述第三電壓電平之間。
[0026]在可選實(shí)施例中，所述控制電路被配置成使用與所述Vppu電壓電平關(guān)聯(lián)的所述模擬信號偏置第二分壓器的第二上拉單元。
[0027]在可選實(shí)施例中，所述控制電路被配置成在偏置所述第二分壓器的第二下拉單元之后經(jīng)過延遲時間(Tppu)偏置所述第二分壓器的所述第二上拉單元。
[0028]在可選實(shí)施例中，所述控制電路被配置成偏置所述分壓器的所述上拉單元。
[0029]在可選實(shí)施例中，所述控制電路被配置成基于與所述上拉單元關(guān)聯(lián)的晶體管尺寸偏置所述分壓器的所述上拉單元。
[0030]在可選實(shí)施例中，所述控制電路被配置成基于與所述下拉單元關(guān)聯(lián)的晶體管尺寸偏置所述分壓器的所述上拉單元。
[0031]在可選實(shí)施例中，所述寫入輔助電路包括第二控制電路，其被配置成在偏置所述第二分壓器的第二下拉單元之后使用與所述Vppu電壓電平關(guān)聯(lián)的所述模擬信號偏置第二分壓器的第二上拉單元。
[0032]在可選實(shí)施例中，所述控制電路包括被配置成延遲所述上拉單元的偏置的延遲單
J Li ο
[0033]根據(jù)本發(fā)明的又一方面，還提供了一種用于控制分壓器的方法，包括:
[0034]在第一階段期間將所述分壓器的上拉單元的上拉柵極偏置為邏輯高；
[0035]在所述第一階段期間將所述分壓器的下拉單元的下拉柵極偏置為邏輯低；
[0036]在所述第一階段期間將所述分壓器的頭部單元的頭部柵極偏置為邏輯高；
[0037]在第二階段期間將所述上拉柵極偏置為Vppu電壓電平；
[0038]在所述第二階段期間將所述下拉柵極偏置為邏輯低；以及
[0039]在所述第二階段期間將所述頭部柵極偏置為邏輯高。
【專利附圖】

【附圖說明】
[0040]當(dāng)結(jié)合附圖進(jìn)行閱讀時，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明。應(yīng)該理解，附圖中的元件，結(jié)構(gòu)等不按比例繪制。因此，為了討論清楚，例如相同的尺寸可以被任意增加或者減小。[0041]圖1是根據(jù)一些實(shí)施方式的控制電路實(shí)例的示意圖。
[0042]圖2是根據(jù)一些實(shí)施方式的控制電路實(shí)例的示意圖。
[0043]圖3是根據(jù)一些實(shí)施方式的控制電路實(shí)例的示意圖。
[0044]圖4是根據(jù)一些實(shí)施方式的與控制電路實(shí)例有關(guān)的時序圖。
[0045]圖5是根據(jù)一些實(shí)施方式的控制電路實(shí)例的示意圖。
[0046]圖6是根據(jù)一些實(shí)施方式的控制分壓器的方法實(shí)例的流程圖。
[0047]圖7是根據(jù)一些實(shí)施方式的控制分壓器的方法實(shí)例的流程圖。
[0048]圖8是根據(jù)一些實(shí)施方式的寫入輔助電路實(shí)例的示意圖。
[0049]圖9是根據(jù)一些實(shí)施方式的寫入輔助電路實(shí)例的示意圖。
[0050]圖10是根據(jù)一些實(shí)施方式的寫入輔助電路實(shí)例的示意圖。
【具體實(shí)施方式】
[0051]下面使用具體語言公開了附圖中示出的實(shí)施方式或者實(shí)例。然而，只是理解為實(shí)施方式或者實(shí)例不旨在用于限制。所公開的實(shí)施方式中的任何改變和修改，以及本文檔中公開的原理的任何進(jìn)一步申請?jiān)谙嚓P(guān)【技術(shù)領(lǐng)域】的普通技術(shù)人員的通?？紤]范圍內(nèi)。
[0052]圖1是根據(jù)一些實(shí)施方式的控制電路實(shí)例的原理圖100。在一些實(shí)施方式中，電路110包括偏置單元102和延遲單元104。在一些實(shí)施方式中，控制單元110被配置成用于偏置分壓器250。在一些實(shí)施方式中，分壓器250包括上拉單元210、下拉單元220以及頭部單元230。在一些實(shí)施方式中，控制單元110或偏置單元102中至少一個被配置成用于偏置分壓器250的上拉單元210。在一些實(shí)施方式中，控制單元110或偏置單元102中至少一個被配置成通過提供模擬信號給分壓器250的上拉單元210以便實(shí)現(xiàn)偏置。在一些實(shí)施方式中，模擬信號與電壓(例如，邏輯低電壓電平和邏輯高電壓電平之間的電壓)有關(guān)。以這種方式，例如分壓器250的上拉單兀210被偏置。在一些實(shí)施方式中，例如，頭部單兀230被配置成產(chǎn)生頭部信號。在一些實(shí)施方式中，控制電路110被配置成通過產(chǎn)生Vbias信號偏置分壓器。在一些實(shí)施方式中，控制電路110包括p-p分壓器、n-n分壓器、p_n分壓器、n-p分壓器、二極管型分壓器等中的至少一個。
[0053]在一些實(shí)施方式中，分壓器250的上拉單元210是P型金屬氧化物半導(dǎo)體(PMOS)晶體管。在其他實(shí)施方式中，上拉單元210是η型金屬氧化物半導(dǎo)體(NMOS)晶體管。例如，當(dāng)邏輯低電平施加到NMOS晶體管的柵極時，NMOS晶體管關(guān)閉，因而在NMOS晶體管的源極和NMOS晶體管的漏極之間形成開路。相反，當(dāng)邏輯低電平施加到PMOS晶體管的柵極時，PMOS晶體管打開，因而在PMOS晶體管的源極和PMOS晶體管的漏極之間形成短路。例如，當(dāng)邏輯高電平施加到NMOS晶體管的柵極時，NMOS晶體管打開，因而在NMOS晶體管的源極和NMOS晶體管的漏極之間形成短路。相反，當(dāng)邏輯高電平施加到PMOS晶體管的柵極時，PMOS晶體管關(guān)閉，因而在PMOS晶體管的源極和PMOS晶體管的漏極之間形成開路。在一些實(shí)施方式中，當(dāng)晶體管打開時，溝道形成，從而使得電流在晶體管的源極和漏極之間流動。在一些實(shí)施方式中，控制電路被配置成偏置P型金屬氧化物半導(dǎo)體(PMOS)上拉單元210、η型金屬氧化物半導(dǎo)體(NMOS)上拉單元、PMOS下拉單元或NMOS下拉單元中的至少一個。在一些實(shí)施方式中，控制電路110或者偏置單元102中的至少一個被配置成以線性工作模式或者飽和工作模式中的至少一個偏置上拉單元210。例如，至少由于控制電路110或者偏置單元被配置成控制相對于上拉單元210的源極或者上拉單元210的漏極中至少之一施加到上拉單元210的柵極的電壓，因而控制電路110或者偏置單元102被配置成偏置上拉單元210，使得上拉單元210類似于電阻器工作。在一些實(shí)施方式中，控制電路110或者偏置單元102中至少之一被配置成將上拉單元210偏置為邏輯低電壓電平。當(dāng)上拉單元210偏置為邏輯低電壓電平時，與上拉單兀210關(guān)聯(lián)的分壓器250輸出第一電壓電平。在一些實(shí)施方式中，控制電路110或者偏置單元102中至少之一被配置成將上拉單元210偏置為邏輯低電壓電平。在一些實(shí)施方式中，控制電路110或者偏置單元102中至少之一被配置成將上拉單元210偏置為在邏輯低電壓電平之上和在邏輯高電壓電平之下的Vppul電壓電平。當(dāng)上拉單元210偏置為Vppul電壓電平時，與上拉單元210關(guān)聯(lián)的分壓器250輸出第二電壓電平。在一些實(shí)施方式中，控制電路110或者偏置單元102中至少之一被配置成將上拉單元210偏置為Vppu2電壓電平，該Vppu2電壓電平在Vppul電壓電平之上且在邏輯高電壓電平之下。例如,在一些實(shí)施方式中，Vppu3電壓電平在Vppu2電壓電平之上。當(dāng)上拉單元210偏置為Vppu2電壓電平時，與上拉單元210關(guān)聯(lián)的分壓器250輸出第三電壓電平。在一些實(shí)施方式中，第一電壓電平在邏輯低電壓電平之上，第三電壓電平在邏輯高電壓電平之下，并且第二電壓電平在第一電壓電平和第三電壓電平之間。以這種方式，控制電路110被配置成為分壓器250的上拉單元210提供多電壓電平。例如，控制電路被配置成基于第一電壓電平、第二電壓電平或者第三電壓電平中至少之一偏置分壓器250的上拉單元210。因此，控制電路使得分壓器250為可調(diào)節(jié)電壓電平。在一些實(shí)施方式中，分壓器250與同步隨機(jī)存儲器(SRAM)單元關(guān)聯(lián)。另外，可以理解由控制電路110提供的多電壓電平與大面積禁區(qū)(a large area penalty)無關(guān)聯(lián),至少由于不需要諸如多個分壓器或者多個上拉單元。例如，在一些實(shí)施方式中，控制電路110被配置成偏置分壓器250的上拉單元210。
[0054]可以理解，僅一個控制電路110和分壓器250就能夠操作一個或者多個存儲單元陣列，如將在圖8中更詳細(xì)描述的。在一些實(shí)施方式中，存儲單元陣列包括一個或者多個存儲單元。在一些實(shí)施方式中，控制電路110被配置成操作用于一個或者多個存儲單元組成的多個陣列的一個或者多個相應(yīng)的分壓器，如在圖9中更詳細(xì)描述的。例如，控制電路110被配置成使用與Vppu電壓電平關(guān)聯(lián)的模擬信號偏置多個分壓器。另外，各分壓器與一個或者多個存儲單元陣列關(guān)聯(lián)。在一些實(shí)施方式中，一個或者多個控制電路被配置成操作用于一個或者多個存儲單元組成的多個陣列的一個或者多個相應(yīng)的分壓器，如在圖10中更詳細(xì)描述的。
[0055]在一些實(shí)施方式中，延遲單元104或者控制電路110中至少之一被配置成基于與分壓器250的下拉單元220關(guān)聯(lián)的偏置定時偏置分壓器250的上拉單元210。在一些實(shí)施方式中，例如至少因?yàn)槠枚〞r，所以在開啟所述分壓器250的上拉單元210之前開啟所述分壓器250的下拉單元220。相應(yīng)地，例如，至少因?yàn)榉謮浩?50的上拉單元210在延時(Tppu)期間關(guān)閉，這使得分壓器250將與分壓器250關(guān)聯(lián)的負(fù)荷快速拉為穩(wěn)定電平。以這種方式，例如，延遲單元104被配置成通過延遲上拉單元210的開啟為分壓器250提供時間增加(timing boost),因此在延時或者延遲期間(Tppu)緩和上拉單元210與下拉單元220的“競爭”。在一些實(shí)施方式中，分壓器250與SRAM單元的寫入輔助關(guān)聯(lián)，并且延遲上拉單元210的開啟提高了寫入輔助性能，至少由于當(dāng)上拉單元210在延時期間關(guān)閉時，與分壓器250關(guān)聯(lián)的負(fù)荷很快被拉下。在一些實(shí)施方式中，延遲單元210被配置成產(chǎn)生Tppu延遲時間。在一些實(shí)施方式中，延遲單元104或者控制電路110中至少之一被配置成基于與上拉單元210關(guān)聯(lián)的晶體管尺寸偏置分壓器250的上拉單元210。例如，在一些實(shí)施方式中，如果晶體管尺寸大于下拉單元220的晶體管尺寸，實(shí)施更長的延時。換句話說，至少由于上拉單元210的晶體管尺寸大于下拉單元220的晶體管尺寸,控制電路110或者延遲單元104被配置成在很長延時之后偏置分壓器250的上拉單兀210。在一些實(shí)施方式中，控制電路110或者延遲單元104被配置成基于與下拉單元220關(guān)聯(lián)的晶體管尺寸偏置分壓器250的上拉單元210。例如，在一些實(shí)施方式中，控制電路110或者延遲單元104中至少之一被配置成延時與分壓器250的下拉單元220的偏置相對的上拉單元210的偏置。在一些實(shí)施方式中，延遲時間基于上拉單元210的晶體管尺寸或者下拉單元220的晶體管尺寸中至少之一。在一些實(shí)施方式中，控制電路HO或者延遲單元104被配置成是時間可控的，使得分壓器250的上拉單元210在分壓器250的下拉單元220之后打開。
[0056]圖2是根據(jù)一些實(shí)施方式的控制電路實(shí)例的示意圖200。在一些實(shí)施方式中，控制電路110連接至分壓器250的上拉單元210。在一些實(shí)施方式中，分壓器250包括分壓器250的上拉單元210、下拉單元220以及頭部單元230。在一些實(shí)施方式中，頭部單元230包括連接至第一信號的頭部柵極232。例如，第一信號被配置成偏置頭部單元230。在一些實(shí)施方式中，第一信號開啟頭部單元230，從而將頭部單元230連接至正電源電壓(Vdd) 202。以這種方式，例如，分壓器250的輸出端290拉向Vdd 202。在一些實(shí)施方式中，下拉單元220包括連接至第二信號的下拉柵極222。例如，第二信號被配置成偏置下拉單元220。在一些實(shí)施方式中，第二信號開啟下拉單元220，從而將下拉單元220連接至負(fù)電源電壓(Vss) 204。以這種方式，例如，分壓器250的輸出端290更拉近Vdd 202。在一些實(shí)施方式中，上拉單元210連接至Vdd 202。類似地，頭部單元230連接至Vdd202。在一些實(shí)施方式中，下拉單元220連接至Vss 204。在一些實(shí)施方式中，上拉單元210連接至下拉單元220、頭部單元230或者控制電路110中至少之一。在一些實(shí)施方式中，控制電路110連接至分壓器250。例如，控制電路110被配置成使用模擬信號偏置上拉單元210。在一些實(shí)施方式中，模擬信號與一個或者多個電壓電平關(guān)聯(lián)。例如，電壓電平在邏輯低電壓電平和邏輯高電壓電平之間。另外，在邏輯低電壓電平和邏輯高電壓電平之間的電壓電平(例如，Vppul電壓電平、Vppu2電壓電平、Vppu3電壓電平等)施加到上拉單元210。以這種方式，例如，上拉單元210在工作的線性區(qū)或者工作的飽和區(qū)中至少之一內(nèi)開啟。因此，由控制電路110提供的模擬信號使分壓器250輸出290多個電壓，因而使得分壓器250在緩和空間或者區(qū)域需求時是電壓電平可調(diào)的，至少由于例如對于各電壓電平不需要多個分壓器或者多個上拉單元。在一些實(shí)施方式中，控制電路110被配置成在下拉單元220開啟的延時期間禁用上拉單元210。以這種方式，控制電路110延遲上拉單元210的開啟。例如，下拉單元220在延時期間將與分壓器關(guān)聯(lián)的負(fù)荷向下拉至期望的水平。在一些實(shí)施方式中，例如，延遲時間基于分壓器250的輸出290。也即，根據(jù)一些實(shí)施方式，上拉單元210直到分壓器250的輸出290達(dá)到期望的電壓電平才開啟。以這種方式，至少由于當(dāng)上拉單元210不開啟或者上拉單元210與下拉單元220競爭時，分壓器的下拉單元220將負(fù)荷快速向下拉，因而控制電路110被配置成提供時間增加。在一些實(shí)施方式中，分壓器250與一個或者多個SRAM單元關(guān)聯(lián)。在一些實(shí)施方式中，分壓器250與至少一些SRAM單元的寫入輔助操作關(guān)聯(lián)。在一些實(shí)施方式中，上拉單元210為PMOS晶體管或者NMOS晶體管中至少之一。類似地，下拉單元220為PMOS晶體管或者NMOS晶體管中至少之一。另外，頭部單元230是PMOS晶體管或者NMOS晶體管中至少之一。以這種方式，例如，分壓器250與四種配置中至少之一關(guān)聯(lián)。在一些實(shí)施方式中，分壓器250與PMOS上拉單元210和PMOS下拉單元220關(guān)聯(lián)。在一些實(shí)施方式中，分壓器250與PMOS上拉單元210和NMOS下拉單元220關(guān)聯(lián)。在一些實(shí)施方式中，分壓器250與NMOS上拉單元210和PMOS下拉單元220關(guān)聯(lián)。在一些實(shí)施方式中，分壓器250與NMOS上拉單元210和NMOS下拉單元220關(guān)聯(lián)。
[0057]圖3是根據(jù)一些實(shí)施方式的控制電路實(shí)例的示意圖300。例如，圖3示出類似圖2的實(shí)例實(shí)施方式。在一些實(shí)施方式中，圖2的分壓器250包括上拉單元210、下拉單元220以及頭部單元230。在一些實(shí)施方式中，上拉單元210、下拉單元220以及頭部單元230中至少之一是PMOS晶體管。例如，圖3的控制電路110連接至分壓器，例如圖2的分壓器250。在一些實(shí)施方式中，上拉單元210包括具有上拉柵極212、上拉源極214以及上拉漏極216的上拉PMOS晶體管。在一些實(shí)施方式中，下拉單元220包括具有下拉柵極222、下拉源極224以及下拉漏極226的下拉PMOS晶體管。在一些實(shí)施方式中，頭部單元230包括具有頭部柵極232、頭部源極234以及頭部漏極236的頭部PMOS晶體管。在一些實(shí)施方式中，上拉柵極212連接至控制電路110。在一些實(shí)施方式中，頭部柵極232連接至第一信號。例如，當(dāng)?shù)谝恍盘柺沁壿嫷碗妷弘娖綍r，頭部單元230開啟或者打開。因此，頭部源極234與Vdd202和頭部漏極236短路。以這種方式，例如，分壓器的輸出端290拉向Vdd 202。在一些實(shí)施方式中，下拉柵極222連接至第二信號。類似地，當(dāng)?shù)诙盘柺沁壿嫷碗妷弘娖綍r，下拉單元220開啟或者打開。因此，下拉源極224通過下拉漏極226與Vss 204短路。以這種方式，例如，分壓器的輸出端290拉向Vss 204。在一些實(shí)施方式中，上拉源極214或者頭部源極234中至少之一連接至正電源電壓(Vdd)202。在一些實(shí)施方式中，下拉漏極226連接至負(fù)電源電壓(Vss)204。在一些實(shí)施方式中，分壓器的輸出端290連接至上拉漏極216、頭部漏極236或者下拉源極224中至少之一。在一些實(shí)施方式中，上拉柵極212或者下拉柵極222當(dāng)分別偏置為邏輯低電壓電平時，開啟上拉單元210或者下拉單元220。在一些實(shí)施方式中，控制電路110被配置成用在邏輯低電壓電平和邏輯高電壓電平至少之一之間的模擬信號偏置上拉單元210。因此，模擬信號使上拉單元210工作在線性區(qū)域或者飽和區(qū)域中至少之一，使得上拉單元210例如與偏置上拉柵極212的模擬信號成比例工作。在一些實(shí)施方式中，例如，控制電路110被配置成至少在下拉單元220被偏置或者開啟的延遲時間期間延遲上拉單元210或者上拉柵極212的偏置。例如，在這種實(shí)例中，圖4的時序圖400示出與圖3的控制電路110或者分壓器關(guān)聯(lián)的一個或者多個信號。在一些實(shí)施方式中，例如，控制電路110被配置成產(chǎn)生偏置信號Vbias以實(shí)現(xiàn)上拉單元210的偏置。
[0058]圖4是根據(jù)一些實(shí)施方式的與控制電路實(shí)例關(guān)聯(lián)的時序圖400。在一些實(shí)施方式中，例如，410是與圖3的下拉柵極222關(guān)聯(lián)或者施加到圖3的下拉柵極222的至少之一的信號。例如，在一些實(shí)施方式中，420是與圖3的上拉柵極212關(guān)聯(lián)或者施加到圖3的上拉柵極212的至少之一的信號。在一些實(shí)施方式中，例如，490是與圖3的分壓器的輸出端290關(guān)聯(lián)的信號。在一些實(shí)施方式中，例如，控制電路或者分壓器與操作的一個或者多個階段402,404,406 和 408 關(guān)聯(lián)。
[0059]例如，在操作的第一階段402期間，在410頭部柵極232偏置為低(未示出)，下拉柵極222偏置為高，在420控制電路110將上拉柵極212偏置為高，從而開啟頭部單元230并關(guān)閉上拉單元210或者下拉單元220中至少之一。在操作的第一階段期間，在490頭部單元230因此將分壓器的輸出端290拉為邏輯高(例如，Vdd 202或者低于Vdd 202的閥值)。
[0060]在操作的第二階段404期間，在410頭部柵極232偏置為高(未示出)，下拉柵極222偏置為低，并且在420控制電路110將上拉柵極212偏置為高，從而關(guān)閉頭部單元230或者上拉單元210中至少之一并且開啟下拉單元220。相應(yīng)地,例如,在490下拉單元因此在操作的第二階段期間將分壓器的輸出端290向下拉。在一些實(shí)施方式中，操作的第二階段與延遲時間相關(guān)聯(lián)，例如，延時404。
[0061]在操作的第三階段406期間，在410頭部柵極232偏置為高(未示出)，下拉柵極222偏置為低，并且控制電路110將上拉柵極212偏置為邏輯高電壓電平422和邏輯低電壓電平424之間的Vppu電壓電平，如420所示，因而關(guān)閉頭部單元230并開啟下拉單元220。在一些實(shí)施方式中，上拉單元210至少部分開啟，至少由于控制電路110將上拉單元210的上拉柵極212偏置為Vppu電壓電平。相應(yīng)地，例如，在490上拉單元210和下拉單元220將分壓器的輸出端290穩(wěn)定為可調(diào)節(jié)電壓電平。在一些實(shí)施方式中，例如，在482當(dāng)控制電路110開啟上拉單元210時，輸出端290開始穩(wěn)定。在一些實(shí)施方式中，輸出端290在484穩(wěn)定。例如，422為邏輯高電壓電平和Vppu電壓電平之間的差。類似地，424是Vppu電壓電平和邏輯低電壓電平之間的差。
[0062]在操作的第四階段408，在410頭部柵極232偏置為低(未示出)，下拉柵極222偏置為高，并且在420控制電路110將上拉柵極212偏置為高，因此開啟頭部單元230并且關(guān)閉上拉單元210或者下拉單元220中至少之一。相應(yīng)地,在490頭部單元230因此使分壓器的輸出端290回到邏輯高電壓，例如Vdd 202或者低于Vdd 202的閥值。在一些實(shí)施方式中，操作的第四階段與操作的第一階段相同。
[0063]圖5是根據(jù)一些實(shí)施方式的控制電路實(shí)例的示意圖500。例如，圖5示出了被配置成偏置分壓器的上拉單兀的控制電路。在一些實(shí)施方式中，控制電路包括第一晶體管510、第二晶體管520、第三晶體管530、第四晶體管540、第五晶體管550、第六晶體管560以及第七晶體管570。在一些實(shí)施方式中，第一晶體管510、第四晶體管540以及第六晶體管560為P型金屬氧化物半導(dǎo)體(PMOS)晶體管。在一些實(shí)施方式中，第二晶體管520、第三晶體管530、第五晶體管550以及第七晶體管570為η型金屬氧化物半導(dǎo)體(NMOS)晶體管。然而，應(yīng)當(dāng)理解在其他實(shí)施方式中(未示出)，例如圖5的控制電路被配置成使用不同結(jié)構(gòu)提供類似的功能。在一些實(shí)施方式中，第一晶體管510包括第一柵極512、第一源極514以及第一漏極516。在一些實(shí)施方式中，第四晶體管540包括第四柵極542、第四源極544以及第四漏極546。在一些實(shí)施方式中，第六晶體管560包括第六柵極562、第六源極564以及第六漏極566。另外，第二晶體管520包括第二柵極522、第二源極526以及第二漏極524，并且第三晶體管530包括第三柵極532、第三源極536以及第三漏極534，第五晶體管550包括第五柵極552、第五源極556以及第五漏極554，第七晶體管570包括第七柵極572、第七源極576以及第七漏極574。
[0064]在一些實(shí)施方式中，第五晶體管550的第五柵極552連接至第一 NMOS選擇信號。在一些實(shí)施方式中，第六晶體管560的第六柵極562連接至第一 PMOS選擇信號。在一些實(shí)施方式中，第三晶體管530的第三柵極532以及第七晶體管570的第七柵極572連接至第二 NMOS選擇信號。在一些實(shí)施方式中，第四晶體管540的第四柵極542連接至第二 PMOS選擇信號。在一些實(shí)施方式中，第一晶體管510的第一柵極512連接至第三PMOS選擇信號。
[0065]在一些實(shí)施方式中，第一源極514、第三漏極534或者第五漏極554中至少之一連接至正電源電壓(Vdd) 504。在一些實(shí)施方式中，第二源極526、第四漏極546或者第六漏極566中至少之一連接至負(fù)電源電壓(Vss) 504。
[0066]在一些實(shí)施方式中，圖5的控制電路的輸出端在節(jié)點(diǎn)590。在一些實(shí)施方式中，節(jié)點(diǎn)590連接至第一漏極516、第二漏極524、第三源極536、第四源極544、第五源極556、第六源極564或者第七漏極574中至少之一。在一些實(shí)施方式中，第二晶體管520的第二柵極522連接至第七晶體管570的第七源極576或者開關(guān)580中至少之一。在一些實(shí)施方式中，開關(guān)580連接至第三PMOS選擇信號或者第一晶體管510的第一柵極512中至少之
[0067]應(yīng)當(dāng)理解，分壓器的任何組合用于實(shí)現(xiàn)圖1的控制電路110。例如，圖1的控制電路Iio包括P-P分壓器、n-n分壓器、p-n分壓器、n-p分壓器、二極管型分壓器等中至少之一。另外，圖5的控制電路僅為實(shí)例，其他控制電路也在本文考慮之內(nèi)。
[0068]圖6是根據(jù)一些實(shí)施方式的用于控制分壓器的方法實(shí)例600的流程圖。在一些實(shí)施方式中，方法600包括:在602,基于模擬信號偏置分壓器的上拉單兀。在一些實(shí)施方式中，模擬信號與Vppu電壓電平關(guān)聯(lián)。在一些實(shí)施方式中，方法600包括:在604,在偏置分壓器的下拉單元之后基于延遲時間(Tppu)偏置分壓器的上拉單元。例如，在延遲時間經(jīng)過之后下拉單元被偏置并且上拉單元被偏置。
[0069]圖7為根據(jù)一些實(shí)施方式的用于控制分壓器的方法實(shí)例700的流程圖。在一些實(shí)施方式中，方法700包括在702的與正常操作關(guān)聯(lián)的第一階段。例如，在702，控制電路(例如，圖1、圖2或者圖3的控制電路110)被配置成產(chǎn)生偏置信號。在一些實(shí)施方式中，例如，Vbias信號在正常操作期間為邏輯高電壓電平，至少由于這使得分壓器250的上拉單元210失效。另外，第一信號為邏輯低電壓電平并且施加到頭部柵極232 ;第二信號為邏輯高電壓電平并且施加到下拉柵極222。在一些實(shí)施方式中，第二信號與第一信號相反。換句話說，例如，當(dāng)?shù)谝恍盘枮檫壿嫷碗妷弘娖綍r，第二信號為邏輯高電壓電平，反之亦然。應(yīng)當(dāng)理解，在一些實(shí)施方式中，第一信號獨(dú)立于第二信號或者第二信號獨(dú)立于第一信號并因此獨(dú)立控制。以這種方式，在702，上拉柵極212偏置為邏輯高，下拉柵極222偏置為邏輯高，并且頭部柵極232偏置為邏輯低。因此，上拉單元210和下拉單元220關(guān)閉，并且頭部單元230打開，從而輸出Vdd或邏輯高電壓電平至分壓器250的輸出端290。在一些實(shí)施方式中，分壓器250的輸出端290連接至一個或者多個存儲單元的陣列，如將在圖8描述的。
[0070]在一些實(shí)施方式中，方法700包括在704的第二階段。例如，在704，控制電路110被配置成產(chǎn)生Vbias信號。在一些實(shí)施方式中，例如，至少由于分壓器250的上拉單元210失效，Vbias信號在第二階段704期間為邏輯高電壓電平。另外，第一信號為邏輯高電壓電平并且施加到頭部柵232并且第二信號為邏輯低電壓電平并且施加到下拉柵極222。因此，在704，上拉柵極212偏置為邏輯高，下拉柵極222偏置為邏輯低，并且頭部柵極232偏置為邏輯高。因此，例如，至少由于下拉單元220開啟，所以上拉單元210和頭部單元230關(guān)閉并且下拉單元220打開，從而使得下拉單元220將分壓器250的輸出端290處的輸出電壓降低或者下拉。
[0071]在一些實(shí)施方式中，方法700包括在706的第三階段。例如，在706，控制電路110被配置成產(chǎn)生與Vppu電壓電平關(guān)聯(lián)的Vbias信號。在一些實(shí)施方式中，例如，Vppu電壓電平在Vss和Vdd之間。另外，第一信號是邏輯高電壓電平并且施加到頭部柵極232 ;第二信號為邏輯低電壓電平并且施加到下拉柵極222。因此，在706，上拉柵極212偏置在Vppu電壓電平，下拉柵極222偏置為邏輯低，并且頭部柵極232偏置為邏輯高。因此，例如，至少由于上拉單元210為至少部分開啟，所以在上拉單元210至少部分開啟時，頭部單元230關(guān)閉并且下拉單元打開，從而使上拉單元210將輸出端290的輸出電壓穩(wěn)定為一個或者多個Vppu電壓電平。以這種方式，至少由于控制電路110使上拉單元210維持不同程度的操作，因而分壓器250的輸出端290被配置成輸出多電壓電平。在708，方法700包括在第四階段期間使分壓器返回正常操作(例如與702的第一階段類似的階段)，使得例如上拉柵極212偏置為邏輯高，下拉柵極222偏置為邏輯高，并且頭部柵極232偏置為邏輯低。因此，在708，輸出端290朝Vdd電壓電平上拉。
[0072]圖8是根據(jù)一些實(shí)施方式的寫入輔助電路實(shí)例的示意圖800。在一些實(shí)施方式中，寫入輔助電路包括控制電路110、分壓器250以及一個或者多個存儲單元810的陣列。在一些實(shí)施方式中，一個或者多個存儲單元810的陣列包括例如第一存儲單元802A、一個或者多個存儲單元，以及第N存儲單元802N。在一些實(shí)施方式中，分壓器包括上拉單元210、下拉單元220以及頭部單元230。在一些實(shí)施方式中，一個或者多個存儲單元810的陣列連接至分壓器250的輸出。在一些實(shí)施方式中，例如，至少由于控制電路110被配置成為上拉單元210提供模擬Vbias信號，因而控制電路110被配置成通過產(chǎn)生使上拉單元210基于不同程度的操作而操作的Vbias信號來偏置分壓器250的上拉單元210。在一些實(shí)施方式中，頭部單元230被配置成將分壓器250的輸出端290拉向Vdd202電壓電平，而下拉單元220被配置成將分壓器的輸出端290拉向Vss204電壓電平。應(yīng)當(dāng)理解，頭部單元230、上拉單元210、下拉單元220以及控制電路110被配置成聯(lián)合起來操作以輸出用于一個或者多個存儲單元810的陣列的多電壓電平。在一些實(shí)施方式中，頭部單元230的頭部柵極232連接至第一信號并且下拉單元220的下拉柵極222連接至第二信號。
[0073]應(yīng)當(dāng)理解，至少由于控制電路110驅(qū)動模擬信號至分壓器250的上拉單元210，因而僅一個控制電路Iio和分壓器250使多電壓電平輸出至輸出端290以驅(qū)動一個或者多個存儲單元810的陣列。以這種方式，分壓器250的上拉單元210與不同程度的操作關(guān)聯(lián)。換句話說，分壓器250因而在輸出端290能夠輸出多個電壓電平。因此，一個或者多個單元810的陣列被設(shè)置三個或者更多電壓電平，例如，邏輯低、邏輯高以及位于邏輯低和邏輯高之間的一個或者多個Vppu。在一些實(shí)施方式中，僅一個分壓器用于驅(qū)動一個或者多個存儲單元810的陣列，而不是多個分壓器。
[0074]圖9是根據(jù)一些實(shí)施方式的寫入輔助單元實(shí)例的示意圖900。例如，圖9的寫入輔助電路包括控制電路110、多個分壓器以及多個存儲單元陣列。例如，多個分壓器包括第一分壓器250A、一個或者多個分壓器以及第N分壓器250B。例如，多個存儲單元陣列包括第一存儲單元陣列810、一個或者多個存儲單元陣列以及第N存儲單元陣列910。在一些實(shí)施方式中，第一存儲單元陣列810包括第一存儲單元802A、一個或者多個存儲單元以及第N存儲單元802N。同樣地，第N存儲單元陣列910包括第一存儲單元902A、一個或者多個存儲單元以及第N存儲單元902N。在一些實(shí)施方式中，控制電路110被配置成偏置各分壓器250A和250B的上拉單元。因此，可以看出，至少因?yàn)榭刂齐娐?10連接至第一分壓器250A和第N分壓器250B，所以控制電路110被配置成操作用于相應(yīng)的多個存儲單元陣列的一個或者多個分壓器。應(yīng)當(dāng)理解，第一分壓器250A連接至第一存儲單元陣列810并且第N分壓器250B連接至第N存儲單元陣列910。
[0075]在一些實(shí)施方式中，控制電路110被配置成使用與Vppu電壓電平關(guān)聯(lián)的模擬信號偏置第二分壓器(未示出)的第二上拉單元。在一些實(shí)施方式中，控制電路Iio被配置成基于與第二分壓器的第二下拉單元關(guān)聯(lián)的Tppu偏置第二分壓器的第二上拉單元。
[0076]圖10是根據(jù)一些實(shí)施方式的寫入輔助電路實(shí)例的示意圖1000。應(yīng)當(dāng)理解，圖10類似于圖9，除了寫入輔助電路包括第一控制電路IIOA和第N控制電路IIOB之外。第一控制電路IlOA連接至被配置成驅(qū)動第一存儲單元陣列810的第一分壓器250A。第一控制電路100A連接至被配置成驅(qū)動第二存儲單元陣列910的第二分壓器250B。第二控制電路IlOB連接至被配置成驅(qū)動第三存儲單元陣列1010的第三分壓器250C。第二控制電路IlOB還連接至被配置成驅(qū)動第四存儲單元陣列1110的第四分壓器250D，等等。以這種方式，一個或者多個控制電路IlOA和IlOB被配置成操作一個或者多個對應(yīng)的分壓器250A、250B、250C、250D等?？刂齐娐稩lOA和IlOB被配置成使用與Vppu電壓電平關(guān)聯(lián)的模擬信號偏置對應(yīng)的分壓器250A、250B、250C、250D。由于第一分壓器250A和第二分壓器250B都連接至第一控制電路110A，第一存儲單元陣列810和第二存儲單元陣列910通過分壓器250A和250B共用第一控制電路110A。同樣地，第三存儲單元陣列1010和第四存儲單元陣列1110共用第二控制電路110B。
[0077]提供了用于控制分壓器的一種或者多種技術(shù)或者系統(tǒng)。通常，分壓器包括上拉單元、下拉單元以及頭部單元。在一些實(shí)施方式中，控制電路被配置成使用模擬信號偏置上拉單元。例如，控制電路被配置成將上拉單元偏置為在邏輯高電壓電平和邏輯低電壓電平之間的電壓。以這種方式，控制電路使分壓器輸出多電壓電平。根據(jù)一些實(shí)施方式，例如，上拉單元是P型金屬氧化物半導(dǎo)體(PMOS)晶體管并且下拉單元還為PMOS晶體管。在該實(shí)例中，當(dāng)下拉單元偏置為邏輯低電壓電平時，并且上拉單元偏置為邏輯低電壓電平時，分壓器輸出第一電壓電平。另外，當(dāng)下拉單元偏置為邏輯低電壓電平并且上拉單元偏置為在邏輯低電壓電平之上和邏輯高電壓電平之下的Vppul電壓電平時，分壓器輸出第二電壓電平。在一些實(shí)施方式中，當(dāng)下拉單元偏置為邏輯低電壓電平并且上拉單元偏置為在Vppul電壓電平之上和邏輯高電壓電平之下的Vppu2電壓電平等，分壓器輸出第三電壓電平，等等。在一些實(shí)施方式中，控制電路被配置成基于與分壓器的下拉單元關(guān)聯(lián)的偏置定時偏置上拉單元。例如，控制電路被配置成偏置在分壓器的下拉單元之后偏置分壓器的上拉單元。以這種方式，例如，至少由于在負(fù)荷下時與偏置上拉單元關(guān)聯(lián)的延時使下拉單元更快下拉，因而控制電路使分壓器更快速地穩(wěn)定。
[0078]根據(jù)一些方面，提供了一種控制電路。在一些實(shí)施方式中，控制電路被配置成使用與Vppu電壓電平關(guān)聯(lián)的模擬信號偏置分壓器的上拉單兀。在一些實(shí)施方式中，控制電路被配置成基于與分壓器的下拉單元關(guān)聯(lián)的延遲時間(Tppu)偏置分壓器的上拉單元。
[0079]根據(jù)一些方面，提供了一種寫入輔助電路，包括分壓器、存儲單元陣列和控制電路。在一些實(shí)施方式中，分壓器包括輸出端、上拉單元、下拉單元以及頭部單元。在一些實(shí)施方式中，存儲單元的陣列包括一個或者多個存儲單元。在一些實(shí)施方式中，一個或者多個存儲單元的至少一些連接至分壓器的輸出端。在一些實(shí)施方式中，控制電路被配置成使用與Vppu電壓電平關(guān)聯(lián)的模擬信號偏置分壓器的上拉單兀。在一些實(shí)施方式中，控制電路被配置成在偏置所述分壓器的所述下拉單元之后經(jīng)過延遲時間(Tppu)偏置分壓器的上拉單
J Li ο
[0080]根據(jù)一些方面，提供了一種用于控制分壓器的方法，包括在第一階段期間將分壓器的上拉單元的上拉柵極偏置為邏輯高。在一些實(shí)施方式中，所述方法包括在所述第一階段期間將分壓器的下拉單元的下拉柵極偏置為邏輯低。在一些實(shí)施方式中，所述方法包括在所述第一階段期間將分壓器的頭部單元的頭部柵極偏置為邏輯高。在一些實(shí)施方式中，在第二階段期間將上拉柵極偏置為Vppu電壓電平。在一些實(shí)施方式中，所述方法包括在所述第二階段期間將所述下拉柵極偏置為邏輯低。在一些實(shí)施方式中，所述方法包括在所述第二階段期間將所述頭部柵極偏置為邏輯高。
[0081]盡管要求保護(hù)的發(fā)明主旨已經(jīng)通過語言對具體結(jié)構(gòu)部件或者方法步驟進(jìn)行了描述，應(yīng)當(dāng)理解所附權(quán)利要求的發(fā)明主旨不必限于上述的具體部件或者步驟。相反，上述的具體部件和步驟以實(shí)施權(quán)利要求的實(shí)例形式公開。
[0082]本文提供了實(shí)施方式的各種操作。順序描述的所述操作的一些或者所有不應(yīng)當(dāng)構(gòu)造為意味這些操作必需依賴該順序?；谶@種描述可以理解為具有可選的順序。進(jìn)一步地，應(yīng)當(dāng)理解并非所有的操作都在必須在本文提供的每個實(shí)施方式中呈現(xiàn)。
[0083]而且，在此使用的“示例性”指用作實(shí)例、例子、示例說明等等，并且不必為是優(yōu)選的。如本申請中使用的，“或者”用來指包括中的“或者”而不是排除中的“或者”。另外，如本申請中使用的“一”為通常理解指“一個或者多個”，除非以其它方式指定或者從指定單數(shù)形式的內(nèi)容中排除。此外，A和B等中至少一個通常指A或B，或者A和B。進(jìn)一步地，“包含”、“具有”、“有”、“帶有”或者它們的變形使用在說明書或者權(quán)利要求中，這些術(shù)語與術(shù)語“包括”類似。
[0084]此外，盡管參照一個或者多個實(shí)施方式已經(jīng)示出并且描述了本發(fā)明，基于本說明書和附圖的閱讀和理解將想出等同變換和修改。本發(fā)明包括所有這些修改和改變并且限于所附權(quán)利要求的范圍。
【權(quán)利要求】
1.一種控制電路，被配置成執(zhí)行以下至少一種操作: 使用與Vppu電壓電平關(guān)聯(lián)的模擬信號偏置分壓器的上拉單元；或者 基于與所述分壓器的下拉單元關(guān)聯(lián)的延遲時間(Tppu)偏置所述分壓器的所述上拉單J Li ο
2.如權(quán)利要求1所述的控制電路，其特征在于，所述控制電路被配置成基于第一電壓電平、第二電壓電平和第三電壓電平中的至少之一偏置所述分壓器的所述上拉單元，所述第一電壓電平在邏輯低電壓電平之上，所述第三電壓電平在邏輯高電壓電平之下，并且所述第二電壓電平在所述第一電壓電平和所述第三電壓電平之間。
3.如權(quán)利要求1所述的控制電路，其特征在于，使用與所述Vppu電壓電平關(guān)聯(lián)的模擬信號偏置第二分壓器的第二上拉單元。
4.如權(quán)利要求3所述的控制電路，其特征在于，基于與所述第二分壓器的第二下拉單元關(guān)聯(lián)的所述Tppu偏置所述第二分壓器的所述第二上拉單元。
5.一種寫入輔助電路， 包括: 分壓器，包括: 輸出端； 上拉單元； 下拉單元；和 頭部單兀； 存儲單元陣列，連接至所述分壓器的所述輸出端；以及 控制電路，被配置成執(zhí)行以下至少一種操作: 使用與Vppu電壓電平關(guān)聯(lián)的模擬信號偏置所述分壓器的所述上拉單元；或者在偏置所述分壓器的所述下拉單元之后經(jīng)過延遲時間(Tppu)偏置所述分壓器的所述上拉單元。
6.如權(quán)利要求5所述的寫入輔助電路，其特征在于，所述控制電路被配置成基于第一電壓電平、第二電壓電平和第三電壓電平中的至少之一偏置所述分壓器的所述上拉單元，所述第一電壓電平在邏輯低電壓電平之上，所述第三電壓電平在邏輯高電壓電平之下，并且所述第二電壓電平在所述第一電壓電平和所述第三電壓電平之間。
7.如權(quán)利要求5所述的寫入輔助電路，其特征在于，所述控制電路被配置成使用與所述Vppu電壓電平關(guān)聯(lián)的所述模擬信號偏置第二分壓器的第二上拉單元。
8.如權(quán)利要求7所述的寫入輔助電路，其特征在于，所述控制電路被配置成在偏置所述第二分壓器的第二下拉單元之后經(jīng)過延遲時間(Tppu)偏置所述第二分壓器的所述第二上拉單元。
9.如權(quán)利要求5所述的寫入輔助電路，其特征在于，所述控制電路被配置成偏置所述分壓器的所述上拉單元。
10.一種用于控制分壓器的方法，包括: 在第一階段期間將所述分壓器的上拉單元的上拉柵極偏置為邏輯高； 在所述第一階段期間將所述分壓器的下拉單元的下拉柵極偏置為邏輯低； 在所述第一階段期間將所述分壓器的頭部單元的頭部柵極偏置為邏輯高； 在第二階段期間將所述上拉柵極偏置為Vppu電壓電平；在所述第二階段期間將所述下拉柵極偏置為邏輯低；以及 在所述第二階段期間將所述頭部柵極偏置為邏輯高。
【文檔編號】G11C11/404GK103971727SQ201310156471
【公開日】2014年8月6日 申請日期:2013年4月28日 優(yōu)先權(quán)日:2013年1月28日
【發(fā)明者】林洋緒, 柯欣欣, 鄭基廷, 張琮永 申請人:臺灣積體電路制造股份有限公司