靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)的制作方法
【專利摘要】一種靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，包括：存儲(chǔ)區(qū)，所述存儲(chǔ)區(qū)具有第一存儲(chǔ)節(jié)點(diǎn)和與所述第一存儲(chǔ)節(jié)點(diǎn)互補(bǔ)的第二存儲(chǔ)節(jié)點(diǎn)；讀取區(qū)，第一讀取傳輸管的柵極和第二讀取傳輸管的柵極與讀取字線電連接，第一讀取傳輸管的漏極和源極分別與第一讀位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，第二讀取傳輸管的漏極和源極分別與第二讀位線和第二存儲(chǔ)節(jié)點(diǎn)電連接；寫入?yún)^(qū)，第一寫入傳輸管的柵極和第二寫入傳輸管的柵極與寫入字線電連接，第一寫入傳輸管的漏極和源極分別與第一寫位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，第二寫入傳輸管的漏極和源極分別與第二寫位線和第二存儲(chǔ)節(jié)點(diǎn)電連接。本發(fā)明的靜態(tài)隨機(jī)存儲(chǔ)器的讀寫穩(wěn)定性高。
【專利說(shuō)明】靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，尤其涉及一種靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)。

【背景技術(shù)】
[0002]在大規(guī)模集成電路應(yīng)用中，靜態(tài)隨機(jī)存儲(chǔ)器(SRAM:Static Random AccessMemory)是一種廣泛使用的片上存儲(chǔ)器,與動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM:Dynamic Random AccessMemory)不同，靜態(tài)隨機(jī)存儲(chǔ)器只要為其供電即可保存數(shù)據(jù)，并不需要額外的刷新。因此靜態(tài)隨機(jī)存儲(chǔ)器具有高速和低功耗的優(yōu)點(diǎn)。
[0003]圖1示出了現(xiàn)有技術(shù)的靜態(tài)隨機(jī)存儲(chǔ)器的電路結(jié)構(gòu)示意圖。主流的靜態(tài)隨機(jī)存儲(chǔ)器包含六個(gè)晶體管(6T SRAM)，如圖1所示，所述6T SRAM包括第一上拉PMOS晶體管PUl、第二上拉PMOS晶體管PU2、第一下拉NMOS晶體管PDl和第二下拉NMOS晶體管Η)2，所述第一上拉PMOS晶體管PUl和所述第二上拉PMOS晶體管PU2的源極連接電源VDD，所述第一下拉NMOS晶體管PDl和所述第二下拉NMOS晶體管PD2的源極接地Vss，所述第一上拉PMOS晶體管PUl和所述第一下拉NMOS晶體管PDl構(gòu)成第一反相器，所述第二上拉PMOS晶體管PU2和第二下拉NMOS晶體管PD2構(gòu)成第二反相器，所述第一反相器的輸出端與所述第二反相器的輸入端電連接，形成第一存儲(chǔ)節(jié)點(diǎn)Q，所述第二反相器的輸入端與所述第一反相器的輸出端連接，形成第二存儲(chǔ)節(jié)點(diǎn)QN，由于所述第一反相器與所述第二反相器交叉耦合，構(gòu)成鎖存電路，當(dāng)下拉一個(gè)存儲(chǔ)節(jié)點(diǎn)至低電位時(shí)，則另一個(gè)存儲(chǔ)節(jié)點(diǎn)被上拉至高電位。所述第一存儲(chǔ)節(jié)點(diǎn)Q和第二存儲(chǔ)節(jié)點(diǎn)QN分別與第一傳輸門PGl和第二傳輸門PG2連接，第一傳輸門PGl和第二傳輸門PG2的柵極與第一字線WLl相連，當(dāng)?shù)谝蛔志€WLl電壓切換到系統(tǒng)高電壓，第一傳輸門PGl和第二傳輸門PG2被開(kāi)啟，允許通過(guò)第一位線BLl和第二位線BL2對(duì)存儲(chǔ)節(jié)點(diǎn)進(jìn)行讀取和寫入；當(dāng)?shù)谝蛔志€WLl電壓切換到系統(tǒng)低電壓時(shí)，第一傳輸門PGl和第二傳輸門PG2被關(guān)閉，位線BLl和BL2與存儲(chǔ)節(jié)點(diǎn)相隔離。
[0004]然而現(xiàn)有的6T SRAM結(jié)構(gòu)在進(jìn)行讀取和寫入時(shí)都是通過(guò)第一傳輸門晶體管PGl和第二傳輸門晶體管PG2進(jìn)行，從而導(dǎo)致在同一時(shí)序中，現(xiàn)有的6TSRAM結(jié)構(gòu)只能進(jìn)行讀取或?qū)懭氩僮?，而兩?xiàng)操作不能同時(shí)進(jìn)行，使得6T SRAM結(jié)構(gòu)的讀取寫入速度較慢。因此，現(xiàn)有技術(shù)中，為了提高SRAM單元的讀取寫入速度，提出了雙端SRAM (Dual Port SRAM)，請(qǐng)繼續(xù)參考圖1，如圖1所示，現(xiàn)有的雙端SRAM通過(guò)在6T SRAM結(jié)構(gòu)的基礎(chǔ)上增加第三傳輸門PG3和第四傳輸門PG4構(gòu)成8T SRAM。所述的第三傳輸門PG3和第四傳輸門PG4分別與第一存儲(chǔ)節(jié)點(diǎn)Q和第二存儲(chǔ)節(jié)點(diǎn)QN連接，第三傳輸門PG3和第四傳輸門PG4的柵極與第二字線WL2相連，當(dāng)?shù)诙志€WL2電壓切換到系統(tǒng)高電壓，第三傳輸門PG3和第四傳輸門PG4被開(kāi)啟，用于通過(guò)第三位線BL3和第四位線BL4對(duì)存儲(chǔ)節(jié)點(diǎn)進(jìn)行讀取和寫入，當(dāng)?shù)诙志€電壓WL2切換到系統(tǒng)低電壓時(shí)，第三傳輸門PG3和第四傳輸門PG4被關(guān)閉，位線BL3和BL4與存儲(chǔ)節(jié)點(diǎn)隔離。通過(guò)這一改進(jìn)之后，在同一時(shí)序內(nèi)，雙端SRAM結(jié)構(gòu)可以通過(guò)第一字線WLl和第二字線WL2對(duì)存儲(chǔ)節(jié)點(diǎn)同時(shí)進(jìn)行讀取或?qū)懭氩僮?，大大提高?SRAM單元的讀取寫入速率。
[0005]但是，現(xiàn)有技術(shù)的雙端SRAM的讀寫穩(wěn)定性不高。


【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問(wèn)題是提升靜態(tài)隨機(jī)存儲(chǔ)器的讀寫穩(wěn)定性。
[0007]為解決上述問(wèn)題，本發(fā)明提供了一種靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，包括:存儲(chǔ)區(qū)，所述存儲(chǔ)區(qū)具有第一存儲(chǔ)節(jié)點(diǎn)和與所述第一存儲(chǔ)節(jié)點(diǎn)互補(bǔ)的第二存儲(chǔ)節(jié)點(diǎn)；讀取區(qū)，所述讀取區(qū)包括第一讀取傳輸管和第二讀取傳輸管，所述第一讀取傳輸管的柵極和所述第二讀取傳輸管的柵極與讀取字線電連接，所述第一讀取傳輸管的漏極和源極分別與第一讀位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，所述第二讀取傳輸管的漏極和源極分別與第二讀位線和第二存儲(chǔ)節(jié)點(diǎn)電連接；寫入?yún)^(qū)，所述寫入?yún)^(qū)包括第一寫入傳輸管和第二寫入傳輸管，所述第一寫入傳輸管的柵極和所述第二寫入傳輸管的柵極與寫入字線電連接，所述第一寫入傳輸管的漏極和源極分別與第一寫位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，所述第二寫入傳輸管的漏極和源極分別與第二寫位線和第二存儲(chǔ)節(jié)點(diǎn)電連接。
[0008]可選的，所述第一讀取傳輸管與所述第二讀取傳輸管的結(jié)構(gòu)相同。
[0009]可選的，所述第一寫入傳輸管與所述第二寫入傳輸管的結(jié)構(gòu)相同。
[0010]可選的，所述第一讀取傳輸管和所述第二讀取傳輸管與所述第一寫入傳輸管和所述第二寫入傳輸管的結(jié)構(gòu)相同或者不同。
[0011]可選的，所述第一讀取傳輸管、第二讀取傳輸管、第一寫入傳輸管和第二寫入傳輸管為NMOS晶體管。
[0012]可選的，所述存儲(chǔ)區(qū)包括第一反相器和第二反相器，所述第一反相器的輸出端與所述第二反相器的輸入端電連接，構(gòu)成第一存儲(chǔ)節(jié)點(diǎn)；所述第一反相器的輸入端與所述第二反相器的輸出端電連接，構(gòu)成第二存儲(chǔ)節(jié)點(diǎn)。
[0013]可選的，所述第一反相器包括第一上拉PMOS晶體管和第一下拉NMOS晶體管，所述第一上拉PMOS晶體管的源極接電源；所述第一下拉NMOS晶體管的源極接地；所述第一上拉PMOS晶體管的柵極與所述第一下拉NMOS晶體管的柵極連接，構(gòu)成第一反相器的輸入端；所述第一上拉PMOS晶體管的漏極與所述第一下拉NMOS晶體管的漏極連接，構(gòu)成第一反相器的輸出端。
[0014]可選的，所述第一上拉PMOS晶體管位于第一 N型有源區(qū)，所述第一下拉NMOS晶體管和所述第一寫入傳輸管位于第一 P型有源區(qū)，所述第一讀取傳輸管位于第二 P型有源區(qū)。
[0015]可選的，所述第一下拉NMOS晶體管和所述第一寫入傳輸管的溝道寬度相同。
[0016]可選的，所述第一 P型有源區(qū)為矩形。
[0017]可選的，所述第二反相器包括第二上拉PMOS晶體管和第二下拉NMOS晶體管，所述第二上拉PMOS晶體管的源極接電源；所述第二下拉NMOS晶體管的源極接地；所述第二上拉PMOS晶體管的柵極與所述第二下拉NMOS晶體管的柵極連接，構(gòu)成第二反相器的輸入端；所述第二上拉PMOS晶體管的漏極與所述第二下拉NMOS晶體管的漏極連接，構(gòu)成第二反相器的輸出端。
[0018]可選的，所述第二上拉PMOS晶體管位于第二 N型有源區(qū)，所述第二下拉NMOS晶體管和所述第二寫入傳輸管位于第三P型有源區(qū)，所述第二讀取傳輸管位于第四P型有源區(qū)。
[0019]可選的，所述第二寫入傳輸管與所述第二下拉NMOS晶體管的溝道寬度相同。
[0020]可選的，所述第三P型有源區(qū)為矩形。
[0021]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0022]本發(fā)明實(shí)施例的靜態(tài)隨機(jī)存儲(chǔ)器的讀取區(qū)包括第一讀取傳輸管和第二讀取傳輸管，所述第一讀取傳輸管的柵極和所述第二讀取傳輸管的柵極與讀取字線電連接，所述第一讀取傳輸管的漏極和源極分別與第一讀位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，所述第二讀取傳輸管的漏極和源極分別與第二讀位線和第二存儲(chǔ)節(jié)點(diǎn)電連接；寫入?yún)^(qū)包括第一寫入傳輸管和第二寫入傳輸管，所述第一寫入傳輸管的柵極和所述第二寫入傳輸管的柵極與寫入字線電連接，所述第一寫入傳輸管的漏極和源極分別與第一寫位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，所述第二寫入傳輸管的漏極和源極分別與第二寫位線和第二存儲(chǔ)節(jié)點(diǎn)電連接。由于所述讀取區(qū)和寫入?yún)^(qū)相分離，讀取傳輸管與寫入傳輸管的結(jié)構(gòu)相獨(dú)立，通過(guò)調(diào)節(jié)寫入傳輸管的驅(qū)動(dòng)電流和上拉晶體管的驅(qū)動(dòng)電流，可以獲得較高的Y比率，提高寫穩(wěn)定性；通過(guò)調(diào)節(jié)讀取傳輸管的驅(qū)動(dòng)電流和下拉晶體管的驅(qū)動(dòng)電流，可以獲得較高的β比率，提高讀穩(wěn)定性。即本發(fā)明實(shí)施例的靜態(tài)隨機(jī)存儲(chǔ)器，通過(guò)分離寫入?yún)^(qū)和讀取區(qū)，可以同時(shí)獲得高的寫穩(wěn)定性和高的讀穩(wěn)定性。
[0023]進(jìn)一步的，本發(fā)明實(shí)施例的第一下拉NMOS晶體管和所述第一寫入傳輸管同位于第一 P型有源區(qū)，所述第二下拉NOMS晶體管和所述第二寫入傳輸管同位于第三P型有源區(qū)；當(dāng)所述第一下拉NMOS晶體管與所述第一寫入傳輸管的溝道寬度相同，且所述第二下拉NMOS晶體管與第二寫入傳輸管WPG2的溝道寬度相同時(shí)，所述第一 P型有源區(qū)和第三P型有源區(qū)均為矩形，矩形圖案的有源區(qū)相對(duì)于不規(guī)則圖案的有源區(qū)在半導(dǎo)體工藝中更容易實(shí)現(xiàn)，其尺寸更容易精確控制。

【專利附圖】

【附圖說(shuō)明】
[0024]圖1是現(xiàn)有技術(shù)的靜態(tài)隨機(jī)存儲(chǔ)器的電路結(jié)構(gòu)示意圖；
[0025]圖2是現(xiàn)有技術(shù)的靜態(tài)隨機(jī)存儲(chǔ)器的布圖設(shè)計(jì)；
[0026]圖3是本發(fā)明實(shí)施例的靜態(tài)隨機(jī)存儲(chǔ)器的電路結(jié)構(gòu)示意圖；
[0027]圖4和圖5是本發(fā)明實(shí)施例的靜態(tài)隨機(jī)存儲(chǔ)器的布圖設(shè)計(jì)。

【具體實(shí)施方式】
[0028]由【背景技術(shù)】可知，現(xiàn)有技術(shù)的靜態(tài)隨機(jī)存儲(chǔ)器的讀寫穩(wěn)定性不高。
[0029]本發(fā)明的發(fā)明人通過(guò)研究現(xiàn)有技術(shù)的雙端靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，請(qǐng)繼續(xù)參考圖1，發(fā)現(xiàn)現(xiàn)有技術(shù)中8Τ SRAM的第一傳輸管PGl、第二傳輸管PG2、第三傳輸管PG3和第四傳輸管PG4的結(jié)構(gòu)基本相同，而且讀取操作和寫入操作采用第一字線WLl還是第二字線WL2具有任意性。請(qǐng)參考圖2，圖2是與圖1對(duì)應(yīng)的雙端8Τ SRAM的布圖設(shè)計(jì)，圖中僅示出了有源區(qū)201，柵極202和金屬層203的布圖。第一字線WLl與第一傳輸門PGl和第二傳輸門PG2的柵極相連，第二字線WL2與第三傳輸門PG3和第四傳輸門PG4的柵極相連。雖然第一傳輸門PGl和第二傳輸門PG2的結(jié)構(gòu)相同，但是第一傳輸門PGl和第二傳輸門PG2在具體布圖中的外部環(huán)境不同，導(dǎo)致第一傳輸門PGl和第二傳輸門的電學(xué)性能不匹配；同理，對(duì)于第三傳輸門PG3和第四傳輸門PG4具有相同的電學(xué)性能不匹配的問(wèn)題。另外，靜態(tài)隨機(jī)存儲(chǔ)器的寫穩(wěn)定性由Y比率(Yrat1)來(lái)決定，Y ~Ιρ(；/Ιρυ，即Y比率與傳輸門晶體管的驅(qū)動(dòng)電流成正比，與上拉晶體管的驅(qū)動(dòng)電流成反比；靜態(tài)隨機(jī)存儲(chǔ)器的讀穩(wěn)定性由β比率(β rat1)來(lái)決定，β ~IPD/IP(；，即β比率與下拉晶體管的驅(qū)動(dòng)電流成正比，與傳輸門晶體管的驅(qū)動(dòng)電流成反比。在現(xiàn)有技術(shù)的雙端8Τ SRAM中，讀取操作和寫入操作可以任意選取第一字線WLl或者第二字線WL2進(jìn)行，四個(gè)傳輸管的尺寸相同，難以保證在獲得較高Y比率的同時(shí)獲得較高的β比率，導(dǎo)致現(xiàn)有技術(shù)的雙端8Τ SRAM的讀寫穩(wěn)定性較差。另外，如圖2所示，現(xiàn)有技術(shù)的雙端8Τ SRAM中，第一傳輸管PGl與第一下拉晶體管PDl形成于同一有源區(qū)中，第一下拉晶體管HH的溝道寬度較大，以獲得較高的靜態(tài)噪聲容限(S^:staticnoise margin),而第一傳輸管PGl與其他的傳輸管的溝道寬度相同,通常所述第一下拉晶體管PDl的溝道寬度為第一傳輸管PGl溝道寬度的2?4倍,從而導(dǎo)致第一下拉晶體管F1Dl和第一傳輸管PGl的有源區(qū)形狀不規(guī)則,光刻工藝中存在圓角效應(yīng)(Corner rounding),溝道寬度難以精確控制，導(dǎo)致第一傳輸管PGl和與第一傳輸管PGl互補(bǔ)的第二傳輸管PG2的電學(xué)參數(shù)失配(Mismatch)，即匹配性能下降，從而引起SRAM的讀取或?qū)懭胨俣茸兙?、功耗增加、時(shí)鐘混亂等問(wèn)題。類似的，第二下拉晶體管PD2和第三傳輸管PG3之間存在同樣的問(wèn)題。
[0030]基于以上研究，本發(fā)明的發(fā)明人提出一種靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，本發(fā)明的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)包括:存儲(chǔ)區(qū)，所述存儲(chǔ)區(qū)具有第一存儲(chǔ)節(jié)點(diǎn)和與所述第一存儲(chǔ)節(jié)點(diǎn)互補(bǔ)的第二存儲(chǔ)節(jié)點(diǎn)；讀取區(qū)，所述讀取區(qū)包括第一讀取傳輸管和第二讀取傳輸管，所述第一讀取傳輸管的柵極和所述第二讀取傳輸管的柵極與讀取字線電連接，所述第一讀取傳輸管的漏極和源極分別與第一讀位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，所述第二讀取傳輸管的漏極和源極分別與第二讀位線和第二存儲(chǔ)節(jié)點(diǎn)電連接；寫入?yún)^(qū)，所述寫入?yún)^(qū)包括第一寫入傳輸管和第二寫入傳輸管，所述第一寫入傳輸管的柵極和所述第二寫入傳輸管的柵極與寫入字線電連接，所述第一寫入傳輸管的漏極和源極分別與第一寫位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，所述第二寫入傳輸管的漏極和源極分別與第二寫位線和第二存儲(chǔ)節(jié)點(diǎn)電連接。本發(fā)明的靜態(tài)隨機(jī)存儲(chǔ)器中，讀取區(qū)和寫入?yún)^(qū)相分離，讀取傳輸管與寫入傳輸管的結(jié)構(gòu)相獨(dú)立，通過(guò)調(diào)節(jié)寫入傳輸管的驅(qū)動(dòng)電流和上拉晶體管的驅(qū)動(dòng)電流，可以獲得較高的Y比率，提高寫穩(wěn)定性；通過(guò)調(diào)節(jié)讀取傳輸管的驅(qū)動(dòng)電流和下拉晶體管的驅(qū)動(dòng)電流，可以獲得較高的β比率，提高讀穩(wěn)定性。
[0031]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。
[0032]需要說(shuō)明的是，提供這些附圖的目的是有助于理解本發(fā)明的實(shí)施例，而不應(yīng)解釋為對(duì)本發(fā)明的不當(dāng)?shù)南拗?。為了更清楚起?jiàn)，圖中所示尺寸并未按比例繪制，可能會(huì)做放大、縮小或其他改變。
[0033]請(qǐng)參考圖3，圖3示出了本發(fā)明實(shí)施例的靜態(tài)隨機(jī)存儲(chǔ)器的電路結(jié)構(gòu)示意圖。所述的靜態(tài)隨機(jī)存儲(chǔ)器包括:存儲(chǔ)區(qū)、讀取區(qū)和寫入?yún)^(qū)。
[0034]所述存儲(chǔ)區(qū)具有第一存儲(chǔ)節(jié)點(diǎn)Q和與所述第一存儲(chǔ)節(jié)點(diǎn)互補(bǔ)的第二存儲(chǔ)節(jié)點(diǎn)QN。本實(shí)施例中，所述存儲(chǔ)區(qū)包括第一反相器和第二反相器，所述第一反相器的輸出端與所述第二反相器的輸入端電連接，構(gòu)成第一存儲(chǔ)節(jié)點(diǎn)Q ;所述第一反相器的輸入端與所述第二反相器的輸出端電連接，構(gòu)成第二存儲(chǔ)節(jié)點(diǎn)QN。所述第一反相器包括第一上拉PMOS晶體管PUl和第一下拉NMOS晶體管ΗΗ，所述第一上拉PMOS晶體管PUl的源極接電源VDD，所述第一下拉NMOS晶體管PDl的源極接地Vss，所述第一上拉PMOS晶體管PUl的柵極與所述第一下拉NMOS晶體管PDl的柵極連接，構(gòu)成第一反相器的輸入端，所述第一上拉PMOS晶體管PUl的漏極與所述第一下拉NMOS晶體管的漏極連接，構(gòu)成第一反相器的輸出端。所述第二反相器包括第二上拉PMOS晶體管PU2和第二下拉NMOS晶體管TO2，所述第二上拉PMOS晶體管PU2的源極接電源VDD，所述第二下拉NMOS晶體管的源極接地Vss，所述第二上拉PMOS晶體管PU2的柵極與所述第二下拉NMOS晶體管HH的柵極連接，構(gòu)成第二反相器的輸入端，所述第二上拉PMOS晶體管PU2的漏極與第二下拉NMOS晶體管PD2的漏極連接，構(gòu)成第二反相器的輸出端。所述第一反相器與所述第二反相器交叉耦合，構(gòu)成鎖存器，用于存儲(chǔ)數(shù)據(jù)，所述第一存儲(chǔ)節(jié)點(diǎn)Q和第二存儲(chǔ)節(jié)點(diǎn)QN中，當(dāng)下拉任一存儲(chǔ)節(jié)點(diǎn)至低電位時(shí)，另一存儲(chǔ)節(jié)點(diǎn)被上拉至高電位，使所述第一存儲(chǔ)節(jié)點(diǎn)Q和所述第二存儲(chǔ)節(jié)點(diǎn)QN的電位互補(bǔ)。
[0035]所述讀取區(qū)包括第一讀取傳輸管(Read Pass Gate)RPGl和第二讀取傳輸管RPG2，所述第一讀取傳輸管RPGl的柵極和所述第二讀取傳輸管RPG2的柵極與讀取字線RWL電連接，所述第一讀取傳輸管RPGl的漏極和源極分別與第一讀位線RBLl和第一存儲(chǔ)節(jié)點(diǎn)Q電連接，所述讀取傳輸管RPG2的漏極和源極分別與第二讀位線RBL2和第二存儲(chǔ)節(jié)點(diǎn)QN電連接。本實(shí)施例中，所述第一讀取傳輸管RPGl和第二讀取傳輸管RPG2為NMOS晶體管，當(dāng)讀取字線RWL的電壓切換到系統(tǒng)高電壓，如電源電壓Vdd時(shí)，第一讀取傳輸管RPGl和第二讀取傳輸管RPG2被開(kāi)啟，通過(guò)所述第一讀位線RBLl和所述第二讀位線RBL2分別對(duì)第一存儲(chǔ)節(jié)點(diǎn)Q和第二存儲(chǔ)節(jié)點(diǎn)QN訪問(wèn)，讀取互補(bǔ)的電壓數(shù)據(jù)信息；當(dāng)所述讀取字線RWL的電壓切換到系統(tǒng)低電壓時(shí)，如接地Vss時(shí)，第一讀取傳輸管RPGl和第二讀取傳輸管RPG2被關(guān)閉，所述第一讀位線RBLl和第二讀位線RBL2與所述第一存儲(chǔ)節(jié)點(diǎn)Q和第二存儲(chǔ)節(jié)點(diǎn)QN相隔離。
[0036]所述寫入?yún)^(qū)包括第一寫入傳輸管(Write Pass Gate) WPGl和第二寫入傳輸管WPG2，所述第一寫入傳輸管WPGl的柵極和所述第二寫入傳輸管WPG2的柵極與寫入字線WffL電連接，所述第一寫入傳輸管WPGl的漏極和源極分別與第一寫位線WBLl和第一存儲(chǔ)節(jié)點(diǎn)Q電連接，所述第二寫入傳輸管WPG2的漏極和源極分別與第二寫位線WBL2和第二存儲(chǔ)節(jié)點(diǎn)QN電連接。本實(shí)施例中，所述第一寫入傳輸管WPGl和第二寫入傳輸管WPG2為NMOS晶體管，當(dāng)寫入字線WffL的電壓切換到系統(tǒng)高電壓時(shí)，如電源電壓Vdd時(shí)，第一寫入傳輸管WPGl和第二寫入傳輸管WPG2被開(kāi)啟，通過(guò)所述第一寫入位線WBLl和第二寫入位線WBL2分別對(duì)第一存儲(chǔ)節(jié)點(diǎn)Q和第二存儲(chǔ)節(jié)點(diǎn)QN訪問(wèn)，寫入互補(bǔ)的電壓數(shù)據(jù)信息；當(dāng)所述寫入字線WffL的電壓切換到系統(tǒng)低電壓時(shí)，如接地Vss時(shí)，第一寫入傳輸管WPGl和第二寫入傳輸管WPG2被關(guān)閉，所述第一寫入位線WBLl和第二寫入位線WBL2與所述第一存儲(chǔ)節(jié)點(diǎn)Q和第二存儲(chǔ)節(jié)點(diǎn)QN相隔離。
[0037]本實(shí)施例中，所述讀取區(qū)和寫入?yún)^(qū)相分離，讀取傳輸管與寫入傳輸管的結(jié)構(gòu)相獨(dú)立，可以通過(guò)調(diào)節(jié)第一寫入傳輸管WPGl和第二寫入傳輸管WPG2的尺寸，提高寫入傳輸管的驅(qū)動(dòng)電流與上拉PMOS晶體管的驅(qū)動(dòng)電流的比值，獲得較高的Y比率(Y ~ ΙΜ/ΙΡυ)，提高寫穩(wěn)定性；同時(shí)調(diào)節(jié)第一讀取傳輸管RPGl和第二讀取傳輸管RPG2的尺寸，提高下拉NMOS晶體管的驅(qū)動(dòng)電流與讀取傳輸管的驅(qū)動(dòng)電流的比值，獲得較高的β比率(β ~IPD/IKrc)，提高讀穩(wěn)定性。
[0038]請(qǐng)參考圖4，圖4是本發(fā)明實(shí)施例與圖3對(duì)應(yīng)的靜態(tài)隨機(jī)存儲(chǔ)器的布圖設(shè)計(jì)，為簡(jiǎn)潔清楚起見(jiàn)，圖中僅示出了有源區(qū)401，柵極402和金屬層403，及其連接關(guān)系。本實(shí)施例中，所述第一寫入傳輸管WPGl、第二寫入傳輸管WPG2、第一讀取傳輸管RPGl和第二讀取傳輸管RPG2為NMOS晶體管，所述第一上拉PMOS晶體管PUl位于第一 N型有源區(qū)，所述第二上拉PMOS晶體管PU2位于第二 N型有源區(qū)，所述第一下拉NMOS晶體管PDl和所述第一寫入傳輸管WPGl位于第一 P型有源區(qū)，所述第一讀取傳輸管RPGl位于第二 P型有源區(qū)，所述第二下拉NMOS晶體管PD2和所述第二寫入傳輸管WPG2位于第三P型有源區(qū)，所述第二讀取傳輸管RPG2位于第四P型有源區(qū)。所述第一下拉NMOS晶體管PDl與所述第一上拉PMOS晶體管PUl共用柵極并連接至第二上拉PMOS晶體管PU2的漏極；所述第二下拉NMOS晶體管PD2與所述第二上拉PMOS晶體管PU2共用柵極并連接至第一上拉PMOS晶體管PUl的漏極；所述第一讀取傳輸管RPGl的源極或漏極、所述第一寫入傳輸管WPGl的源極或漏極、所述第一下拉NMOS晶體管HH的漏極、所述第一上拉PMOS晶體管PUl的漏極和第二上拉PMOS晶體管PU2的柵極通過(guò)金屬層連接；所述第二讀取傳輸管RPG2的源極或漏極、所述第二寫入傳輸管WPG2的源極或漏極、所述第二下拉NMOS晶體管TO2的漏極、所述第二上拉PMOS晶體管PU2的漏極和所述第一上拉PMOS晶體管的柵極通過(guò)金屬層連接。
[0039]本實(shí)施例中，所述第一讀取傳輸管RPGl和所述第二讀取傳輸管RPG2的結(jié)構(gòu)相同，且所述第一讀取傳輸管RPGl與所述第二讀取傳輸管RPG2旋轉(zhuǎn)對(duì)稱，外部環(huán)境相同，電學(xué)性能匹配；所述第一寫入傳輸管WPGl和所述第二寫入傳輸管WPG2的結(jié)構(gòu)對(duì)稱，且所述第一寫入傳輸管WPGl與所述第二寫入傳輸管也旋轉(zhuǎn)對(duì)稱，外部環(huán)境形同，電學(xué)性能匹配；有利于提高靜態(tài)隨機(jī)存儲(chǔ)器性能，降低失配(Mismatch)風(fēng)險(xiǎn)。另外，由于讀取傳輸管與寫入傳輸管的結(jié)構(gòu)相獨(dú)立，根據(jù)靜態(tài)隨機(jī)存儲(chǔ)器讀穩(wěn)定性和寫穩(wěn)定的需求，可以分別調(diào)節(jié)讀取傳輸管和寫入傳輸管的尺寸，使所述第一讀取傳輸管RPGl和所述第二讀取傳輸管RPG2與所述第一寫入傳輸管WPGl和所述第二寫入傳輸管WPG2的結(jié)構(gòu)相同，或者不同，同時(shí)獲得較高的Y比率和β比率。
[0040]請(qǐng)參考圖5，圖5示出了本發(fā)明另一實(shí)施例中，在所述第一下拉NMOS晶體管PDl和所述第一寫入傳輸管WPGl的溝道寬度相同，且所述第二下拉NMOS晶體管PD2與第二寫入傳輸管WPG2的溝道寬度相同時(shí)，與圖3對(duì)應(yīng)的靜態(tài)隨機(jī)存儲(chǔ)器的布局設(shè)計(jì)。圖5中僅示出了有源區(qū)401，柵極402和金屬層403，及其連接關(guān)系，具體可參考圖4的文字描述部分。由于所述第一下拉NMOS晶體管PDl和所述第一寫入傳輸管WPGl位于第一 P型有源區(qū)，且所述第一下拉NMOS晶體管PDl和所述第一寫入傳輸管WPGl的溝道寬度相同，則所述的第一P型有緣區(qū)為矩形。而矩形圖案的有源區(qū)相對(duì)于不規(guī)則圖案的有源區(qū)在半導(dǎo)體工藝中更容易實(shí)現(xiàn)，其尺寸更容易精確控制。類似的，由于所述第二下拉匪OS晶體管PD2和所述第二寫入傳輸管WPG2位于第三P型有源區(qū)，且所述第二下拉NMOS晶體管PD2和所述第二寫入傳輸管WPG2的溝道寬度相同，則所述第三P型有源區(qū)為矩形，工藝控制更簡(jiǎn)單。
[0041 ] 雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，包括: 存儲(chǔ)區(qū)，所述存儲(chǔ)區(qū)具有第一存儲(chǔ)節(jié)點(diǎn)和與所述第一存儲(chǔ)節(jié)點(diǎn)互補(bǔ)的第二存儲(chǔ)節(jié)點(diǎn)； 讀取區(qū)，所述讀取區(qū)包括第一讀取傳輸管和第二讀取傳輸管，所述第一讀取傳輸管的柵極和所述第二讀取傳輸管的柵極與讀取字線電連接，所述第一讀取傳輸管的漏極和源極分別與第一讀位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，所述第二讀取傳輸管的漏極和源極分別與第二讀位線和第二存儲(chǔ)節(jié)點(diǎn)電連接； 寫入?yún)^(qū)，所述寫入?yún)^(qū)包括第一寫入傳輸管和第二寫入傳輸管，所述第一寫入傳輸管的柵極和所述第二寫入傳輸管的柵極與寫入字線電連接，所述第一寫入傳輸管的漏極和源極分別與第一寫位線和第一存儲(chǔ)節(jié)點(diǎn)電連接，所述第二寫入傳輸管的漏極和源極分別與第二寫位線和第二存儲(chǔ)節(jié)點(diǎn)電連接。
2.如權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第一讀取傳輸管與所述第二讀取傳輸管的結(jié)構(gòu)相同。
3.如權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第一寫入傳輸管與所述第二寫入傳輸管的結(jié)構(gòu)相同。
4.如權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第一讀取傳輸管和所述第二讀取傳輸管與所述第一寫入傳輸管和所述第二寫入傳輸管的結(jié)構(gòu)相同或者不同。
5.如權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第一讀取傳輸管、第二讀取傳輸管、第一寫入傳輸管和第二寫入傳輸管為NMOS晶體管。
6.如權(quán)利要求1所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述存儲(chǔ)區(qū)包括第一反相器和第二反相器，所述第一反相器的輸出端與所述第二反相器的輸入端電連接，構(gòu)成第一存儲(chǔ)節(jié)點(diǎn)；所述第一反相器的輸入端與所述第二反相器的輸出端電連接，構(gòu)成第二存儲(chǔ)節(jié)點(diǎn)。
7.如權(quán)利要求6所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第一反相器包括第一上拉PMOS晶體管和第一下拉NMOS晶體管，所述第一上拉PMOS晶體管的源極接電源；所述第一下拉匪OS晶體管的源極接地；所述第一上拉PMOS晶體管的柵極與所述第一下拉NMOS晶體管的柵極連接，構(gòu)成第一反相器的輸入端；所述第一上拉PMOS晶體管的漏極與所述第一下拉NMOS晶體管的漏極連接，構(gòu)成第一反相器的輸出端。
8.如權(quán)利要求7所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第一上拉PMOS晶體管位于第一 N型有源區(qū)，所述第一下拉NMOS晶體管和所述第一寫入傳輸管位于第一 P型有源區(qū)，所述第一讀取傳輸管位于第二 P型有源區(qū)。
9.如權(quán)利要求8所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第一下拉NMOS晶體管和所述第一寫入傳輸管的溝道寬度相同。
10.如權(quán)利要求9所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第一P型有源區(qū)為矩形。
11.如權(quán)利要求6所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第二反相器包括第二上拉PMOS晶體管和第二下拉NMOS晶體管，所述第二上拉PMOS晶體管的源極接電源；所述第二下拉NMOS晶體管的源極接地；所述第二上拉PMOS晶體管的柵極與所述第二下拉NMOS晶體管的柵極連接，構(gòu)成第二反相器的輸入端；所述第二上拉PMOS晶體管的漏極與所述第二下拉NMOS晶體管的漏極連接，構(gòu)成第二反相器的輸出端。
12.如權(quán)利要求11所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第二上拉PMOS晶體管位于第二 N型有源區(qū)，所述第二下拉NMOS晶體管和所述第二寫入傳輸管位于第三P型有源區(qū)，所述第二讀取傳輸管位于第四P型有源區(qū)。
13.如權(quán)利要求12所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第二寫入傳輸管與所述第二下拉NMOS晶體管的溝道寬度相同。
14.如權(quán)利要求13所述的靜態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述第三P型有源區(qū)為矩形。
【文檔編號(hào)】G11C11/413GK104183268SQ201310190614
【公開(kāi)日】2014年12月3日 申請(qǐng)日期:2013年5月21日 優(yōu)先權(quán)日:2013年5月21日
【發(fā)明者】陳金明, 黃艷 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司