三維電阻性隨機存取存儲器器件、其操作方法及其制造方法
【專利摘要】本發(fā)明涉及一種三維電阻性隨機存取存儲器器件、其操作方法及其制造方法。半導體器件包括在水平方向上延伸的襯底。在襯底上存在著在相對于襯底的水平延伸方向的垂直方向上延伸的有源柱。在襯底上存在沿著有源柱在垂直方向上延伸的可變電阻性圖案，可變電阻性圖案的電阻響應于其氧化或還原而改變。柵極存在于有源柱的側(cè)壁處。
【專利說明】三維電阻性隨機存取存儲器器件、其操作方法及其制造方法
[0001]相關(guān)申請的交叉引用
[0002]本美國非臨時專利申請根據(jù)35U.S.C.§ 119條款要求于2012年9月5日提交的韓國專利申請N0.10-2012-0098463的優(yōu)先權(quán)，通過引用將該韓國專利申請全部內(nèi)容并入本文。
【技術(shù)領(lǐng)域】
[0003] 本文的公開涉及一種半導體器件，且更具體涉及一種三維電阻性隨機存取存儲器(3D RRAM)器件、其操作方法及其制造方法。
【背景技術(shù)】
[0004]已經(jīng)提出三維集成電路(3D-1C)存儲器技術(shù)以致力于增加半導體存儲器器件的容量。在各種3D-1C存儲器技術(shù)構(gòu)造中，多個存儲器單元以三維排列。雖然已經(jīng)考慮采用精細圖案技術(shù)或多級單元(MLC)技術(shù)來促進存儲器器件的更高集成度，但是這種精細圖案技術(shù)通常伴隨著更高的制造成本，且MLC技術(shù)在增加單個存儲器單元中可存儲的數(shù)據(jù)位的數(shù)量方面存在一定局限。因此，作為用于實現(xiàn)增加的存儲器容量的工藝設(shè)計技術(shù)的候選，3D-1C存儲器技術(shù)方案已經(jīng)變得具有吸引力。
[0005]近來，已經(jīng)提出“沖孔-插塞”技術(shù)作為能大幅增加存儲器容量的3D-1C存儲器技術(shù)的示例。這種沖孔-插塞技術(shù)包括在襯底上順序堆疊多個薄層并形成貫穿多個薄層的插塞。

【發(fā)明內(nèi)容】

[0006]發(fā)明概念的各個實施例都針對三維電阻性隨機存取存儲器(3D RRAM)器件、其操作方法及其制造方法。
[0007]根據(jù)一些實施例，半導體器件包括:在水平方向上延伸的襯底；在襯底上在相對于襯底的水平延伸方向的垂直方向上延伸的有源柱；在襯底上沿著有源柱在垂直方向上延伸的可變電阻性圖案，可變電阻性圖案的電阻響應于其氧化或還原而改變；以及位于有源柱側(cè)壁的柵極。
[0008]在一些實施例中，有源柱是包括側(cè)壁和基底的杯形結(jié)構(gòu)。
[0009]在一些實施例中，可變電阻性圖案是包括側(cè)壁和基底的杯形結(jié)構(gòu)。
[0010]在一些實施例中，可變電阻性圖案位于有源柱的側(cè)壁的內(nèi)部區(qū)域處并位于有源柱的基底上。
[0011]在一些實施例中，可變電阻性圖案是中空結(jié)構(gòu)，該中空結(jié)構(gòu)包括位于有源柱的側(cè)壁的內(nèi)部區(qū)域處的側(cè)壁。
[0012]在一些實施例中，有源柱是包括側(cè)壁和基底的杯形結(jié)構(gòu)，且其中有源柱的側(cè)壁包括第一和第二有源層。[0013]在一些實施例中，半導體器件還包括在有源柱和襯底之間的單晶材料的焊盤。
[0014]在一些實施例中，單晶材料的焊盤具有與有源柱的外側(cè)壁對齊的外側(cè)壁。
[0015]在一些實施例中，有源柱的底部接觸襯底且其中電阻性圖案的底部在垂直方向上與有源柱的底部間隔開。
[0016]在一些實施例中，電阻性圖案在水平方向上具有小于20nm的厚度。
[0017]在一些實施例中，可變電阻性圖案是具有側(cè)壁的中空結(jié)構(gòu)，且其中有源柱位于可變電阻性圖案的側(cè)壁的內(nèi)部區(qū)域處。
[0018]在一些實施例中，半導體器件還包括:襯底上的多個層間介電層；多個柵極圖案，每個柵極圖案都位于鄰近的下層間介電層和鄰近的上層間介電層之間；其中有源柱和可變電阻性圖案在垂直方向上延伸穿過多個層間介電層和多個柵極圖案；其中:多個柵極圖案的最上柵極圖案包括上選擇晶體管的上選擇柵極；多個柵極圖案的最下柵極圖案包括下選擇晶體管的下選擇柵極；且上選擇柵極和下選擇柵極之間的多個柵極圖案的剩余柵極圖案包括半導體器件的單元串的存儲器單元晶體管的控制柵極；且其中半導體器件包括半導體存儲器器件。
[0019]在一些實施例中:連接在半導體器件的第一水平方向上排列的共享所述半導體存儲器器件的同一層的存儲器單元晶體管的控制柵極，以提供半導體存儲器器件的字線；半導體器件的單元串的存儲器單元晶體管通過垂直溝道串聯(lián)耦合在一起；且連接在半導體器件的第二水平方向上排列的垂直溝道的上部，以提供半導體存儲器器件的位線。
[0020]在一些實施例中:最上柵極圖案包括第一和第二最上柵極圖案，第一和第二最上柵極圖案用于半導體存儲器器件的第一和第二上選擇晶體管的第一和第二上選擇柵極；且最下柵極圖案包括第一和第二最下柵極圖案，第一和第二最下柵極圖案用于半導體存儲器器件的第一和第二下選擇晶體管的第一和第二下選擇柵極。
[0021]在一些實施例中:有源柱在水平方向上相鄰于上選擇晶體管的上選擇柵極、下選擇晶體管的下選擇柵極以及存儲器單元晶體管的控制柵極；且可變電阻性圖案在水平方向上相鄰于存儲器單元晶體管的控制柵極且在水平方向上不相鄰于上選擇晶體管的上選擇柵極和下選擇晶體管的下選擇柵極。
[0022]在一些實施例中，半導體器件還包括位于有源柱和襯底之間的單晶材料的焊盤。
[0023]在一些實施例中:有源柱在水平方向上相鄰于上選擇晶體管的上選擇柵極、下選擇晶體管的下選擇柵極以及存儲器單元晶體管的控制柵極；且可變電阻性圖案在水平方向上相鄰于存儲器單元晶體管的控制柵極以及下選擇晶體管的下選擇柵極，且在水平方向上不相鄰于上選擇晶體管的上選擇柵極。
[0024]在一些實施例中，可變電阻性圖案是具有側(cè)壁的中空結(jié)構(gòu)，且其中有源柱位于可變電阻性圖案的側(cè)壁的內(nèi)部區(qū)域處。
[0025]在一些實施例中，半導體器件還包括在有源柱和襯底之間的單晶材料的焊盤，其中:單晶材料的焊盤在水平方向上相鄰于下選擇晶體管的下選擇柵極；有源柱在水平方向上相鄰于存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性圖案在水平方向上相鄰于存儲器單元晶體管的控制柵極，且在水平方向上不相鄰于下選擇晶體管的下選擇柵極和上選擇晶體管的上選擇柵極。
[0026]在一些實施例中，半導體器件還包括在有源柱和襯底之間的單晶材料的焊盤，其中:單晶材料的焊盤在水平方向上相鄰于下選擇晶體管的下選擇柵極；有源柱在水平方向上相鄰于存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性圖案在水平方向上相鄰于存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極，且在水平方向上不相鄰于下選擇晶體管的下選擇柵極。
[0027]在一些實施例中:有源柱在水平方向上相鄰于下選擇晶體管的下選擇柵極、存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性圖案在水平方向上相鄰于存儲器單元晶體管的控制柵極，且在水平方向上不相鄰于下選擇晶體管的下選擇柵極和上選擇晶體管的上選擇柵極。
[0028]在一些實施例中:有源柱在水平方向上相鄰于下選擇晶體管的下選擇柵極、存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性圖案在水平方向上相鄰于存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極，且在水平方向上不相鄰于下選擇晶體管的下選擇柵極。
[0029]在一些實施例中:有源柱在水平方向上相鄰于下選擇晶體管的下選擇柵極、存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性圖案在水平方向上相鄰于下選擇晶體管的下選擇柵極以及存儲器單元晶體管的控制柵極，且在水平方向不相鄰于上選擇晶體管的上選擇柵極。
[0030]根據(jù)一些實施例，半導體器件包括:在水平方向上延伸的半導體材料的襯底；襯底上的多個層間介電層；多個柵極圖案，每個柵極圖案都位于鄰近的下層間介電層和鄰近的上層間介電層之間；在襯底上并在垂直方向上延伸穿過多個層間介電層和多個柵極圖案的半導體材料的垂直溝道；以及沿半導體材料的垂直溝道的可變電阻性材料的垂直溝道；其中可變電阻性材料的垂直溝道具有響應于其氧化和還原的可變電阻。
[0031]在一些實施例中，垂直溝道中的電流是雙向的，在半導體器件的編程操作過程中的電流的第一方向，以及在半導體器件的擦除操作過程中相反于第一方向的電流的第二方向。
[0032]在一些實施例中:多個柵極圖案的最上柵極圖案包括上選擇晶體管的上選擇柵極；多個柵極圖案的最下柵極圖案包括下選擇晶體管的下選擇柵極；在上選擇柵極和下選擇柵極之間的多個柵極圖案的剩余柵極圖案包括半導體器件的單元串的存儲器單元晶體管的控制柵極；連接在半導體器件的第一水平方向上排列的共享所述半導體存儲器器件的同一層的存儲器單元晶體管的控制柵極，以提供半導體器件的字線；半導體器件的單元串的存儲器單元晶體管通過垂直溝道串聯(lián)耦合在一起；連接在半導體器件的第二水平方向上排列的半導體材料的垂直溝道的上部，以提供半導體器件的位線；且半導體器件包括半導體存儲器器件。
[0033]在一些實施例中，在襯底和半導體材料的垂直溝道的上部之間，沿著半導體材料的垂直溝道存在電流通路，且其中下選擇晶體管和上選擇晶體管控制電流通路的操作。
[0034]在一些實施例中，半導體材料的垂直溝道具有內(nèi)側(cè)壁和外側(cè)壁。
[0035]在一些實施例中，可變電阻性材料的垂直溝道位于半導體材料的垂直溝道的內(nèi)側(cè)壁處。
[0036]在一些實施例中，可變電阻性材料的垂直溝道位于半導體材料的垂直溝道的外側(cè)壁處。[0037]在一些實施例中，半導體材料的垂直溝道是包括側(cè)壁和基底的杯形結(jié)構(gòu)。
[0038]在一些實施例中，可變電阻性材料的垂直溝道是包括側(cè)壁和基底的杯形結(jié)構(gòu)。
[0039]在一些實施例中，可變電阻性材料的垂直溝道位于半導體材料的垂直溝道的側(cè)壁的內(nèi)部區(qū)域處且位于半導體材料的垂直溝道的基底上。
[0040]在一些實施例中，可變電阻性材料的垂直溝道是中空結(jié)構(gòu),該中空結(jié)構(gòu)包括位于半導體材料的垂直溝道的側(cè)壁的內(nèi)部區(qū)域處的側(cè)壁。
[0041]在一些實施例中，半導體材料的垂直溝道是包括側(cè)壁和基底的杯形結(jié)構(gòu)，且其中半導體材料的垂直溝道的側(cè)壁包括第一和第二有源層。
[0042]在一些實施例中，半導體器件還包括在半導體材料的垂直溝道和襯底之間的單晶材料的焊盤。
[0043]在一些實施例中，單晶材料的焊盤具有與半導體材料的垂直溝道的外側(cè)壁對齊的外側(cè)壁。
[0044]在一些實施例中，半導體材料的垂直溝道的底部接觸襯底，且其中可變電阻性材料的垂直溝道的底部在垂直方向上與半導體材料的垂直溝道的底部間隔開。
[0045]在一些實施例中，可變電阻性材料的垂直溝道在水平方向上具有小于20nm的厚度。
[0046]在一些實施例中，可變電阻性材料的垂直溝道是具有側(cè)壁的中空結(jié)構(gòu)，且其中半導體材料的垂直溝道位于可變電阻性材料的垂直溝道的側(cè)壁處的內(nèi)部區(qū)域。
[0047]在一些實施例中:多個柵極圖案的最上柵極圖案包括上選擇晶體管的上選擇柵極；多個柵極圖案的最下柵極圖案包括下選擇晶體管的下選擇柵極；并且在上選擇柵極和下選擇柵極之間的多個柵極圖案的剩余柵極圖案包括半導體器件的單元串的存儲器單元晶體管的控制柵極；且半導體器件包括半導體存儲器器件。
[0048]在一些實施例中:連接在半導體器件的第一水平方向上排列的共享所述半導體存儲器器件的同一層的存儲器單元晶體管的控制柵極，以提供半導體器件的字線；半導體器件的單元串的存儲器單元晶體管通過垂直溝道串聯(lián)耦合在一起；且連接在半導體器件的第二水平方向上排列的半導體材料的垂直溝道的上部，以提供半導體存儲器器件的位線。
[0049]在一些實施例中:最上柵極圖案包括第一和第二最上柵極圖案，第一和第二最上柵極圖案用于半導體存儲器器件的第一和第二上選擇晶體管的第一和第二上選擇柵極；且最下柵極圖案包括第一和第二最下柵極圖案，第一和第二最下柵極圖案用于半導體存儲器器件的第一和第二下選擇晶體管的第一和第二下選擇柵極。
[0050]在一些實施例中:半導體材料的垂直溝道在水平方向上相鄰于上選擇晶體管的上選擇柵極、下選擇晶體管的下選擇柵極以及存儲器單元晶體管的控制柵極；且可變電阻性材料的垂直溝道在水平方向上相鄰于存儲器單元晶體管的控制柵極，且在水平方向上不相鄰于上選擇晶體管的上選擇柵極和下選擇晶體管的下選擇柵極。
[0051]在一些實施例中，半導體器件還包括在半導體材料的垂直溝道和襯底之間的單晶材料的焊盤。
[0052]在一些實施例中:半導體材料的垂直溝道在水平方向上相鄰于上選擇晶體管的上選擇柵極、下選擇晶體管的下選擇柵極以及存儲器單元晶體管的控制柵極；且可變電阻性材料的垂直溝道在水平方向上相鄰于存儲器單元晶體管的控制柵極以及下選擇晶體管的下選擇柵極，且在水平方向上不相鄰于上選擇晶體管的上選擇柵極。
[0053]在一些實施例中，可變電阻性材料的垂直溝道是具有側(cè)壁的中空結(jié)構(gòu)，且其中半導體材料的垂直溝道位于可變電阻性材料的垂直溝道的側(cè)壁的內(nèi)部區(qū)域處。
[0054]在一些實施例中，半導體器件還包括在半導體材料的垂直溝道和襯底之間的單晶材料的焊盤，其中:單晶材料的焊盤在水平方向上相鄰于下選擇晶體管的下選擇柵極；半導體材料的垂直溝道在水平方向上相鄰于存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性材料的垂直溝道在水平方向上相鄰于存儲器單元晶體管的控制柵極，且在水平方向上不相鄰于下選擇晶體管的下選擇柵極和上選擇晶體管的上選擇柵極。
[0055]在一些實施例中，半導體器件還包括:在半導體材料的垂直溝道和襯底之間的單晶材料的焊盤，其中:單晶材料的焊盤在水平方向上相鄰于下選擇晶體管的下選擇柵極；半導體材料的垂直溝道在水平方向上相鄰于存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性材料的垂直溝道在水平方向上相鄰于存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極，且在水平方向上不相鄰于下選擇晶體管的下選擇柵極。
[0056]在一些實施例中:半導體材料的垂直溝道在水平方向上相鄰于下選擇晶體管的下選擇柵極、存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性材料的垂直溝道在水平方向上相鄰于存儲器單元晶體管的控制柵極，且在水平方向上不相鄰于下選擇晶體管的下選擇柵極和上選擇晶體管的上選擇柵極。
[0057]在一些實施例中:半導體材料的垂直溝道在水平方向上相鄰于下選擇晶體管的下選擇柵極、存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性材料的垂直溝道在水平方向上相鄰于存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極，且在水平方向不相鄰于下選擇晶體管的下選擇柵極。
[0058]在一些實施例中:半導體材料的垂直溝道在水平方向上相鄰于下選擇晶體管的下選擇柵極、存儲器單元晶體管的控制柵極以及上選擇晶體管的上選擇柵極；且可變電阻性材料的垂直溝道在水平方向上相鄰于下選擇晶體管的下選擇柵極以及存儲器單元晶體管的控制柵極，且在水平方向上不相鄰于上選擇晶體管的上選擇柵極。
[0059]根據(jù)一些實施例，形成半導體器件的方法包括:在水平方向延伸的襯底上，提供在垂直方向上交替的層間介電層和犧牲層的堆疊；在層間介電層和犧牲層中形成開口 ；在開口中形成半導體材料的垂直溝道，半導體材料的垂直溝道在垂直方向上延伸；在開口中形成可變電阻性材料的垂直溝道，可變電阻性材料的垂直溝道在垂直方向上延伸，可變電阻性材料的垂直溝道具有響應于可變電阻性材料的氧化或還原的可變電阻；以及以導電圖案替代犧牲層。
[0060]在一些實施例中，在開口中形成半導體材料的垂直溝道包括形成半導體材料的垂直溝道以具有在開口的側(cè)壁處的側(cè)壁。
[0061]在一些實施例中，在開口中形成可變電阻性材料的垂直溝道包括在半導體材料的垂直溝道的側(cè)壁的內(nèi)部區(qū)域處形成可變電阻性材料的垂直溝道。
[0062]在一些實施例中，在開口中形成可變電阻性材料的垂直溝道包括形成可變電阻性材料的垂直溝道以具有位于開口的側(cè)壁處的側(cè)壁。[0063]在一些實施例中，在開口中形成半導體材料的垂直溝道包括在所述可變電阻性材料的垂直溝道的側(cè)壁的內(nèi)部區(qū)域處形成半導體材料的垂直溝道。
[0064]在一些實施例中，半導體材料的垂直溝道在水平方向上具有小于20nm的厚度。
[0065]在一些實施例中，在開口中形成半導體材料的垂直溝道包括在開口中形成接觸襯底的半導體材料的垂直溝道。
[0066]在一些實施例中，該方法還包括，在開口中形成半導體材料的垂直溝道之前，在開口中在襯底上形成單晶材料的焊盤，以及在開口中在焊盤上形成半導體材料的垂直溝道。
[0067]根據(jù)一些實施例，提供一種控制半導體存儲器器件的方法。該半導體存儲器器件包括:在水平方向上延伸的半導體材料的襯底；襯底上的多個層間介電層；多個柵極圖案，每個柵極圖案都位于鄰近的下層間介電層和鄰近的上層間介電層之間；在襯底上并在垂直方向上延伸穿過多個層間介電層和多個柵極圖案的半導體材料的垂直溝道，垂直溝道具有外側(cè)壁和內(nèi)側(cè)壁；以及位于半導體材料的垂直溝道的內(nèi)側(cè)壁處的可變電阻性材料的垂直溝道。該方法包括:對多個存儲器單元中選定的一個進行選擇性編程；以及對多個存儲器單元中選定的一個進行選擇性擦除；其中對多個存儲器單元中選定的一個進行選擇性編程包括通過響應于可變電阻性材料的氧化和還原中的一種而改變可變電阻性材料的垂直溝道的電阻來進行編程，且其中對多個存儲器單元中選定的一個進行選擇性擦除包括通過響應于可變電阻性材料的氧化和還原中的另一種而改變可變電阻性材料的垂直溝道的電阻來進行擦除。
[0068]在一些實施例中，半導體材料的垂直溝道中的電流是雙向的，在半導體器件的選擇性編程過程中的電流的第一方向，以及在半導體器件的選擇性擦除過程中的相反于第一方向的電流的第二方向。
[0069]在一些實施例中:多個柵極圖案的最上柵極圖案包括上選擇晶體管的上選擇柵極；多個柵極圖案的最下柵極圖案包括下選擇晶體管的下選擇柵極；在上選擇柵極和下選擇柵極之間的多個柵極圖案的剩余柵極圖案包括半導體器件的單元串的存儲器單元晶體管的控制柵極；連接在半導體器件的第一水平方向上排列的共享所述半導體存儲器器件的同一層的存儲器單元晶體管的控制柵極，以提供半導體器件的字線；半導體器件的單元串的存儲器單元晶體管通過半導體材料的垂直溝道串聯(lián)耦合在一起；連接在半導體器件的第二水平方向上排列的半導體材料的垂直溝道的上部，以提供半導體器件的位線；且半導體器件包括半導體存儲器器件。
[0070]在一些實施例中，存儲器單元晶體管的頁包括在同一控制柵極控制下的存儲器單元晶體管，且其中選擇性編程多個存儲器單元中的至少一個包括小于存儲器單元晶體管的頁地進行擇性編程。
[0071]在一些實施例中，存儲器單元晶體管的頁包括在同一控制柵極控制下的存儲器單元晶體管，且其中選擇性擦除多個存儲器單元中的至少一個包括小于存儲器單元晶體管的頁地進行選擇性擦除。
[0072]在一些實施例中，選擇性編程包括:對襯底施加低電壓；對多個存儲器單元中選定的一個的半導體材料的垂直溝道所連接到的位線施加設(shè)定電壓；對與多個存儲器單元中未被選定的存儲器單元相關(guān)聯(lián)的字線施加激活電壓；以及對與多個存儲器單元中選定的一個相關(guān)聯(lián)的字線施加去活電壓。[0073]在一些實施例中，選擇性擦除包括:對襯底施加復位電壓；對多個存儲器單元中選定的一個的半導體材料的垂直溝道所連接到的位線施加低電壓；對與多個存儲器單元中未被選定的存儲器單元相關(guān)聯(lián)的字線施加激活電壓；以及對與多個存儲器單元中選定的一個相關(guān)聯(lián)的字線施加去活電壓。
[0074]在一些實施例中，選擇性擦除包括:對襯底施加低電壓；對多個存儲器單元中選定的一個的半導體材料的垂直溝道所連接到的位線施加感測電壓；對與多個存儲器單元中未被選定的存儲器單元相關(guān)聯(lián)的字線施加激活電壓；以及對與多個存儲器單元中選定的一個相關(guān)聯(lián)的字線施加去活電壓。
[0075]根據(jù)一些實施例，一種存儲器系統(tǒng)包括:產(chǎn)生命令和地址信號的存儲器控制器；以及包括多個存儲器器件的存儲器模塊，存儲器模塊接收命令和地址信號并響應地將數(shù)據(jù)存儲到至少一個存儲器器件和從至少一個存儲器器件中調(diào)取數(shù)據(jù)。每個存儲器器件都包括:在水平方向上延伸的襯底；在襯底上相對于襯底的水平延伸方向在垂直方向上延伸的有源柱；在襯底上沿有源柱在垂直方向上延伸的可變電阻性圖案，可變電阻性圖案的電阻響應于其氧化或還原而改變；以及位于有源柱的側(cè)壁處的柵極。
[0076]根據(jù)一些實施例，電阻性RAM器件包括襯底、布置在襯底上具有中空結(jié)構(gòu)的有源柱、接觸有源柱的可變電阻性圖案以及布置為相鄰于有源柱的側(cè)壁的柵極?？勺冸娮栊詧D案的電阻通過其氧化或還原而改變。
[0077]在一些實施例中，電阻性RAM器件還可以包括填充有源柱的內(nèi)部空間的掩埋絕緣圖案。在這種情況下，可變電阻性圖案可布置在有源柱和掩埋絕緣圖案之間。
[0078]在一些實施例中，有源柱可具有約50納米以下的厚度。
[0079]在一些實施例中，電阻性RAM器件還可以包括在有源柱和柵極之間的柵極絕緣層。在這種情況下，可變電阻性圖案可布置在柵極絕緣層和有源柱之間。
[0080]在一些實施例中，可變電阻性圖案可具有20納米以下的厚度。
[0081]在一些實施例中，相鄰于柵極的可變電阻性圖案的電阻可以根據(jù)位于柵極兩側(cè)的有源柱中產(chǎn)生的第一和第二場效應源/漏區(qū)之間的電壓差以及施加至相鄰于柵極的可變電阻性圖案的電場的方向而改變。
[0082]在一些實施例中，可變電阻性圖案可包括過渡金屬氧化物層。
[0083]在一些實施例中，可變電阻性圖案可包括選自鋯(Zr )、鉿(Hf )、鋁(Al)、鎳(Ni )、銅(Cu)、鑰(Mo)、鉭(Ta)、鈦(Ti)、鎢(W)、鉻(Cr)、鍶(Sr)、鑭(La)、錳(Mn)、鈣(Ca)、鐠(Pr)和硅(Si)構(gòu)成的組中的至少一種元素的氧化物材料。
[0084]在一些實施例中，電阻性RAM器件還可以包括在襯底和有源柱之間的有源焊盤。
[0085]在一些實施例中，可變電阻性圖案可包括具有可變電阻性質(zhì)的開關(guān)層以及接觸開關(guān)層以與開關(guān)層交換氧原子的氧交換層。
[0086]在一些實施例中，開關(guān)層和氧交換層中的至少一個可以包括具有非化學計量組分的過渡金屬氧化物層。
[0087]在一些實施例中，可變電阻性圖案還可以包括接觸有源柱的隧道勢壘層。
[0088]在一些實施例中，隧道勢壘層可包括具有化學計量組分的過渡金屬氧化物層。
[0089]在一些實施例中，開關(guān)層和氧交換層可包括同一過渡金屬氧化物層，且隧道勢壘層可包括不同于開關(guān)層和氧交換層的過渡金屬氧化物層。[0090]在一些實施例中，隧道勢壘層可薄于開關(guān)層和氧交換層中的至少一個。
[0091]根據(jù)另外的實施例，電阻性RAM器件包括襯底、從襯底突出并具有中空結(jié)構(gòu)的有源柱、相鄰于有源柱的下側(cè)壁的下選擇柵極、相鄰于有源柱的上側(cè)壁的上選擇柵極、布置在下選擇柵極和上選擇柵極之間相鄰于有源柱的中部側(cè)壁的多個單元柵極，以及接觸有源柱相鄰于多個單元柵極的可變電阻性圖案?？勺冸娮栊詧D案的電阻通過其氧化或還原而改變。
[0092]在一些實施例中，可變電阻性圖案可延伸到相鄰于下選擇柵極和上選擇柵極中的至少一個。
[0093]在一些實施例中，在多個單元柵極之間的第一距離可以小于在上選擇柵極和最上單元柵極之間的第二距離以及在下選擇柵極和最下單元柵極之間的第三距離中的至少一個。
[0094]在一些實施例中，下選擇柵極和上選擇柵極中的至少一個可包括多個子選擇柵極。
[0095]在一些實施例中，電阻性RAM器件還可以包括布置在襯底和有源柱之間的有源焊盤。下選擇柵極可相鄰于有源焊盤的側(cè)壁。
[0096]在一些實施例中，電阻性RAM器件還可以包括填充有源柱的內(nèi)部空間的掩埋絕緣圖案。在這種情況下，可變電阻性圖案可布置在有源柱和掩埋絕緣圖案之間。
[0097]在一些實施例中，有源柱可具有約50納米以下的厚度。
[0098]在一些實施例中，電阻性RAM器件還可以包括在有源柱和單元柵極之間的柵極絕緣層。在這種情況下，可變電阻性圖案可布置在柵極絕緣層和有源柱之間。
[0099]在一些實施例中，可變電阻性圖案可具有20納米以下的厚度。
[0100]在一些實施例中，相鄰于從多個單元柵極中選定的一個的可變電阻性圖案的電阻可以根據(jù)位于選定的單元柵極兩側(cè)的有源柱中產(chǎn)生的第一和第二場效應源/漏區(qū)之間的電壓差以及施加至相鄰于選定的柵極的可變電阻性圖案的電場的方向而改變。
[0101]在一些實施例中，電阻性RAM器件還可以包括布置在襯底中的公共源線以及電連接至公共源線的至少一個虛位線。
[0102]在一些實施例中，電阻性RAM器件還可以包括在有源柱的基底部和可變電阻性圖案的底面之間的第一空間中布置的至少一個下掩埋絕緣圖案，以及在可變電阻性圖案的頂面上的第二空間中布置的上掩埋絕緣圖案。第一和第二空間可位于有源柱的內(nèi)部空間中。
[0103]根據(jù)另外的實施例，在操作電阻性RAM器件的方法中，電阻性RAM器件包括襯底、從襯底突出的有源柱以及包括有源柱的單元串。單元串包括相鄰于有源柱的下側(cè)壁的下選擇元件、相鄰于有源柱的上側(cè)壁的上選擇元件，以及相鄰于有源柱在下選擇元件和上選擇元件之間布置的多個存儲器單元。每個存儲器單元都包括單元晶體管和可變電阻性層，且可變電阻性層接觸有源柱。該方法包括選擇性編程多個存儲器單元中的一個，以及擦除所編程的存儲器單元。通過還原或氧化可變電阻性層以改變可變電阻性層的電阻來執(zhí)行選擇性編程或擦除多個存儲器單元中的一個。
[0104]在一些實施例中，可通過在選定的存儲器單元的單元晶體管的源和漏區(qū)之間產(chǎn)生電壓差，以及通過改變施加至相鄰于選定的存儲器單元的可變電阻性圖案的電場的方向，來執(zhí)行選擇性編程或擦除組成單元串的多個存儲器單元中的一個。[0105]在一些實施例中，選定的存儲器單元的單元晶體管可在編程操作和擦除操作過程中截止。
[0106]在一些實施例中，編程操作可在選定的存儲器單元的單元晶體管的源區(qū)和漏區(qū)之間的可變電阻性層中形成電流通路。
[0107]在一些實施例中，擦除操作可移除選定的存儲器單元的單元晶體管的源區(qū)和漏區(qū)之間的可變電阻性層中形成的電流通路。
[0108]在一些實施例中，單元串可以是第一單元串，且電阻性RAM器件還可以包括多個附加單元串、電連接至單元串的有源柱的上部的多個位線、電連接至單元串的有源柱的下部的公共源線以及電連接至公共源線的虛位線對。附加單元串的每一個都可以具有與第一單元串相同的構(gòu)造。多個位線可布置在虛位線對之間。同時對其施加編程電壓或擦除電壓的位線的數(shù)量可小于在虛位線對之間布置的位線的總數(shù)量。
[0109]在一些實施例中，選擇性編程多個存儲器單元中的一個包括在第一電流方向上迫使電流進入選定的存儲器單元的可變電阻性層以降低可變電阻性層的電阻，且擦除所編程的存儲器單元可包括在與第一電流方向相反的第二電流方向上迫使電流進入所編程的存儲器單元的可變電阻性層以增大可變電阻性層的電阻。
[0110]根據(jù)其他實施例，制造電阻性RAM器件的方法包括:在襯底上交替堆疊層間絕緣層和犧牲層、圖案化層間絕緣層和犧牲層以形成暴露襯底的有源孔、在有源孔中形成具有中空結(jié)構(gòu)的有源柱以及接觸有源柱的可變電阻性圖案，以及以導電圖案替代犧牲層。通過可變電阻性圖案的氧化或還原改變可變電阻性圖案的電阻。
[0111]在一些實施例中，形成有源柱和可變電阻性圖案可包括在有源孔中共形地形成有源層，以部分填充有源孔，以及在有源孔中形成至少覆蓋有源層的內(nèi)側(cè)壁的可變電阻性層。
[0112]在一些實施例中，形成有源柱和可變電阻性圖案可包括形成覆蓋有源孔的側(cè)壁的可變電阻性層，以及在有源孔中的可變電阻性層的內(nèi)側(cè)壁上和通過有源孔暴露的襯底上形成有源層。
[0113]在一些實施例中，該方法還可以包括在形成有源柱之前形成填充有源孔的下部的有源焊盤。
【專利附圖】

【附圖說明】
[0114]參考附圖和伴隨的詳細說明將使發(fā)明概念變得更加明顯。
[0115]圖1是示出根據(jù)本發(fā)明概念的一些實施例的電阻性RAM器件的示意電路圖。
[0116]圖2是示出根據(jù)本發(fā)明概念的第一實施例的電阻性RAM器件的平面圖。
[0117]圖3是沿圖2的1-1’線截取的截面圖。
[0118]圖4A、4B和4C是示出圖3的“P1”部分的放大圖。
[0119]圖5A是示出根據(jù)本發(fā)明概念，對根據(jù)第一實施例的電阻性RAM器件進行編程時的圖3的“P1”部分的放大圖。
[0120]圖5B是示出根據(jù)本發(fā)明概念，對根據(jù)第一實施例的電阻性RAM器件進行擦除時的圖3的“P1”部分的放大圖。
[0121]圖6示出根據(jù)本發(fā)明概念的一些實施例的電阻性RAM器件中的電流。
[0122]圖7是示出根據(jù)本發(fā)明概念的其他實施例的電阻性RAM器件的示意電路圖。[0123]圖8至圖15是示出根據(jù)本發(fā)明概念制造圖3中所示的電阻性RAM器件的方法的截面圖。
[0124]圖16是示出根據(jù)本發(fā)明概念的第二實施例的電阻性RAM器件的截面圖。
[0125]圖17是示出根據(jù)本發(fā)明概念的第三實施例的電阻性RAM器件的截面圖。
[0126]圖18、19和20是示出根據(jù)本發(fā)明概念制造圖17中所示的電阻性RAM器件的方法的截面圖。
[0127]圖21是示出根據(jù)本發(fā)明概念的第四實施例的電阻性RAM器件的截面圖。
[0128]圖22、23和24是示出根據(jù)本發(fā)明概念制造圖21中所示的電阻性RAM器件的方法的截面圖。
[0129]圖25是示出根據(jù)本發(fā)明概念的第五實施例的電阻性RAM器件的截面圖。
[0130]圖26是示出根據(jù)本發(fā)明概念制造圖25中所示的電阻性RAM器件的方法的截面圖。
[0131]圖27是示出根據(jù)本發(fā)明概念的第六實施例的電阻性RAM器件的截面圖。
[0132]圖28、29、30和31是示出根據(jù)本發(fā)明概念制造圖27中所示的電阻性RAM器件的方法的截面圖。
[0133]圖32是示出根據(jù)本發(fā)明概念的第七實施例的電阻性RAM器件的截面圖。
[0134]圖33是示出根據(jù)本發(fā)明概念的第八實施例的電阻性RAM器件的截面圖。
[0135]圖34和35是示出根據(jù)本發(fā)明概念制造圖33中所示的電阻性RAM器件的方法的截面圖。
[0136]圖36是示出根據(jù)本發(fā)明概念的第九實施例的電阻性RAM器件的截面圖。
[0137]圖37是示出根據(jù)本發(fā)明概念的第十實施例的電阻性RAM器件的截面圖。
[0138]圖38是示出根據(jù)本發(fā)明概念的第十一實施例的電阻性RAM器件的截面圖。
[0139]圖39是示出根據(jù)本發(fā)明概念，對根據(jù)第十一實施例的電阻性RAM器件進行編程時的圖38的“P2”部分的放大圖。
[0140]圖40是示出根據(jù)本發(fā)明概念，對根據(jù)第十一實施例的電阻性RAM器件進行擦除時的圖38的“P2”部分的放大圖。
[0141]圖41、42、43、44和45是示出根據(jù)第十一實施例的一些變型實施例的電阻性RAM器件的截面圖。
[0142]圖46是示出包括根據(jù)本發(fā)明概念的一些實施例的電阻性RAM器件的存儲器系統(tǒng)的示例的示意框圖。
[0143]圖47是示出包括根據(jù)本發(fā)明概念的一些實施例的電阻性RAM器件的存儲卡的示例的示意框圖。
[0144]圖48是示出包括根據(jù)本發(fā)明概念的一些實施例的電阻性RAM器件的信息處理系統(tǒng)的示例的示意框圖。
【具體實施方式】
[0145]現(xiàn)在將參考附圖更全面說明發(fā)明概念的示例性實施例，在附圖中示出了示例性實施例的示例。但是發(fā)明概念的示例性實施例可以以多種不同方式實施且不應被理解為限于本文所闡述的實施例，而是提供這些實施例以便使本公開內(nèi)容全面和完整，并將示例性實施例的概念全面?zhèn)鬟_給本領(lǐng)域技術(shù)人員。在附圖中，出于清楚的目的，放大了層和區(qū)域的厚度。附圖中相同的附圖標記表示相同的要素且因此將省略其說明。
[0146]本文所用術(shù)語僅用于說明特定實施例的目的且不旨在限制發(fā)明概念。如本文所用，單數(shù)術(shù)語“一”、“該”旨在也包括復數(shù)形式，除非上下文另外明示。還應理解的是，當本文中使用術(shù)語“包括”和/或“包含”時，規(guī)定存在所述的特征、整體、步驟、操作、元件和/或部件，但不排除存在或加入一個或更多的其他特征、整體、步驟、操作、元件、部件和/或其組合。類似地，還應理解的是，當諸如層、區(qū)域或襯底的元件被稱為位于另一元件“上”時，其可直接位于其他元件上或可存在中間的元件。相反，術(shù)語“直接”是指不存在中間的元件。如本文所用，術(shù)語“和/或”包括一個或多個相關(guān)列出的條目的任意和全部的組合。
[0147]此外，【具體實施方式】中的實施例將以截面圖和/或平面圖作為發(fā)明概念的理想示例性圖示進行說明。在附圖中，出于清楚說明的考慮，可放大層和區(qū)域的尺寸。因此，示例性圖示的形狀可根據(jù)制造技術(shù)和/或容許誤差而改變。因此，發(fā)明概念的實施例不限于示例性圖示中所示的特定形狀，而是可包括根據(jù)制造工藝可以創(chuàng)建的其他形狀。例如，示出為矩形的蝕刻區(qū)可具有圓形或曲線特征。因此，附圖中所示的區(qū)域?qū)嵸|(zhì)上是示意性的，且它們的形狀不旨在說明器件的區(qū)域的實際形狀，且不旨在限制示例性實施例的范圍。
[0148]以下將參考附圖更全面說明示例性實施例。根據(jù)示例性實施例的非易失性存儲器包括三維電阻性RAM器件。
[0149]〈第一實施例〉
[0150]圖1是示出根據(jù)本發(fā)明概念的一些實施例的電阻性RAM器件的示意電路圖，且圖2是示出根據(jù)第一實施例的電阻性RAM器件的平面圖。而且，圖3是沿圖2的1-1’線截取的截面圖。
[0151]參考圖1、2和3，根據(jù)示例性實施例的電阻性RAM器件包括公共源線CSL、位線BL1、BL2和BL3，以及布置在公共源線CSL和位線BL1、BL2和BL3之間的單元串CSTR。
[0152]在一些實施例中，公共源線CSL可布置在襯底I中或襯底I上。在各種實施例中，襯底I可包括半導體襯底或布置在半導體襯底上的外延層。公共源線CSL可包括布置在襯底I中的雜質(zhì)區(qū)。公共源線CSL可具有與襯底I不同的導電類型。在一些實施例中，當襯底I摻雜P型雜質(zhì)時，公共源線CSL可摻雜N型雜質(zhì)。
[0153]有源柱32可在第一方向LI上從襯底I突出。例如，有源柱可在相對于襯底I的水平延伸方向的垂直方向上延伸。在一些實施例中，諸如結(jié)合本實施例所描述的，有源柱32可具有中空結(jié)構(gòu)，例如具有側(cè)壁和基底的杯形。在一些實施例中，有源柱32可接觸襯底I。每個有源柱32都可以包括P型多晶硅材料或非摻雜多晶硅材料。在有源柱32具有中空結(jié)構(gòu)的構(gòu)造中，有源柱32的側(cè)壁可形成得非常薄。例如，側(cè)壁可形成為具有約50納米以下的厚度。在有源柱32具有上述薄側(cè)壁的這種布置中，電場可在電阻性RAM器件的操作過程中被有效和/或高效地施加至相鄰于有源柱32的側(cè)壁的可變電阻性層34。
[0154]漏區(qū)D可布置在有源柱32的相應的上部中。在一些實施例中，漏區(qū)D可具有與公共源線CSL相同的導電類型。
[0155]在一些實施例中，位線BLl、BL2和BL3可布置在有源柱32上并電連接至漏區(qū)D。位線BL1、BL2和BL3可在水平延伸方向，即在水平第二方向L2上延伸以定位為彼此平行，且可彼此間隔。[0156]第一組單元串CSTR可并聯(lián)連接到位線BL1，且第二組單元串CSTR可并聯(lián)連接到位線BL2。此外，第三組單元串CSTR可并聯(lián)連接到位線BL3。單元串CSTR可并聯(lián)電連接到具有基本上相同電勢的公共源線CSL的至少一個。
[0157]每個單元串CSTR都可配置為包括有源柱32中的一個。在一些實施例中，每個單元串CSTR都可包括:下選擇晶體管LST，下選擇晶體管LST的柵極可被連接至一個公共源線CSL ;上選擇晶體管UST，被連接至位線BL1、BL2和BL3中的一個；以及多個存儲器單元MC，被布置在上選擇晶體管UST和下選擇晶體管LST之間。在每個單元串CSTR中，下選擇晶體管LST、多個存儲器單元MC以及上選擇晶體管UST都可以沿電流通路串聯(lián)電連接。在每個單元串CSTR中，有源柱32可提供下選擇晶體管LST、多個存儲器單元MC以及上選擇晶體管UST的溝道區(qū)。
[0158]上選擇晶體管UST的柵電極可延伸以提供上選擇線USLl、USL2和USL3。上選擇晶體管UST可位于距襯底I基本上相同的距離。上選擇線USLl、USL2和USL3可在水平延伸方向，即第三方向L3上延伸，以便彼此平行。在一些實施例中，第一、第二和第三方向L1、L2和L3可彼此正交。
[0159]下選擇晶體管LST的柵電極可延伸以提供下選擇線LSLl、LSL2和LSL3。下選擇晶體管LST可位于距襯底I基本上相同的距離。下選擇線LSLl、LSL2和LSL3可在第三方向L3上延伸，以便彼此平行。
[0160]每個存儲器單元MC都可以包括單元晶體管CT和可變電阻性層34。組成存儲器單元MC的單元晶體管CT的柵極可延伸以提供字線WL1、WL2、WL3和WL4。每個單元晶體管CT都可以包括形成在有源柱32的兩部分中的電場效應源區(qū)和電場效應漏區(qū)，它們位于字線WL1、WL2、WL3和WL4中對應的一個的兩側(cè)。位于相對于襯底I相同的垂直高度，或者換言之，位于器件的相同層的不同單元串CSTR的單元晶體管CT的柵極可彼此電連接以組成字線WL1、WL2、WL3和WL4中的一個。包括相同字線且由此連接的柵極在被施加電壓時具有相同的電勢。在一些實施例中，字線WLl、WL2、WL3和WL4通?？蔀榫€性形狀且可在第三方向L3上延伸。在一些實施例中，字線WLl、WL2、WL3和WL4通常可為平面形狀且在第二方向L2和第三方向L3 二者上延伸。
[0161]在一些實施例中，所有下選擇晶體管LST、上選擇晶體管UST和單元晶體管CT中的一些可被配置為采用有源柱32作為溝道區(qū)的金屬氧化物半導體場效應晶體管(M0SFET)。
[0162]在一些實施例中，可變電阻性層34可直接接觸相應的有源柱32的內(nèi)表面。由可變電阻性層34包圍的內(nèi)部空間或區(qū)域可包括掩埋絕緣圖案36。在一些實施例中，掩埋絕緣圖案36可包括氧化硅型材料?？勺冸娮栊詫?4可被布置在掩埋絕緣圖案36和有源柱32之間。但是，在其他將在本文中說明的實施例中，可變電阻性層34的其他位置也是可能的。在本實施例中，每個可變電阻性層34都具有覆蓋有源柱32中的一個的內(nèi)底面和內(nèi)側(cè)壁的杯形。但是，在其他將在本文中說明的實施例中，可變電阻性層34的其他形狀也是可能的。
[0163]圖4A、4B和4C是示出圖3的部分“P1”的放大圖。
[0164]參考圖4A，在一些實施例中，可變電阻性層34可包括單一開關(guān)層?？勺冸娮栊詫?4的電阻率可根據(jù)施加至可變電阻性層34的電場的方向和強度和/或施加在可變電阻性層34兩端之間的電壓差而改變。例如，可變電阻性層34的電阻可根據(jù)施加在包括了可變電阻性層34的單元晶體管CT的場效應源區(qū)和場效應漏區(qū)之間的電壓差而改變。[0165]在一些實施例中，可變電阻性層34可包括過渡金屬氧化物層。可變電阻性層34可包括選自由鋯(Zr)、鉿(Hf)、鋁(Al)、鎳(Ni)、銅(Cu)、鑰(Mo)、鉭(Ta)、鈦(Ti)、鎢(W)、鉻(Cr)、鍶(Sr)、鑭(La)、錳(Mn)、鈣(Ca)、鐠(Pr)和硅(Si)組成的組中的至少一種元素的氧化物材料。但是，可變電阻性層34可具有非化學計量組分。例如，當可變電阻性層34是過渡金屬氧化物材料或氧化硅材料時，可變電阻性層34的氧含量可以約為其化學計量氧含量的0.8倍至0.9倍。
[0166]參考圖4B，可變電阻性層34可選地還包括具有可變電阻性質(zhì)的開關(guān)層34a以及與開關(guān)層34a交換氧原子的氧交換層34b。在一些實施例中，開關(guān)層34a可被布置在有源柱32和氧交換層34b之間。開關(guān)層34a可包括與參考圖4A說明的可變電阻性層34相同的材料層。即，可根據(jù)施加在包括了開關(guān)層34a的單元晶體管CT的場效應源區(qū)和場效應漏區(qū)之間的電壓差(或根據(jù)所施加的電場的方向和強度)而在開關(guān)層34a中產(chǎn)生或從該層中移除采取導電細絲形式的電流通路。因此，開關(guān)層34a的電阻可在導電細絲產(chǎn)生在開關(guān)層34a中時減小，且開關(guān)層34a的電阻可在導電細絲從開關(guān)層34a中移除時增大。氧交換層34b可被布置為接觸開關(guān)層34a。當對包括了開關(guān)層34a的單元晶體管CT進行編程時(例如，當導電細絲產(chǎn)生或存在于開關(guān)層34a中時)，開關(guān)層34a中的氧原子會移動或遷移進氧交換層34b以降低開關(guān)層34a的電阻。相反，當對包括了開關(guān)層34a的單元晶體管CT進行擦除時(例如，當導電細絲從開關(guān)層34a中移除或在開關(guān)層34a中不存在導電細絲時)，氧交換層34b中的氧原子會移動或遷移進開關(guān)層34a以增大開關(guān)層34a的電阻。在一些實施例中，氧交換層34b還可以包括具有氧含量低于其化學計量氧含量的過渡金屬氧化物層。但是，在其他實施例中，氧交換層34b的氧含量可大于開關(guān)層34a的氧含量。
[0167]參考圖4C，可變電阻性層34可以可選地包括三層材料，該三層材料包括圖4B中所示的開關(guān)層34a、圖4B中所示的氧交換層34b且還包括接觸有源柱32的隧道勢壘層34c。在一些實施例中，隧道勢壘層34c可被布置在有源柱32和開關(guān)層34a之間，且開關(guān)層34a可被布置在隧道勢壘層34c和氧交換層34b之間。開關(guān)層34a可包括與參考圖4B所述相同的材料層，且氧交換層34b可包括與參考圖4B所述相同的材料層。隧道勢壘層34c可包括氧材料層，該氧材料層包括不同于開關(guān)層34a中所包含的過渡金屬的過渡金屬。在一些實施例中，隧道勢壘層34c在組成上可以比開關(guān)層34a和氧交換層34b更穩(wěn)定。S卩，隧道勢壘層34c中所包含的過渡金屬和氧的組成可以具有其化學計量組分。隧道勢壘層34c可用于防止開關(guān)層34a和氧交換層34b中的氧原子擴散和/或遷移進入與其鄰近的有源柱32。此夕卜，隧道勢壘層34c可抑制在有源柱32和開關(guān)層34a (或氧交換層34b)之間的物理反應。因此，隧道勢壘層34c可用作隧穿勢壘層。在一些實施例中，隧道勢壘層34c在水平方向上可薄于開關(guān)層34a和氧交換層34b中的至少一層。
[0168]在圖4B和4C中所示的實施例的替換實施例中，開關(guān)層34a和氧交換層34b可相對彼此調(diào)換位置。此外，在其他實施例中，可變電阻性層34可包括交替或隨機堆疊的多個開關(guān)層34a、多個氧交換層34b以及多個隧道勢壘層34c。因此，在一些實施例中，可存在任意數(shù)目的開關(guān)層34a、氧交換層34b以及隧道勢壘層34c。
[0169]再次參考圖1、2和3，層間絕緣層11至17可被布置在位線BL1、BL2和BL3，上選擇線 USL1、USL2、USL3，字線 WL1、WL2、WL3 和 WL4，下選擇線 LSL1、LSL2 和 LSL3 以及襯底 I之間。在一些實施例中，層間絕緣層11至17可包括氧化硅型材料中的一種或其他合適的絕緣性材料。
[0170]在本文中所述的各種實施例的一個中，柵絕緣層42可被布置在有源柱32和導電線USL1-USL3，WL1-WL4以及LSL1-LSL3之間。在一些實施例中，柵絕緣層42可包括氧化硅層，且用作柵絕緣層42的氧化硅層具有化學計量組分比。即，用作柵絕緣層42的氧化硅層的硅與氧的組分可以是1:2。柵絕緣層42可延伸進入線USL1-USL3、WL1-WL4和LSL1-LSL3與層間絕緣層11至17之間的水平取向的界面，如圖中所示。
[0171]線USL1-USL3，WL1-WL4和LSL1-LSL3中的每一個都包括摻雜的多晶硅層和/或含金屬層。含金屬層可包括單一金屬層、金屬氮化物層和/或金屬娃化物層。
[0172]上選擇線USL1、USL2和USL3可通過在第三方向L3上或垂直方向上延伸的隔離絕緣圖案46而彼此分隔，如圖2和3中所示。隔離絕緣圖案46還可在垂直方向上從襯底I延伸。因此，處于相同層的字線WLl可通過隔離絕緣圖案46而彼此分隔，且處于相同層的字線WL2可通過隔離絕緣圖案46而彼此分隔。類似地，處于相同層的字線WL3可通過隔離絕緣圖案46而彼此分隔，且處于相同層的字線WL4可通過隔離絕緣圖案46而彼此分隔。而且，下選擇線LSL1、LSL2和LSL3可通過隔離絕緣圖案46而彼此分隔。每個隔離絕緣圖案46例如都可以包括氧化硅層、氮化硅層和/或氮氧化硅層，或其他合適的絕緣性材料層。在一些實施例中，隔離絕緣圖案46可延伸接觸襯底I。在字線WL1、WL2、WL3和WL4之間的垂直距離W2可以小于在上選擇線USLl、USL2和USL3與最上字線WL4之間的垂直距離Wl以及在下選擇線LSL1、LSL2和LSL3與最下字線WLl之間的垂直距離W3中的至少一個。
[0173]現(xiàn)在將說明根據(jù)一些實施例的電阻性RAM器件的編程操作、擦除操作以及讀取操作。
[0174]圖5A是示出對根據(jù)第一實施例的電阻性RAM器件進行編程時的圖3的部分“P1”的放大圖，且圖5B是示出對根據(jù)第一實施例的電阻性RAM器件進行擦除時的圖3的部分“P1”的放大圖。此外，圖6示出根據(jù)一些實施例的電阻性RAM器件中的電流。
[0175]首先說明編程操作。
[0176]參考圖1、3和5A，在存儲器單元MC的存儲器單元Pl被選擇進行編程的情況下，可以將接地電壓或單元晶體管CT的次閾值電壓施加至連接到所選存儲器單元Pl的柵電極的第三字線WL3以截止所選存儲器單元Pl的單元晶體管CT。此外，可以將電壓值大于單元晶體管CT的閾值電壓的高電壓施加至未選擇的字線，例如包括了所選存儲器單元Pl的單元串CSTR (或串塊)中的第一、第二和第四字線WL1、WL2和WL4。此外，可以將電壓值大于選擇晶體管UST和LST的閾值電壓的高電壓施加至包括了所選存儲器單元Pl的串塊(或單元串CSTR)中的第一上選擇線USLl和第一下選擇線LSLl。而且，可以將大于用于在所選存儲器單元Pl的可變電阻性層34中產(chǎn)生導電細絲的設(shè)定電壓(或形成電壓)的高電壓施加至連接到包括了所選存儲器單元Pl的單元串CSTR的第二位線BL2。而且，可將公共源線CSL接地。接地電壓可施加至屬于未選擇串塊(未示出)的所有字線、上選擇線、下選擇線和位線。
[0177]在上述情況下，包括了所選存儲器單元Pl的單元串CSTR (或串塊)中的未選擇的存儲器單元MC的上選擇晶體管UST、下選擇晶體管LST以及單元晶體管CT可在所選存儲器單元Pl的單元晶體管CT截止時導通。此外，由于邊緣場效應的操作，場效應源/漏區(qū)SDl和SD2可以形成在線USLl、WL1、WL2、WL3、WL4和LSLl之間的有源柱32的部分中。因此，施加至第二位線BL2的超過設(shè)定電壓(或形成電壓)的高電壓可以被傳導至在連接到所選存儲器單元Pl的第三字線WL3和相鄰于所選存儲器單元Pl的第四字線WL4之間的有源柱32的部分中形成的第一場效應源/漏區(qū)SD1，且施加至公共源線CSL的接地電壓可以被傳導至在連接到所選存儲器單元Pl的第三字線WL3和相鄰于所選存儲器單元Pl的第二字線WL2之間的有源柱32的部分中形成的第二場效應源/漏區(qū)SD2 (參見圖5A)。因此，大于設(shè)定電壓(或形成電壓)的電壓可以被施加在所選存儲器單元Pl的第一和第二場效應源/漏區(qū)SDl和SD2之間，且電流可以在第一電流方向上(例如從第二位線BL2朝向公共源線CSL的方向)流動。因此，可變電阻性層34中包含的過渡金屬原子可以遷移進入在有源柱32和可變電阻性層34之間的界面，或者可變電阻性層34中包含的氧原子可以擴散出以減少可變電阻性層34的過渡金屬氧化物材料。因此，諸如導電細絲PM的電路徑可以形成在第一和第二場效應源/漏區(qū)SDl和SD2之間的可變電阻性層34中。導電細絲PM可以在相鄰于有源柱32的側(cè)面區(qū)域處形成可變電阻性層中，如圖5A中所示。因此，包括了導電細絲PM的所選存儲器單元MC可以被認為是具有邏輯數(shù)據(jù)“I”或“開啟”狀態(tài)的已編程單元。導電細絲PM可具有各種形狀，且出于說明的容易和方便起見，圖5A僅示出導電細絲PM的各種形狀中的一種。
[0178]以下說明擦除操作。
[0179]參考圖1、3和5B，在存儲器單元MC的已編程存儲器單元PI被選擇擦除的情況下，接地電壓或單元晶體管CT的次閾值電壓可以被施加至連接到所選存儲器單元Pl的柵電極的第三字線WL3以截止所選存儲器單元Pl的單元晶體管CT。此外，電壓值大于單元晶體管CT的閾值電壓的高電壓可以被施加至未選擇的字線，例如包括了所選存儲器單元Pl的單元串CSTR (或串塊)中的第一、第二和第四字線WL1、WL2和WL4。此外，電壓值大于選擇晶體管UST和LST的閾值電壓的高電壓可以被施加至包括了所選存儲器單元Pl的串塊(或單元串CSTR)中的第一上選擇線USLl和第一下選擇線LSL1。而且，接地電壓可以被施加至連接到包括了所選存儲器單元Pl的單元串CSTR的第二位線BL2，且其他位線可以被浮置，或者復位電壓(或形成電壓)可以被施加至其他位線。此外，大于所選存儲器單元Pl的可變電阻性層34的復位電壓(或形成電壓)的高電壓可以被施加至公共源線CSL。接地電壓可以被施加至屬于未選擇串塊(未示出)的所有字線、上選擇線、下選擇線以及位線。
[0180]在上述偏置情況下，在包括了所選存儲器單元Pl的單元串CSTR (或串塊)中的未選擇存儲器單元MC的上選擇晶體管UST、下選擇晶體管LST以及單元晶體管CT可在所選存儲器單元Pl的單元晶體管CT截止時導通。此外，由于存在邊緣場效應，場效應源/漏區(qū)SDl和SD2可以形成在線USLl、WLl、WL2、WL3、WL4和LSLl之間的有源柱32的部分中。因此，施加至第二位線BL2的接地電壓可以被傳導至在連接到所選存儲器單元Pl的第三字線WL3和相鄰于所選存儲器單元Pl的第四字線WL4之間的有源柱32的部分中形成的第一場效應源/漏區(qū)SDl，且施加至公共源線CSL的超過設(shè)定電壓(或形成電壓)的高電壓可以被傳導至在連接到所選存儲器單元Pl的第三字線WL3和相鄰于所選存儲器單元Pl的第二字線WL2之間的有源柱32的部分中形成的第二場效應源/漏區(qū)SD2 (參見圖5B)。因此，大于設(shè)定電壓(或形成電壓)的電壓可以被施加在所選存儲器單元Pl的第一和第二場效應源/漏區(qū)SDl和SD2之間，且電流可以在相反于第一電流方向的第二電流方向(例如從公共源線CSL朝向第二位線BL2的方向)上流動。因此，導電細絲PM中包含的過渡金屬原子可以遷移進入可變電阻性層34中的其他位置，或者可變電阻性層34中包含的氧原子可以在朝向?qū)щ娂毥zPM的方向上遷移以氧化導電細絲PM。因此,可以移除導電細絲PM，如圖5B中所示。從中移除了導電細絲PM的所選存儲器單元MC可被認為是具有邏輯數(shù)據(jù)“O”或“關(guān)閉”狀態(tài)的已擦除單元。
[0181]可按照存儲器單元的頁面執(zhí)行上述編程操作和擦除操作，其中存儲器單元的頁面由處于同一控制柵極控制下的存儲器單元晶體管表示。在一些實施例中，存儲器單元的頁面被確定為共享所述半導體存儲器器件的同一字線的那些單元。在其他實施例中，可以對于少于存儲器單元晶體管的頁面執(zhí)行編程和擦除操作。例如，存儲器單元的頁面可包括共享所述半導體存儲器器件的同一層的所有存儲器單元，在這種情況下，字線連接至被連接到同一字線的所有存儲器單元。
[0182]對于編程和擦除操作來說，期望僅對單元串的一部分執(zhí)行上述操作。這是因為在這些操作執(zhí)行過程中，所選串將吸引電流，且過量的電流將經(jīng)過公共源線。這繼而可以人為地升高公共源線上的電壓。通過一次對串的子集進行編程，可減輕或消除這種現(xiàn)象的影響。
[0183]現(xiàn)在將說明讀取操作(或驗證操作)。
[0184]參考圖1、3和6，如果選擇讀取存儲器單元MC的存儲器單元Pl，則可以將接地電壓或單元晶體管CT的次閾值電壓施加至連接到所選存儲器單元Pl的柵電極的第三字線WL3以截止所選存儲器單元Pl的單元晶體管CT。此外，可以將電壓值大于單元晶體管CT的閾值電壓的高電壓施加至未選擇的字線，例如在包括了所選存儲器單元Pl的單元串CSTR(或串塊)中的第一、第二和第四字線WL1、WL2和WL4。此外，可以將大于選擇晶體管UST和LST的閾值電壓的高電壓施加至在包括了所選存儲器單元Pl的串塊(或單元串CSTR)中的第一上選擇線USLl和第一下選擇線LSLl。而且，可以將感測電壓施加至連接到包括了所選存儲器單元Pl的單元串CSTR的第二位線BL2，且將其他位線浮置或接地。而且，可將公共源線CSL接地。接地電壓可施加至屬于未選擇的串塊(未示出)的所有字線、上選擇線、下選擇線和位線。
[0185]在上述偏置情況下，沒有電流流過所選存儲器單元Pl的單元晶體管CT。但是在所選存儲器單元Pi是已編程單元的情況下，電流可以流過在所選存儲器單元Pi的可變電阻性層34中形成的導電細絲PM，如圖5A和6的箭頭CF所示。流過所選存儲器單元Pl的導電細絲PM的電流可由連接到第二位線BL2的感測放大器感測。因此，所選存儲器單元Pl可被認為是具有邏輯數(shù)據(jù)“I”的已編程單元。相反，當所選存儲器單元Pl是參考圖5B所述的擦除單元時，沒有電流流過所選存儲器單元P1，因為所選存儲器單元Pl中沒有任何導電細絲。在這種情況下，所選存儲器單元Pl可被認為是具有邏輯數(shù)據(jù)“O”的已擦除單元。
[0186]如上所述，所選存儲器單元Pl的單元晶體管CT在所有編程/擦除/讀取操作過程中總是截止。
[0187]圖7是示出根據(jù)其他實施例的電阻性RAM器件的示意電路圖。
[0188]參考圖7，根據(jù)本實施例的電阻性RAM器件可以包括直接連接至公共源線CSL的虛位線DBL。N個位線BL1、BL2…和BLn可被布置在虛位線DBL之間的每個塊中。虛位線DBL可防止或抑制公共源線CSL的電壓電平在編程/擦除操作過程中波動到規(guī)定范圍之外。當執(zhí)行編程操作或擦除操作時，編程電壓(例如設(shè)定電壓或形成電壓)或擦除電壓(例如負設(shè)定電壓或負形成電壓)可同時施加至在每個塊中布置的η個位線BL1、BL2…和BLn中的m個位線BL1、BL2?"BLm。即，在編程操作(或擦除操作)過程中同時對其施加編程電壓(或擦除電壓)的位線數(shù)目可以小于在每個塊中布置的位線的總數(shù)目。如果編程操作(或擦除操作)過程中同時對其施加編程電壓(或擦除電壓)的位線數(shù)目增加，則流過公共源線CSL的電流量也可能在編程操作(或擦除操作)過程中增大。在這種情況下，公共源線CSL的電壓電平可能嚴重波動，這繼而導致編程錯誤(或擦除錯誤)。但是，根據(jù)本實施例，同時對其施加編程電壓(或擦除電壓)的位線數(shù)目可以小于在每個塊中布置的位線的總數(shù)目，如上所述。這可以降低編程錯誤或擦除錯誤發(fā)生的概率。
[0189]根據(jù)實施例的電阻性RAM器件可以包括連接至最上單元晶體管CT的上選擇晶體管UST和連接至最下單元晶體管的下選擇晶體管LST。如果選擇晶體管UST和LST截止，則可最小化流過單元晶體管CT的不期望存在的單元泄漏電流。
[0190]根據(jù)實施例的電阻性RAM器件采用可變電阻性層34作為數(shù)據(jù)存儲元件。鑒于采用電荷捕獲層的非易失性存儲器器件可能需要約20伏特的高編程電壓以將電荷注入電荷捕獲層，這種數(shù)據(jù)存儲元件的形式與基于電荷捕獲層的數(shù)據(jù)存儲元件不同且更具優(yōu)勢。但是，為了對根據(jù)實施例的電阻性RAM器件進行編程或擦除，可將相對低的電壓施加至字線和選擇線以導通單元晶體管和選擇晶體管，且可將約5伏特的相對低的形成電壓施加至位線或公共源線。即，可利用專用的相對低的電壓對根據(jù)實施例的電阻性RAM器件進行編程或擦除。因此，根據(jù)本文所述實施例的電阻性RAM器件無需包括高電壓晶體管的高壓電路。因此，可在不形成高壓區(qū)的情況下實現(xiàn)根據(jù)實施例的電阻性RAM器件的單元陣列區(qū)。此外，因為利用相對低的電壓操作根據(jù)實施例的電阻性RAM器件，因此可減小在字線WL1、WL2、WL3和WL4之間的間隔或距離。因此，也可降低根據(jù)實施例的三維電阻性RAM器件的高度。
[0191]圖8至15是示出根據(jù)本發(fā)明概念的實施例，制造圖3中所示的電阻性RAM器件的方法的截面圖。
[0192]參考圖8，在襯底I上交替或重復堆疊多個層間絕緣層11-17以及多個犧牲層21-26。在一些實施例中，層間絕緣層11-17可由氧化硅型材料或其他合適的絕緣性材料形成。犧牲層21-26可由相對于層間絕緣層11-17具有蝕刻選擇性的材料形成。例如，犧牲層21-26可由氮化硅層或其他適用于犧牲層的材料形成。
[0193]參考圖9，可以圖案化層間絕緣層11-17和犧牲層21-26以形成暴露襯底I的有源孔30。
[0194]參考圖10，有源層32和可變電阻性層34可順序并共形地形成在包括了有源孔30的襯底上。在各種實施例中，有源層32可由非摻雜多晶硅層或具有與襯底I相同導電類型的摻雜多晶硅層形成?？勺冸娮栊詫?4可由選自由鋯(Zr)、鉿(Hf)、鋁(Al)、鎳(Ni)、銅(Cu)、鑰(Mo)、鉭(Ta)、鈦(Ti)、鶴(W)和娃(Si)組成的組中的至少一種的氧化物材料形成。在其他實施例中，可變電阻性層34可包括另一合適的可變電阻性材料?？梢岳糜性磳?2和可變電阻性層34來部分地填充每個有源孔30。掩埋絕緣層36可形成在可變電阻性層34上以填充有源孔30。掩埋絕緣層36可由氧化硅型材料形成。
[0195]參考圖11，可平坦化掩埋絕緣層36、可變電阻性層34以及有源層32以暴露第七層間絕緣層17的頂面。因此，可在每個有源孔30中形成有源柱32、可變電阻性圖案34以及掩埋絕緣圖案36。
[0196]參考圖12，對有源孔30之間的層間絕緣層11-17以及犧牲層21-26圖案化以形成暴露襯底I的溝槽38。溝槽38可形成為在圖2中所示的第三方向L3上延伸。隨后可以將雜質(zhì)離子注入到通過溝槽38暴露的襯底I中，由此在襯底I中形成公共源線CSL。
[0197]參考圖13，可以選擇性移除犧牲層21-26以暴露層間絕緣層11_17的頂面和底面以及有源柱32的側(cè)壁。
[0198]參考圖14，柵絕緣層42可共形地形成在所得結(jié)構(gòu)上移除了犧牲層21-26的位置。柵絕緣層42可至少形成在有源柱32的側(cè)壁以及暴露的襯底I上。柵絕緣層42可由氧化硅層形成。在各種實施例中，可利用沉積工藝或熱氧化工藝形成柵絕緣層42。導電層44可形成在柵絕緣層42上以填充溝槽38和層間絕緣層11-17之間的空間。導電層44可形成為至少包括摻雜多晶硅層、金屬層、金屬氮化物層和金屬硅化物層中的一個。
[0199]參考圖15，可以選擇性移除在溝槽38中形成的導電層44和柵絕緣層42，以形成下選擇線LSL1-LSL3、字線WL1-WL4以及上選擇線USL1-USL3，且隔離絕緣圖案46可以形成在相應的空溝槽38中。因此，下選擇線LSL1-LSL3、字線WL1-WL4以及上選擇線USL1-USL3可以彼此分隔并隔離。
[0200]再次參考圖3，可以利用離子注入工藝在有源柱32的相應的上部中形成漏區(qū)D。導電層可形成在包括漏區(qū)D的襯底上，且可以圖案化導電層以形成在圖2中所示的第二方向L2上延伸的位線BL1-BL3。
[0201]根據(jù)上述實施例，可變電阻性層34形成為接觸有源柱32。因此，可更容易制造根據(jù)本實施例的電阻性RAM器件。
[0202]<第二實施例>
[0203]圖16是示出根據(jù)本發(fā)明概念的第二實施例的電阻性RAM器件的截面圖。
[0204]參考圖16，本實施例與圖3中所示的前一實施例的不同之處在于可變電阻性圖案34的形狀。即，根據(jù)本實施例的電阻性RAM器件可以包括僅覆蓋有源柱32的內(nèi)側(cè)壁而沒有覆蓋有源柱的底面的間隔體形狀可變電阻性圖案34。以此方式，所得的可變電阻性圖案34通常是柱形的，而不是圖15的實施例中所示的杯形。
[0205]通過形成如圖10中所示的有源層32和可變電阻性層34、通過各向異性蝕刻可變電阻性層34以形成間隔體形狀可變電阻性圖案34以及通過在相應的有源孔30中形成掩埋絕緣圖案36，可以制造根據(jù)本實施例的電阻性RAM器件。
[0206]<第三實施例>
[0207]圖17是示出根據(jù)本發(fā)明概念的第三實施例的電阻性RAM器件的截面圖。
[0208]參考圖17，根據(jù)本實施例的電阻性RAM器件可以包括有源柱32和柵絕緣層42。每個有源柱32都可以包括第一有源層32a和第二有源層32b，且柵絕緣層42可以包括第一柵絕緣層42a和第二柵絕緣層42b。第一柵絕緣層42a可以覆蓋有源孔30的側(cè)壁并可以具有間隔體形狀。此外，第一柵絕緣層42a可具有L形截面。第一柵絕緣層42a還可以覆蓋有源孔30中的層間絕緣層11-17的側(cè)壁。第二柵絕緣層42b可以在水平方向上延伸以在層間絕緣層11-17和線LSL1-LSL2、WL1-WL4以及USL1-USL3之間垂直定位。第一有源層32a可以具有側(cè)壁間隔體形狀并可以覆蓋第一柵絕緣層42a與第二柵絕緣層42b相對的內(nèi)側(cè)壁。第二有源層32b可以覆蓋第一有源層32a與第一柵絕緣層42a相對的內(nèi)側(cè)壁并可以延伸到通過有源孔30暴露的襯底I上。在一些實施例中，第一有源層32a和第二有源層32b可由相同材料層形成。第一柵絕緣層42a和第二柵絕緣層42b可由相同材料層形成。
[0209]本實施例的其他元件可以具有與第一實施例中所述相同或相似的構(gòu)造。[0210]圖18、19和20是示出根據(jù)本發(fā)明概念的制造如圖17中所示的電阻性RAM器件的方法的截面圖。
[0211]參考圖18，如圖9中所示，可以圖案化層間絕緣層11-17和犧牲層21-26以形成暴露襯底I的有源孔30。第一柵絕緣層42a和第一有源層32a可順序并共形地形成在包括有源孔30的襯底上。第一柵絕緣層42a可由氧化硅層形成。第一有源層32a可由摻雜多晶娃層或非摻雜多晶娃層形成。
[0212]參考圖19，可以各向異性蝕刻第一有源層32a和第一柵絕緣層42a以在每個有源孔30中形成間隔體形狀的第一有源層32a和間隔體形狀的第一柵絕緣層42a。第二有源層32b、可變電阻性層34以及掩埋絕緣層36可形成在包括了間隔體形狀的第一有源層32a和間隔體形狀的第一柵絕緣層42a的襯底上。在一些實施例中，可共形地形成第二有源層32b和可變電阻性層34，且掩埋絕緣層36可形成為填充有源孔30。
[0213]參考圖20，可以平坦化掩埋絕緣層36、可變電阻性層34以及第二有源層32b以暴露最上層間絕緣層(例如第七層間絕緣層17)的頂面，由此在每個有源孔30中形成杯形的第二有源層32b、杯形的可變電阻性層34以及掩埋絕緣圖案36。
[0214]隨后，如參考圖17所述，可以圖案化層間絕緣層11-17和犧牲層21-26以形成暴露襯底I的溝槽38，并可以移除犧牲層21-26。隨后，第二柵絕緣層42b可以共形地形成在移除了犧牲層21-26的襯底上。隨后，可以對包括了第二柵絕緣層42b的襯底應用與第一實施例中所述相同或相似的工藝。
[0215]〈第四實施例〉
[0216]圖21是示出根據(jù)本發(fā)明概念的第四實施例的電阻性RAM器件的截面圖。
[0217]參考圖21，根據(jù)本實施例的電阻性RAM器件可以包括在有源柱32和襯底I之間布置的有源焊盤9。在一些實施例中，有源焊盤9可由與有源柱32相同的材料的形成。在各種實施例中，有源焊盤9的寬度可以大于有源柱32的寬度。相鄰于有源焊盤9和有源柱32之間的界面的第二層間絕緣層12可以是包括第一子層間絕緣層12a和第二子層間絕緣層12b的雙層材料。有源焊盤9的頂面可以與第一子層間絕緣層12a的頂面共面。下選擇線LSL1-LSL3可布置為相鄰于有源焊盤9的側(cè)壁。每個可變電阻性層34的外側(cè)壁可以由字線WL1-WL4和上選擇線USL1-USL3中的一個圍繞。本實施例的其他元件可以具有與第一實施例中所述相同或相似的構(gòu)造。
[0218]圖22、23和24是示出制造圖21中所示的電阻性RAM器件的方法的截面圖。
[0219]參考圖22，可以在襯底I上順序形成第一層間絕緣層11、第一犧牲層21以及第一子層間絕緣層12a?？梢詧D案化第一子層間絕緣層12a、第一犧牲層21以及第一層間絕緣層11以形成暴露襯底I的下有源孔7。隨后可以在相應的下有源孔7中形成有源焊盤9?？赏ㄟ^在第一子層間絕緣層12a上沉積多晶硅層以填充下有源孔7且通過平坦化多晶硅層來形成有源焊盤9。在一些實施例中，多晶硅層或有源焊盤9可以經(jīng)歷熱退火處理以形成單晶硅層或單晶有源焊盤。
[0220]參考圖23，可以在包括了有源焊盤9的襯底上形成第二子層間絕緣層12b，且可以在第二子層間絕緣層12b上交替形成第二至第六犧牲層22-26以及第三至第七層間絕緣層13-17?？梢詧D案化第三至第七層間絕緣層13-17、第二至第六犧牲層22-26以及第二子層間絕緣層12b以形成暴露相應的有源焊盤9的有源孔30。在形成有源孔30的過程中，有源焊盤9可作為蝕刻停止層。
[0221]參考圖24，可以利用與第一實施例中所述相同的工藝在每個有源孔30中形成有源柱32、可變電阻性圖案34以及掩埋絕緣圖案36。隨后，可以對包括了有源柱32、可變電阻性圖案34以及掩埋絕緣圖案36的焊盤應用與第一實施例中所述相同或相似的工藝。
[0222]在根據(jù)本實施例制造的電阻性RAM器件中，有源焊盤9可以用于改善有源柱32和襯底I之間的電流(例如圖21的公共源線CSL)。本文中會更全面說明這種效果。
[0223]如圖18中所示，當通過蝕刻層間絕緣層11-17和犧牲層21_26形成有源孔30時，襯底I可能被過度蝕刻以完全打開深有源孔30。因此在有源孔30下方的襯底I可能凹陷。即，有源孔30的底面可能位于襯底I的初始頂面之下的位置。在這種情況下，如果第一柵絕緣層42a如第三實施例中所述形成在有源孔30中(參見圖17和18)，則有源孔30中的第一柵絕緣層42a的下部可能形成為從襯底I的初始頂面向下突出。第一柵絕緣層42a的這些突出物可能干擾在有源孔30中形成的有源柱32和襯底I中形成的公共源線CSL之間的電流。因此，在形成有源孔30和柵絕緣層42之前在襯底I上形成有源焊盤9的情況下，柵絕緣層不會干擾有源柱32和公共源線CSL之間的電流。
[0224]<第五實施例>
[0225]圖25是示出根據(jù)本發(fā)明概念的第五實施例的電阻性RAM器件的截面圖。
[0226]參考圖25，根據(jù)本實施例的電阻性RAM器件可以包括在有源柱32和襯底I之間布置的有源焊盤9，且有源焊盤9和有源柱32可布置在暴露襯底I的有源孔30中。在每個有源孔30中，有源焊盤9的側(cè)壁可以與有源柱32的外側(cè)壁垂直對齊。下選擇線LSL1-LSL3可以圍繞有源焊盤9的側(cè)壁。字線WL1-WL4和上選擇線USL1-USL3可以圍繞有源柱32的外側(cè)壁，且可變電阻性圖案34可以布置在相應的有源柱32中。本實施例的其他元件可以具有與第一實施例中所述或本文所述的一些其他實施例中相同或相似的構(gòu)造。
[0227]圖26是示出制造圖25中所示的電阻性RAM器件的方法的截面圖。
[0228]參考圖26，如圖9中所示，可以圖案化層間絕緣層11-17和犧牲層21_26以形成暴露襯底I的有源孔30?？梢岳眠x擇外延生長(SEG)工藝在暴露的襯底I上生長半導體外延層，由此在相應的有源孔30中形成有源焊盤9。隨后可以利用與第一實施例中所述相同或相似的方式在有源孔30中形成有源柱和可變電阻性圖案。后續(xù)工藝可以與第一實施例中所述工藝相同或相似。
[0229]<第六實施例>
[0230]圖27是示出根據(jù)本發(fā)明概念的第六實施例的電阻性RAM器件的截面圖。
[0231]參考圖27，根據(jù)本實施例的電阻性RAM器件可以包括在每個有源孔30中布置的有源柱32和可變電阻性圖案34?？勺冸娮栊詧D案34可布置在有源柱32中以便具有杯形，且可變電阻性圖案34也可具有杯形。此外，根據(jù)本實施例的電阻性RAM器件可以包括在有源柱32的基部和可變電阻性圖案34的底面之間布置的下掩埋絕緣圖案8?？勺冸娮栊詧D案34的底面可以位于下選擇線LSL1-LSL3和第一字線WLl之間的高度。下掩埋絕緣圖案8可由諸如氧化硅層、氮化硅層或氮氧化硅層或其他合適的絕緣材料層的絕緣材料形成。本實施例的其他元件可以具有與第一實施例中所述相同或相似的構(gòu)造。以此方式，在本實施例，下選擇晶體管不包括可變電阻性層圖案34。
[0232]圖28、29、30和31是示出制造圖27中所示的電阻性RAM器件的方法的截面圖。[0233]參考圖28，如圖9中所示，可以圖案化層間絕緣層11-17和犧牲層21_26以形成暴露襯底I的有源孔30。有源層32可共形地形成在包括了有源孔30的襯底上。下掩埋絕緣層8可以形成在有源層32上以填充有源孔30。
[0234]參考圖29，可以回蝕下掩埋絕緣圖案8以在有源孔30的相應的下部形成下掩埋絕緣層8。下掩埋絕緣圖案8可形成為使下掩埋絕緣圖案8的頂面位于下選擇線LSL1-LSL3和第一字線WLl之間的高度。因此，可暴露位于比下掩埋絕緣圖案8更高的高度的有源層32的部分。
[0235]參考圖30，可變電阻性層34可共形地形成在暴露的有源層32和下掩埋絕緣圖案8上，且掩埋絕緣層36可形成在可變電阻性層34上以填充有源孔30。
[0236]參考圖31，可以平坦化掩埋絕緣層36、可變電阻性層34和有源層32以暴露最上層間絕緣層17的頂面。隨后可以利用與第一實施例中所述相同或相似的方式執(zhí)行后續(xù)工藝。
[0237]<第七實施例>
[0238]圖32是示出根據(jù)本發(fā)明概念的第七實施例的電阻性RAM器件的截面圖。
[0239]參考圖32，根據(jù)本實施例的電阻性RAM器件可以包括垂直間隔并堆疊的第一下選擇線LSLl對以及垂直間隔并堆疊的第二下選擇線LSL2對。類似地，根據(jù)本實施例的電阻性RAM器件還可以包括垂直間隔并堆疊的第一上選擇線USLl對以及垂直間隔并堆疊的第二上選擇線USL2對。本實施例的其他元件可以具有與第一實施例中所述相同或相似的構(gòu)造。
[0240]<第八實施例>
[0241]圖33是示出根據(jù)本發(fā)明概念的第八實施例的電阻性RAM器件的截面圖。
[0242]本實施例類似于參考圖27說明的第六實施例。因此為了避免贅述，將主要說明本實施例和圖27中所示的第六實施例之間的不同。
[0243]參考圖33，可變電阻性圖案34和掩埋絕緣圖案36的頂面可以位于最上字線(例如第四字線WL4)和上選擇線USL1-USL3之間的高度。此外，在位線BL1-BL3和掩埋絕緣圖案36之間的有源孔30可由上掩埋絕緣圖案48填充。以此方式，在本實施例中，下選擇晶體管和上選擇晶體管不包括可變電阻性層圖案34。本實施例的其他元件可以具有與第六實施例中所述相同或相似的構(gòu)造。
[0244]圖34和35是示出制造圖33中所示的電阻性RAM器件的方法的截面圖。
[0245]參考圖34，可以回蝕圖30中所示的掩埋絕緣層36和可變電阻性層34并使其凹陷以在有源孔30中形成可變電阻性圖案34和掩埋絕緣圖案36?？勺冸娮栊詧D案34和掩埋絕緣圖案36可形成為使可變電阻性圖案34和掩埋絕緣圖案36的頂面可以位于最上字線(例如第四字線WL4)和上選擇線USL1-USL3之間的高度。有源層32可以在掩埋絕緣層36和可變電阻性層34被回蝕并凹陷時用作蝕刻停止層。因此，即使在掩埋絕緣層36和可變電阻性層34被回蝕并凹陷之后，最上層間絕緣層(例如第七層間絕緣層17)可以仍被有源層32覆蓋。
[0246]參考圖35，上掩埋絕緣層48可以沉積在有源層32上以填充掩埋絕緣圖案36上的有源孔30?？梢云教够涎诼窠^緣層48和有源層32以暴露最上層間絕緣層17的頂面并在相應的有源孔30中形成上掩埋絕緣圖案48。隨后可以利用與第一實施例中所述相同或相似的方式執(zhí)行后續(xù)工藝。
[0247]<第九實施例>
[0248]圖36是示出根據(jù)本發(fā)明概念的第九實施例的電阻性RAM器件的截面圖。
[0249]參考圖36，根據(jù)本實施例的電阻性RAM器件可以包括在有源柱32和襯底I之間布置的有源焊盤9，且有源焊盤9和有源柱32可布置在暴露襯底I的有源孔30中?？勺冸娮栊詧D案34可以覆蓋有源柱32的內(nèi)側(cè)壁并具有間隔體形狀?？勺冸娮栊詧D案34的頂面可以位于上選擇線USL1-USL3和最上字線WL4之間的高度，且可變電阻性圖案34的底面可以位于下選擇線LSL1-LSL3和最下字線WLl之間的高度。由可變電阻性圖案34圍繞的有源孔30可以被掩埋絕緣圖案36填充，且位線BL1-BL3和掩埋絕緣圖案36之間的有源孔30可以被上掩埋絕緣圖案48填充。本實施例的其他元件可以具有與第五和第八實施例中所述相同或相似的構(gòu)造。此外，可以利用與第五和第八實施例中所述相同或相似的方式形成本發(fā)明的其他元件。
[0250]<第十實施例>
[0251]圖37是示出根據(jù)本發(fā)明概念的第十實施例的電阻性RAM器件的截面圖。
[0252]參考圖37，根據(jù)本實施例的電阻性RAM器件可以包括在每個有源孔30中布置的可變電阻性圖案34和掩埋絕緣圖案36，且每個有源孔30中的可變電阻性圖案34和掩埋絕緣圖案36可以由字線WL1-WL4以及下選擇線LSL1-LSL3中的一個圍繞。即，可變電阻性圖案34和掩埋絕緣圖案36的頂面可以位于上選擇線USL1-USL3和最上字線(例如第四字線WL4)之間的高度。掩埋絕緣圖案36和可變電阻性圖案34上的有源孔30可以由上掩埋絕緣圖案48填充。本實施例的其他元件可以具有與第一實施例中所述相同或相似的構(gòu)造。以此方式，在本實施例中，上選擇晶體管不包括可變電阻性層圖案34。此外，可以利用與第一實施例中所述相同或相似的方式形成本實施例的其他元件。
[0253]<第H^一實施例>
[0254]圖38是示出根據(jù)本發(fā)明概念，根據(jù)第十一實施例的電阻性RAM器件的截面圖。圖39是示出對根據(jù)第十一實施例的電阻性RAM器件進行編程時，圖38的部分“P2”的放大圖，且圖40是示出對根據(jù)第十一實施例的電阻性RAM器件進行擦除時，圖38的部分“P2”的放大圖。
[0255]參考圖38，根據(jù)本實施例的電阻性RAM器件可以包括覆蓋有源孔30的相應的側(cè)壁的間隔體形狀的可變電阻性圖案34，以及覆蓋可變電阻性圖案34的相應的內(nèi)側(cè)壁的杯形有源柱32。此外，柵絕緣層42可以覆蓋每個可變電阻性圖案34的部分外側(cè)壁。即，可變電阻性圖案34可以布置在柵絕緣層42和有源柱32之間。在本實施例中，可變電阻性圖案34的每個側(cè)壁可非常薄，例如具有約20納米以下的厚度。如果可變電阻性圖案34如上所述具有薄側(cè)壁，則在電阻性RAM器件的操作過程中可將電場有效和/或高效地施加到相鄰于可變電阻性圖案34的有源柱32。本實施例的其他元件可具有與第一實施例中所述相同或相似的構(gòu)造。
[0256]可以與第一實施例中所述類似的方式對圖38中所示的電阻性RAM器件進行編程、擦除和讀取。當對根據(jù)本實施例的電阻性RAM器件進行編程時，如圖39中所示，導電細絲PM可以形成在可變電阻性圖案34中。此外，當對根據(jù)本實施例的電阻性RAM器件進行擦除時，如圖40中所示，可以移除形成在可變電阻性圖案34中的導電細絲PM。當選擇圖39中所示的已編程存儲器單元以讀出其中存儲的數(shù)據(jù)時，即使所選存儲器單元的單元晶體管截止，單元電流也可以流過導電細絲PM，如圖39的箭頭“CF”所示。
[0257]為了制造圖38中所示的電阻性RAM器件，以與例如結(jié)合圖9的實施例在本文中所述的相同的方式形成有源孔30，且可變電阻性圖案34可形成在有源孔30的側(cè)壁上。在它們不覆蓋孔的底部的意義上，可變電阻性圖案34可形成為具有間隔體形狀。因此，位于有源孔30下方的襯底I的部分可在形成可變電阻性圖案34之后暴露。隨后可以在相應的有源孔30中形成具有杯形的有源柱32并由可變電阻性圖案34圍繞?？梢岳门c第一實施例中所述相同或相似的方式形成本實施例的其他元件。
[0258]圖41、42、43、44和45是示出根據(jù)第十一實施例的其他變型實施例的電阻性RAM器件的截面圖。
[0259]參考圖41，根據(jù)本變型實施例的電阻性RAM器件可以包括在有源柱32和襯底I之間布置的有源焊盤9，且有源焊盤9和有源柱32可以布置在暴露襯底I的有源孔30中?？勺冸娮栊詧D案34可以布置在有源柱32和有源孔30的側(cè)壁之間?？勺冸娮栊詧D案34可延伸以覆蓋圍繞字線WL1-WL4的柵絕緣層42?？勺冸娮栊詧D案34的頂面可以位于最上字線(例如第四字線WL4)和上選擇線USL1-USL3之間的高度，且可變電阻性圖案34的底面可以位于最下字線(例如第一字線WLl)和下選擇線LSL1-LSL3之間的高度。本變型實施例的其他元件可具有與圖38中所示相同或相似的構(gòu)造。
[0260]參考圖42，根據(jù)本變型實施例的電阻性RAM器件可以類似于圖41中所示的電阻性RAM器件。但是根據(jù)本實施例的電阻性RAM器件可以不包括圖41中所示的電阻性RAM器件的有源焊盤9。因此，有源柱32可以在垂直方向上延伸以接觸襯底I。本變型實施例的其他元件可以具有與圖41中所示相同或相似的構(gòu)造。
[0261]參考圖43，根據(jù)本變型實施例的電阻性RAM器件可以類似于圖42中所示的電阻性RAM器件。但是，本變型實施例的可變電阻性圖案34可向上延伸進入上選擇線USL1-USL3與有源柱32之間的界面。本變型實施例的其他元件可以具有與圖42中所示相同或相似的構(gòu)造。
[0262]參考圖44，根據(jù)本變型實施例的電阻性RAM器件可以類似于圖43中所示的電阻性RAM器件。但是，根據(jù)本變型實施例的電阻性RAM器件可以包括在可變電阻性圖案34和襯底I之間布置的有源焊盤9。本變型實施例的其他元件可以具有與圖43中所示相同或相似的構(gòu)造。
[0263]參考圖45，根據(jù)本變型實施例的電阻性RAM器件可以類似于圖38中所示的電阻性RAM器件。但是，本變型實施例的可變電阻性圖案34可以不延伸為覆蓋上選擇線USL1-USL3的側(cè)壁。即，可變電阻性圖案34的頂面可以位于最上字線(例如第四字線WL4)和上選擇線USL1-USL3之間的高度。本變型實施例的其他元件可以具有與圖38中所示相同或相似的構(gòu)造。
[0264]圖41、42、43、44和45中所不的電阻性RAM器件可以與第一至第十一實施例中所述相同或相似的方式制造。
[0265]圖46是示出包括了根據(jù)一些實施例的電阻性RAM器件的存儲器系統(tǒng)的示例的示意性框圖。
[0266]參考圖46，存儲器系統(tǒng)1100可應用于個人數(shù)字助理(PDA)、便攜計算機、網(wǎng)絡(luò)平板電腦、無線電話、移動電話、數(shù)字音樂播放器或存儲卡中。存儲器系統(tǒng)1100還可以應用于通過無線接收或傳輸信息數(shù)據(jù)的其他電子產(chǎn)品中。
[0267]存儲器系統(tǒng)1100可以包括控制器1110、輸入/輸出(I/O)單元1120、存儲器器件1130、接口單元1140以及數(shù)據(jù)總線1150。控制器1110、1/0單元1120、存儲器器件1130以及接口單元1140中的至少兩個可以通過數(shù)據(jù)總線1150彼此通信。S卩，數(shù)據(jù)總線1150可以對應于電信號傳輸?shù)穆窂健?br> [0268]控制器1110可以包括微處理器、數(shù)字信號處理器(DSP)、微控制器等中的至少一個。存儲器器件1130可以存儲由控制器1110執(zhí)行的命令。I/O單元1120可以從外部裝置接收數(shù)據(jù)或信號，或可以將數(shù)據(jù)或信號傳輸給外部裝置。I/O單元1120可以包括小鍵盤、鍵盤或顯示單元。
[0269]存儲器器件1130可以包括至少一個根據(jù)上述示例性實施例的電阻性RAM器件。存儲器器件1130還可以包括不同于上述實施例中說明的電阻性RAM器件的另一類型的半導體存儲器器件。例如，存儲器器件1130還可以包括另一類型的非易失性存儲器器件或易失性存儲器器件。
[0270]接口單元1140可以將電數(shù)據(jù)傳輸至通信網(wǎng)絡(luò)或可以從通信網(wǎng)絡(luò)接收電數(shù)據(jù)。
[0271]圖47是示出包括了根據(jù)實施例的電阻性RAM器件的存儲卡的示例的示意性框圖。
[0272]參考圖47，存儲卡1200可以包括具有至少一個根據(jù)上述示例性實施例的電阻性RAM器件的存儲器器件1210。存儲卡1200可用作存儲大容量數(shù)據(jù)的數(shù)據(jù)存儲介質(zhì)。存儲卡1200還可以包括控制主機和存儲器器件1210之間的數(shù)據(jù)通信的存儲器控制器1220。
[0273]存儲器控制器1220可以包括靜態(tài)隨機存取存儲器(SRAM)器件1221、中央處理單元(CPU) 1222、主機接口單元1223、錯誤檢查和糾正(ECC)塊1224以及存儲器接口單元1225。SRAM器件1221可以用作CPU1222的操作存儲器。主機接口單元1223可被配置為包括存儲卡1200和主機之間的數(shù)據(jù)通信協(xié)議。ECC塊1224可以檢測并糾正從存儲器器件1210讀出的數(shù)據(jù)的錯誤。存儲器接口單元1225可以將存儲器控制器1220連接至存儲器器件1210。中央處理單元(CPU) 1222可以控制用于存儲器控制器1220的數(shù)據(jù)通信的總體操作。即使未在附圖中示出，存儲卡1200還可以包括存儲與主機交互的代碼數(shù)據(jù)的只讀存儲器(ROM)器件。
[0274]圖48是示出包括了根據(jù)實施例的電阻性RAM器件的信息處理系統(tǒng)的示例的框圖。
[0275]參考圖48，信息處理系統(tǒng)1300可以是移動系統(tǒng)、臺式計算機等。信息處理系統(tǒng)1300可以包括具有至少一個根據(jù)上述示例性實施例的電阻性RAM器件的存儲器單元1310。信息處理系統(tǒng)1300還可以包括調(diào)制解調(diào)器(M0DEM)1320、中央處理單元(CPU)1330、隨機存取存儲器(RAM)器件1340以及用戶接口單元1350。存儲器單元1310、M0DEM1320、CPU1330、RAM器件1340以及用戶接口單元1350中的至少兩個可以通過數(shù)據(jù)總線1360彼此通信。存儲器單元1310可以具有與圖47中所示的存儲卡1200基本上相同的構(gòu)造。即，存儲器單元1310可以包括存儲器器件1311以及控制存儲器器件1311的整體操作的存儲控制器1312。
[0276]存儲器單元1310可以存儲由CPU1330處理的數(shù)據(jù)或從外部系統(tǒng)傳輸?shù)臄?shù)據(jù)。存儲器單元1310可被配置為包括固態(tài)盤(SSD)。在這種情況下，組成信息處理系統(tǒng)1300的存儲器單元1310可以穩(wěn)定并可靠地存儲大容量數(shù)據(jù)。如果存儲器單元1310的可靠性提高，則信息處理系統(tǒng)1300可節(jié)省檢查和糾正數(shù)據(jù)所需要的資源。因此，信息處理系統(tǒng)1300可提供快速數(shù)據(jù)通信。即使附圖中未示出，信息處理系統(tǒng)1300還可以包括相機圖像處理器、應用芯片組和/或輸入/輸出單元。
[0277]可利用各種封裝技術(shù)密封根據(jù)上述示例性實施例的三維電阻性RAM器件。例如，可利用封裝上封裝(PoP)技術(shù)、球柵陣列(BGA)技術(shù)、芯片級封裝(CSP)技術(shù)、帶引線的塑料芯片載體(PLCC)技術(shù)、塑料雙列直插封裝(PDIP)技術(shù)、華夫盤包裝管芯技術(shù)、晶圓形式管芯技術(shù)、板上芯片(COB)技術(shù)、陶瓷雙列直插封裝(CERDIP)技術(shù)、塑料四方扁平封裝(PQFP)技術(shù)、薄四方扁平封裝(TQFP)技術(shù)、小外形封裝(SOIC)技術(shù)、窄間距小外形封裝(SSOP)技術(shù)、薄小外形封裝(TSOP)技術(shù)、系統(tǒng)級封裝(SIP)技術(shù)、多芯片封裝(MCP)技術(shù)、晶圓級制造封裝(WFP)技術(shù)以及晶圓級加工堆疊封裝(WSP)技術(shù)密封根據(jù)上述示例性實施例的電阻性RAM器件。
[0278]根據(jù)上述實施例，選擇晶體管可串聯(lián)電連接到包括了可變電阻性圖案的存儲器單元。因此，如果選擇晶體管截止，則可最小化流過單元晶體管的不期望的單元泄漏電流。
[0279]此外，替代電荷捕獲層的過渡金屬氧化物層可用作用于數(shù)據(jù)存儲元件的可變電阻性層。因此，與采用電荷捕獲層作為數(shù)據(jù)存儲元件的非易失性存儲器器件相比，可降低編程電壓、擦除電壓以及讀取電壓。
[0280]而且，多個虛位線可以并聯(lián)電連接到公共源線，且η個位線可以布置在虛位線之間的每個串塊中。在這種設(shè)計構(gòu)造中，在編程模式或擦除模式過程中，可同時將編程電壓或擦除電壓施加至在一個串塊中布置的η個位線中的m個位線(數(shù)目“m”小于數(shù)目“η”)。因此，可降低編程錯誤或擦除錯誤發(fā)生的概率，這是因為即使在執(zhí)行編程操作或擦除操作時，公共源線也保持穩(wěn)定的電壓電平。
[0281]此外，可變電阻性層可形成為接觸用作單元晶體管的溝道層的有源柱。因此，可以更容易地制造包括可變電阻性層的電阻性RAM器件。
[0282]雖然已經(jīng)參考示例性實施例說明了發(fā)明概念，但是對于本領(lǐng)域技術(shù)人員顯而易見的是在不脫離發(fā)明概念的精神和范圍的情況下可進行各種改變和改進。因此，應當理解上述實施例不是限制性的而是說明性的。因此，發(fā)明概念的范圍由隨附權(quán)利要求及其等價物的最廣義可允許解釋確定，且不應由上文束縛或限定。
【權(quán)利要求】
1.一種半導體器件，包括: 在水平方向上延伸的襯底； 在所述襯底上在相對于所述襯底的水平延伸方向的垂直方向上延伸的有源柱； 在所述襯底上的可變電阻性圖案，該可變電阻性圖案沿著所述有源柱在所述垂直方向上延伸，所述可變電阻性圖案的電阻響應于其氧化或還原而改變；以及位于所述有源柱的側(cè)壁處的柵極。
2.根據(jù)權(quán)利要求1所述的半導體器件，其中所述有源柱是包括側(cè)壁和基底的杯形結(jié)構(gòu)。
3.根據(jù)權(quán)利要求2所述的半導體器件，其中所述可變電阻性圖案是包括側(cè)壁和基底的杯形結(jié)構(gòu)。
4.根據(jù)權(quán)利要求3所述的半導體器件，其中所述可變電阻性圖案位于所述有源柱的所述側(cè)壁的內(nèi)部區(qū)域處并位于所述有源柱的所述基底上。
5.根據(jù)權(quán)利要求2所述的半導體器件，其中所述可變電阻性圖案是中空結(jié)構(gòu)，所述中空結(jié)構(gòu)包括位于所述有源柱的所述側(cè)壁的內(nèi)部區(qū)域處的側(cè)壁。
6.根據(jù)權(quán)利要求1所述的半導體器件，其中所述有源柱是包括側(cè)壁和基底的杯形結(jié)構(gòu)，且其中所述有源柱的所述側(cè)壁包括第一和第二有源層。
7.根據(jù)權(quán)利要求1所述的半導體器件，還包括在所述有源柱和所述襯底之間的單晶材料的焊盤。
8.根據(jù)權(quán)利要求7所述的半導體器件，其中所述單晶材料的焊盤具有與所述有源柱的外側(cè)壁對齊的外側(cè)壁。
9.根據(jù)權(quán)利要求1所述的半導體器件，其中所述有源柱的底部接觸所述襯底，且其中所述電阻性圖案的底部在所述垂直方向上與所述有源柱的底部間隔開。
10.根據(jù)權(quán)利要求1所述的半導體器件，其中所述電阻性圖案在所述水平方向上具有小于20nm的厚度。
11.根據(jù)權(quán)利要求1所述的半導體器件，其中所述可變電阻性圖案是具有側(cè)壁的中空結(jié)構(gòu)，且其中所述有源柱位于所述可變電阻性圖案的所述側(cè)壁的內(nèi)部區(qū)域處。
12.根據(jù)權(quán)利要求1所述的半導體器件，還包括: 在所述襯底上的多個層間介電層； 多個柵極圖案，每個柵極圖案都位于鄰近的下層間介電層和鄰近的上層間介電層之間； 其中所述有源柱和所述可變電阻性圖案在所述垂直方向上延伸穿過所述多個層間介電層和所述多個柵極圖案； 其中: 所述多個柵極圖案的最上柵極圖案包括上選擇晶體管的上選擇柵極； 所述多個柵極圖案的最下柵極圖案包括下選擇晶體管的下選擇柵極；并且在所述上選擇柵極和所述下選擇柵極之間的所述多個柵極圖案的剩余柵極圖案包括所述半導體器件的單元串的存儲器單元晶體管的控制柵極；并且其中所述半導體器件包括半導體存儲器器件。
13.根據(jù)權(quán)利要求12所述的半導體器件，其中:連接在所述半導體器件的第一水平方向上排列的共享所述半導體存儲器器件的同一層的存儲器單元晶體管的控制柵極，以提供所述半導體存儲器器件的字線； 所述半導體器件的單元串的存儲器單元晶體管通過垂直溝道串聯(lián)耦合在一起；并且連接在所述半導體器件的第二水平方向上排列的垂直溝道的上部，以提供所述半導體存儲器器件的位線。
14. 根據(jù)權(quán)利要求12所述的半導體器件，其中: 所述最上柵極圖案包括第一和第二最上柵極圖案，所述第一和第二最上柵極圖案用于所述半導體存儲器器件的第一和第二上選擇晶體管的第一和第二上選擇柵極；并且 所述最下柵極圖案包括第一和第二最下柵極圖案，所述第一和第二最下柵極圖案用于所述半導體存儲器器件的第一和第二下選擇晶體管的第一和第二下選擇柵極。
15.根據(jù)權(quán)利要求12所述的半導體器件，其中: 所述有源柱在所述水平方向上相鄰于所述上選擇晶體管的所述上選擇柵極、所述下選擇晶體管的所述下選擇柵極以及所述存儲器單元晶體管的所述控制柵極；并且 所述可變電阻性圖案在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極，且在所述水平方向上不相鄰于所述上選擇晶體管的所述上選擇柵極和所述下選擇晶體管的所述下選擇柵極。
16.根據(jù)權(quán)利要求15所述的半導體器件，還包括位于所述有源柱和所述襯底之間的單晶材料的焊盤。
17.根據(jù)權(quán)利要求12所述的半導體器件，其中: 所述有源柱在所述水平方向上相鄰于所述上選擇晶體管的所述上選擇柵極、所述下選擇晶體管的所述下選擇柵極以及所述存儲器單元晶體管的所述控制柵極；并且 所述可變電阻性圖案在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述下選擇晶體管的所述下選擇柵極，且在所述水平方向上不相鄰于所述上選擇晶體管的所述上選擇柵極。
18.根據(jù)權(quán)利要求12所述的半導體器件，其中所述可變電阻性圖案是具有側(cè)壁的中空結(jié)構(gòu)，且其中所述有源柱位于所述可變電阻性圖案的所述側(cè)壁的內(nèi)部區(qū)域處。
19.根據(jù)權(quán)利要求18所述的半導體器件，還包括在所述有源柱和所述襯底之間的單晶材料的焊盤，其中: 所述單晶材料的焊盤在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極； 所述有源柱在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極；并且 所述可變電阻性圖案在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極，且在所述水平方向上不相鄰于所述下選擇晶體管的所述下選擇柵極和所述上選擇晶體管的所述上選擇柵極。
20.根據(jù)權(quán)利要求18所述的半導體器件，還包括在所述有源柱和所述襯底之間的單晶材料的焊盤，其中: 所述單晶材料的焊盤在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極；所述有源柱在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極；并且 所述可變電阻性圖案在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極，且在所述水平方向上不相鄰于所述下選擇晶體管的所述下選擇柵極。
21.根據(jù)權(quán)利要求18所述的半導體器件，其中: 所述有源柱在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極、所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極；并且 所述可變電阻性圖案在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極，且在所述水平方向上不相鄰于所述下選擇晶體管的所述下選擇柵極和所述上選擇晶體管的所述上選擇柵極。
22.根據(jù)權(quán)利要求18所述的半導體器件，其中: 所述有源柱在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極、所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極；并且 所述可變電阻性圖案在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極，且在所述水平方向上不相鄰于所述下選擇晶體管的所述下選擇柵極。
23.根據(jù)權(quán)利要求18所述的半導體器件，其中: 所述有源柱在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極、所述存儲器單元晶體管的所述控制柵極以及所述上`選擇晶體管的所述上選擇柵極；并且 所述可變電阻性圖案在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極以及所述存儲器單元晶體管的所述控制柵極，且在所述水平方向不相鄰于所述上選擇晶體管的所述上選擇柵極。
24.一種半導體器件，包括: 在水平方向上延伸的半導體材料的襯底； 在所述襯底上的多個層間介電層； 多個柵極圖案，每個柵極圖案都在鄰近的下層間介電層和鄰近的上層間介電層之間；在所述襯底上并在垂直方向上延伸穿過所述多個層間介電層和所述多個柵極圖案的半導體材料的垂直溝道；以及 沿所述半導體材料的垂直溝道的可變電阻性材料的垂直溝道；其中所述可變電阻性材料的垂直溝道具有響應于其氧化和還原的可變電阻。
25.根據(jù)權(quán)利要求24所述的半導體器件，其中在所述垂直溝道中的電流是雙向的，在所述半導體器件的編程操作過程中的電流的第一方向，以及在所述半導體器件的擦除操作過程中相反于所述第一方向的電流的第二方向。
26.根據(jù)權(quán)利要求24所述的半導體器件，其中: 所述多個柵極圖案的最上柵極圖案包括上選擇晶體管的上選擇柵極； 所述多個柵極圖案的最下柵極圖案包括下選擇晶體管的下選擇柵極； 在所述上選擇柵極和所述下選擇柵極之間的所述多個柵極圖案的剩余柵極圖案包括所述半導體器件的單元串的存儲器單元晶體管的控制柵極；連接在所述半導體器件的第一水平方向上排列的共享所述半導體存儲器器件的同一層的存儲器單元晶體管的控制柵極，以提供所述半導體器件的字線； 所述半導體器件的單元串的存儲器單元晶體管通過所述垂直溝道串聯(lián)耦合在一起； 連接在所述半導體器件的第二水平方向上排列的半導體材料的垂直溝道的上部，以提供所述半導體器件的位線；并且 所述半導體器件包括半導體存儲器器件。
27.根據(jù)權(quán)利要求26所述的半導體器件，其中在所述襯底和所述半導體材料的垂直溝道的上部之間沿所述半導體材料的垂直溝道存在電流通路，且其中所述下選擇晶體管和所述上選擇晶體管控制所述電流通路的操作。
28.根據(jù)權(quán)利要求24所述的半導體器件，其中所述半導體材料的垂直溝道具有內(nèi)側(cè)壁和外側(cè)壁。
29.根據(jù)權(quán)利要求28所述的半導體器件，其中所述可變電阻性材料的垂直溝道位于所述半導體材料的垂直溝道的所述內(nèi)側(cè)壁處。
30.根據(jù)權(quán)利要求28所述的半導體器件，其中所述可變電阻性材料的垂直溝道位于所述半導體材料的垂直溝道的所述外側(cè)壁處。
31.根據(jù)權(quán)利要求24所述的半導體器件，其中所述半導體材料的垂直溝道是包括側(cè)壁和基底的杯形結(jié)構(gòu)。
32.根據(jù)權(quán)利要求31所述的半導體器件，其中所述可變電阻性材料的垂直溝道是包括側(cè)壁和基底的杯形結(jié)構(gòu)。
33.根據(jù)權(quán)利要求32所述的半導體器件，其中所述可變電阻性材料的垂直溝道位于所述半導體材料的垂直溝道的所述側(cè)壁的內(nèi)部區(qū)域處和所述半導體材料的垂直溝道的所述基底上。
34.根據(jù)權(quán)利要求31所述的半導體器件，其中所述可變電阻性材料的垂直溝道是中空結(jié)構(gòu)，所述中空結(jié)構(gòu)包括位于所述半導體材料的垂直溝道的側(cè)壁的內(nèi)部區(qū)域處的側(cè)壁。
35.根據(jù)權(quán)利要求24所述的半導體器件，其中所述半導體材料的垂直溝道是包括側(cè)壁和基底的杯形結(jié)構(gòu)，且其中所述半導體材料的垂直溝道的所述側(cè)壁包括第一和第二有源層。
36.根據(jù)權(quán)利要求24所述的半導體器件，還包括在所述半導體材料的垂直溝道和所述襯底之間的單晶材料的焊盤。
37.根據(jù)權(quán)利要求36所述的半導體器件，其中所述單晶材料的焊盤具有與所述半導體材料的垂直溝道的外側(cè)壁對齊的外側(cè)壁。
38.根據(jù)權(quán)利要求24所述的半導體器件，其中所述半導體材料的垂直溝道的底部接觸所述襯底，且其中所述可變電阻性材料的垂直溝道的底部在所述垂直方向上與所述半導體材料的垂直溝道的所述底部間隔開。
39.根據(jù)權(quán)利要求24所述的半導體器件，其中所述可變電阻性材料的垂直溝道在所述水平方向上具有小于20nm的厚度。
40.根據(jù)權(quán)利要求39所述的半導體器件，其中所述可變電阻性材料的垂直溝道是具有側(cè)壁的中空結(jié)構(gòu)，且其中所述半導體材料的垂直溝道位于所述可變電阻性材料的垂直溝道的所述側(cè)壁的內(nèi)部區(qū)域處。
41.根據(jù)權(quán)利要求24所述的半導體器件，其中: 所述多個柵極圖案的最上柵極圖案包括上選擇晶體管的上選擇柵極； 所述多個柵極圖案的最下柵極圖案包括下選擇晶體管的下選擇柵極；并且 在所述上選擇柵極和所述下選擇柵極之間的所述多個柵極圖案的剩余柵極圖案包括所述半導體器件的單元串的存儲器單元晶體管的控制柵極；并且 其中所述半導體器件包括半導體存儲器器件。
42.根據(jù)權(quán)利要求41所述的半導體器件，其中: 連接在所述半導體器件的第一水平方向上排列的共享所述半導體存儲器器件的同一層的存儲器單元晶體管的控制柵極，以提供所述半導體存儲器器件的字線； 所述半導體器件的單元串的存儲器單元晶體管通過所述垂直溝道串聯(lián)耦合在一起；并且 連接在所述半導體器件的第二水平方向上排列的半導體材料的垂直溝道的上部，以提供所述半導體存儲器器件的位線。
43.根據(jù)權(quán)利要求41所述的半導體器件，其中: 所述最上柵極圖案包括第一和第二最上柵極圖案，所述第一和第二最上柵極圖案用于所述半導體存儲器器件的第一和第二上選擇晶體管的第一和第二上選擇柵極；并且 所述最下柵極圖案包括第一和第二最下柵極圖案，所述第一和第二最下柵極圖案用于所述半導體存儲器器件的第一和第二下選擇晶體管的第一和第二下選擇柵極。
44.根據(jù)權(quán)利要求41所述的半導體器件，其中: 所述半導體材料的垂直溝道在所述水平方向上相鄰于所述上選擇晶體管的所述上選擇柵極、所述下選擇晶體管的所述下選擇柵極以及所述存儲器單元晶體管的所述控制柵極；并且 所述可變電阻性材料的垂直溝道在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極，且在所述水平方向上不相鄰于所述上選擇晶體管的所述上選擇柵極和所述下選擇晶體管的所述下選擇柵極。
45.根據(jù)權(quán)利要求44所述的半導體器件，還包括在所述半導體材料的垂直溝道和所述襯底之間的單晶材料的焊盤。
46.根據(jù)權(quán)利要求41所述的半導體器件，其中: 所述半導體材料的垂直溝道在所述水平方向上相鄰于所述上選擇晶體管的所述上選擇柵極、所述下選擇晶體管的所述下選擇柵極以及所述存儲器單元晶體管的所述控制柵極；并且 所述可變電阻性材料的垂直溝道在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述下選擇晶體管的所述下選擇柵極，且在所述水平方向上不相鄰于所述上選擇晶體管的所述上選擇柵極。
47.根據(jù)權(quán)利要求41所述的半導體器件，其中所述可變電阻性材料的垂直溝道是具有側(cè)壁的中空結(jié)構(gòu)，且其中所述半導體材料的垂直溝道位于所述可變電阻性材料的垂直溝道的所述側(cè)壁的內(nèi)部區(qū)域處。
48.根據(jù)權(quán)利要求47所述的半導體器件，還包括在所述半導體材料的垂直溝道和所述襯底之間的單晶材料的焊盤，其中: 所述單晶材料的焊盤在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極； 所述半導體材料的垂直溝道在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極；并且 所述可變電阻性材料的垂直溝道在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極，且在所述水平方向上不相鄰于所述下選擇晶體管的所述下選擇柵極和所述上選擇晶體管的所述上選擇柵極。
49.根據(jù)權(quán)利要求47所述的半導體器件，還包括在所述半導體材料的垂直溝道和所述襯底之間的單晶材料的焊盤， 其中 : 所述單晶材料的焊盤在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極； 所述半導體材料的垂直溝道在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極；并且 所述可變電阻性材料的垂直溝道在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極，且在所述水平方向上不相鄰于所述下選擇晶體管的所述下選擇柵極。
50.根據(jù)權(quán)利要求47所述的半導體器件，其中: 所述半導體材料的垂直溝道在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極、所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極；并且 所述可變電阻性材料的垂直溝道在所述水平方向上相鄰于所述存儲器單元晶體管的控制柵極，且在所述水平方向上不相鄰于所述下選擇晶體管的所述下選擇柵極和所述上選擇晶體管的所述上選擇柵極。
51.根據(jù)權(quán)利要求47所述的半導體器件，其中: 所述半導體材料的垂直溝道在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極、所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極；并且 所述可變電阻性材料的垂直溝道在所述水平方向上相鄰于所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極，且在所述水平方向不相鄰于所述下選擇晶體管的所述下選擇柵極。
52.根據(jù)權(quán)利要求47所述的半導體器件，其中: 所述半導體材料的垂直溝道在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極、所述存儲器單元晶體管的所述控制柵極以及所述上選擇晶體管的所述上選擇柵極；并且 所述可變電阻性材料的垂直溝道在所述水平方向上相鄰于所述下選擇晶體管的所述下選擇柵極以及所述存儲器單元晶體管的所述控制柵極，且在所述水平方向上不相鄰于所述上選擇晶體管的所述上選擇柵極。
53.一種形成半導體器件的方法，包括: 在水平方向延伸的襯底上提供在垂直方向上交替的層間介電層和犧牲層的堆疊； 在所述層間介電層和所述犧牲層中形成開口； 在所述開口中形成半導體材料的垂直溝道，所述半導體材料的垂直溝道在所述垂直方向上延伸； 在所述開口中形成可變電阻性材料的垂直溝道，所述可變電阻性材料的垂直溝道在所述垂直方向上延伸，所述可變電阻性材料的垂直溝道具有響應于其氧化或還原而可變的電阻；以及 以導電圖案替代所述犧牲層。
54.根據(jù)權(quán)利要求53所述的方法，其中在所述開口中形成所述半導體材料的垂直溝道包括形成所述半導體材料的垂直溝道以具有位于所述開口的側(cè)壁處的側(cè)壁。
55.根據(jù)權(quán)利要求54所述的方法，其中在所述開口中形成所述可變電阻性材料的垂直溝道包括在所述半導體材料的垂直溝道的所述側(cè)壁的內(nèi)部區(qū)域處形成所述可變電阻性材料的垂直溝道。
56.根據(jù)權(quán)利要求53所述的方法，其中在所述開口中形成所述可變電阻性材料的垂直溝道包括形成所述可變電阻性材料的垂直溝道以具有位于所述開口的側(cè)壁處的側(cè)壁。
57.根據(jù)權(quán)利要求56所述的方法，其中在所述開口中形成所述半導體材料的垂直溝道包括在所述可變電阻性材料的垂直溝道的側(cè)壁的內(nèi)部區(qū)域處形成所述半導體材料的垂直溝道。
58.根據(jù)權(quán)利要求56`所述的方法，其中所述半導體材料的垂直溝道在所述水平方向上具有小于20nm的厚度。
59.根據(jù)權(quán)利要求53所述的方法，其中在所述開口中形成所述半導體材料的垂直溝道包括在所述開口中形成接觸所述襯底的所述半導體材料的垂直溝道。
60.根據(jù)權(quán)利要求53所述的方法，還包括，在所述開口中形成所述半導體材料的垂直溝道之前，在所述開口中在所述襯底上形成單晶材料的焊盤，并且在所述開口中在所述焊盤上形成所述半導體材料的垂直溝道。
61.一種控制半導體存儲器器件的方法，所述半導體存儲器器件包括: 在水平方向上延伸的半導體材料的襯底； 在所述襯底上的多個層間介電層； 多個柵極圖案，每個柵極圖案都在鄰近的下層間介電層和鄰近的上層間介電層之間；在所述襯底上并在垂直方向上延伸穿過所述多個層間介電層和所述多個柵極圖案的半導體材料的垂直溝道，所述垂直溝道具有外側(cè)壁和內(nèi)側(cè)壁；以及 位于所述半導體材料的垂直溝道的所述內(nèi)側(cè)壁處的可變電阻性材料的垂直溝道； 所述方法包括: 對所述多個存儲器單元中選定的一個進行選擇性編程；以及 對所述多個存儲器單元中已編程的選定的一個進行選擇性擦除； 其中對所述多個存儲器單元中選定的一個進行選擇性編程包括通過響應于所述可變電阻性材料的氧化和還原中的一種而改變所述可變電阻性材料的垂直溝道的電阻來進行編程，并且其中對所述多個存儲器單元中選定的一個進行選擇性擦除包括通過響應于所述可變電阻性材料的氧化和還原中的另一種而改變所述可變電阻性材料的垂直溝道的電阻來進行擦除。
62.根據(jù)權(quán)利要求61所述的方法，其中所述半導體材料的垂直溝道中的電流是雙向的，在半導體器件的選擇性編程過程中的電流的第一方向，以及在所述半導體器件的選擇性擦除過程中的相反于所述第一方向的電流的第二方向。
63.根據(jù)權(quán)利要求62所述的方法，其中: 所述多個柵極圖案的最上柵極圖案包括上選擇晶體管的上選擇柵極； 所述多個柵極圖案的最下柵極圖案包括下選擇晶體管的下選擇柵極； 在所述上選擇柵極和所述下選擇柵極之間的所述多個柵極圖案的剩余柵極圖案包括所述半導體器件的單元串的存儲器單元晶體管的控制柵極； 連接在所述半導體器件的第一水平方向上排列的共享所述半導體存儲器器件的同一層的存儲器單元晶體管的控制柵極，以提供所述半導體器件的字線； 所述半導體器件的單元串的存儲器單元晶體管通過所述半導體材料的垂直溝道串聯(lián)奉禹合在一起； 連接在所述半導體器件的第二水平方向上排列的所述半導體材料的垂直溝道的上部，以提供所述半導體器件的位線；并且 所述半導體器件包括半導體存儲器器件。
64.根據(jù)權(quán)利要求63所述的方法，其中所述存儲器單元晶體管的頁包括在同一控制柵極控制下的存儲器單元晶體管 ，且其中選擇性編程所述多個存儲器單元中的至少一個包括小于所述存儲器單元晶體管的頁地進行選擇性編程。
65.根據(jù)權(quán)利要求63所述的方法，其中所述存儲器單元晶體管的頁包括在同一控制柵極控制下的存儲器單元晶體管，且其中選擇性擦除所述多個存儲器單元中的至少一個包括小于所述存儲器單元晶體管的頁地進行選擇性擦除。
66.根據(jù)權(quán)利要求63所述的方法，其中所述選擇性編程包括: 對所述襯底施加低電壓； 對所述多個存儲器單元中所選定的一個的所述半導體材料的垂直溝道所連接到的所述位線施加設(shè)定電壓； 對與所述多個存儲器單元中未被選定的存儲器單元相關(guān)聯(lián)的字線施加激活電壓；以及 對與所述多個存儲器單元中所選定的一個相關(guān)聯(lián)的字線施加去活電壓。
67.根據(jù)權(quán)利要求63所述的方法，其中所述選擇性擦除包括: 對所述襯底施加復位電壓； 對所述多個存儲器單元中所選定的一個的所述半導體材料的垂直溝道所連接到的所述位線施加低電壓； 對與所述多個存儲器單元中未被選定的存儲器單元相關(guān)聯(lián)的字線施加激活電壓；以及 對與所述多個存儲器單元中所選定的一個相關(guān)聯(lián)的字線施加去活電壓。
68.根據(jù)權(quán)利要求63所述的方法，其中所述選擇性擦除包括: 對所述襯底施加低電壓； 對所述多個存儲器單元中所選定的一個的所述半導體材料的垂直溝道所連接到的所述位線施加感測電壓； 對與所述多個存儲器單元中未被選定的存儲器單元相關(guān)聯(lián)的字線施加激活電壓；以及 對與所述多個存儲器單元中所選定的一個相關(guān)聯(lián)的字線施加去活電壓。
69.—種存儲器系統(tǒng),包括: 產(chǎn)生命令和地址信號的存儲器控制器；以及 包括多個存儲器器件的存儲器模塊，所述存儲器模塊接收所述命令和地址信號并響應地將數(shù)據(jù)存儲至至少一個存儲器器件和從至少一個存儲器器件調(diào)取數(shù)據(jù)， 其中每一個存儲器器件都包括: 在水平方向上延伸的襯底； 在所述襯底上在相對于襯底的水平延伸方向的垂直方向上延伸的有源柱； 在所述襯底上沿所述有源柱在所述垂直方向上延伸的可變電阻性圖案，所述可變電阻性圖案的電阻響應于其氧化或還原而改變；以及位于所述有源柱的側(cè)壁處的柵極。
【文檔編號】G11C13/00GK103490008SQ201310226492
【公開日】2014年1月1日 申請日期:2013年6月7日 優(yōu)先權(quán)日:2012年6月7日
【發(fā)明者】申有哲, 梁民圭 申請人:三星電子株式會社